JP4842150B2 - スイッチ装置 - Google Patents

Description

本発明は、スイッチ装置に関し、特に、入力端子から出力端子に至る信号の経路を電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や微小な機械的スイッチを用いて切り替えて接続するスイッチ装置に関わる。

ＦＥＴを用いたＳｉｎｇ１ｅ Ｐｏｌｅ ｎ Ｔｈｒｏｗ（ＳＰｎＴ）スイッチは、広帯域・低消費電力および高速切替速度という特徴から、無線通信用携帯端末の送受切替スイッチや、入力信号を任意の出力に切り替えて出力するための多入力多出力のスイッチマトリクスなどに広く利用されている。

これらのＦＥＴを用いたＳＰｎＴスイッチでは、ｎ個の各出力端子に対応して配置されるＦＥＴのゲートにゲート電圧として異なる２値の制御電圧を印加することにより、ＯＮとＯＦＦとの切替えを行う。従って、使用するＦＥＴ毎に制御信号が必要になるため、スイッチ規模の増大に伴い、各制御信号の入力のために用いる制御端子数が非常に多くなってしまうという問題点がある。例えば、ＦＥＴを２個以上使用する１入力２出力あるいは２入力１出力のＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ：単極双投）スイッチでは、ＯＮ／ＯＦＦの制御のために、２系統以上の制御信号が必要になり、制御端子の個数、制御線の本数が４以上に増加してしまう。

このような制御線数を減らすために、従来より、スイッチ装置中のＦＥＴの動作に応じて、制御線数をまとめ、かつ、デコーダなどの論理回路を含む制御回路部をスイッチ回路部とともに集積化する手法が知られている。

特許文献１に示す特開平６−８５６４１号公報「マイクロ波スイッチ」に開示されている構成を、図１０に示している。この従来例では、図１０に示すように、ＳＰＤＴスイッチ１１のスイッチ回路部と、制御回路１７すなわちＳＰＤＴスイッチ１１をＯＮ／ＯＦＦして切替制御する制御回路部とが、半導体基板上にモノリシック集積されている。ここに、図１０は、前記特許文献１に記載の従来のスイッチ装置の構成を示す回路図である。

ここで、ＳＰＤＴスイッチ１１は、２つのシリーズＦＥＴ８_１，８_２に加えて、シリーズＦＥＴ８_１，８_２のＯＦＦ容量を短絡することにより、広帯域動作を可能とするためのシャントＦＥＴ８_１ｓ、８_２ｓをさらに付加したシリーズ・シャント構成となっている。

入力端子１_１と出力端子２_１との間をＯＮ、入力端子１_１と出力端子２_２との間をＯＦＦにするには、ＦＥＴ８_１，８_２ｓをＯＮ、ＦＥＴ８_２、８_１ｓをＯＦＦとなるように制御すれば良い。逆に、入力端子１_１と出力端子２_２との間をＯＮ、入力端子１_１と出力端子２_１との間をＯＦＦにするには、ＦＥＴ８_２、８_１ｓをＯＮ，ＦＥＴ８_１，８_２ｓをＯＦＦとなるように制御すれば良い。従って、図１０のように構成すれば、ＦＥＴ８_１，８_２ｓ，８_２、８_１ｓそれぞれに制御信号を入力するための４系統の制御線を、ＦＥＴ８_１，８_２ｓとＦＥＴ８_２、８_１ｓとの２本にまとめることができる。

さらに、制御回路部として、差動増幅回路を用いて構成した制御回路１７を適用することにより、ＳＰＤＴスイッチ１１のＯＮ／ＯＦＦ制御に必要な２値の相補的な電圧を、差動増幅回路のいずれか一方の制御端子への電圧制御のみによって供給することが可能となり、ＳＰＤＴスイッチ１１とモノリシック集積した制御回路１７としては、制御端子数を２から１に半減した１ビット制御が可能になっている。

ここで、ＳＰＤＴスイッチ１１のスイッチ特性として重要になる点は、ＯＮ経路の挿入損失とＯＦＦ経路のアイソレーションとにある。このうち、挿入損失は、主にシリーズＦＥＴとして使用するＦＥＴ８_１，８_２のＯＮ抵抗（Ｒｏｎ）に依存し、アイソレーションは、主にＦＥＴ８_１，８_２のＯＦＦ容量（Ｃｏｆｆ）に依存する。このため、高周波スイッチ用デバイスとしては、ディプレッション（ノーマリーオン）型のＦＥＴが用いられ、ＲｏｎとＣｏｆｆとを低減可能なＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴ(Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ)やＨＥＭＴ(Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ)が多用されている。
特開平６−８５６４１号公報

前述したように、従来のスイッチ装置では、広帯域動作を可能にするために、スイッチ回路部と制御回路部との双方について、ディプレッション（ノーマリーオン）型ＦＥＴのみが利用可能なＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴを用いて構成することが一般的であった。従って、制御回路部について、論理回路を低消費電力化することができるノーマリーオフ型のＦＥＴを適用した制御回路すなわち相補回路の実現が困難になり、ディプレッション（ノーマリーオン）型ＦＥＴのみにより構成した場合のスイッチ装置に必要な消費電力が大きくならざるを得なくなっている。このため、複数のＳＰＤＴスイッチを用いて多入力多出力スイッチを構成した場合、著しい消費電力の増大を招くという問題点があった。

さらに、制御回路部を構成するためのデコーダなどを含む論理回路としては、スイッチ回路と比較して数多くの微細なＦＥＴで構成する必要があるために、歩留りの低下や静電破壊耐性の低減を招くという問題点があった。

また、これらのＧａＡｓ等の化合物半導体を用いたＦＥＴでは、ＦＦＴをＯＦＦ状態にするためには、負電圧が必要とされ、特に、前述の図１０に示したようなシリーズ・シャント構成では、正電源動作化が困難であるとともに、ＣＭＯＳやＴＴＬレベル等の汎用的な正電圧の制御信号インターフェースを用いて実現することも困難であるという問題点があった。

本発明は、かかる課題に鑑みてなされたものであり、スイッチ装置としての高性能化および歩留まりの向上と、制御回路部の低コスト化および低消費電力化とが両立可能なスイッチ装置を提供することに、その目的がある。

本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。

第１の技術手段は、１個の入力端子、１個の出力端子、または、１個の入力端子、２個の出力端子、または、２個の入力端子、１個の出力端子、あるいは、２個の入力端子、２個の出力端子と、２つの制御端子とを備え、異なる２値の制御電圧を２つの制御信号として２つの当該制御端子それぞれに相補的に入力することにより前記入力端子と前記出力端子との間の接続状態を切り替えることができるスイッチ回路部と、前記スイッチ回路部の２つの制御端子に相補的に入力する２つの前記制御信号を生成する制御回路部とからなるスイッチ装置であって、前記スイッチ回路部を構成するスイッチ素子がＦＥＴからなり、かつ、前記制御回路部として、第１と第２の２つの入力端子と、１つの出力端子、１つの制御端子からなる１ビット制御２×１スイッチすなわち２入力１出力スイッチを２個備え、２個の前記２入力１出力スイッチのうち、いずれか一方の２入力１出力スイッチの出力端子を、前記スイッチ回路部の一方の前記制御端子と接続し、他方の前記２入力１出力スイッチの出力端子を、前記スイッチ回路部の他方の前記制御端子と接続する構成を有するスイッチ装置において、前記制御回路部を構成する２個の前記２入力１出力スイッチそれぞれは、それぞれに共通の１つの制御端子にハイレベルの信号が入力された時に当該２入力１出力スイッチの第１の入力端子と出力端子とが接続され、当該制御端子にローレベルの信号が入力された時に当該２入力１出力スイッチの第２の入力端子と出力端子とが接続され、かつ、２個の前記２入力１出力スイッチのうち、いずれか一方の２入力１出力スイッチの当該第１の入力端子および他方の２入力１出力スイッチの当該第２の入力端子にそれぞれ前記制御電圧の一方の値を印加し、該一方の２入力１出力スイッチの当該第２の入力端子および該他方の２入力１出力スイッチの当該第１の入力端子にそれぞれ前記制御電圧の他方の値を印加することを特徴とする。

第２の技術手段は、前記第１の技術手段に記載のスイッチ装置において、１ないし複数個の前記スイッチ回路部と前記制御回路部とを用いることによって、ｎ個の入力端子とｍ個の出力端子（ｎ，ｍは整数）とを備えたｎ×ｍスイッチを構成することを特徴とする。

第３の技術手段は、前記第１の技術手段に記載のスイッチ装置において、２入力２出力の２×２スイッチからなる前記スイッチ回路部を４個と、それぞれの前記スイッチ回路部へ２つの前記制御信号を相補的に入力する２個の前記２入力１出力スイッチからなる前記制御回路部を４組備え、４個の前記スイッチ回路部を２個ずつ２段に縦列接続することにより、４個の入力端子と４個の出力端子とを備えた４×４スイッチを構成したスイッチ装置であって、該４×４スイッチの入力端子側に配置した２個の前記スイッチ回路部のうち、一方のスイッチ回路部の２つの出力端子は、該４×４スイッチの出力端子側に配置した２個の前記スイッチ回路部それぞれのいずれか一方の入力端子とそれぞれ接続され、該４×４スイッチの入力端子側に配置した他方のスイッチ回路部の２つの出力端子は、該４×４スイッチの出力端子側に配置した２個の前記スイッチ回路部それぞれの他方の入力端子とそれぞれ接続される構成を有していることを特徴とする。

第４の技術手段は、前記第３の技術手段に記載のスイッチ装置において、２入力２出力の２×２スイッチからなる前記スイッチ回路部１個と、該スイッチ回路部への２つの前記制御信号を相補的に入力する２個の前記２入力１出力スイッチからなる前記制御回路部１組とを、追加挿入スイッチとして、前記４×４スイッチの出力端子側にさらに追加して備え、前記４×４スイッチの出力端子側に配置されていた２個の前記スイッチ回路部それぞれのいずれか一方の出力端子は、追加して備えられた前記追加挿入スイッチの２つの入力端子それぞれに接続されて、該追加挿入スイッチの出力端子を介して出力する構成を有していることを特徴とする。

第５の技術手段は、前記第４の技術手段に記載のスイッチ装置において、前記４×４スイッチの出力端子側に、少なくとも、前記追加挿入スイッチにおける信号の通過時間と同一の通過時間となる伝送手段を２個備え、前記４×４スイッチの出力端子側に配置されていた２個の前記スイッチ回路部それぞれの出力端子のうち、前記追加挿入スイッチの入力端子と接続されていない他方の出力端子は、前記伝送手段のそれぞれの一方の端子と接続されて、該伝送手段の他方の端子を介して出力する構成を有していることを特徴とする。

第６の技術手段は、前記第５の技術手段に記載のスイッチ装置において、前記伝送手段の挿入損失または利得が、前記追加挿入スイッチの挿入損失または利得と、所望の周波数帯域において、同一であることを特徴とする。

第７の技術手段は、前記第５の技術手段に記載のスイッチ装置において、２つの前記伝送手段にそれぞれ直列に接続された抵抗をさらに備え、直列接続された前記伝送手段と前記抵抗との合計した信号の通過時間が、前記追加挿入スイッチにおける通過時間と同一であり、かつ、前記伝送手段と前記抵抗との合計した挿入損失または利得が、前記追加挿入スイッチの挿入損失または利得と、所望の周波数帯域において、同一であることを特徴とする。

第８の技術手段は、前記第２ないし第７の技術手段のいずれかに記載のスイッチ装置において、前記ｎ×ｍスイッチまたは前記４×４スイッチの入力端子側のそれぞれに、および／または、前記ｎ×ｍスイッチまたは前記４×４スイッチの出力端子側のそれぞれに、一方の端子をそれぞれ接続する抵抗をさらに備え、前記抵抗それぞれの他方の端子を参照電圧印加用の参照電圧端子に接続することを特徴とする。

第９の技術手段は、前記第８の技術手段に記載のスイッチ装置において、前記ｎ×ｍスイッチまたは前記４×４スイッチの入力端子側のそれぞれに、および／または、前記ｎ×ｍスイッチまたは前記４×４スイッチの出力端子側のそれぞれに接続された前記抵抗の代わりに、インダクタを用いることを特徴とする。

第１０の技術手段は、前記第８または第９の技術手段に記載のスイッチ装置において、前記ｎ×ｍスイッチまたは前記４×４スイッチの入力端子側それぞれに、および／または、前記ｎ×ｍスイッチまたは前記４×４スイッチの出力端子側それぞれに、キャパシタを直列に接続することを特徴とする。

第１１の技術手段は、前記第８乃至第１０のいずれかに記載のスイッチ装置において、前記参照電圧端子の前記参照電圧を調整することにより、前記スイッチ回路部を正電源動作させることを特徴とする。

第１２の技術手段は、前記第２ないし第１１の技術手段のいずれかに記載のスイッチ装置において、前記スイッチ回路部が２×２スイッチで構成される場合、前記２×２スイッチが少なくとも２つ以上のＳＰＤＴ（単極双投）スイッチを用いて構成されていることを特徴とする。

第１３の技術手段は、前記第１２の技術手段に記載のスイッチ装置において、前記ＳＰＤＴスイッチは、ＦＥＴの代わりに、微小な機械式スイッチにより構成されていることを特徴とする。

第１４の技術手段は、前記第１２の技術手段に記載のスイッチ装置において、前記ＳＰＤＴスイッチは、少なくとも２つ以上のＦＥＴで構成されていることを特徴とする。

第１５の技術手段は、前記第１４の技術手段に記載のスイッチ装置において、前記スイッチ回路部が、第１と第２の２個のＳＰＤＴスイッチと、第１ないし第４の４本の伝送線路で構成され、前記ＳＰＤＴスイッチそれぞれは、２個のＦＥＴで構成されている場合であって、前記第１のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースのいずれか一方は、いずれも第１の共通端子に接続され、前記第２のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースのいずれか一方は、いずれも第２の共通端子に接続されて、前記第１、第２の共通端子によって前記スイッチ回路部の２個の入力端子または出力端子のいずれか一方を構成し、一方、前記第１のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースの他方のそれぞれが、前記第１、第２の伝送線路の一端にそれぞれ接続され、前記第２のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースの他方のそれぞれが、前記第３、第４の伝送線路の一端にそれぞれ接続されており、前記第１および第３の伝送線路の他端同士と、前記第２および第４の伝送線路の他端同士とがそれぞれ接続されて、前記スイッチ回路部の２個の入力端子または出力端子の他方を構成していることを特徴とする。

第１６の技術手段は、前記第１４の技術手段に記載のスイッチ装置において、前記スイッチ回路部が、第１と第２の２個のＳＰＤＴスイッチと、第１ないし第４の４本の接続手段で構成され、前記ＳＰＤＴスイッチそれぞれは、２個のＦＥＴで構成されている場合であって、前記第１のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースのいずれか一方は、いずれも第１の共通端子に接続され、ドレインまたはソースの他方のそれぞれが、第１、第２の接続端子にそれぞれ接続され、一方、前記第２のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースのいずれか一方は、いずれも第２の共通端子に接続され、ドレインまたはソースの他方のそれぞれが、第３、第４の接続端子にそれぞれ接続されており、さらに、前記第１、第２の共通端子が、前記スイッチ回路部の２個の入力端子または出力端子のいずれか一方とそれぞれに接続される一方、前記第１、第２の接続端子と前記第３、第４の接続端子とは、あらかじめ定めた所定の間隔をもって互いに対向するように配置され、互いに対向して配置された前記第１、第３の接続端子間が、前記第１の接続手段により、また、前記第２、第４の接続端子間が、前記第２の接続手段により、それぞれ接続されており、さらに、前記第１、第２の接続手段それぞれと前記スイッチ回路部の２個の入力端子または出力端子の他方のそれぞれとの間を、前記第３、第４の接続手段により、それぞれ接続するとともに、前記第３、第４の接続手段のいずれか一方が、接続しない他方の前記第２または第１の接続手段とは電気的に絶縁された状態で交差されて構成されていることを特徴とする。

第１７の技術手段は、前記第１または第２の技術手段に記載のスイッチ装置において、前記スイッチ回路部は１入力１出力の１×１スイッチで構成され、前記１×１スイッチは、入力端子と出力端子との入出力間の信号経路に直列接続され、かつ、制御端子を共通化した第１の少なくとも１つ以上のＦＥＴと、前記信号経路とグラウンド間に接続され、かつ、制御端子を共通化した第２の少なくとも１つ以上のＦＥＴとにより構成されていることを特徴とする。

第１８の技術手段は、前記第１７の技術手段に記載のスイッチ装置において、前記スイッチ回路部は、ＦＥＴの代わりに、微小な機械式スイッチにより構成されていることを特徴とする。

第１９の技術手段は、前記第１乃至１８の技術手段のいずれかに記載のスイッチ装置において、前記制御回路部を、半導体基板上の１辺に集めて前記スイッチ回路部と混在しないように配置することを特徴とする。

第２０の技術手段は、前記第１乃至第１９の技術手段のいずれかに記載のスイッチ装置において、前記スイッチ回路部と、前記制御回路部とは、別々の半導体基板に集積されていることを特徴とする。

第２１の技術手段は、前記第１９または第２０の技術手段に記載のスイッチ装置において、前記スイッチ回路部が化合物半導体集積回路を用いて構成され、前記制御回路部がシリコン集積回路を用いて構成されていることを特徴とする。

本発明に係わるスイッチ装置によれば、スイッチ回路部と制御回路部とを別々の技術を用いて実現することを可能にしている。すなわち、スイッチ回路部を構成する１個の１×１スイッチまたは２×１スイッチまたは１×２スイッチあるいは２×２スイッチとして、例えば、広帯域動作が可能な化合物半導体を用いて構成したものと、制御回路部を構成する２個の１ビット制御の２×１スイッチとして、例えば、低周波動作用のＣＭＯＳ等で構成したものと、を備え、さらに、スイッチ回路部の２つの制御端子それぞれに印加する２値の相補的な電圧（ＶＨ，ＶＬ）を切り替える制御回路部において、２個の２×１スイッチの動作を制御するための制御端子（ＶＣＴＬ）を共通化して１ビット制御とすることを可能としているので、スイッチ装置としての高性能化および歩留り向上と、制御回路部の低消費電力化および低コスト化、汎用的な制御インターフェース化とを両立させることができる。

すなわち、スイッチ回路部として、広帯域信号を通過させることが可能な化合物半導体を用いて構成するような場合であっても、制御回路部には、低コスト化かつ低消費電力化が可能なＣＭＯＳ技術を適用することができるため、消費電力の増加を招くことなく、経済的な大規模スイッチを実現することが可能である。

以下に、本発明に係わるスイッチ装置の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係わるスイッチ装置を示す回路図であり、本発明に係わるスイッチ装置の基本構成単位となるスイッチ回路部と制御回路部との一構成例を示すものである。図１に示すスイッチ装置１００は、スイッチ回路部を構成する２入力２出力の２×２スイッチ３と、制御回路部を構成する低周波用の２つの１ビット制御２入力１出力の２×１スイッチ４_１，４_２とによって構成されている。

ここで、制御回路部は、２つの１ビット制御２×１スイッチ４_１，４_２に対する１ビットの制御端子（ＶＣＴＬ）への制御電圧（“Ｈ”，“Ｌ”）の印加によって、１ビット制御２×１スイッチ４_１，４_２それぞれの接続状態を相補的に制御した状態とし、これに応じて、異なる２値の制御電圧（ＶＨ，ＶＬ）を、スイッチ回路部の２×２スイッチ３の２つの制御端子それぞれに相補的に印加するように動作する。この結果、スイッチ回路部の２×２スイッチ３は、図１（Ａ）に示すように、入力端子１_１と出力端子２_１、入力端子１_２と出力端子２_２とを平行して接続するバー状態と、図１（Ｂ）に示すように、入力端子１_１と出力端子２_２、入力端子１_２と出力端子２_１とをクロスして接続するクロス状態と、の２通りの通過状態を実現している。

このような２×２スイッチ３は、少なくとも２つ以上のＳＰＤＴ(Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ：単極双投)スイッチを用いて実現することができ、例えば、図２に示したような、２つのＳＰＤＴスイッチ１１_１，１１_２を用いて実現することができる。ここに、図２は、図１のスイッチ装置１００中の２×２スイッチ３の一構成例を示す回路図であり、２つのＳＰＤＴスイッチ１１_１，１１_２を用いて実現している例を示している。なお、２つのＳＰＤＴスイッチ１１_１，１１_２それぞれは、少なくとも２つ以上のＦＥＴを用いて構成すれば良いが、図２に示す例では、２つのＳＰＤＴスイッチ１１_１，１１_２それぞれが、２個ずつのＦＥＴ８_１１，８_１２、ＦＥＴ８_２１，８_２２を用いて構成している場合を示している。

ここで、図１に示す１ビット制御２×１スイッチ４_１，４_２それぞれの出力端子６_１，６_２は、図２に示す２×２スイッチ３の２つの制御端子１０_１，１０_２それぞれに接続されており、２×２スイッチ３への制御電圧（ＶＨ，ＶＬ）を相補的に切り替えて供給するために使用される。例えば、図１（Ａ）に示すように、１ビット制御２×１スイッチ４_１，４_２それぞれの出力端子６_１，６_２から、制御電圧ＶＨ，ＶＬがそれぞれ出力される状態にあった場合は、図２のＳＰＤＴスイッチ１１_１のＦＥＴ８_１１がＯＮ、ＦＥＴ８_１２がＯＦＦとなり、入力端子１_１と出力端子２_１とが接続された状態になり、一方、ＳＰＤＴスイッチ１１_２のＦＥＴ８_２１がＯＮ、ＦＥＴ８_２２がＯＦＦとなり、入力端子１_２と出力端子２_２とが接続された状態（図１（Ａ）のようなバー状態）になる。

逆に、図１（Ｂ）に示すように、１ビット制御２×１スイッチ４_１，４_２それぞれの出力端子６_１，６_２から、制御電圧ＶＬ，ＶＨがそれぞれ出力される状態にあった場合は、図２のＳＰＤＴスイッチ１１_１のＦＥＴ８_１１がＯＦＦ、ＦＥＴ８_１２がＯＮとなり、入力端子１_１と出力端子２_２とが接続された状態になり、一方、ＳＰＤＴスイッチ１１_２のＦＥＴ８_２１がＯＦＦ、ＦＥＴ８_２２がＯＮとなり、入力端子１_２と出力端子２_１とが接続された状態（図１（Ｂ）のようなクロス状態）になる。

なお、スイッチ回路部は、２入力２出力の２×２スイッチのみに限らず、１入力２出力の１×２スイッチや２入力１出力の２×１スイッチであっても構わない。また、１ビット制御２×１スイッチ４_１，４_２のそれぞれは、好ましくは、同一形態の１ビット制御２×１スイッチが適用され、１ビット制御２×１スイッチ４_１，４_２ヘの電源電圧ＶＤＤを、２つの１ビット制御２×１スイッチ４_１，４ _２ で共通化することができる。

ここで、図１に示すように、例えば、１ビット制御２×１スイッチ４_１では、第１、第２の２つの入力端子５_１１，５_１２にはそれぞれ制御電圧ＶＨとＶＬとが常時印加されており、１つの制御端子ＶＣＴＬへの入力をハイレベル“Ｈ”またはローレベル“Ｌ”のいずれかに制御することにより、制御電圧ＶＨまたはＶＬのいずれかの電圧を、出力端子６_１を介して、２×２スイッチ３の制御端子（例えば、図２の制御端子１０_１）に印加できるようになっている。

同様に、１ビット制御２×１スイッチ４_２に対しては、第２、第１の２つの入力端子５_２２，５_２１（１ビット制御２×１スイッチ４_１の場合とは逆順の入力端子）にはそれぞれ制御電圧ＶＬとＶＨとが常時印加されており、１つの制御端子ＶＣＴＬへの入力をハイレベル“Ｈ”またはローレベル“Ｌ”のいずれかに制御することにより、制御電圧ＶＬまたはＶＨのいずれかの電圧を、出力端子６_２を介して、２×２スイッチ３の制御端子（例えば図２の制御端子１０_２）に印加できるようになっている。

したがって、図１に示すように、１ビット制御２×１スイッチ４_１，４_２の制御端子を互いに接続した形態とすれば、共通化された１つの制御端子ＶＣＴＬへの入力を１本の制御線を介してハイレベル“Ｈ”とローレベル“Ｌ”とのいずれかに切り替えることにより、２×２スイッチ３のバー状態（図１（Ａ）に示すスイッチ状態）とクロス状態（図１（Ｂ）に示すスイッチ状態）との切替え制御を行うことが可能になる。

ここで、スイッチ回路部を構成する２×２スイッチ３と制御回路部を構成する１ビット制御２×１スイッチ４_１，４_２とは、異なる別々の半導体基板に集積することが可能であり、２×２スイッチ３は、広帯域用として、ＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴで構成することができる。

一方、制御回路部を構成する１ビット制御２×１スイッチ４_１，４_２を通過する信号は、制御電圧（ＶＨ，ＶＬ）のような直流電圧であるため、ＣＭＯＳを用いた低周波用のＳＰＤＴスイッチを適用することができる。従って、例えば、インバータ７_１，７_２等とモノリシック集積した低消費電力で、かつ、低コストのＩＣを使用して構成することができる。

而して、スイッチ装置１００としての高性能化および歩留り向上と、制御回路部の低消費電力化および低コスト化、汎用的な制御インターフェース化とを両立させることができる。

［第２の実施形態］
図３は、本発明の第２の実施形態に係わるスイッチ装置を示す回路図である。図３に示すスイッチ装置１０１は、図１の第１の実施形態にスイッチ装置１００として例示した２×２スイッチ３からなるスイッチ回路部４個と２個の１ビット制御２×１スイッチ４_１，４_２からなる制御回路部４組との組み合わせを用いて、４×４スイッチを構成し、１６通りの通過状態を切り替えることができるスイッチ装置となっている。

すなわち、スイッチ装置１０１は、スイッチ回路部を構成する４個の２×２スイッチとして、２×２スイッチ３_１〜３_４を備え、スイッチ回路部の２×２スイッチ３_１〜３_４それぞれの制御を行う制御回路部を構成する低周波用の２個ずつの１ビット制御２×１スイッチとして、（（４_１１、４_１２）〜（４_４１，４_４２））をそれぞれ備えることによって構成されている。

次に、スイッチ回路部側に着目して、図３のスイッチ装置１０１を構成する４個の２×２スイッチ３_１〜３_４間の接続状態についてさらに説明する。

図３に示すように、スイッチ装置１０１は、４個のスイッチ回路部の２×２スイッチ３_１〜３_４を２個ずつ２段に縦列接続することにより、４個の入力端子と４個の出力端子とを備えた４×４スイッチを構成したものであって、４×４スイッチの入力端子側に配置した２個の２×２スイッチ３_１，３_２のうち、一方の２×２スイッチ例えば２×２スイッチ３_１の２つの出力端子は、該４×４スイッチの出力端子側に配置した２個の２×２スイッチ３_３，３_４それぞれのいずれか一方の入力端子とそれぞれ接続され、該４×４スイッチの入力端子側に配置した他方の２×２スイッチ例えば２×２スイッチ３_２の２個の出力端子は、該４×４スイッチの出力端子側に配置した２個の２×２スイッチ３_３，３_４それぞれの他方の入力端子とそれぞれ接続される構成を有している。

ここで、各２×２スイッチ３_１〜３_４の制御端子には、それぞれに対応して備えられている２個ずつの１ビット制御２×１スイッチ（（４_１１、４_１２）〜（４_４１，４_４２））のそれぞれを介して、制御電圧（ＶＨ，ＶＬ）が印加される構成となっている。

なお、好ましくは、スイッチ回路部の２×２スイッチ３_１〜３_４のそれぞれは、同一形態の２×２スイッチで、また、制御回路部の１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_４１，４_４２））のそれぞれは、同一形態の１ビット制御２×１スイッチで構成される。

ここで、各１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_４１，４_４２））の入力端子それぞれに供給される制御電圧ＶＨとＶＬとの供給端子は、各１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_４１，４_４２））への供給線を互いに接続することにより、制御電圧ＶＨとＶＬとで、１個ずつの共通の端子として、１個ずつの該共通の端子から共通に印加することができる。

また、１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_４１，４_４２））ヘの電源電圧（ＶＤＤ：図示していない）も共通化することができる。

さらには、これらのＶＨ，ＶＬ，ＶＤＤなどの電圧は、抵抗分割などの手段を用いることにより、１つの電源から供給することが可能になるため、４本の制御端子（ＶＣＴＬ_１〜ＶＣＴＬ_４）と併せて、合計５系統の制御電圧供給線からの電圧供給により、スイッチ装置１０１を動作させることが可能になる。

また、スイッチ回路部を構成する単位スイッチの構成は、図３に示すような２入力２出力の２×２スイッチであっても良いし、１入力２出力の１×２スイッチであっても、あるいは、２入力１出力の２×１スイッチであっても良い。

図４は、図３に示した実施形態の変型例を示しており、制御回路部を構成する１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_４１，４_４２））を半導体基板上の１辺に集めた形態（図４のスイッチ装置１０１Ａの構成例では、２×２スイッチ３_１〜３_４の上側に集めた形態）とし、スイッチ回路部の２×２スイッチ３_１〜３_４と混在させないようにしている。スイッチ装置１０１Ａのような形態とすることにより、制御回路部の４組の１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_４１，４_４２））のみをまとめてモノリシック集積したＩＣすなわちＳｉ集積回路１２を適用することが容易になり、スイッチ回路部の２×２スイッチ３_１〜３_４から構成される４×４スイッチを集積化したＩＣすなわち化合物半導体集積回路１３と併せて、２チップ構成でスイッチ装置１０１Ａを実現することもできる。

すなわち、４×４スイッチとスイッチ規模を大きくしたスイッチ装置１０１，１０１Ａにおいても、図１に示す第１の実施形態と同様に、制御回路部とスイッチ回路部とを異なる別々の半導体基板に集積することが可能であり、スイッチ回路部を構成する２×２スイッチ３_１〜３_４は、広帯域用として、ＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴで構成することができ、一方、制御回路部を構成する１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_４１，４_４２））は、ＣＭＯＳを用いた低周波用のＳＰＤＴスイッチを適用して、低消費電力で、かつ、低コストのＩＣを使用して構成することができる。

而して、スイッチ規模を大きくしても、スイッチ装置１０１Ａとしての高性能化および歩留り向上と、制御回路部の低消費電力化および低コスト化、汎用的な制御インターフェース化とを両立させることができる。

［第３の実施形態］
図５は、本発明の第３の実施形態に係わるスイッチ装置を示す回路図である。図５に示すスイッチ装置１０２は、図３の第２の実施形態として例示したスイッチ装置１０１と同様に、４×４スイッチを構成している。しかし、図５のスイッチ装置１０２は、追加挿入スイッチとして、図３の４個の２×２スイッチ３_１〜３_４のスイッチ回路部からなる４×４スイッチの出力端子側にさらに２×２スイッチ３_５を追加して備え、また、制御回路部にも、追加した２×２スイッチ３_５に印加する制御電圧を切り替えるための２個の１ビット制御２×１スイッチ（４_５１，４_５２）をさらに付加している点が異なっている。

すなわち、図５に示すスイッチ装置１０２においては、図３のスイッチ装置１０１における４個の２×２スイッチ３_１〜３_４にさらに２×２スイッチ３_５を追加挿入スイッチとして付加して、図３で出力端子側に配置していた２×２スイッチ３_３，３_４それぞれの出力端子のいずれか一方の出力端子については、ただちにスイッチ装置１０２の出力端子とする代わりに、追加挿入スイッチとして付加した２×２スイッチ３_５の入力端子それぞれに接続して、２×２スイッチ３_５の出力端子からスイッチ装置１０２の出力端子例えば出力端子２_２，２_３の信号を出力する。このような構成にすることにより、４つの入力端子１_１〜１_４と４つの出力端子２_１〜２_４とを、全ての順列（４！＝２４通り）の組み合わせで接続することが可能になっている。

なお、好ましくは、スイッチ回路部の５個の２×２スイッチ３_１〜３_５のそれぞれは、同一形態の２×２スイッチで、また、制御回路部の１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_５１，４_５２））のそれぞれは、同一形態の１ビット制御２×１スイッチで構成される。

ここで、各１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_５１，４_５２））の入力端子それぞれに供給される制御電圧ＶＨとＶＬとの供給端子は、各１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_５１，４_５２））への供給線を互いに接続することにより、制御電圧ＶＨとＶＬとで１個ずつの端子から共通に印加することができ、制御電圧線本数を低減することができる。

また、１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_５１，４_５２））ヘの電源電圧（ＶＤＤ：図示していない）も共通化することができる。

さらには、これらのＶＨ，ＶＬ，ＶＤＤなどの電圧は、抵抗分割などの手段を用いることにより、１つの電源から供給することが可能になるため、５本の制御端子（ＶＣＴＬ_１〜ＶＣＴＬ_５）と併せて、合計６系統の制御電圧供給線からの電圧供給により、スイッチ装置１０２を動作させることが可能になる。

また、スイッチ回路部を構成する単位スイッチの構成は、図５に示すような２入力２出力の２×２スイッチであっても良いし、１入力２出力の１×２スイッチであっても、あるいは、２入力１出力の２×１スイッチであっても良い。

図６は、図５に示した実施形態の変型例を示しており、信号の伝送手段となる伝送線路１４_１，１４_２と抵抗９_１，９_２とを図５のスイッチ装置１０２の出力端子側にさらに付加した構成となっている。ここで、図６に例示したスイッチ装置１０２Ａにおいては、付加した伝送線路１４_１と抵抗９_１、伝送線路１４_２と抵抗９_２は、それぞれ、直列に接続されており、それぞれの一方の端子（図６の場合、抵抗９_１，９_２それぞれの一方の端子）が４×４スイッチの出力端子側に配置されていた２個の２×２スイッチ３_３，３_４それぞれの出力端子のうち、追加挿入スイッチとして追加された２×２スイッチ３_５の入力端子と接続されていない他方の出力端子にそれぞれ接続されており、一方、それぞれの他方の端子（図６の場合、伝送線路１４_１，１４_２それぞれの他方の端子）から、スイッチ装置１０２Ａの出力端子２_１，２_４への信号を出力するように構成されている。

図６に示すスイッチ装置１０２Ａのような構成とすることにより、伝送線路１４_１と抵抗９_１、伝送線路１４_２と抵抗９_２とをそれぞれ通過する信号が出力端子２_１，２_４のそれぞれに到達するまでの通過時間を、２×２スイッチ３_５を通過する信号が出力端子２_２，２_３のそれぞれに到達するまでの通過時間と同一にすることが可能となり、２４通りの全ての信号の通過状態において、信号の通過時間（通過位相）を揃えることができる。

また、２×２スイッチ３_５の挿入損失と、直列にそれぞれ接続された、抵抗９_１と伝送線路１４_１の合計挿入損失、および、抵抗９_２と伝送線路１４_２の合計挿入損失とを、所望の周波数帯域において、同一に設定することにより、２４通りの全ての信号の通過状態において挿入損失または利得を揃えることが可能になる。

なお、２４通りの全ての信号の通過状態における通過時間や挿入損失または利得を揃えるための実現方法としては、図６に例示した実施形態に限定されるものではない。例えば、抵抗９_１，９_２を適用する代わりに、信号の伝送手段である伝送線路１４_１，１４_２の導体幅や導体厚や導体長などを調整することにより、所望の周波数帯域において、２×２スイッチ３_５と同一の挿入損失を実現する構成としても構わない。

また、第２の実施形態の図４に例示した場合と同様に、制御回路部を構成する５組の１ビット制御２×１スイッチ（（４_１１、４_１２）〜（４_５１，４_５２））を半導体基板上の１辺に集めた構成や、さらに、これらの１ビット制御２×１スイッチ（（４_１１、４_１２）〜（４_５１，４_５２））をモノリシック集積したＩＣすなわちＳｉ集積回路例えばＣＭＯＳＩＣ回路で構成し、スイッチ回路部の２×２スイッチ３_１〜３_５から構成される４×４スイッチをモノリシック集積したＩＣ例えば化合物半導体集積回路と併せて、２チップ構成としても構わない。また、入力端子１_１〜１_４および出力端子２_１〜２_４を適宜入れ替えた構成であっても構わない。

［第４の実施形態］
図７は、本発明の第４の実施形態に係わるスイッチ装置を示す回路図である。図７に示すスイッチ装置１０３は、図３の第２の実施形態として例示したスイッチ装置１０１と同様に、４×４スイッチを構成しているが、スイッチ回路部として、さらに、入力端子１_１〜１_４側に、それぞれ、抵抗９_１１〜９_１４、キャパシタ１５_１１〜１５_１４を、また、出力端子２_１〜２_４側に、それぞれ、抵抗９_２１〜９_２４、キャパシタ１５_２１〜１５_２４を追加して備えるとともに、参照電圧ＶＲＥＦ印加用の参照電圧端子としてＶＲＥＦ端子を追加した構成となっている。抵抗９_１１〜９_１４，９_２１〜９_２４のそれぞれの一端は、参照電圧端子ＶＲＥＦ端子と接続され、それぞれの他端は、入力端子１_１〜１_４側になるキャパシタ１５_１１〜１５_１４の出力側、出力端子２_１〜２_４側になるキャパシタ１５_２１〜１５_２４の入力側に接続されている。

ここで、抵抗９_１１〜９_１４，９_２１〜９_２４の抵抗値は、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは、それぞれの抵抗値が、同一の値に設定される。また、キャパシタ１５_１１〜１５_１４，１５_２１〜１５_２４の容量値は、そのインピーダンスが、使用する信号の所望の周波数帯域において、入出力の特性インピーダンスと比較して十分小さな値となっており、好ましくは、それぞれの容量値が、同一の値に設定される。

なお、キャパシタ１５_１１〜１５_１４，１５_２１〜１５_２４を個別部品による外付けの構成とすれば、大容量値のキャパシタを容易に適用することができるため、直流に近い成分を有する信号であっても、劣化なく通過させることが可能になる。

ここで、好ましくは、図７に示すスイッチ装置１０３における２×２スイッチ３_１〜３_４のそれぞれについては、図２に２×２スイッチ３として例示した構成と同一のスイッチを適用する。この図２に例示した２×２スイッチ３は、図１０に示した従来例のＳＰＤＴスイッチ１１の構成とは異なり、ＦＥＴ８_１ｓ，８_２ｓのようなシャントＦＥＴを適用していないため、信号線がグラウンドから分離されている。

すなわち、スイッチ回路部を構成する２×２スイッチ３は、図２に示すように、第１と第２の２個のＳＰＤＴスイッチ１１_１，１１_２と、第１ないし第４の４本の伝送線路（図示していないが、ＳＰＤＴスイッチ１１_１，１１_２それぞれを構成する２個のＦＥＴ８_１１，８_１２、８_２１，８_２２から出力端子２_１，２_２に至るまでの伝送媒体のこと）で構成され、第１のＳＰＤＴスイッチ１１_１の２個のＦＥＴ８_１１，８_１２のドレインまたはソースのいずれか一方は、いずれも第１の共通端子に接続され、前記第２のＳＰＤＴスイッチ１１_２の２個のＦＥＴ８_２１，８_２２のドレインまたはソースのいずれか一方も、いずれも第２の共通端子に接続されて、第１、第２の共通端子によってスイッチ回路部の２個の入力端子または出力端子のいずれか一方（図３の場合は、入力端子１_１，１_２）を構成している。

一方、第１のＳＰＤＴスイッチ１１_１の２個のＦＥＴ８_１１，８_１２のドレインまたはソースの他方（すなわち第１の共通端子に接続されない他方の電極）のそれぞれが、第１、第２の伝送線路の一端にそれぞれ接続され、第２のＳＰＤＴスイッチ１１_２の２個のＦＥＴ８_２１，８_２２のドレインまたはソースの他方（すなわち第２の共通端子に接続されない他方の電極）のそれぞれも、第３、第４の伝送線路の一端にそれぞれ接続されており、前記第１および第３の伝送線路の他端同士と、前記第２および第４の伝送線路の他端同士とがそれぞれ接続されて、スイッチ回路部の２個の入力端子または出力端子の他方（図３の場合は、出力端子２_１，２_２）を構成している。

したがって、参照電圧ＶＲＥＦを調整することにより、参照電圧端子ＶＲＥＦ端子から抵抗９_１１〜９_１４，９_２１〜９_２４それぞれを経由して、２×２スイッチ３_１〜３_４中の全てのＦＥＴのソース／ドレインの電位を自由に設定することができる。この結果、図１０のような従来のスイッチ装置の構成とは異なり、グラウンド接続したＦＥＴをＯＦＦ状態にするためのしきい値電圧（Ｖｔｈ）が負電圧となるようなディプレッション（ノーマリーオン）型ＦＥＴを用いた場合においても、ＦＥＴのソース／ドレインの電位を持ち上げることができ、正電源動作が可能になる。つまり、ＶＲＥＦ端子から、各ＦＥＴのソース／ドレインの電位が制御電圧ＶＨ（＝｜Ｖｔｈ｜）となるような電圧を、参照電圧ＶＲＥＦとして印加すれば、スイッチ装置１０３のスイッチのＯＮ／ＯＦＦをＶＨと０Ｖとの間で制御することが可能になる。

而して、正電源動作のスイッチ装置１０３におけるスイッチ回路部として、低ＯＮ抵抗かつ低ＯＦＦ容量の特徴を有するＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴを適用することができるため、スイッチの広帯域化を図ることができるとともに、制御回路部を構成する１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_４１，４_４２））についても、正電源動作で、低コスト化が可能なＣＭＯＳＩＣを用いて構成される１ビット制御２×１スイッチをそのまま使用することが可能である。

図８は、図７に示した実施形態の変型例を示している。図８のスイッチ回路１０３Ａにおいては、図７のスイッチ回路１０３の抵抗９_１１〜９_１４，９_２１〜９_２４をインダクタ１６_１１〜１６_１４，１６_２１〜１６_２４でそれぞれ置き換え、さらに、インダクタ１６_１１〜１６_１４，１６_２１〜１６_２４の一方の端子を、参照電圧端子ＶＲＥＦ端子の代わりに、制御電圧ＶＨ端子に接続した構成となっている。なお、インダクタ１６_１１〜１６_１４，１６_２１〜１６_２４のインダクタンス値は、そのインピーダンスが、使用する信号の所望の周波数帯域において、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは、それぞれのインダクタンス値が、同一の値に設定される。

このような十分に大きな値のインダクタ１６_１１〜１６_１４，１６_２１〜１６_２４を用いた場合には、電圧降下がほとんどないため、参照電圧ＶＲＥＦをＶＨとした場合には、制御電圧ＶＨが、そのまま２×２スイッチ３_１〜３_４中の全てのＦＥＴのソース／ドレインに印加されることになる。従って、ＶＲＥＦ端子とＶＨ端子とを共通化することができ、参照電圧端子ＶＲＥＦ端子として別個の電圧端子を備える必要がなくなる。

なお、図７、図８に例示した実施形態に限定されることなく、例えば、入力端子１_１〜１_４側と出力端子側２_１〜２_４とのそれぞれに、抵抗９_１１〜９_１４，９_２１〜９_２４、あるいは、それらに代わるインダクタ１６_１１〜１６_１４，１６_２１〜１６_２４を備える代わりに、入力端子１_１〜１_４側と出力端子側２_１〜２_４とのいずれか一方のみに備えるようにしても構わない。あるいは、キャパシタ１５_１１〜１５_１４，１５_２１〜１５_２４についても、入力端子１_１〜１_４側と出力端子側２_１〜２_４とのいずれか一方のみに備えるようにしても良いし、あるいは、キャパシタ１５_１１〜１５_１４，１５_２１〜１５_２４を備えることなく、抵抗９１_１〜９_１４，９_２１〜９_２４、あるいは、それらに代わるインダクタ１６_１１〜１６_１４，１６_２１〜１６_２４のみを備えるようにしても良い。

また、第３の実施形態として図５、図６に例示した５個の２×２スイッチ３_１〜３_５を用いた形態に対して、図７、図８に示すような構成を適用するようにしても構わない。さらに、第２の実施形態の図４に例示したように、制御回路部を構成する１ビット制御２×１スイッチ（（４_１１、４_１２）〜（４_４１，４_４２））を半導体基板上の１辺に集めた構成や、さらに、これらの４組の１ビット制御２×１スイッチ（（４_１１、４_１２）〜（４_４１，４_４２））をモノリシック集積したＩＣすなわちＳｉ集積回路例えばＣＭＯＳＩＣ回路で構成し、スイッチ回路部の２×２スイッチ３_１〜３_４から構成される４×４スイッチをモノリシック集積したＩＣ例えば化合物半導体集積回路と併せて、２チップ構成としても構わない。

［第５の実施形態］
図９は、本発明の第５の実施形態に係わるスイッチ装置を示す回路図である。図９に示すスイッチ装置１０４は、図１の第１の実施形態にスイッチ装置１００として例示したスイッチ回路部の２×２スイッチ３と該２×２スイッチ３を制御する制御回路部の２個の１ビット制御２×１スイッチ４_１，４_２との組み合わせを１６個用いて、４段４列のマトリクス構成からなる縦列接続とすることにより、８×８スイッチを構成している例を示している。

図９のスイッチ装置１０４においては、各２×２スイッチ３_１〜３_１６毎に、制御回路部として２個ずつの１ビット制御２×１スイッチ（（４_１１、４_１２）〜（４_１６-１，４_１６-２））を備え（図９には、２×２スイッチ３_１〜３_１６との間の互いの接続は図示していないが、図１ないし図８と全く同様の接続構成となっている。また、符号中の「１６」と「１」または「２」との間のハイフン（−）を削除して記載している。）、この１ビット制御２×１スイッチ（（４_１１、４_１２）〜（４_１６-１，４_１６-２））を介して２値の制御電圧（ＶＨ，ＶＬ）を相補的に印加する（図９には、制御電圧ＶＨ，ＶＬ入力用の端子及び配線は図示していないが、図１ないし図８と全く同様の接続構成となっている）ことにより、各２×２スイッチ３_１〜３_１６それぞれが、図１に示したようなバー状態とクロス状態との２つの通過状態に切り替えられるようになっている。

したがって、１６本の制御端子ＶＣＴＬ_１〜ＶＣＴＬ_１６への入力をハイレベル“Ｈ”またはローレベル“Ｌ”と制御することにより、８×８スイッチの制御が可能な構成となっている。

なお、図９に例示した実施形態に限定されることなく、使用する２×２スイッチの数を１６個から増加あるいは減少した構成であっても良く、第３の実施形態の図６に例示したように、一部に伝送線路や抵抗を備えた形態であっても構わない。スイッチ装置としての入出力端子数も、８個から増加あるいは減少した構成であっても良いし、さらに、ｎ個の入力端子とｍ個の出力端子（ｎ，ｍは整数）からなるｎ×ｍスイッチのように、入出力で端子数が異なるスイッチ構成であっても構わない。さらに、スイッチの構成単位となるスイッチ回路部は、前述したように、２入力２出力の２×２スイッチのみに限らず、２入力１出力の２×１スイッチであっても、１入力２出力の１×２スイッチであっても良い。

さらに、第２の実施形態の図４に例示したように、制御回路部を構成する１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_１６-１，４_１６-２））を半導体基板上の１辺に集めた構成や、さらに、これらの１ビット制御２×１スイッチ（（４_１１，４_１２）〜（４_１６-１，４_１６-２））をモノリシック集積したＩＣすなわちＳｉ集積回路例えばＣＭＯＳＩＣ回路で構成し、スイッチ回路部の２×２スイッチ３_１〜３_１６から構成される８×８スイッチをモノリシック集積したＩＣ例えば化合物半導体集積回路と併せて、２チップ構成としても構わない。

［第６の実施形態］
図１１は、本発明の第６の実施形熊に係わるスイッチ装置を示す回路図であり、図１、図２に例示した構成例とは別の形態からなる、本発明に係わるスイッチ装置の基本構成単位となるスイッチ回路部と制御回路部との一構成例を示すものである。すなわち、図１１に示すスイッチ装置１０５は、図１、図２の構成とは異なり、スイッチ回路部を構成する１入力１出力の１×１スイッチ１８と、制御回路部を構成する低周波用の２つの１ビット制御２入力１出力の２×１スイッチ４_１，４_２とによって構成されている。

１×１スイッチ１８は、入力端子１と出力端子２との入出力間の信号経路にドレインとソースとが直列に接続された（シリーズ接続された）ＦＥＴ８すなわち第１のＦＥＴに加えて、入出力間の信号経路とグラウンドとの間に例えば出力端子２とグラウンドとの間にドレインとソースとが接続された（シャント接続された）ＦＥＴ８_ｓすなわち第２のＦＥＴを備えたシリーズ・シャント構成となっている。

ここで、制御回路部は、本発明の第１の実施形態で詳細に記述したように、２つの１ビット制御２×１スイッチ４_１，４_２に対して、１ビットの制御端子（ＶＣＴＬ）へ制御電圧（“Ｈ”，“Ｌ”）を印加することによって、１ビット制御２×１スイッチ４_１，４_２それぞれの接続状態を相補的に制御した状態とし、これに応じて、異なる２値の電圧（ＶＨ，ＶＬ）をスイッチ回路部の１×１スイッチ１８の２つの制御端子１０，１０_ｓそれぞれに相補的に印加するように動作する。すなわち、１ビット制御２×１スイッチ４_１，４_２それぞれの出力端子６_１，６_２が、１×１スイッチ１８の２つの制御端子１０，１０_ｓそれぞれに接続されており、１×１スイッチ１８のＦＥＴ８，８_ｓのゲートに抵抗９，９_ｓを介して制御電圧（ＶＨ，ＶＬ）を相補的に供給するように構成される。

この結果、スイッチ回路部の１×１スイッチ１８は以下のように制御される。図１１（Ａ）の場合には、制御端子１０，１０_ｓそれぞれに電圧ＶＨ，ＶＬが入力されて、ＦＥＴ８がＯＮ，ＦＥＴ８_ｓがＯＦＦとなるため、１×１スイッチ１８が信号通過状態（ＯＮ）に設定され、入力端子１と出力端子２とが接続された状態になる。一方、図１１（Ｂ）の場合には、制御端子１０，１０_ｓそれぞれに電圧ＶＬ，ＶＨが入力されて、ＦＥＴ８がＯＦＦ、ＦＥＴ８_ｓがＯＮとなるため、１×１スイッチ１８が信号遮断状態（ＯＦＦ）に設定され、入力端子１と出力端子２とが遮断された状態になる。

したがって、１ビット制御２×１スイッチ４_１，４_２の制御端子（ＶＣＴＬ）への１ビット制御によって、１×１スイッチ１８のＯＮ／ＯＦＦを切り替えることが可能になっている。このようなスイッチ回路部のＦＥＴ８，８_ｓのシリーズ・シャント構成においては、特に、１×１スイッチ１８が信号遮断状態（ＯＦＦ）に設定された時に、シャント接続されたＦＥＴ８_ｓがＯＮとなることにより、アイソレーション特性を向上することができるため、１×１スイッチ１８を広帯域化することができるという特徴がある。

図１２は、図１１に例示したスイッチ装置１０５をｎ個用いて構成したスイッチ装置の一構成例を示すものである。図１２に示すスイッチ装置１０６は、ｎ個の１×１スイッチ１８_１〜１８_ｎの入力端子１_１〜１_ｎを互いに接続して入力端子１とし、出力端子２_１〜２_ｎからそれぞれの出力を取り出すことにより、１×ｎスイッチを構成している。ここで、ｎ個の１×１スイッチ１８_１〜１８_ｎのそれぞれは、図１１中に例示したものと同様に、シリーズ接続されたＦＥＴとシャント接続されたＦＥＴとからなるシリーズ・シャント構成のものであり、各１×１スイッチ１８_１〜１８_ｎそれぞれに接続された１ビット制御２×１スイッチ｛（４_１１，４_１２）〜（４_ｎ１，４_ｎ２）｝の制御端子（ＶＣＴＬ_１〜ＶＣＴＬ_ｎ）に印加される制御電圧（“Ｈ”，“Ｌ”）に応じて、信号通過状態（ＯＮ）／信号遮断状態（ＯＦＦ）を制御することができる。例えば、制御端子ＶＣＴＬ_１に制御電圧“Ｈ”を、その他の制御端子ＶＣＴＬ_２〜ＶＣＴＬ_ｎすべてに制御電圧“Ｌ”を印加すれば、入力端子１と出力端子２_１との間のみが信号通過状態（ＯＮ）になり、入力端子１と出力端子２_２〜２_ｎとの間がすべて信号遮断状態（ＯＦＦ）となるように制御される。

なお、好ましくは、スイッチ回路部のｎ個の１×１スイッチ１８_１〜１８_ｎのそれぞれは、同一形態の１×１スイッチで、また、制御回路部の１ビット制御２×１スイッチ｛（４_１１，４_１２）〜（４_ｎ１，４_ｎ２）｝のそれぞれは、同一形態の１ビット制御２×１スイッチで構成される。

ここで、図１２に示すように、各１ビット制御２×１スイッチ｛（４_１１，４_１２）〜（４_ｎ１，４_ｎ２）｝への供給線を互いに接続することにより、制御電圧“Ｈ”（ＶＨ）と制御電圧“Ｌ”（ＶＬ）とを、それぞれ、１個ずつの端子から供給することが可能であり、制御電圧線本数を低減することができる。

また、同一形態の１ビット制御２×１スイッチ構成とすることにより、１ビット制御２×１スイッチ｛（４_１１，４_１２）〜（４_ｎ１，４_ｎ２）｝への電源電圧（ＶＤＤ：図示していない）も共通化することができる。

さらには、これらのＶＨ，ＶＬ，ＶＤＤなどの電圧は、抵抗分割などの手段を用いることにより、１つの電源から供給することが可能になるため、ｎ本の制御端子（ＶＣＴＬ_１〜ＶＣＴＬ_ｎ）と併せて、合計（ｎ＋１）系統の制御電圧供給線からの電圧供給により、スイッチ装置１０６を動作させることができる。

この結果、ｎ個の１×１スイッチ１８_１〜１８_ｎの各ＦＥＴにそれぞれ個別の制御電圧線から制御電圧を印加する構成からなる従来の１×ｎスイッチと比較して、制御端子数をｎ本減らすことができる。

また、第２の実施形態の図４に例示した場合と同様に、制御回路部を構成するｎ組の１ビット制御２×１スイッチ｛（４_１１，４_１２）〜（４_ｎ１，４_ｎ２）｝をスイッチ回路部から分離して半導体基板上の１箇所に集めた構成や、さらには、これらの１ビット制御２×１スイッチ｛（４_１１，４_１２）〜（４_ｎ１，４_ｎ２）｝をモノリシック集積したＩＣ（ＣＭＯＳ集積回路など）で構成し、スイッチ回路部のｎ個の１×１スィッチ１８_１〜１８_ｎから構成される１×ｎスイッチをモノリシック集積したＩＣ（化合物半導体集積回路など）と併せて２チップ構成としても構わない。

図１３は、図１２に例示したスイッチ装置１０６の１×ｎスイッチにおいて、ｎ＝２とした場合の１×２スイッチ構成の変型例となるスイッチ装置を示すものである。図１３のスイッチ装置１０７では、図１１と異なり、スイッチ回路部１１_３の一部の経路に、すなわち、一方の１×１スイッチのシリーズＦＥＴと他方の１×１スイッチのシャントＦＥＴとに、それぞれ、２つずつのシリーズＦＥＴ８_１１，８_１２とシャントＦＥＴ８_２ｓ−Ａ，８_２ｓ−Ｂとを用いた構成としている。

図１３のような変型例のスイッチ装置１０７においても、図１０に示した従来例と同様に、入力端子１_１と出力端子２_１との間の信号経路に直列接続した（シリーズ接続した）、第１の少なくとも１つ以上のＦＥＴであるＦＥＴ８_１１および８_１２の抵抗９_１１Ａおよび９_１１Ｂを介して共通化した制御端子、前記信号経路とグラウンドとの間に接続した（シャント接続した）、第２の少なくとも１つ以上のＦＥＴであるＦＥＴ８_２ｓ―Ａおよび８_２Ｓ−Ｂの抵抗９_{１２ｓ―Ａ}および９_{１２Ｓ−Ｂ}を介して共通化した制御端子、第２のシリーズＦＥＴを構成するＦＥＴ８_２の抵抗９_１２を介した制御端子、第１のシャントＦＥＴを構成するＦＥＴ８_１ｓの抵抗９_１１ｓを介した制御端子、のそれぞれに、制御信号を入力するための４系統の制御線を、ＦＥＴ８_１１および８_１２，８_２ｓ―Ａおよび８_２Ｓ−Ｂ側とＦＥＴ８_２、８_１ｓ側との２本の制御線にまとめることができる。

この結果、２つの１ビット制御２×１スイッチ（４_１１，４_１２）によって、１×２スイッチのスイッチ装置１０７を制御することが可能となる。このように、スイッチ回路部１１_３の一部の経路に、複数のＦＥＴを用いた構成であっても、全く同様な効果を得ることができる。

［その他の実施形態］
本発明においては、１×１スイッチや２×２スイッチ中のＳＰＤＴスイッチとして、前述の各実施形態に例示したＦＥＴの代わりに、微小な機械式スイッチ（ＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）スイッチ）で構成しても構わない。この場合、ＦＥＴを用いた構成と比較して、制御電圧が大きくなり、切替時間が遅くなるというデメリットがあるものの、スイッチの低損失化および高アイソレーション化を図ることができる。

なお、本発明に係わるスイッチ回路部のレイアウト設計について、図２に例示したような２×２スイッチ３を、第１、第２の２個のＳＰＤＴスイッチ１１_１，１１_２と第１ないし第４の４本の接続手段とを用いて構成する場合を例にとって説明すると、次の通りである（ただし、図２には、第１ないし第４の４本の接続手段を図示していないし、レイアウト設計パターンも例示していない）。ここで、第１、第２のＳＰＤＴスイッチ１１_１，１１_２それぞれは、図２のように、２個のＦＥＴ８_１１，８_１２、ＦＥＴ８_２１，８_２２から構成されている。

まず、第１のＳＰＤＴスイッチ１１_１の２個のＦＥＴ８_１１，８_１２のドレインまたはソースのいずれか一方は、いずれも第１の共通端子に接続され、ドレインまたはソースの他方のそれぞれが、第１、第２の接続端子（図２には示していない）にそれぞれ接続される。一方、第２のＳＰＤＴスイッチ１１_２の２個のＦＥＴ８_２１，８_２２のドレインまたはソースいずれか一方は、いずれも第２の共通端子に接続され、ドレインまたはソースの他方のそれぞれが、第３、第４の接続端子（図２には示していない）にそれぞれ接続される。

さらに、前記第１、第２の共通端子が、スイッチ回路部の２×２スイッチ３の２つの入力端子１_１，１_２または出力端子２_１，２_２のいずれか一方（図２の場合は、入力端子１_１，１_２）とそれぞれに接続される。

一方、前記第１、第２の接続端子と前記第３、第４の接続端子とは、あらかじめ定めた所定の間隔をもって互いに対向するように配置され、互いに対向して配置された前記第１、第３の接続端子間が、前記第１の接続手段により、また、前記第２、第４の接続端子間が、前記第２の接続手段により、それぞれ接続される。

しかる後、前記第１、第２の接続手段それぞれとスイッチ回路部の２×２スイッチの２つの入力端子１_１，１_２または出力端子２_１，２_２の他方（図２の場合は、出力端子２_１，２_２）のそれぞれとの間を、前記第３、第４の接続手段により、それぞれ接続するとともに、前記第３、第４の接続手段のいずれか一方が、接続しない他方の前記第２または第１の接続手段とは電気的に絶縁された状態で交差されることにより、最終的な２×２スイッチ３として形成される。

本発明の第１の実施形態に係わるスイッチ装置を示す回路図である。 図１のスイッチ装置中の２×２スイッチの一構成例を示す回路図である。 本発明の第２の実施形態に係わるスイッチ装置を示す回路図である。 図３に示した実施形態の変型例のスイッチ装置を示す回路図である。 本発明の第３の実施形態に係わるスイッチ装置を示す回路図である。 図５に示した実施形態の変型例のスイッチ装置を示す回路図である。 本発明の第４の実施形態に係わるスイッチ装置を示す回路図である。 図７に示した実施形態の変型例のスイッチ装置を示す回路図である。 本発明の第５の実施形態に係わるスイッチ装置を示す回路図である。 従来のスイッチ装置の構成を示す回路図である。 本発明の第６の突施形態に係わるスイッチ装置を示す回路図である。 図１１に示した実施形態を１×ｎスイッチに拡張したスイッチ装置を示す回路図である。 図１２に示した実施形態のスイッチ装置のｎ＝２の場合の変型例を示す回路図である。

符号の説明

１，１_１〜１_ｎ…入力端子、２，２_１〜２_ｎ…出力端子、３，３_１〜３_１６…２×２スイッチ、４，４_１，４_２，４_１１〜４_１６-１，４_１２〜４_１６-２，４_１１〜４_ｎ１，４_１２〜４_ｎ２…１ビット制御２×１スイッチ、５，５_１１，５_１２，５_２１，５_２２…２×１スイッチの入力端子、６，６_１，６_２…２×１スイッチの出力端子、７，７_１，７_２…インバータ、８，８_１，８_２，８_１ｓ，８_２ｓ，８_１１〜８_１４，８_２１〜８_２４，８_２ｓ―Ａ，８_２Ｓ−Ｂ，８_ｓ…ＦＥＴ、９，９_１１〜９_１４，９_１１Ａ，９_１１Ｂ，９_１１ｓ，９_１２ｓ，９_{１２ｓ―Ａ}，９_{１２Ｓ−Ｂ}，９_２１〜９_２４，９_ｓ…抵抗、１０，１０_１，１０_２，１０_ｓ…制御端子、１１，１１_１，１１_２…ＳＰＤＴスイッチ、１２…Ｓｉ集積回路、１３…化合物半導体集積回路、１４，１４_１，１４_２…伝送線路、１５，１５_１１〜１５_１４，１５_２１〜１５_２４…キャパシタ、１６，１６_１１〜１６_１４，１６_２１〜１６_２４…インダクタ、１７…制御回路、１８，１８_１〜１８_ｎ…１×１スイッチ、１００，１０１，１０１Ａ，１０２，１０２Ａ，１０３，１０３Ａ，１０４，１０５，１０６，１０７…スイッチ装置。

Claims (21)

1. １個の入力端子、１個の出力端子、または、１個の入力端子、２個の出力端子、または、２個の入力端子、１個の出力端子、あるいは、２個の入力端子、２個の出力端子と、２つの制御端子とを備え、異なる２値の制御電圧を２つの制御信号として２つの当該制御端子それぞれに相補的に入力することにより前記入力端子と前記出力端子との間の接続状態を切り替えることができるスイッチ回路部と、前記スイッチ回路部の２つの制御端子に相補的に入力する２つの前記制御信号を生成する制御回路部とからなるスイッチ装置であって、前記スイッチ回路部を構成するスイッチ素子がＦＥＴからなり、かつ、前記制御回路部として、第１と第２の２つの入力端子と、１つの出力端子、１つの制御端子からなる１ビット制御２×１スイッチすなわち２入力１出力スイッチを２個備え、２個の前記２入力１出力スイッチのうち、いずれか一方の２入力１出力スイッチの出力端子を、前記スイッチ回路部の一方の前記制御端子と接続し、他方の前記２入力１出力スイッチの出力端子を、前記スイッチ回路部の他方の前記制御端子と接続する構成を有するスイッチ装置において、前記制御回路部を構成する２個の前記２入力１出力スイッチそれぞれは、それぞれに共通の１つの制御端子にハイレベルの信号が入力された時に当該２入力１出力スイッチの第１の入力端子と出力端子とが接続され、当該制御端子にローレベルの信号が入力された時に当該２入力１出力スイッチの第２の入力端子と出力端子とが接続され、かつ、２個の前記２入力１出力スイッチのうち、いずれか一方の２入力１出力スイッチの当該第１の入力端子および他方の２入力１出力スイッチの当該第２の入力端子にそれぞれ前記制御電圧の一方の値を印加し、該一方の２入力１出力スイッチの当該第２の入力端子および該他方の２入力１出力スイッチの当該第１の入力端子にそれぞれ前記制御電圧の他方の値を印加することを特徴とするスイッチ装置。
2. 請求項１に記載のスイッチ装置において、１ないし複数個の前記スイッチ回路部と前記制御回路部とを用いることによって、ｎ個の入力端子とｍ個の出力端子（ｎ，ｍは整数）とを備えたｎ×ｍスイッチを構成することを特徴とするスイッチ装置。
3. 請求項１に記載のスイッチ装置において、２入力２出力の２×２スイッチからなる前記スイッチ回路部を４個と、それぞれの前記スイッチ回路部へ２つの前記制御信号を相補的に入力する２個の前記２入力１出力スイッチからなる前記制御回路部を４組備え、４個の前記スイッチ回路部を２個ずつ２段に縦列接続することにより、４個の入力端子と４個の出力端子とを備えた４×４スイッチを構成したスイッチ装置であって、該４×４スイッチの入力端子側に配置した２個の前記スイッチ回路部のうち、一方のスイッチ回路部の２つの出力端子は、該４×４スイッチの出力端子側に配置した２個の前記スイッチ回路部それぞれのいずれか一方の入力端子とそれぞれ接続され、該４×４スイッチの入力端子側に配置した他方のスイッチ回路部の２つの出力端子は、該４×４スイッチの出力端子側に配置した２個の前記スイッチ回路部それぞれの他方の入力端子とそれぞれ接続される構成を有していることを特徴とするスイッチ装置。
4. 請求項３に記載のスイッチ装置において、２入力２出力の２×２スイッチからなる前記スイッチ回路部１個と、該スイッチ回路部への２つの前記制御信号を相補的に入力する２個の前記２入力１出力スイッチからなる前記制御回路部１組とを、追加挿入スイッチとして、前記４×４スイッチの出力端子側にさらに追加して備え、前記４×４スイッチの出力端子側に配置されていた２個の前記スイッチ回路部それぞれのいずれか一方の出力端子は、追加して備えられた前記追加挿入スイッチの２つの入力端子それぞれに接続されて、該追加挿入スイッチの出力端子を介して出力する構成を有していることを特徴とするスイッチ装置。
5. 請求項４に記載のスイッチ装置において、前記４×４スイッチの出力端子側に、少なくとも、前記追加挿入スイッチにおける信号の通過時間と同一の通過時間となる伝送手段を２個備え、前記４×４スイッチの出力端子側に配置されていた２個の前記スイッチ回路部それぞれの出力端子のうち、前記追加挿入スイッチの入力端子と接続されていない他方の出力端子は、前記伝送手段のそれぞれの一方の端子と接続されて、該伝送手段の他方の端子を介して出力する構成を有していることを特徴とするスイッチ装置。
6. 請求項５に記載のスイッチ装置において、前記伝送手段の挿入損失または利得が、前記追加挿入スイッチの挿入損失または利得と、所望の周波数帯域において、同一であることを特徴とするスイッチ装置。
7. 請求項５に記載のスイッチ装置において、２つの前記伝送手段にそれぞれ直列に接続された抵抗をさらに備え、直列接続された前記伝送手段と前記抵抗との合計した信号の通過時間が、前記追加挿入スイッチにおける通過時間と同一であり、かつ、前記伝送手段と前記抵抗との合計した挿入損失または利得が、前記追加挿入スイッチの挿入損失または利得と、所望の周波数帯域において、同一であることを特徴とするスイッチ装置。
8. 請求項２乃至７のいずれかに記載のスイッチ装置において、前記ｎ×ｍスイッチまたは前記４×４スイッチの入力端子側のそれぞれに、および／または、前記ｎ×ｍスイッチまたは前記４×４スイッチの出力端子側のそれぞれに、一方の端子をそれぞれ接続する抵抗をさらに備え、前記抵抗それぞれの他方の端子を参照電圧印加用の参照電圧端子に接続することを特徴とするスイッチ装置。
9. 請求項８に記載のスイッチ装置において、前記ｎ×ｍスイッチまたは前記４×４スイッチの入力端子側のそれぞれに、および／または、前記ｎ×ｍスイッチまたは前記４×４スイッチの出力端子側のそれぞれに接続された前記抵抗の代わりに、インダクタを用いることを特徴とするスイッチ装置。
10. 請求項８または９に記載のスイッチ装置において、前記ｎ×ｍスイッチまたは前記４×４スイッチの入力端子側それぞれに、および／または、前記ｎ×ｍスイッチまたは前記４×４スイッチの出力端子側それぞれに、キャパシタを直列に接続することを特徴とするスイッチ装置。
11. 請求項８ないし１０のいずれかに記載のスイッチ装置において、前記参照電圧端子の前記参照電圧を調整することにより、前記スイッチ回路部を正電源動作させることを特徴とするスイッチ装置。
12. 請求項２乃至１１のいずれかに記載のスイッチ装置において、前記スイッチ回路部が２×２スイッチで構成される場合、前記２×２スイッチが少なくとも２つ以上のＳＰＤＴ（単極双投）スイッチを用いて構成されていることを特徴とするスイッチ装置。
13. 請求項１２に記載のスイッチ装置において、前記ＳＰＤＴスイッチは、ＦＥＴの代わりに、微小な機械式スイッチにより構成されていることを特徴とするスイッチ装置。
14. 請求項１２に記載のスイッチ装置において、前記ＳＰＤＴスイッチは、少なくとも２つ以上のＦＥＴで構成されていることを特徴とするスイッチ装置。
15. 請求項１４に記載のスイッチ装置において、前記スイッチ回路部が、第１と第２の２個のＳＰＤＴスイッチと、第１ないし第４の４本の伝送線路で構成され、前記ＳＰＤＴスイッチそれぞれは、２個のＦＥＴで構成されている場合であって、前記第１のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースのいずれか一方は、いずれも第１の共通端子に接続され、前記第２のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースのいずれか一方は、いずれも第２の共通端子に接続されて、前記第１、第２の共通端子によって前記スイッチ回路部の２個の入力端子または出力端子のいずれかを構成し、一方、前記第１のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースの他方のそれぞれが、前記第１、第２の伝送線路の一端にそれぞれ接続され、前記第２のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースの他方のそれぞれが、前記第３、第４の伝送線路の一端にそれぞれ接続されており、前記第１および第３の伝送線路の他端同士と、前記第２および第４の伝送線路の他端同士とがそれぞれ接続されて、前記スイッチ回路部の２個の入力端子または出力端子の他方を構成していることを特徴とするスイッチ装置。
16. 請求項１４に記載のスイッチ装置において、前記スイッチ回路部が、第１と第２の２個のＳＰＤＴスイッチと、第１ないし第４の４本の接続手段で構成され、前記ＳＰＤＴスイッチそれぞれは、２個のＦＥＴで構成されている場合であって、前記第１のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースのいずれか一方は、いずれも第１の共通端子に接続され、ドレインまたはソースの他方のそれぞれが、第１、第２の接続端子にそれぞれ接続され、一方、前記第２のＳＰＤＴスイッチの２個のＦＥＴのドレインまたはソースのいずれか一方は、いずれも第２の共通端子に接続され、ドレインまたはソースの他方のそれぞれが、第３、第４の接続端子にそれぞれ接続されており、さらに、前記第１、第２の共通端子が、前記スイッチ回路部の２個の入力端子または出力端子のいずれか一方とそれぞれに接続される一方、前記第１、第２の接続端子と前記第３、第４の接続端子とは、あらかじめ定めた所定の間隔をもって互いに対向するように配置され、互いに対向して配置された前記第１、第３の接続端子間が、前記第１の接続手段により、また、前記第２、第４の接続端子間が、前記第２の接続手段により、それぞれ接続されており、さらに、前記第１、第２の接続手段それぞれと前記スイッチ回路部の２個の入力端子または出力端子の他方のそれぞれとの間を、前記第３、第４の接続手段により、それぞれ接続するとともに、前記第３、第４の接続手段のいずれか一方が、接続しない他方の前記第２または第１の接続手段とは電気的に絶縁された状態で交差されて構成されていることを特徴とするスイッチ装置。
17. 請求項１または２に記載のスイッチ装置において、前記スイッチ回路部は１入力１出力の１×１スイッチで構成され、前記１×１スイッチは、入力端子と出力端子との入出力間の信号経路に直列接続され、かつ、制御端子を共通化した第１の少なくとも１つ以上のＦＥＴと、前記信号経路とグラウンド間に接続され、かつ、制御端子を共通化した第２の少なくとも１つ以上のＦＥＴとにより構成されていることを特徴とするスイッチ装置。
18. 請求項１７に記載のスイッチ装置において、前記スイッチ回路部は、ＦＥＴの代わりに、微小な機械式スイッチにより構成されていることを特徴とするスイッチ装置。
19. 請求項１乃至１８のいずれかに記載のスイッチ装置において、前記制御回路部を、半導体基板上の１辺に集めて前記スイッチ回路部と混在しないように配置することを特徴とするスイッチ装置。
20. 請求項１乃至１８のいずれかに記載のスイッチ装置において、前記スイッチ回路部と、前記制御回路部とは、別々の半導体基板に集積されていることを特徴とするスイッチ装置。
21. 請求項１９または２０に記載のスイッチ装置において、前記スイッチ回路部が化合物半導体集積回路を用いて構成され、前記制御回路部がシリコン集積回路を用いて構成されていることを特徴とするスイッチ装置。
    装置。

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