JP2006121187A - 半導体切替回路 - Google Patents
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Abstract
【課題】制御端子の本数の増加を防止すると共に,消費電流を大幅に低減する。
【解決手段】共通端子RF_COM,端子RF_1〜RF_3,接地端子GND_1〜GND_3,制御端子Cont_1〜Cont_3,共通端子RF_COMと端子RF_1〜RF_3との間に直列に接続され,抵抗RT_1〜RT_3を介してゲートが制御端子Cont_1〜Cont_3に結合されたスルーFETQ_1〜Q_3,端子RF_1〜RF_3と接地端子GND_1〜GND_3との間にそれぞれ並列に接続されたシャントFET Q_S1A及びQ_S1B,Q_S1A及びQ_S1B,Q_S3A及びQ_S3Bとを備え、シャントFET Q_S1A及びQ_S1B,Q_S2A及びQ_S2B,Q_S3A及びQ_S3Bのゲートがそれぞれ抵抗R_S1A及びR_S1B,R_S2A及びR_S2B,R_S3A及びR_S3Bを介して対応する制御端子Cont_1〜Cont_3に結合されており,1つの制御端子にのみハイレベルが供給され他の制御端子にはローレベルが供給されて,共通端子と対応する1つの端子との間のみが導通状態となり,かつこの端子を除く他の端子と共通端子との間が遮断状態となる。
【選択図】図1
【解決手段】共通端子RF_COM,端子RF_1〜RF_3,接地端子GND_1〜GND_3,制御端子Cont_1〜Cont_3,共通端子RF_COMと端子RF_1〜RF_3との間に直列に接続され,抵抗RT_1〜RT_3を介してゲートが制御端子Cont_1〜Cont_3に結合されたスルーFETQ_1〜Q_3,端子RF_1〜RF_3と接地端子GND_1〜GND_3との間にそれぞれ並列に接続されたシャントFET Q_S1A及びQ_S1B,Q_S1A及びQ_S1B,Q_S3A及びQ_S3Bとを備え、シャントFET Q_S1A及びQ_S1B,Q_S2A及びQ_S2B,Q_S3A及びQ_S3Bのゲートがそれぞれ抵抗R_S1A及びR_S1B,R_S2A及びR_S2B,R_S3A及びR_S3Bを介して対応する制御端子Cont_1〜Cont_3に結合されており,1つの制御端子にのみハイレベルが供給され他の制御端子にはローレベルが供給されて,共通端子と対応する1つの端子との間のみが導通状態となり,かつこの端子を除く他の端子と共通端子との間が遮断状態となる。
【選択図】図1
Description
本発明は半導体切替回路に係わり、例えばSPnT(Single-Pole n-Throw)切替スイッチに好適なものに関する。
例えば、携帯電話機において1つのアンテナで高周波信号の送受信の切り替えを行うための切替スイッチとして、SP3Tスイッチが幅広く用いられている。
このような1GHz以上の高周波スイッチは、多くの場合、高い電子移動度を有し高周波領域で優れた特性を有するGaAs等の化合物半導体で構成される。
しかし、化合物半導体では、PチャネルFETは実現困難である。よって、スイッチングの制御に必要なロジック回路をOR回路を用いて構成しようとした場合、NチャネルFETのみ、あるいはNチャネルFETと抵抗、あるいはNチャネルFETとダイオード等で構成することとなり、いずれの場合にも待機時に消費電流が生じる。
待機時の消費電流をゼロにする必要がある場合は、ロジック回路を外付けのCMOS回路で構成しなければならない。しかしその場合、制御端子が6本必要となる。
これにより、パッド数が増加し必然的にチップサイズが大きくなり、低コスト化が厳しく要求されるスイッチICにおいて致命的な問題となる。
また、実装基板上に多くの配線の引き回しが必要になると共に、制御用のロジックICが別途必要になるということで、実装面積が増大すると共にコストも増加することとなる。
そこで、従来のSP3Tスイッチでは、OR回路を内蔵せざるを得ず、その結果消費電流の増大を招いていた。
このように、従来のシャント型SP3Tスイッチでは、制御端子を3本以内に抑えつつ待機時の消費電流を減少させることは困難であった。
以下、従来の半導体切替回路を開示する文献を記載する。
特開2000−68807号公報。
本発明は上記事情に鑑み、制御端子の増加を抑制すると共に、待機時の消費電流の低減が可能な半導体切替回路を提供することを目的とする。
本発明の半導体切替回路は、
共通端子と、
第1の端子、第2の端子、…、第n(nは3以上の自然数)の端子と、
第1の接地端子、第2の接地端子、…、第nの接地端子と、
第1の制御端子、第2の制御端子、…、第nの制御端子と、
前記共通端子と前記第1の端子との間にソース、ドレインが直列に接続され、第1の抵抗を介してゲートが前記第1の制御端子に結合された第1のスルーFETと、
前記共通端子と前記第2の端子との間にソース、ドレインが直列に接続され、第2の抵抗を介してゲートが前記第2の制御端子に結合された第2のスルーFETと、
… …
前記共通端子と前記第nの端子との間にソース、ドレインが直列に接続され、第nの抵抗を介してゲートが前記第nの制御端子に結合された第nのスルーFETと、
前記第1の端子と前記第1の接地端子との間にソース、ドレインがそれぞれ並列に接続された第11、第12、…、第1(n−1)のシャントFETと、
前記第2の端子と前記第2の接地端子との間にソース、ドレインがそれぞれ並列に接続された第21、第22、…、第2(n−1)のシャントFETと、
… …
前記第nの端子と前記第nの接地端子との間にソース、ドレインがそれぞれ並列に接続された第n1、第n2、…、第n(n−1)のシャントFETとを備え、
前記第11〜第1(n−1)のシャントFETのゲートが、それぞれ第11〜第1(n−1)の抵抗を介して、前記第1の制御端子を除く前記第2〜第nの制御端子のそれぞれに結合され、
前記第21〜第2(n−1)のシャントFETのゲートが、それぞれ第21〜第2(n−1)の抵抗を介して、前記第2の制御端子を除く前記第1の制御端子、前記第3〜第nの制御端子のそれぞれに結合され、
… …
前記第n1〜第n(n−1)のシャントFETのゲートが、それぞれ第n1〜第n(n−1)の抵抗を介して、前記第nの制御端子を除く前記第1〜第n−1の制御端子のそれぞれに結合されており、
第J(Jは1以上、n以下の自然数)の制御端子にのみ第1の電位が供給され、他の前記制御端子には前記第1の電位より低い第2の電位が供給されたときに、前記共通端子と第Jの端子との間が導通状態となり、
かつ、前記第1の端子から前記第nの端子のうち前記第Jの端子を除くものと前記共通端子との間が遮断状態となることを特徴とする。
共通端子と、
第1の端子、第2の端子、…、第n(nは3以上の自然数)の端子と、
第1の接地端子、第2の接地端子、…、第nの接地端子と、
第1の制御端子、第2の制御端子、…、第nの制御端子と、
前記共通端子と前記第1の端子との間にソース、ドレインが直列に接続され、第1の抵抗を介してゲートが前記第1の制御端子に結合された第1のスルーFETと、
前記共通端子と前記第2の端子との間にソース、ドレインが直列に接続され、第2の抵抗を介してゲートが前記第2の制御端子に結合された第2のスルーFETと、
… …
前記共通端子と前記第nの端子との間にソース、ドレインが直列に接続され、第nの抵抗を介してゲートが前記第nの制御端子に結合された第nのスルーFETと、
前記第1の端子と前記第1の接地端子との間にソース、ドレインがそれぞれ並列に接続された第11、第12、…、第1(n−1)のシャントFETと、
前記第2の端子と前記第2の接地端子との間にソース、ドレインがそれぞれ並列に接続された第21、第22、…、第2(n−1)のシャントFETと、
… …
前記第nの端子と前記第nの接地端子との間にソース、ドレインがそれぞれ並列に接続された第n1、第n2、…、第n(n−1)のシャントFETとを備え、
前記第11〜第1(n−1)のシャントFETのゲートが、それぞれ第11〜第1(n−1)の抵抗を介して、前記第1の制御端子を除く前記第2〜第nの制御端子のそれぞれに結合され、
前記第21〜第2(n−1)のシャントFETのゲートが、それぞれ第21〜第2(n−1)の抵抗を介して、前記第2の制御端子を除く前記第1の制御端子、前記第3〜第nの制御端子のそれぞれに結合され、
… …
前記第n1〜第n(n−1)のシャントFETのゲートが、それぞれ第n1〜第n(n−1)の抵抗を介して、前記第nの制御端子を除く前記第1〜第n−1の制御端子のそれぞれに結合されており、
第J(Jは1以上、n以下の自然数)の制御端子にのみ第1の電位が供給され、他の前記制御端子には前記第1の電位より低い第2の電位が供給されたときに、前記共通端子と第Jの端子との間が導通状態となり、
かつ、前記第1の端子から前記第nの端子のうち前記第Jの端子を除くものと前記共通端子との間が遮断状態となることを特徴とする。
本発明の半導体切替回路によれば、制御端子の増加を招くことなく、待機時における消費電流を低減することが可能である。
以下、本発明の実施の形態による半導体切替回路について、図面を参照して説明する。
(1)実施の形態1
本実施の形態1は、図1に示されるように、1つの共通の高周波信号用端子RF_COM、3つの高周波信号用端子RF_1、RF_2、RF_3、3つの制御端子Cont_1、Cont_2、Cont_3、3つの高周波接地端子GND_1、GND_2、GND_3、さらに3つのスルーFET Q_T1、Q_T2、Q_T3、3つのシャントFET Q_S1A、Q_S2A、Q_S3A、3つのシャントFET Q_S1B、Q_S2B、Q_S3B、3組ずつの抵抗R_T1、R_T2、R_T3、抵抗R_S1A、R_S2A、R_S3A、抵抗R_S1B、R_S2B、R_S3Bを有する。
本実施の形態1は、図1に示されるように、1つの共通の高周波信号用端子RF_COM、3つの高周波信号用端子RF_1、RF_2、RF_3、3つの制御端子Cont_1、Cont_2、Cont_3、3つの高周波接地端子GND_1、GND_2、GND_3、さらに3つのスルーFET Q_T1、Q_T2、Q_T3、3つのシャントFET Q_S1A、Q_S2A、Q_S3A、3つのシャントFET Q_S1B、Q_S2B、Q_S3B、3組ずつの抵抗R_T1、R_T2、R_T3、抵抗R_S1A、R_S2A、R_S3A、抵抗R_S1B、R_S2B、R_S3Bを有する。
そして、上記回路要素の接続関係は以下の通りである。
端子RF_COMと端子RF_1端子、端子RF_COMと端子RF_2端子、端子RF_COMと端子RF_3端子との間には、それぞれスルーFET Q_T1、Q_T2、Q_T3のドレイン、ソースが直列に接続されており、それぞれのゲートは高抵抗R_T1、R_T2、R_T3を介して制御端子Cont_1、Cont_2、Cont_3に結合されている。
端子RF_1と接地端子GND_1、端子RF_2と接地端子GND_2、端子RF_3と接地端子GND_3との間には、それぞれシャントFET Q_S1A、Q_S2A、Q_S3Aのドレイン、ソースが直列に接続されている。
シャントFET Q_S1A、Q_S2A、Q_S3Aとそれぞれ並列に、端子RF_1と接地端子GND_1、端子RF_2と接地端子GND_2、端子RF_3と接地端子GND_3との間には、それぞれシャントFET Q_S1B、Q_S2B、Q_S3Bのドレイン、ソースが直列に接続されている。
シャントFET Q_S1A、Q_S2A、Q_S3Aのそれぞれのゲートは、高抵抗R_S1A、R_S2A、R_S3Aを介して制御端子Cont_3、Cont_1、Cont_1に結合されている。
シャントFET Q_S1B、Q_S2B、Q_S3Bのそれぞれのゲートは、高抵抗R_S1B、R_S2B、R_S3Bを介して制御端子Cont_2、Cont_3、Cont_2に結合されている。
このように、本実施の形態1では、端子RF_1と接地端子GND_1、端子RF_2と接地端子GND_2、端子RF_3と接地端子GND_3との間に、シャントFET Q_S1A及びQ_S1B、Q_S2A及びQ_S2B、Q_S3A及びQ_S3Bが対になって並列に接続されている。
そして、各制御端子Cont_1、Cont_2、Cont_3の電位により、次の3つのモードを切り替えることができる。
(A)制御端子Ccont_1=ハイレベル、Ccont_2=ローレベル、Ccont_3=ローレベルの時;
オン状態となるFETは、Q_T1、Q_S2A、Q_S3Aであり、オフ状態となるFETは、Q_T2、Q_T3、Q_S1A、Q_S1Bである。
オン状態となるFETは、Q_T1、Q_S2A、Q_S3Aであり、オフ状態となるFETは、Q_T2、Q_T3、Q_S1A、Q_S1Bである。
よって、端子RF_COMと端子RF_1との間が導通し、端子RF_COMと端子RF_2との間、および端子RF_COMと端子RF_3との間は遮断状態となる。
(B)制御端子Ccont_2=ハイレベル、Ccont_1=ローレベル、Ccont_3=ローレベルの時;
オン状態となるFETは、Q_T2、Q_S1B、Q_S3Bであり、オフ状態となるFETは、Q_T1、Q_T3、Q_S2A、Q_S2Bである。
オン状態となるFETは、Q_T2、Q_S1B、Q_S3Bであり、オフ状態となるFETは、Q_T1、Q_T3、Q_S2A、Q_S2Bである。
これにより、端子RF_COMと端子RF_2との間が導通し、端子RF_COMと端子RF_1の間、および端子RF_COMと端子RF_3との間は遮断状態となる。
(C)制御端子Ccont_3=ハイレベル、Ccont_1=ローレベル、Ccont_2=ローレベルの時;
オン状態となるFETは、Q_T3、Q_S1A、Q_S2Bであり、オフ状態となるFETは、Q_T1、Q_T2、Q_S3A、Q_S3Bである。
オン状態となるFETは、Q_T3、Q_S1A、Q_S2Bであり、オフ状態となるFETは、Q_T1、Q_T2、Q_S3A、Q_S3Bである。
この時、端子RF_COMと端子RF_3との間が導通し、端子RF_COMと端子RF_1の間、および端子RF_COMと端子RF_2との間は遮断状態となる。
このように、遮断状態ではスルーFETがオフとなり、シャントFETがオンとなることにより、2端子間のアイソレーションを高めている。
ここで、それぞれのFETのゲートに接続されている抵抗は、すべて高周波信号が漏れないように十分な高い抵抗値を有しており、各抵抗におけるゲートに接続されない側の端子は、上記機能が実現されるように制御端子に接続されている。
また、接地端子GND_1、GND_2、GND_3は、本実施の形態をチップ化した際にその外部で高周波信号が洩れないように接地されることが望ましい。
ここで、上記回路を製品化する際には、接地端子GND_1、GND_2、GND_3はボンディングワイヤで外部端子に接続される。このボンディングワイヤには寄生インダクタンスが存在し、完全に接地された状態ではない。よって、これら3本の接地端子を集積回路内で束ねてしまうと、その経路を通じて高周波信号の漏れが生じ、端子RF_1、RF_2、RF_3の相互間におけるアイソレーション特性が劣化するおそれがある。
そこで、上述したように、各シャントFET対、即ちFET Q_S1A及びQ_S1B、Q_S2A及びQ_S2B、Q_S3A及びQ_S3Bが、それぞれ独立した高周波信号用の接地端子GND_1、GND_2、GND_3に接続されている点は重要である。
但し、バンプ実装等によって、接地端子GND_1、GND_2、GND_3が理想的な高周波信号対応型の接地端子とみなし得る場合には、集積回路内部において共通接続してもよい。
本実施の形態1によれば、消費電流を要するロジック回路等で構成された制御回路は実質的に存在しないにも拘らず、制御端子は3本のみでSP3Tスイッチを実現することができる。
尚、FETのゲートに逆方向リーク電流が生じる場合にのみ、消費電流を発生させる要因となる。しかし、その場合の電流値は極めて僅かであり、実質的には殆ど無視し得る程度であるので、事実上消費電流がゼロであるSP3Tを実現することが可能である。
ここで、上記実施の形態1と対比するため、比較例によるSP3Tスイッチの構成を図2に示す。
この比較例では、上記実施の形態1と異なり、端子RF_1、RF_2、RF_3と、共通接続された接地端子とのそれぞれの間に、一つのシャントFET Q_S1、Q_S2、Q_S3が接続されている。
そして、上記実施の形態1における対のシャントFETの替わりに、制御回路として3つの2入力OR回路が用いられている。即ち、スルーFET Q_T1、Q_T2、Q_T3と、シャントFET Q_S1、Q_S2、Q_S3との間に、OR回路OR_1、OR_2、OR_3が設けられている。
例えば、制御端子Ccont_1がハイレベル、Ccont_2がローレベル、Ccont_3がローレベルの場合を例にとると、オン状態となるFETはQ_T1、Q_S2、Q_S3であり、オフ状態となるFETはQ_T2、Q_T3、Q_S1である。
これにより、端子RF_COMと端子RF_1との間のみが導通状態となり、端子RF_COMと端子RF_2との間、および端子RF_COMと端子RF_3との間は遮断状態となる。
このように比較例では、スイッチングの制御に必要なロジック回路をOR回路を用いて構成しており、さらに待機時に消費電流が生じないように、このOR回路を外付けのCMOS回路で構成している。しかし、上述したように、制御端子が少なくとも6本必要となり、チップサイズの増加及びコストの増大を招くこととなる。
これに対し上記実施の形態1によれば、制御端子の増加を防止し、かつ待機時における消費電流を実質的にゼロにすることが可能である。
(2)実施の形態2
本発明の実施の形態2によるSP3Tスイッチ回路の構成を図3に示す。
本発明の実施の形態2によるSP3Tスイッチ回路の構成を図3に示す。
本実施の形態2は上記実施の形態1と比較し、端子RF_COMとスルーFET Q_T1〜Q_T3のそれぞれの一端との間に、DC成分を除去するための容量C1が接続され、さらに端子RF_1〜RF_3、GND_1〜GND_3と、それぞれ接続されているシャントFET Q_S1B〜Q_S3Bとの間に、DC成分を除去するための容量C2〜C7が接続されている点で相違する。
ここで重要な点は、上記実施の形態1において説明したように、端子RF_1と接地端子GND_1、端子RF_2と接地端子GND_2、端子RF_3と接地端子GND_3との間に、シャントFET Q_S1A及びQ_S1B、Q_S2A及びQ_S2B、Q_S3A及びQ_S3Bが対になって並列に接続されているが、各端子RF_1〜RF_3、GND_1〜GND_3と、それぞれ接続されているシャントFET Q_S1B〜Q_S3Bとの間に、独立して容量C2〜C7がそれぞれ設けられている点である。これにより、それぞれの端子毎にDC成分を除去し、高周波特性を向上させることができる。
尚、このようなDC成分除去用の容量は必要であるため、上記実施の形態1では集積回路の外部に容量を設けることになる。これに対し、本実施の形態2では容量C1〜C7が回路内に設けられているので、外付けの必要が無く、装置面積の縮小及びコスト低減に寄与することができる。
なお、容量C1〜C7の具体的な構成については限定しないが、例えばMIM(金属−絶縁体−金属)容量により形成した場合には、容量の値を高精度に設定することができる。
これにより、容量の値を、ボンディングワイヤ等の外囲器の直列寄生インダクタンスと所望の周波数で直列共振する値に高い精度で調整することが可能となり、SP3Tスイッチとしての特性を十分に引き出すことが可能となる。
(3)実施の形態3
本発明の実施の形態3によるSP3Tスイッチ回路の構成を図4に示す。
本発明の実施の形態3によるSP3Tスイッチ回路の構成を図4に示す。
上記実施の形態2では、スルーFET Q_T1〜Q_T3、シャントFET Q_S1A〜Q_S3A、Q_S1B〜Q_S3BをシングルゲートFETにより構成している。これに対し、本実施の形態3ではこれらのFETを全てマルチゲートFETにより構成している点で相違する。
ここで、図4に示されたFETはトリプルゲートFETに相当するが、これに限らずゲートが2本以上存在するものであればよい。
このように、マルチゲートFETを用いて構成することにより、本実施の形態3によれば最大許容入力電力が大きくなる。本実施の形態のその他の構成、効果は上記実施の形態2と同様であり、説明を省略する。
(4)実施の形態4
本実施の形態4は、図3に示された上記実施の形態2におけるSP3Tスイッチの構成を、SP4Tスイッチに適用した場合に相当し、その構成を図5に示す。
本実施の形態4は、図3に示された上記実施の形態2におけるSP3Tスイッチの構成を、SP4Tスイッチに適用した場合に相当し、その構成を図5に示す。
端子RF_COMと端子RF_1端子、端子RF_COMと端子RF_2端子、端子RF_COMと端子RF_3端子、端子RF_COMと端子RF_4端子との間には、それぞれスルーFET Q_T1、Q_T2、Q_T3、Q_T4のドレイン、ソースが直列に接続されており、それぞれのゲートは高抵抗R_T1、R_T2、R_T3、R_T4を介して制御端子Cont_1、Cont_2、Cont_3、Cont_4に結合されている。
端子RF_1と接地端子GND_1、端子RF_2と接地端子GND_2、端子RF_3と接地端子GND_3、端子RF_4と接地端子GND_4との間には、それぞれシャントFET Q_S1A、Q_S2A、Q_S3A、Q_S4Aのドレイン、ソースが直列に接続されている。
シャントFET Q_S1A、Q_S2A、Q_S3A、Q_S4Aとそれぞれ並列に、端子RF_1と接地端子GND_1、端子RF_2と接地端子GND_2、端子RF_3と接地端子GND_3、端子RF_4と接地端子GND_4との間には、それぞれシャントFET Q_S1B、Q_S2B、Q_S3B、Q_S4Bのドレイン、ソースが直列に接続されている。
シャントFET Q_S1A及びQ_S1B、Q_S2A及びQ_S2B、Q_S3A及びQ_S3B、Q_S4A及びQ_S4Bとそれぞれ並列に、端子RF_1と接地端子GND_1、端子RF_2と接地端子GND_2、端子RF_3と接地端子GND_3、端子RF_4と接地端子GND_4との間には、それぞれシャントFET Q_S1C、Q_S2C、Q_S3C、Q_S4Cのドレイン、ソースが直列に接続されている。
シャントFET Q_S1A、Q_S2A、Q_S3A、Q_S4Aのそれぞれのゲートは、高抵抗R_S1A、R_S2A、R_S3A、R_S4Aを介して制御端子Cont_3、Cont_1、Cont_1、Cont_1に結合されている。
シャントFET Q_S1B、Q_S2B、Q_S3B、Q_S4Bのそれぞれのゲートは、高抵抗R_S1B、R_S2B、R_S3B、R_S4Bを介して制御端子Cont_2、Cont_3、Cont_2、Cont_2に結合されている。
シャントFET Q_S1C、Q_S2C、Q_S3C、Q_S4Cのそれぞれのゲートは、高抵抗R_S1C、R_S2C、R_S3C、R_S4Cを介して制御端子Cont_4、Cont_4、Cont_4、Cont_3に結合されている。
このように、本実施の形態4では、端子RF_1と接地端子GND_1、端子RF_2と接地端子GND_2、端子RF_3と接地端子GND_3、端子RF_4と接地端子GND_4との間に、シャントFET Q_S1A及びQ_S1B及びQ_S1C、Q_S2A及びQ_S2B及びQ_S2C、Q_S3A及びQ_S3B及びQ_S3Cがそれぞれ3組ずつ並列に接続されている。
そして、各制御端子Cont_1、Cont_2、Cont_3、Cont_4の電位により、次の4つのモードを切り替えることができる。
(A)制御端子Ccont_1=ハイレベル、Ccont_2=ローレベル、Ccont_3=ローレベル、Ccont_4=ローレベルの時;
オン状態となるFETは、FET Q_T1、Q_S2A、Q_S3A、Q_S4Aであり、オフ状態となるFETは、FET Q_T2、Q_T3、Q_T4、Q_S1A、Q_S1B、Q_S1Cである。
オン状態となるFETは、FET Q_T1、Q_S2A、Q_S3A、Q_S4Aであり、オフ状態となるFETは、FET Q_T2、Q_T3、Q_T4、Q_S1A、Q_S1B、Q_S1Cである。
よって、端子RF_COMと端子RF_1との間が導通し、端子RF_COMと端子RF_2との間、端子RF_COMと端子RF_3との間、および端子RF_COMと端子RF_4との間は遮断状態となる。
(B)制御端子Ccont_2=ハイレベル、Ccont_1=ローレベル、Ccont_3=ローレベル、Ccont_4=ローレベルの時;
オン状態となるFETは、FET Q_T2、Q_S1B、Q_S3B、Q_S4Bであり、オフ状態となるFETは、FET Q_T1、Q_T3、Q_T4、Q_S2A、Q_S2B、Q_S2Cである。
オン状態となるFETは、FET Q_T2、Q_S1B、Q_S3B、Q_S4Bであり、オフ状態となるFETは、FET Q_T1、Q_T3、Q_T4、Q_S2A、Q_S2B、Q_S2Cである。
よって、端子RF_COMと端子RF_2との間が導通し、端子RF_COMと端子RF_1との間、端子RF_COMと端子RF_3との間、および端子RF_COMと端子RF_4との間は遮断状態となる。
(C)制御端子Ccont_3=ハイレベル、Ccont_1=ローレベル、Ccont_2=ローレベル、Ccont_4=ローレベルの時;
オン状態となるFETは、FET Q_T3、Q_S1A、Q_S2B、Q_S4Cであり、オフ状態となるFETは、FET Q_T1、Q_T2、Q_T4、Q_S3A、Q_S3B、Q_S3Cである。
オン状態となるFETは、FET Q_T3、Q_S1A、Q_S2B、Q_S4Cであり、オフ状態となるFETは、FET Q_T1、Q_T2、Q_T4、Q_S3A、Q_S3B、Q_S3Cである。
よって、端子RF_COMと端子RF_3との間が導通し、端子RF_COMと端子RF_1との間、端子RF_COMと端子RF_2との間、および端子RF_COMとRF_4との間は遮断状態となる。
(D)制御端子Ccont_4=ハイレベル、Ccont_1=ローレベル、Ccont_2=ローレベル、Ccont_3=ローレベルの時;
オン状態となるFETは、FET Q_T4、Q_S1C、Q_S2C、Q_S3Cであり、オフ状態となるFETはQ_T1、Q_T2、Q_T3、Q_S4A、Q_S4B、Q_S4Cである。
オン状態となるFETは、FET Q_T4、Q_S1C、Q_S2C、Q_S3Cであり、オフ状態となるFETはQ_T1、Q_T2、Q_T3、Q_S4A、Q_S4B、Q_S4Cである。
この場合は、端子RF_COMと端子RF_4との間が導通し、端子RF_COMと端子RF_1との間、端子RF_COMと端子RF_2との間、および端子RF_COMと端子RF_3との間は遮断状態となる。
上記実施の形態1〜4と同様に、それぞれのFETのゲートに接続されている抵抗R_T1〜R_T4、R_S1A〜R_S4A、R_S1B〜R_S4B、R_S1C〜R_S4Cは、高周波信号が漏れないように十分に高い抵抗値を有しており、またFETのゲートに接続されていない側の端子は、上記スイッチング機能が実現されるようにいずれかの制御端子Ccont_1〜Ccont_4に接続されている。
尚、接地端子GND_1〜GND_4は、上記実施の形態1〜3と同様に、それぞれ集積回路の外部において高周波信号に漏れが生じないように接地されることが望ましい。
また、3つずつのシャントFET、即ちFET Q_S1A〜Q_S1C、FET Q_S2A〜Q_S2C、FET Q_S3A〜Q_S3C、FET Q_S4A〜Q_S4Cが、それぞれ異なる接地端子GND_1、GND_2、GND_3、GND_4に独立して接続されていることが高周波特性において重要である。
本実施の形態の回路は、消費電流を生じさせるロジック回路等で構成された制御回路を有することなく、4本の制御端子のみでSP4Tスイッチを実現することができる。
ここで、図5に示された構成では、DC成分を除去する容量は設けられておらず、また各FETはシングルゲート構造を有する。
ここで、図5に示された構成では、DC成分を除去する容量は設けられておらず、また各FETはシングルゲート構造を有する。
しかし、上記実施の形態2あるいは実施の形態3と同様に容量が設けられていてもよい。また、上記実施の形態3のようにマルチゲート構造のFETを用いてもよい。
上述した実施の形態はいずれも一例であって、本発明の技術的範囲内において変形することが可能である。
例えば、上記実施の形態1〜3はSP3Tスイッチ、上記実施の形態4はSP4Tスイッチに対して本発明を適用したものであるが、同様にSPnTスイッチ(nは3以上の自然数)に対して本発明を適用することができる。
そして、上述したように、本発明によればロジック回路を必要とすることなく、SPnTスイッチをn本の制御端子で実現することが可能である。
また、DC成分を除去するための容量C1〜C7が設けられた上記実施の形態2の変形例として、図6に示されたように新たに電源端子Vddを設け、この電源端子端子Vdd端子と内部の信号線(スルーFET Q_T1〜Q_T3のソース又はドレイン)との間に、高周波信号が漏れないだけの抵抗値を有する抵抗素子R1を接続することによって、内部信号のDC電位を所望の電源電圧Vddに設定してもよい。
同様に、上記実施の形態3の変形例として、図7に示されたように新たに電源端子Vddを設け、この電源端子端子Vdd端子と内部の信号線(スルーFET Q_T1〜Q_T3のソース又はドレイン)との間に、高周波信号が漏れないだけの抵抗値を有する抵抗素子R2を接続することで、内部信号のDC電位を電源電圧Vddに設定することもできる。この場合も、上記実施の形態1〜4と同様の効果を奏することができる。
また、上記実施の形態におけるスルーFETおよびシャントFETは、それぞれ化合物半導体基板に形成されたFETであることが高周波特性上望ましい。
R_T1〜R_T4 高周波信号遮断用抵抗
C1〜C4 DC成分除去用容量
Q_T1〜Q_T4 スルーFET
Q_S1A〜Q_S4A、Q_S1B〜Q_S4B、Q_S1C〜Q_S4C シャントFET
RF_COM 共通端子
RF_1〜RF_4 端子
GND_1〜GND_4 接地端子
Ccont_1〜Ccont4 制御端子
C1〜C4 DC成分除去用容量
Q_T1〜Q_T4 スルーFET
Q_S1A〜Q_S4A、Q_S1B〜Q_S4B、Q_S1C〜Q_S4C シャントFET
RF_COM 共通端子
RF_1〜RF_4 端子
GND_1〜GND_4 接地端子
Ccont_1〜Ccont4 制御端子
Claims (5)
- 共通端子と、
第1の端子、第2の端子、…、第n(nは3以上の自然数)の端子と、
第1の接地端子、第2の接地端子、…、第nの接地端子と、
第1の制御端子、第2の制御端子、…、第nの制御端子と、
前記共通端子と前記第1の端子との間にソース、ドレインが直列に接続され、第1の抵抗を介してゲートが前記第1の制御端子に結合された第1のスルーFETと、
前記共通端子と前記第2の端子との間にソース、ドレインが直列に接続され、第2の抵抗を介してゲートが前記第2の制御端子に結合された第2のスルーFETと、
… …
前記共通端子と前記第nの端子との間にソース、ドレインが直列に接続され、第nの抵抗を介してゲートが前記第nの制御端子に結合された第nのスルーFETと、
前記第1の端子と前記第1の接地端子との間にソース、ドレインがそれぞれ並列に接続された第11、第12、…、第1(n−1)のシャントFETと、
前記第2の端子と前記第2の接地端子との間にソース、ドレインがそれぞれ並列に接続された第21、第22、…、第2(n−1)のシャントFETと、
… …
前記第nの端子と前記第nの接地端子との間にソース、ドレインがそれぞれ並列に接続された第n1、第n2、…、第n(n−1)のシャントFETと、
を備え、
前記第11〜第1(n−1)のシャントFETのゲートが、それぞれ第11〜第1(n−1)の抵抗を介して、前記第1の制御端子を除く前記第2〜第nの制御端子のそれぞれに結合され、
前記第21〜第2(n−1)のシャントFETのゲートが、それぞれ第21〜第2(n−1)の抵抗を介して、前記第2の制御端子を除く前記第1の制御端子、前記第3〜第nの制御端子のそれぞれに結合され、
… …
前記第n1〜第n(n−1)のシャントFETのゲートが、それぞれ第n1〜第n(n−1)の抵抗を介して、前記第nの制御端子を除く前記第1〜第n−1の制御端子のそれぞれに結合されており、
第J(Jは1以上、n以下の自然数)の制御端子にのみ第1の電位が供給され、他の前記制御端子には前記第1の電位より低い第2の電位が供給されたときに、前記共通端子と第Jの端子との間が導通状態となり、
かつ、前記第1の端子から前記第nの端子のうち前記第Jの端子を除くものと前記共通端子との間が遮断状態となることを特徴とする半導体切替回路。 - 前記第1〜第nのスルーFET、および前記第11〜第1(n−1)、第21〜第2(n−1)、…、第n1〜第n(n−1)のシャントFETは、複数のゲートを有するマルチゲートFETであることを特徴とする請求項1記載の半導体切替回路。
- 前記共通端子と第1〜第nのスルーFETのソース又はドレインとの間にそれぞれ接続された第1の容量と、
前記第1の端子と前記1(n−1)のFETのソース又はドレインとの間に接続された第1Aの容量と、
前記第2の端子と前記2(n−1)のFETのソース又はドレインとの間に接続された第2Aの容量と、
… …
前記第nの端子と前記n(n−1)のFETのソース又はドレインとの間に接続された第nAの容量と、
前記第1の接地端子と前記1(n−1)のFETのドレイン又はソースとの間に接続された第1Bの容量と、
前記第2の接地端子と前記2(n−1)のFETのドレイン又はソースとの間に接続された第2Bの容量と、
… …
前記第nの接地端子と前記n(n−1)のFETのドレイン又はソースとの間に接続された第nBの容量と、
をさらに備えることを特徴とする請求項第1又は2記載の半導体切替回路。 - 前記第1〜第nのスルーFETのソースあるいはドレインと、前記共通端子との接続点に、抵抗素子を介して結合された電源端子をさらに備えることを特徴とする請求項1乃至3のいずれかに記載の半導体切替回路。
- 前記第1〜第nのスルーFET、および前記第11〜第1(n−1)、第21〜第2(n−1)、…、第n1〜第n(n−1)のシャントFETは、化合物半導体基板上に形成されたFETであることを特徴とする請求項1乃至4のいずれかに記載の半導体切替回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004304350A JP2006121187A (ja) | 2004-10-19 | 2004-10-19 | 半導体切替回路 |
US11/142,455 US7148737B2 (en) | 2004-10-19 | 2005-06-02 | Semiconductor switching circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004304350A JP2006121187A (ja) | 2004-10-19 | 2004-10-19 | 半導体切替回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006121187A true JP2006121187A (ja) | 2006-05-11 |
Family
ID=36180153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004304350A Pending JP2006121187A (ja) | 2004-10-19 | 2004-10-19 | 半導体切替回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7148737B2 (ja) |
JP (1) | JP2006121187A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2018123698A1 (ja) * | 2016-12-27 | 2018-07-05 | 株式会社村田製作所 | 高周波モジュールおよび通信装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009159059A (ja) * | 2007-12-25 | 2009-07-16 | Samsung Electro Mech Co Ltd | 高周波スイッチ回路 |
JP4960414B2 (ja) * | 2009-08-31 | 2012-06-27 | 株式会社東芝 | 半導体スイッチ |
KR20130127782A (ko) * | 2012-05-15 | 2013-11-25 | 삼성전기주식회사 | 스위칭 회로 및 이를 포함하는 무선통신 시스템 |
US9306557B2 (en) * | 2014-05-12 | 2016-04-05 | Shenzhen China Star Optoelectronics Technology Co., Ltd | Circuit arrangement of gate side fan out area |
CN112787647A (zh) * | 2019-11-04 | 2021-05-11 | 圣邦微电子(北京)股份有限公司 | 一种nmos开关管共享限流电阻芯片电路 |
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Publication number | Priority date | Publication date | Assignee | Title |
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US4521810A (en) * | 1983-05-03 | 1985-06-04 | Rca Corporation | Video source selector |
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JP3040687B2 (ja) | 1994-12-16 | 2000-05-15 | 松下電器産業株式会社 | 1入力多出力スイッチ及び多入力1出力スイッチ |
JPH08204530A (ja) * | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路 |
JPH09284170A (ja) | 1996-04-12 | 1997-10-31 | Matsushita Electric Ind Co Ltd | アンテナスイッチ及びスイッチ・パワーアンプ一体型半導体装置 |
JP2000068807A (ja) | 1998-08-19 | 2000-03-03 | New Japan Radio Co Ltd | アンテナスイッチ半導体集積回路 |
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JP2005006072A (ja) * | 2003-06-12 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 高周波スイッチ装置および半導体装置 |
-
2004
- 2004-10-19 JP JP2004304350A patent/JP2006121187A/ja active Pending
-
2005
- 2005-06-02 US US11/142,455 patent/US7148737B2/en not_active Expired - Fee Related
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US10873352B2 (en) | 2016-12-27 | 2020-12-22 | Murata Manufacturing Co., Ltd. | Radio-frequency module and communication apparatus |
Also Published As
Publication number | Publication date |
---|---|
US20060082408A1 (en) | 2006-04-20 |
US7148737B2 (en) | 2006-12-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070508 |