JPH09284170A - アンテナスイッチ及びスイッチ・パワーアンプ一体型半導体装置 - Google Patents

アンテナスイッチ及びスイッチ・パワーアンプ一体型半導体装置

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Publication number
JPH09284170A
JPH09284170A JP8090734A JP9073496A JPH09284170A JP H09284170 A JPH09284170 A JP H09284170A JP 8090734 A JP8090734 A JP 8090734A JP 9073496 A JP9073496 A JP 9073496A JP H09284170 A JPH09284170 A JP H09284170A
Authority
JP
Japan
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terminal
switch
antenna
receiving
transmission
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Application number
JP8090734A
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English (en)
Inventor
Shinji Yamamoto
真司 山本
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
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Priority to JP8090734A priority Critical patent/JPH09284170A/ja
Publication of JPH09284170A publication Critical patent/JPH09284170A/ja
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Abstract

(57)【要約】 【課題】 アンテナスイッチのＰ１ｄＢ及び隣接チャン
ネル漏洩電力を改善すると共にチップサイズを小型化す
る。 【解決手段】 アンテナ端子１１にはアンテナが接続さ
れ、送信信号を出力すると共に受信信号が入力される。
送信端子１２には相対的に電力の大きい送信信号が入力
される。受信端子１３は相対的に電力の小さい受信信号
を出力する。送信端子１２とアンテナ端子１１との間に
は送信側スルーＦＥＴ２１が接続され、受信端子１３と
アンテナ端子１１との間には受信側スルーＦＥＴ２３が
接続され、受信端子１３とＧＮＤ端子１５との間には受
信側シャントＦＥＴ２４が接続されている。送信端子１
２とＧＮＤ端子との間には送信側シャントＦＥＴが接続
されていない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アンテナが接続さ
れるアンテナ端子と送信信号が入力される送信端子とが
接続される第１の接続状態と、アンテナ端子と受信信号
を出力する受信端子とが接続される第２の接続状態とを
切り替えるアンテナスイッチ及び該アンテナスイッチを
有するスイッチ・パワーアンプ一体型ＩＣに関するもの
である。
【０００２】
【従来の技術】近年、携帯電話の普及がめざましい。通
常、携帯電話等の携帯端末においては、１つのアンテナ
を送信信号が出力される送信時と受信信号が入力される
受信時とにおいて共用するためにアンテナスイッチが必
要となる。
【０００３】図２３は一般的な携帯端末における高周波
部のブロック図の一例を示しており、図２３において、
１００はアンテナスイッチ、１０１、１０２、１０３は
それぞれアンテナスイッチ１００におけるアンテナ端
子、送信端子、受信端子である。また、１０４は送信信
号入力端子、１０５はオートゲインコントロールアンプ
（以下ＡＧＣアンプと呼ぶ）、１０６はパワーアンプ
（以下ＰＡと呼ぶ）、１０７はアイソレータ、１０８は
方向性結合器、１０９はバンドパスフィルタ（以下ＢＰ
Ｆと呼ぶ）、１１０はアンテナ、１１１はローノイズア
ンプ（以下ＬＮＡと呼ぶ）、１１２は受信信号出力端子
である。
【０００４】以下、それぞれの機能を簡単に説明する。
ＡＧＣアンプ１０５は、方向性結合器１０８からフィー
ドバックされる電力量を基に利得をコントロールするア
ンプである。ＰＡ１０６は、ＡＧＣアンプ１０５からの
信号をアンテナ出力電力まで増幅する。アイソレータ１
０７は、アンテナ側のインピーダンスが変動してもＰＡ
１０６側から見たインピーダンスを常に一定とする。ア
ンテナスイッチ１００は、送信時・受信時で信号経路を
切り換える。方向性結合器１０８は、アンテナ端子１０
１からの出力電力の一部をＡＧＣアンプ１０５にフィー
ドバックする。ＢＰＦ１０９は、使用周波数帯域の信号
のみを通過させ、それ以外の電力を遮断する。アンテナ
１１０からは電力の送受信が行われ、そのインピーダン
スはある一定値に設計されている。ＬＮＡ１１１はアン
テナ１１０から受信された微弱な信号を復調可能な電力
にまで増幅する。
【０００５】尚、送受信時の信号経路は、送信時では送
信信号入力端子１０４、ＡＧＣアンプ１０５、ＰＡ１０
６、アイソレータ１０７、アンテナスイッチ１００、方
向性結合器１０８、ＢＰＦ１０９及びアンテナ１１０の
順であって、受信時ではアンテナ１１０、ＢＰＦ１０
９、方向性結合器１０８、アンテナスイッチ１００、Ｌ
ＮＡ１１１及び受信信号出力端子１１２の順である。
【０００６】通常、アンテナ１１０のインピーダンスは
或る一定値に設計されていると説明したが、実際には周
囲の状況によりそのインピーダンスは様々に変動する。
アイソレータ１０７及び方向性結合器１０８は、このイ
ンピーダンス変動に対しアンテナ１１０から出力される
電力を常に一定に保つために配置されている。また、通
常、ＰＡ１０６は負荷インピーダンスが５０Ωのときに
所望の特性が得られるように設計されている。アイソレ
ータ１０７をＰＡ１０６の負荷端に接続することによ
り、アンテナ１１０のインピーダンスが変動しても、Ｐ
Ａ１０６からみた負荷インピーダンスは常に５０Ωとな
り、その特性が保証される。しかしながら、インピーダ
ンス変動による出力電力の変動が存在するため、方向性
結合器１０８により出力電力変動をＡＧＣアンプ１２へ
フィードバックして出力電力を一定に保つ。これらの機
構によって、出力電力は常に一定に保たれている。
【０００７】以上において、携帯端末におけるアンテナ
スイッチは、１つのアンテナを送受信で共用し、信号経
路を切り換える役割を持つことを説明した。携帯端末に
おいては、アンテナスイッチとして低損失・低消費電力
といった特性が要求されるため、ＧａＡｓＭＥＳＦＥＴ
を用いた１入力２出力スイッチ（Single Pole DoubleTh
row Switch ；以下ＳＰＤＴスイッチと呼ぶ）が多用さ
れている。
【０００８】図２４は、ＧａＡｓＭＥＳＦＥＴを用いた
従来の第１のＳＰＤＴスイッチの回路図を示しており、
図２４において、１１４，１１５はＧＮＤ、１１６、１
１７は制御端子、１２１はアンテナ端子１０１と送信端
子１０２との間に接続される送信側スルーＦＥＴ、１２
２は送信端子１０２とＧＮＤ１１４との間に接続される
送信側シャントＦＥＴ、１２３はアンテナ端子１０１と
受信端子１０３との間に接続される受信側スルーＦＥ
Ｔ、１２４は受信端子１０３とＧＮＤ１１５との間に接
続される受信側シャントＦＥＴ、１２６，１２７，１２
８，１２９は送信側スルーＦＥＴ１２１、送信側シャン
トＦＥＴ１２２、受信側スルーＦＥＴ１２３、受信側シ
ャントＦＥＴ１２４の各ゲートに接続されるバイアス抵
抗である。バイアス抵抗は、数ｋΩの抵抗であってゲー
トへのリーク電流を阻止する目的で配置されている。
尚、送信側スルーＦＥＴ１２１、送信側シャントＦＥＴ
１２２、受信側スルーＦＥＴ１２３及び受信側シャント
ＦＥＴ１２４はゲートが１つのシングルゲートＦＥＴで
あり、以下においては、特に言及しない限りＦＥＴとは
シングルゲートＦＥＴを指すものとする。
【０００９】以下、従来の第１のＳＰＤＴスイッチの回
路動作について説明する。
【００１０】図２５（ａ）は、ＦＥＴの構成を示してお
り、ＦＥＴのしきい値をＶｔｈ、ゲート・ソース間の電
圧をＶｇｓとする。
【００１１】Ｖｇｓ＞Ｖｔｈのときには、ＦＥＴは図２
５（ｂ）に示すようにオン状態となり、Ｖｇｓ＜Ｖｔｈ
のときには、ＦＥＴは図２５（ｃ）に示すようにオフ状
態となる。制御端子１１６・１１７に印加する電圧をそ
れぞれＶ116 ・Ｖ117 とすると、図２４においてＶ106
＞Ｖｔｈ、Ｖ107 ＜Ｖｔｈのときには、送信側スルーＦ
ＥＴ１２１及び受信側シャントＦＥＴ１２４がオン状
態、受信側スルーＦＥＴ１２３及び送信側シャントＦＥ
Ｔ１２２がオフ状態となるため、図２６（ａ）に示すよ
うに送信端子１０２側がオン状態、受信端子１０３側が
オフ状態となって、図２６（ｃ）に示すように、アンテ
ナ側端子１０１と送信側端子１０２とが接続される。逆
に、Ｖ116 ＜Ｖｔｈ、Ｖ117 ＞Ｖｔｈのときには、図２
６（ｂ）に示すように受信端子１０３側がオン状態、送
信端子１０２側がオフ状態となって、図２６（ｄ）に示
すように、アンテナ側端子１０１と受信側端子１０３と
が接続される。ここで、送信側シャントＦＥＴ１２２及
び受信側シャントＦＥＴ１２４は、それぞれオフ側の端
子をＧＮＤに接続してアイソレーションを向上させる役
割を持つ。
【００１２】以下、スイッチの高周波特性を表す指標と
して用いられている挿入損失・１ｄＢ利得圧縮点（以下
Ｐ１ｄＢと呼ぶ）、隣接チャンネル漏洩電力（以下Ｐａ
ｄｊと呼ぶ）について簡単に説明する。
【００１３】図２７はスイッチのＰｉｎ−Ｐｏｕｔ特性
を示しており、スイッチへの入力電力：Ｐｉｎを横軸
に、出力電力：Ｐｏｕｔを縦軸にとって、ＰｉｎとＰｏ
ｕｔとの関係をプロットしたものである。ＰｉｎとＰｏ
ｕｔの関係において、Ｐｉｎが或る値までの間はＰｉｎ
とＰｏｕｔとは比例関係にあり、Ｐｉｎが或る値以上に
なると出力が飽和することがわかる。比例部分における
Ｐｉｎ＝Ｐｏｕｔの直線からの損失を挿入損失、比例部
分の延長線から出力電力が１ｄＢ下がる点の出力電力側
の読みをＰ１ｄＢと呼ぶ。
【００１４】一般的には、出力がＰ１ｄＢよりも大きな
入力電力を扱う場合には、スイッチの歪が極端に劣化す
る。図２８は、図２７における電力を電圧に書き換えた
ものであって、スイッチの入力電圧：Ｖｉｎを横軸に、
出力電圧：Ｖｏｕｔを縦軸にプロットしたものである。
簡略化のために、Ｐｉｎ−Ｐｏｕｔ特性を図２９のよう
に直線に近似して考える。図２９において、Ｖｉｎ＜Ａ
は比例関係、Ｖｉｎ＞Ａは飽和状態を示しており、Ｖｉ
ｎ＝ＡはＰ１ｄＢに対応すると考えてよい。このスイッ
チにＰ１ｄＢ以下の電力とＰ１ｄＢ以上の電力とが印加
された場合、つまりＶｉｎ＝Ａｓｉｎ（ωｔ）とＶｉｎ
＝２Ａｓｉｎ（ωｔ）とが印加された場合の出力電圧：
Ｖｏｕｔの波形を図３０に示す。Ｐ１ｄＢ以下の電力の
場合、出力波形は図３０（ａ）に示すように入力波形と
同一であって歪は見られない。しかし、Ｐ１ｄＢ以上の
電力の場合、出力波形は図３０（ｂ）に示すように入力
波形と一致せず、極端に歪んでいることが分かる。つま
り、スイッチにＰ１ｄＢ以上の電力が印加された場合に
歪が劣化することが分かる。
【００１５】以下、最近主流であるデジタル変調方式の
歪について説明する。中心周波数ｆｃにおいてデジタル
変調をかけた場合の出力波は図３１（ａ）においてＡに
示すようなサイドローブを伴った波形となる。周波数が
＋Δｆだけ離れた隣接チャンネルを受信周波数として使
用している別の携帯端末にとっては、ｆｃ＋Δｆにおけ
るサイドローブ電力は妨害波である。また、このサイド
ローブ電力は図３１（ｂ）に示すように歪に比例して大
きくなる。そこで、このサイドローブ電力をデジタル変
調方式における歪の指標として用いる。実際には、図３
１（ａ）に示すように、ｆｃを中心とした±ｆｗ帯域幅
電力積分値に対して、ｆｃ＋Δｆを中心とした±ｆｗ帯
域幅電力積分値の抑圧比を隣設チャンネル漏洩電力（以
下、Ｐａｄｊと呼ぶ）と定義する。つまり、Ｐａｄｊは
通常負の値であり、歪が大きいほどＰａｄｊは大きくな
る（絶対値は小さくなる）。
【００１６】以上の説明をまとめると、スイッチにＰ１
ｄＢ以上の電力が印加された場合には、歪が劣化してＰ
ａｄｊが劣化する（大きくなる）と言えない。従って、
スイッチの設計においては、取り扱う電力よりも十分に
大きなＰ１ｄＢを確保することが重要である。
【００１７】ここで、より高いＰ１ｄＢを実現する方法
について説明する。この場合、ＦＥＴとしてデュアルゲ
ートＦＥＴを使用する。デュアルゲートＦＥＴとは、図
３２（ａ）に示すように１つのＦＥＴに２つのゲートが
あるＦＥＴであって、図３２（ｂ）に示すように、２つ
のシングルゲートＦＥＴの直列接続と全く等価と考えて
よい。
【００１８】図３３はデュアルゲートＦＥＴを用いた従
来の第２のＳＰＤＴスイッチの回路図を示す。図３３に
おいては、図２４に示す従来の第１のＳＰＤＴスイッチ
と同様のものについては同一の符号を付すことにより説
明を省略する。図３３において、１２２Ｄは送信端子１
０２とＧＮＤ１１４と間に接続される送信側デュアルゲ
ートシャントＦＥＴ、１２３Ｄはアンテナ端子１０１と
受信端子１０３と間に接続される受信側デュアルゲート
スルーＦＥＴ、１２７ａ，１２７ｂは送信側デュアルゲ
ートシャントＦＥＴ１２２Ｄのゲートに接続されるバイ
アス抵抗、１２８ａ，１２８ｂは受信側デュアルゲート
スルーＦＥＴ１２３Ｄのゲートに接続されるバイアス抵
抗である。
【００１９】この従来の第２のＳＰＤＴスイッチの回路
動作は、従来の第１のＳＰＤＴスイッチと同様であり、
送信端子１０２側がオン状態又は受信端子１０３側がオ
ン状態における各ＦＥＴの状態も図１０３と同様である
ので説明は省略する。
【００２０】以下、従来の第２のＳＰＤＴスイッチにお
いて、送信側シャントＦＥＴ１２２Ｄ及び受信側スルー
ＦＥＴ１２３ＤをデュアルゲートＦＥＴとすることによ
り、Ｐ１ｄＢの向上が実現できる理由について説明す
る。
【００２１】まず、各端子に印加される信号の電力につ
いて考える。送信時、送信端子１０２には一般的に＋２
０ｄＢｍ以上の大信号が印加され、アンテナ端子１０１
から出力される。また、受信時、アンテナ端子１０１に
は−３０ｄＢｍ程度の小信号が印加され、受信端子１０
３から出力される。つまり、大信号が印加されるのは送
信端子１０２のみであり、送信端子１０２側のＰ１ｄＢ
のみ高くすればよい。
【００２２】送信端子１０２側がオン状態における各Ｆ
ＥＴの状態は図２６（ａ）に示した通りであって、送信
側スルーＦＥＴ１２１と受信側シャントＦＥＴ１２４と
はオン状態、送信側シャントＦＥＴ１２２と受信側スル
ーＦＥＴ１２３とはオフ状態である。スイッチの歪は、
主にオフ状態のＦＥＴにより決定され、ＦＥＴに印加さ
れるＶｄｓが負となった場合に流れる負のＩｄｓが歪の
原因である。つまり、送信端子１０２側がオン状態のと
きの歪は、送信側シャントＦＥＴ１２２と受信側スルー
ＦＥＴ１２３とにより律速されている。従って、これら
ＦＥＴをシングルゲートＦＥＴからデュアルゲートＦＥ
Ｔに変更することにより、Ｐ１ｄＢを向上することがで
きる。このことを図３４を用いて以下に説明する。
【００２３】図３４に示すように、オフ状態のシングル
ゲートＦＥＴではＶｄｓ≦Ｖｇｓ−Ｖｔｈの電圧で、負
のＩｄｓが流れるため、Ｖｄｓとして絶対値｜Ｖｇｓ−
Ｖｔｈ｜以上の振幅の電圧が印加された場合、図３４の
Ｂに示すように波形が歪む。つまり、オフ状態のＦＥＴ
において、Ｖｄｓが負となった場合に流れる負のＩｄｓ
が歪の原因であると言える。ところが、デュアルゲート
ＦＥＴにおいては、電力が２つのＦＥＴに分散されるた
め、シングルゲートＦＥＴの場合の約２倍のＶｄｓ≦２
（Ｖｇｓ−Ｖｔｈ）で負のＩｄｓが流れはじめることに
なる。つまり、より大きな電力に対しても波形が歪まな
いため、Ｐ１ｄＢが向上するわけである。送信端子１０
２側がオン状態のときにオフ状態のＦＥＴは、送信側シ
ャントＦＥＴ１２２と受信側スルーＦＥＴ１２３である
ため、これらのＦＥＴをデュアルゲートＦＥＴとするこ
とにより、送信端子１０２側のＰ１ｄＢが向上する。
【００２４】尚、送信側スルーＦＥＴ１２１と受信側シ
ャントＦＥＴ１２４とをデュアルゲートＦＥＴとするこ
とにより、受信端子１０３側のＰ１ｄＢを向上させるこ
とも可能であるが、扱う電力が小信号であるためその必
要はない。
【００２５】また、デュアルゲートＦＥＴをよりゲート
数の多いマルチゲートＦＥＴとすることにより、Ｐ１ｄ
Ｂをより向上させることができることは言うまでもな
い。
【００２６】また、高いアイソレーションを必要とする
場合には、図３５に示す従来の第３のＳＰＤＴスイッチ
のようにするのが一般的である。すなわち、スルーＦＥ
ＴとシャントＦＥＴとの組合せを単位スイッチとし、こ
の単位スイッチをアンテナ端子１０１と送信端子１０２
との間及びアンテナ端子１０１と送信端子１０３との間
にそれぞれ２つ以上直列に接続する。
【００２７】図３５において、１２１ａ，１２１ｂは送
信側スルーＦＥＴ、１２２ａ，１２２ｂは送信側シャン
トＦＥＴ、１２３ａ，１２３ｂは受信側スルーＦＥＴ、
１２４ａ，１２４ｂは受信側シャントＦＥＴであって、
１２６ａ，１２６ｂ，１２７ａ，１２７ｂ，１２８ａ，
１２８ｂ，１２９ａ，１２９ｂは送信側スルーＦＥＴ１
２１ａ，１２１ｂ、送信側シャントＦＥＴ１２２ａ，１
２２ｂ、受信側スルーＦＥＴ１２３ａ，１２３ｂ、受信
側シャントＦＥＴ１２４ａ，１２４ｂの各ゲートに接続
されるバイアス抵抗である。
【００２８】図３６（ａ）〜（ｄ）は、高アイソレーシ
ョンを持つ従来の第３のＳＰＤＴスイッチが送信側オン
状態（（ａ），（ｃ）に示す）及び受信側オン状態
（（ｂ），（ｄ）に示す）のときの各ＦＥＴの状態を示
している。各端子間は単位スイッチにより２重に分離さ
れているため、図２４に示す従来の第１のＳＰＤＴスイ
ッチと比較して約２倍のアイソレーションを実現でき
る。また、直列に接続する単位スイッチの数をさらに増
やすことにより、さらに高いアイソレーションが得られ
ることは言うまでもない。
【００２９】
【発明が解決しようとする課題】以上説明したように、
携帯電話等の携帯端末に設けられ、送信端子とアンテナ
端子とが接続される第１の接続状態と受信端子とアンテ
ナ端子とが接続される第２の接続状態とを切り替えるア
ンテナスイッチにおいては、高いアイソレーションや高
いＰ１ｄＢが求められており、これらの要求に対応する
ために、前記の種々の方策が講じられている。ところ
が、従来のアンテナスイッチにおいては、アイソレーシ
ョンについてはほぼ満足するものの、さらなる低歪化を
目指してＰ１ｄＢの向上が望まれている。本発明は、ア
イソレーションに影響を及ぼすことなくＰ１ｄＢを向上
させ、これにより、さらなるスイッチの低歪化の実現を
目的とする。
【００３０】
【課題を解決するための手段】本発明は、送信側シャン
トスイッチが送信端子側がオン状態でのＰ１ｄＢに影響
していること、及び送信側の電力と受信側の電力との差
に着目すると送信側シャントスイッチが無くてもアイソ
レーションとして問題がないということを見い出し、該
知見に基づき、従来のアンテナスイッチが有していた送
信側シャントスイッチを取り除くものである。
【００３１】具体的に請求項１の発明が講じた解決手段
は、相対的に電力の大きい送信信号が入力される送信端
子と、相対的に電力の小さい受信信号を出力する受信端
子と、アンテナに接続され送信信号を出力すると共に受
信信号が入力されるアンテナ端子と、ＧＮＤ端子とを備
え、前記送信端子と前記アンテナ端子とが接続される第
１の接続状態と、前記受信端子と前記アンテナ端子とが
接続される第２の接続状態とを切り替えるアンテナスイ
ッチを対象とし、前記送信端子と前記アンテナ端子との
間に接続された送信側スルースイッチと、前記受信端子
と前記アンテナ端子との間に接続され、前記受信端子と
前記アンテナ端子との接続をオン・オフすると共にオフ
状態のときに前記受信端子と前記ＧＮＤ端子とを接続す
る受信側単位スイッチとを備えている構成とするもので
ある。
【００３２】請求項１の構成により、送信端子とアンテ
ナ端子との間には送信側スルースイッチのみが接続さ
れ、送信端子とＧＮＤ端子との間に送信側シャントスイ
ッチが接続されていないので、次にような作用を奏す
る。送信端子に入力される送信信号の電力は送信側スル
ースイッチにおいて損失を受ける。この損失の影響で従
来のアンテナスイッチにおいては、送信側シャントスイ
ッチに印加される電力の方が受信側スルースイッチに印
加される電力よりも常に大きくなる。従って、送信側シ
ャントスイッチが送信端子側のＰ１ｄＢを律速している
のであるが、請求項１の構成により、送信端子とＧＮＤ
端子との間に送信側シャントスイッチが接続されていな
いので、従来のアンテナスイッチよりＰ１ｄＢが向上す
る。
【００３３】また、送信端子とＧＮＤ端子との間に送信
側シャントスイッチが接続されていないため、アイソレ
ーションの低下が懸念されるが、受信側がオン状態で送
信側がオフ状態のとき、アンテナ端子には小電力が印加
されるだけであるので、この小電力が送信端子に漏洩し
ても、パワーアンプを破損する恐れはない。つまり、送
信側のアイソレーション低下は問題とならない。
【００３４】さらに、送信側シャントスイッチを備えて
いないために、送信側シャントスイッチに接続されるＧ
ＮＤパッドも不要になるので、アンテナスイッチの小型
化を図ることができる。
【００３５】請求項２の発明は、請求項１の構成に、前
記受信側単位スイッチは、前記受信端子と前記アンテナ
端子との接続をオン・オフする受信側スルースイッチ
と、前記受信端子と前記ＧＮＤ端子との接続をオン・オ
フする受信側シャントスイッチとからなる構成を付加す
るものである。
【００３６】請求項３の発明は、請求項２の構成に、前
記送信側スルースイッチ並びに前記受信側単位スイッチ
を構成する受信側スルースイッチ及び受信側シャントス
イッチはいずれもシングルゲートＦＥＴよりなる構成を
付加するものである。
【００３７】請求項４の発明は、請求項２の構成に、前
記受信側単位スイッチを構成する受信側スルースイッチ
は、複数のゲートを持つマルチゲートＦＥＴよりなる構
成を付加するものである。
【００３８】請求項５の発明は、請求項２の構成に、前
記受信側単位スイッチを構成する前記受信側スルースイ
ッチは、直列に接続された複数のシングルゲートＦＥＴ
よりなる構成を付加するものである。
【００３９】請求項６の発明が講じた解決手段は、相対
的に電力の大きい送信信号が入力される送信端子と、相
対的に電力の小さい受信信号を出力する受信端子と、ア
ンテナに接続され送信信号を出力すると共に受信信号が
入力されるアンテナ端子と、ＧＮＤ端子とを備え、前記
送信端子と前記アンテナ端子とが接続される第１の接続
状態と、前記受信端子と前記アンテナ端子とが接続され
る第２の接続状態とを切り替えるアンテナスイッチを対
象とし、前記送信端子と前記アンテナ端子と間に接続さ
れた送信側スルースイッチと、前記受信端子と前記アン
テナ端子との間に互いに直列に接続され、それぞれが前
記受信端子と前記アンテナ端子との接続をオン・オフす
ると共にオフ状態のときに前記受信端子と前記ＧＮＤ端
子とを接続状態にする複数の受信側単位スイッチとを備
えている構成とするものである。
【００４０】請求項６の構成により、請求項１の構成と
同様、送信端子とＧＮＤ端子との間に送信側シャントス
イッチが接続されていないので、送信端子側がオン状態
でのＰ１ｄＢが向上すると共に、送信側シャントスイッ
チが接続されるＧＮＤパッドも不要になる。また、送信
側のアイソレーション低下は問題とならない。
【００４１】さらに、受信端子とアンテナ端子との間に
複数の受信側単位スイッチが直列に接続されているた
め、受信端子側のアイソレーションが向上する。
【００４２】請求項７の発明は、請求項６の構成に、前
記複数の受信側単位スイッチのそれぞれは、前記受信端
子と前記アンテナ端子との接続をオン・オフする受信側
スルースイッチと、前記受信端子と前記ＧＮＤ端子との
接続をオン・オフする受信側シャントスイッチとからな
る構成を付加するものである。
【００４３】請求項８の発明は、請求項７の構成に、前
記送信側スルースイッチ並びに前記複数の受信側単位ス
イッチを構成する受信側スルースイッチ及び受信側シャ
ントスイッチはいずれもシングルゲートＦＥＴよりなる
構成を付加するものである。
【００４４】請求項９の発明は、請求項７の構成に、前
記複数の受信側単位スイッチのうち前記アンテナ端子に
最も近い位置に接続された受信側単位スイッチを構成す
る受信側スルースイッチは、複数のゲートを持つマルチ
ゲートＦＥＴよりなる構成を付加するものである。
【００４５】請求項１０の発明は、請求項７の構成に、
前記複数の受信側単位スイッチのうち前記アンテナ端子
に最も近い位置に接続された受信側単位スイッチを構成
する受信側スルースイッチは、直列に接続された複数の
シングルゲートＦＥＴよりなる構成を付加するものであ
る。
【００４６】請求項１１の発明が講じた解決手段は、送
信信号が入力される送信端子と、受信信号を出力する受
信端子と、受信信号を出力する受信端子と、アンテナに
接続され送信信号を出力すると共に受信信号が入力され
るアンテナ端子と、ＧＮＤ端子と、前記送信端子と前記
アンテナ端子との間に接続されたシングルゲートＦＥＴ
よりなる送信側スルースイッチと、前記受信端子と前記
アンテナ端子との間に接続されたシングルゲートＦＥＴ
よりなる受信側スルースイッチと、前記受信端子と前記
ＧＮＤ端子との間に接続されたシングルゲートＦＥＴよ
りなる受信側シャントスイッチとを備えたアンテナスイ
ッチと、入力された信号を増幅して送信信号として出力
するパワーアンプとを同一半導体基板上に形成する構成
である。
【００４７】請求項１１の構成により、請求項１の構成
と同様、送信端子とＧＮＤ端子との間に送信側シャント
スイッチが接続されていないので、送信端子側がオン状
態でのＰ１ｄＢが向上すると共に、送信側シャントスイ
ッチが接続されるＧＮＤパッドも不要になる。また、送
信側のアイソレーション低下は問題とならない。
【００４８】請求項１２の発明が講じた解決手段は、入
力された信号を増幅して送信信号として出力するパワー
アンプと、前記パワーアンプから出力された送信信号が
入力される送信端子と、受信信号を出力する受信端子
と、アンテナに接続され送信信号を出力すると共に受信
信号が入力されるアンテナ端子と、ＧＮＤ端子と、前記
送信端子と前記アンテナ端子との間に接続されたシング
ルゲートＦＥＴよりなる送信側スルースイッチと、前記
受信端子と前記アンテナ端子との間に接続された複数の
ゲートを持つマルチゲートＦＥＴよりなる受信側スルー
スイッチと、前記受信端子と前記ＧＮＤ端子との間に接
続されたシングルゲートＦＥＴよりなる受信側シャント
スイッチとを備えたアンテナスイッチと、入力された信
号を増幅して送信信号として出力するパワーアンプとを
同一半導体基板上に形成する構成である。
【００４９】請求項１２の構成により、請求項１の構成
と同様、送信端子とＧＮＤ端子との間に送信側シャント
スイッチが接続されていないので、送信端子側がオン状
態でのＰ１ｄＢが向上すると共に、送信側シャントスイ
ッチが接続されるＧＮＤパッドも不要になる。また、送
信側のアイソレーション低下は問題とならない。
【００５０】請求項１３の発明が講じた解決手段は、入
力された信号を増幅して送信信号として出力するパワー
アンプと、前記パワーアンプから出力された送信信号が
入力される送信端子と、送信信号を出力する受信端子
と、アンテナに接続され送信信号を出力すると共に受信
信号が入力されるアンテナ端子と、ＧＮＤ端子と、前記
送信端子と前記アンテナ端子との間に接続されたシング
ルゲートＦＥＴよりなる送信側スルースイッチと、前記
受信端子と前記アンテナ端子との間に直列に接続された
複数のシングルゲートＦＥＴよりなる受信側スルースイ
ッチと、前記受信端子と前記ＧＮＤ端子との間に接続さ
れたシングルゲートＦＥＴよりなる受信側シャントスイ
ッチとを備えたアンテナスイッチと、入力された信号を
増幅して送信信号として出力するパワーアンプとを同一
半導体基板上に形成する構成である。
【００５１】請求項１３の構成により、請求項１の構成
と同様、送信端子とＧＮＤ端子との間に送信側シャント
スイッチが接続されていないので、送信端子側がオン状
態でのＰ１ｄＢが向上すると共に、送信側シャントスイ
ッチが接続されるＧＮＤパッドも不要になる。また、送
信側のアイソレーション低下は問題とならない。
【００５２】請求項１４の発明が講じた解決手段は、入
力された信号を増幅して送信信号として出力するパワー
アンプと、前記パワーアンプから出力された送信信号が
入力される送信端子と、受信信号を出力する受信端子
と、アンテナに接続され送信信号を出力すると共に受信
信号が入力されるアンテナ端子と、ＧＮＤ端子と、前記
送信端子と前記アンテナ端子との間に接続されたシング
ルゲートＦＥＴよりなる送信側スルースイッチと、前記
受信端子と前記アンテナ端子と間に直列に接続された複
数の受信側単位スイッチとを備え、前記複数の受信側単
位スイッチのそれぞれは、前記受信端子と前記アンテナ
端子との接続をオン・オフするシングルゲートＦＥＴよ
りなる受信側スルースイッチと、前記受信端子と前記Ｇ
ＮＤ端子との接続をオン・オフするシングルゲートＦＥ
Ｔよりなる受信側シャントスイッチとから構成されるア
ンテナスイッチと、入力された信号を増幅して送信信号
として出力するパワーアンプとを同一半導体基板上に形
成する構成である。
【００５３】請求項１４の構成により、請求項１の構成
と同様、送信端子とＧＮＤ端子との間に送信側シャント
スイッチが接続されていないので、送信端子側がオン状
態でのＰ１ｄＢが向上すると共に、送信側シャントスイ
ッチが接続されるＧＮＤパッドも不要になる。また、送
信側のアイソレーション低下は問題とならない。
【００５４】請求項１５の発明が講じた解決手段は、入
力された信号を増幅して送信信号として出力するパワー
アンプと、前記パワーアンプから出力された送信信号が
入力される送信端子と、受信信号が出力される受信端子
と、アンテナに接続され送信信号を出力すると共に受信
信号が入力されるアンテナ端子と、ＧＮＤ端子と、前記
送信端子と前記アンテナ端子との間に接続されたシング
ルゲートＦＥＴよりなる送信側スルースイッチと、前記
受信端子と前記アンテナ端子との間に直列に接続された
複数の受信側単位スイッチとを備え、前記複数の受信側
単位スイッチのそれぞれは、前記受信端子と前記アンテ
ナ端子との接続をオン・オフする受信側スルースイッチ
と、前記受信端子と前記ＧＮＤ端子との接続をオン・オ
フする受信側シャントスイッチとから構成されており、
前記複数の受信側単位スイッチのうち前記アンテナ端子
に最も近い位置に接続された受信側単位スイッチを構成
する受信側スルースイッチは、複数のゲートを持つマル
チゲートＦＥＴで構成されるアンテナスイッチと、入力
された信号を増幅して送信信号として出力するパワーア
ンプとを同一半導体基板上に形成する構成である。
【００５５】請求項１５の構成により、請求項１の構成
と同様、送信端子とＧＮＤ端子との間に送信側シャント
スイッチが接続されていないので、送信端子側がオン状
態でのＰ１ｄＢが向上すると共に、送信側シャントスイ
ッチが接続されるＧＮＤパッドも不要になる。また、送
信側のアイソレーション低下は問題とならない。
【００５６】請求項１６の発明が講じた解決手段は、入
力された信号を増幅して送信信号として出力するパワー
アンプと、前記パワーアンプから出力された送信信号が
入力される送信端子と、受信信号が出力される受信端子
と、アンテナに接続され送信信号を出力すると共に受信
信号が入力されるアンテナ端子と、ＧＮＤ端子と、前記
送信端子と前記アンテナ端子との間に接続されたシング
ルゲートＦＥＴよりなる送信側スルースイッチと、前記
受信端子と前記アンテナ端子との間に互いに直列に接続
された複数の受信側単位スイッチとを備え、前記複数の
受信側単位スイッチのそれぞれは、前記受信端子と前記
アンテナ端子との接続をオン・オフする受信側スルース
イッチと、前記受信端子と前記ＧＮＤ端子との接続をオ
ン・オフする受信側シャントスイッチとから構成されて
おり、前記複数の受信側単位スイッチのうち前記アンテ
ナ端子に最も近い位置に接続された受信側単位スイッチ
を構成する受信側スルースイッチは、直列に接続された
複数のシングルゲートＦＥＴで構成されるようなアンテ
ナスイッチと、入力された信号を増幅して送信信号とし
て出力するパワーアンプとを同一半導体基板上に形成す
る構成である。
【００５７】請求項１６の構成により、請求項１の構成
と同様、送信端子とＧＮＤ端子との間に送信側シャント
スイッチが接続されていないので、送信端子側がオン状
態でのＰ１ｄＢが向上すると共に、送信側シャントスイ
ッチが接続されるＧＮＤパッドも不要になる。
【００５８】
【発明の実施の形態】以下、本発明の各実施形態につい
て説明するが、その前提として、本発明の解決原理につ
いて説明する。
【００５９】図２６における送信端子１０２及び受信端
子１０３のアイソレーションについて考える。
【００６０】図２６（ａ）に示すように、送信側がオン
の状態で、受信側がオフ状態である場合、送信端子１０
２には＋２０ｄＢｍ以上の大電力が印加されており、送
信端子１０２から受信端子１０３へのアイソレーション
が悪いと、受信端子１０３に大電力が漏洩して、ＬＮＡ
１１１（図２３を参照）を破損してしまう恐れがある。
つまり、この場合には十分に大きなアイソレーションが
必要とされる。受信側シャントＦＥＴ１２４は、このア
イソレーションを向上させる役割をもつため不可欠であ
る。
【００６１】一方、図２６（ｂ）に示すように、受信側
がオン状態で、送信側がオフ状態である場合、アンテナ
端子１０１には−３０ｄＢｍ程度の小電力が印加されて
いるが、この小電力が送信端子１０２に漏洩してもＰＡ
１０６（図２３を参照）が破損する恐れは全くない。つ
まり、送信側のアイソレーションを向上させる送信側シ
ャントＦＥＴ１２２は必ずしも必要がないと言える。
【００６２】次に、Ｐ１ｄＢの観点から考える。前述の
ように、送信側シャントＦＥＴ１２２及び受信側スルー
ＦＥＴ１２３が送信端子１０２側のＰ１ｄＢを律速する
が、送信側スルーＦＥＴ１２１に損失があるため、実は
送信側シャントＦＥＴ１２２がＰ１ｄＢを律速してい
る。図２４においてアンテナ端子１０１の電力をＰ10
1、送信端子１０２の電力をＰ102 とした場合、送信側
スルーＦＥＴ１２１に損失があるため、必ずＰ101 ＜Ｐ
102 となる。つまり、送信側シャントＦＥＴ１２２に印
加される電力の方が受信側スルーＦＥＴ１２３に印加さ
れる電力よりも常に大きいため、送信側シャントＦＥＴ
１２２がＰ１ｄＢを律速しているのである。
【００６３】以上説明したように、アイソレーションの
観点からは、送信側シャントＦＥＴ１２２は必ずしも必
要がなく、また、送信端子１０２側のＰ１ｄＢは送信側
シャントＦＥＴ１２２が律速している。
【００６４】本発明は、従来のＳＰＤＴスイッチから送
信側シャントＦＥＴを削除することにより、送信端子側
がオン状態でのＰ１ｄＢの向上を図るものである。これ
により、スイッチの歪が低減すると共にチップサイズの
小型化も実現できる。尚、送信側シャントＦＥＴを削除
することによる送信端子側のアイソレーションの低下は
実用上全く問題ないことは既に説明した通りである （第１の実施形態）図１は、本発明の第１の実施形態に
係るＳＰＤＴスイッチの回路図を示している。第１の実
施形態は、シングルゲートＦＥＴを用いたＳＰＤＴスイ
ッチであって、図２４に示した従来の第１のＳＰＤＴス
イッチから送信側シャントＦＥＴ１２２を削除した構成
である。
【００６５】図１において、１１はアンテナ端子、１２
は送信端子、１３は受信端子、１５はＧＮＤ端子、１
６，１７は制御端子、２１はアンテナ端子１１と送信端
子１２との間に接続される送信側スルーＦＥＴ、２３は
アンテナ端子１１と受信端子１３との間に接続される受
信側スルーＦＥＴ、２４は受信端子１０３とＧＮＤ１５
との間に接続される受信側シャントＦＥＴ、２６，２
８，２９は送信側スルーＦＥＴ２１、受信側スルーＦＥ
Ｔ２３、受信側シャントＦＥＴ２４の各ゲートに接続さ
れるバイアス抵抗である。尚、以下に示す各実施形態に
おいて、ＦＥＴとしては、全てＷｇ＝１２００μｍ、Ｌ
ｇ＝０．８μｍ、Ｖｔｈ＝−２．５ＶのＧａＡｓＭＥＳ
ＦＥＴを使用している。
【００６６】以下、第１の実施形態に係るＳＰＤＴスイ
ッチの回路動作について、図２を参照しながら説明す
る。制御端子１６，１７に印加する電圧をそれぞれＶ1
6，Ｖ17とすると、Ｖ16＞Ｖｔｈ、Ｖ17＜Ｖｔｈのとき
には、送信側スルーＦＥＴ２１及び受信側シャントＦＥ
Ｔ２４がオン状態、受信側スルーＦＥＴ２３がオフ状態
となるため、図２（ａ）に示すように送信端子１２側が
オン状態、受信端子１３側がオフ状態となって、図２
（ｃ）に示すように、アンテナ側端子１１と送信側端子
１２とが接続される。逆に、Ｖ16＜Ｖｔｈ、Ｖ17＞Ｖｔ
ｈのときには、図２（ｂ）に示すように受信端子１３側
がオン状態、送信端子１２側がオフ状態となって、図２
（ｄ）に示すように、アンテナ端子１１と受信端子１３
とが接続される。
【００６７】図３は、従来の第１のＳＰＤＴスイッチ及
び第１の実施形態に係るＳＰＤＴスイッチのＰｉｎ−Ｐ
ｏｕｔ特性を示している。測定周波数は１．９ＧＨｚ、
変調方式はデジタル変調方式であるπ／４ＳｈｉｆｔＱ
ＰＳＫ、離調周波数Δｆ＝−６００ｋＨｚ、積分帯域幅
ｆｗ＝±１９２ｋＨｚである。以下、特に説明しない限
り、測定はこの条件で行なうものとする。また、制御端
子１６，１７の電圧はＶ16＝０Ｖ、Ｖ17＝−４．０Ｖと
した。
【００６８】図３から明らかなように、本発明のＳＰＤ
Ｔスイッチは従来のＳＰＤＴスイッチに比べて、飽和電
力：Ｐｓａｔ及びＰ１ｄＢが共に向上している。また、
同一入力電力のときのＰａｄｊも３ｄＢ程度向上してお
り、歪においても改善がみられる。
【００６９】図４は、従来の第１のＳＰＤＴスイッチ及
び第１の実施形態に係るＳＰＤＴスイッチにおける送信
端子１２側のＰ１ｄＢの制御電圧依存性を示している。
図４から明らかなように、同一の制御電圧におけるＰ１
ｄＢは、第１の実施形態のＳＰＤＴスイッチは従来の第
１のＳＰＤＴスイッチに比べて１．５ｄＢ程度優れてい
る。
【００７０】［表１］は、従来の第１のＳＰＤＴスイッ
チ及び第１の実施形態に係るＳＰＤＴスイッチのアイソ
レーションを示している。Ｖ106 ，Ｖ16，Ｖ107 ，Ｖ17
は０Ｖ又は−４．７Ｖである。第１の実施形態のＳＰＤ
Ｔスイッチにおいては、送信端子１２側がオン状態のと
きの送信端子１２から受信端子１３へのアイソレーショ
ンは約３３ｄＢであって、従来と同様である。一方、第
１の実施形態のＳＰＤＴスイッチにおいては、受信端子
１３側がオン状態のときのアンテナ端子１１から送信端
子１２へのアイソレーションは１５．７ｄＢであって、
従来よりも約１８ｄＢ劣化している。しかしながら、ア
ンテナ端子１１に−３０ｄＢｍの信号が入力されたとき
の送信端子１２へのリーク電力は−４５．７ｄＢｍであ
るため、ＰＡ１０６（図２３を参照）に損傷を与える可
能性は全くない。
【００７１】
【表１】
【００７２】図５は第１の実施形態に係るＳＰＤＴスイ
ッチのマスクレイアウトを示しており、図３７は従来の
第１のＳＰＤＴスイッチ（図２４を参照）のマスクレイ
アウトを示している。第１の実施形態に係るＳＰＤＴス
イッチにおいては、従来の第１のＳＰＤＴスイッチと比
べて送信側シャントＦＥＴ１２２がないため、ＧＮＤ１
１４のパッドも不要になる。このため、パッドの配置を
工夫することにより、従来は１０００μｍ×７３０μｍ
であったチップサイズを、第１の実施形態においては、
１０００μｍ×６２０μｍと約８５％に小型化すること
ができた。
【００７３】（第２の実施形態）図６は、本発明の第２
の実施形態に係るＳＰＤＴスイッチの回路図を示してい
る。第２の実施形態は、受信側スルーＦＥＴにデュアル
ゲートＦＥＴを用いることにより、送信端子１２側がオ
ン状態でのＰ１ｄＢをより向上させたＳＰＤＴスイッチ
であって、図３３に示した従来の第２のＳＰＤＴスイッ
チから送信側シャントＦＥＴ１２２Ｄを削除した構成で
ある。
【００７４】図６においては、図１に示す第１の実施形
態に係るＳＰＤＴスイッチと同様のものについては同一
の符号を付すことにより説明を省略する。図６におい
て、２３Ｄはアンテナ端子１１と受信端子１３と間に接
続される受信側デュアルゲートスルーＦＥＴ、２８ａ，
２８ｂは受信側デュアルゲートスルーＦＥＴ２３Ｄのゲ
ートに接続されるバイアス抵抗である。第２の実施形態
に係るＳＰＤＴスイッチの回路動作については第１の実
施形態と全く同様であるので説明を省略する。
【００７５】図７は、従来の第２のＳＰＤＴスイッチ及
び第２の実施形態に係るＳＰＤＴスイッチのＰｉｎ−Ｐ
ｏｕｔ特性を示している。制御端子１６，１７の電圧は
Ｖ16＝０Ｖ、Ｖ17＝−４．０Ｖとした。
【００７６】図７から明らかなように、本発明のＳＰＤ
Ｔスイッチは従来のＳＰＤＴスイッチに比べて、飽和電
力：Ｐｓａｔ及びＰ１ｄＢが共に向上している。また、
同一入力電力のときのＰａｄｊも３ｄＢ程度向上してお
り、歪においても改善がみられる。
【００７７】図８は、従来の第２のＳＰＤＴスイッチ及
び第２の実施形態に係るＳＰＤＴスイッチにおける送信
端子１２側のＰ１ｄＢの制御電圧依存性を示している。
図８から明らかなように、同一の制御電圧におけるＰ１
ｄＢは、第２の実施形態のＳＰＤＴスイッチは従来の第
２のＳＰＤＴスイッチに比べて１．５ｄＢ程度優れてい
る。
【００７８】［表２］は、従来の第２のＳＰＤＴスイッ
チ及び第２の実施形態に係るＳＰＤＴスイッチのアイソ
レーションを示している。Ｖ106 ，Ｖ16，Ｖ107 ，Ｖ17
は０Ｖ又は−４．７Ｖである。第２の実施形態のＳＰＤ
Ｔスイッチにおいては、送信端子１２側がオン状態のと
きの送信端子１２から受信端子１３へのアイソレーショ
ンは約３３ｄＢであって、従来と同様である。一方、第
２の実施形態のＳＰＤＴスイッチにおいては、受信端子
１３側がオン状態のときのアンテナ端子１１から送信端
子１２へのアイソレーションは１４．９ｄＢであって、
従来よりも約１７ｄＢ劣化している。しかしながら、ア
ンテナ端子１１に−３０ｄＢｍの信号が入力されたとき
の送信端子１２へのリーク電力は−４４．９ｄＢｍであ
るため、ＰＡ１０６（図２３を参照）に損傷を与える可
能性は全くない。
【００７９】
【表２】
【００８０】図９は第２の実施形態に係るＳＰＤＴスイ
ッチのマスクレイアウトを示しており、図３８は従来の
第２のＳＰＤＴスイッチ（図３３を参照）のマスクレイ
アウトを示している。第２の実施形態に係るＳＰＤＴス
イッチにおいては、従来の第２のＳＰＤＴスイッチと比
べて受信側シャントＦＥＴ１２２Ｄが無いため、ＧＮＤ
１１４のパッドも不要になる。このため、パッドの配置
を工夫することにより、従来は１０００μｍ×７３０μ
ｍであったチップサイズを、第２の実施形態において
は、１０００μｍ×６２０μｍと約８５％に小型化する
ことができた。
【００８１】（第３の実施形態）図１０は、本発明の第
３の実施形態に係るＳＰＤＴスイッチの回路図を示して
いる。第３の実施形態は、第２の実施形態におけるデュ
アルゲートＦＥＴに代えて、２つのシングルゲートＦＥ
Ｔの直列接続を用いたＳＰＤＴスイッチである。図１０
においては、図１に示す第１の実施形態に係るＳＰＤＴ
スイッチと同様のものについては同一の符号を付すこと
により説明を省略する。図１０において、２３ａ，２３
ｂは受信側スルーＦＥＴ、２８ａ，２８ｂは受信側スル
ーＦＥＴ２３ａ，２３ｂの各ゲートに接続されるバイア
ス抵抗である。
【００８２】既に説明したように、デュアルゲートＦＥ
Ｔと２つのシングルゲートＦＥＴの直列接続とは全く等
価であるため、第３の実施形態に係るＳＰＤＴスイッチ
の特性は第２の実施形態と全く同様であるので説明を省
略する。
【００８３】（第４の実施形態）図１１は、本発明の第
４の実施形態に係るＳＰＤＴスイッチの回路図を示して
いる。第４の実施形態は、高いアイソレーションを有す
るＳＰＤＴスイッチであって、図３５に示した従来の第
３のＳＰＤＴスイッチから送信側スルーＦＥＴ１２１ｂ
及び送信側シャントＦＥＴ１２２ａ，１２２ｂを削除し
た構成である。
【００８４】図１１において、図１に示す第１の実施形
態に係るＳＰＤＴスイッチと同様のものについては同一
の符号を付すことにより説明を省略する。図１１におい
て、２３ａ，２３ｂはアンテナ端子１１と受信端子１３
との間に接続される受信側スルーＦＥＴ、２４ａ，２４
ｂは受信端子１３とＧＮＤ１５ａ，１５ｂとの間に接続
される受信側シャントＦＥＴであって、２８ａ，２８
ｂ，２９ａ，２９ｂは受信側スルーＦＥＴ２３ａ，２３
ｂ、受信側シャントＦＥＴ２４ａ，２４ｂの各ゲートに
接続されるバイアス抵抗である。
【００８５】以下、第４の実施形態に係るＳＰＤＴスイ
ッチの回路動作について、図１２を参照しながら説明す
る。Ｖ16＞Ｖｔｈ、Ｖ17＜Ｖｔｈのときには、送信側ス
ルーＦＥＴ２１及び受信側シャントＦＥＴ２４ａ，２４
ｂがオン状態、受信側スルーＦＥＴ２３ａ，２３ｂがオ
フ状態となるため、図１２（ａ）に示すように送信端子
１２側がオン状態、受信端子１３側がオフ状態となっ
て、図１２（ｃ）に示すように、アンテナ端子１１と送
信端子１２とが接続される。この場合、アンテナ端子１
１と受信端子１３との間は２つの単位スイッチにより２
重に分離されているため、高アイソレーションが実現さ
れる。逆に、Ｖ16＜Ｖｔｈ、Ｖ17＞Ｖｔｈのときには、
図１２（ｂ）に示すように受信端子１３側がオン状態、
送信端子１２側がオフ状態となって、図１２（ｄ）に示
すように、アンテナ端子１１と受信端子１３とが接続さ
れる。
【００８６】第４の実施形態に係るＳＰＤＴスイッチ
は、アイソレーションの向上を目的として、第１実施形
態に係るＳＰＤＴスイッチの受信端子１３側に単位スイ
ッチを直列接続したものである。従って、Ｐｉｎ−Ｐｏ
ｕｔ特性におけるＰ１ｄＢ及びＰａｄｊは、第１の実施
形態と同様であるので、説明を省略する。
【００８７】［表３］は、従来の第３のＳＰＤＴスイッ
チ及び第４の実施形態に係るＳＰＤＴスイッチのアイソ
レーションを示している。Ｖ106 ，Ｖ16，Ｖ107 ，Ｖ17
は０Ｖ又は−４．７Ｖである。第４の実施形態のＳＰＤ
Ｔスイッチにおいては、送信端子側１２がオン状態のと
きの送信端子１２から受信端子１３へのアイソレーショ
ンは約６１ｄＢであって、高アイソレーションが実現さ
れている。これは従来の第３のＳＰＤＴスイッチと同様
である。一方、第４の実施形態のＳＰＤＴスイッチにお
いては、受信端子１３側がオン状態のときのアンテナ端
子１１から送信端子１２へのアイソレーションは１４．
０ｄＢであって、従来よりも約４８ｄＢ劣化している。
しかしながら、アンテナ端子１１に−３０ｄＢｍの信号
が入力されたときの送信端子１２へのリーク電力は−４
４．０ｄＢｍであるため、ＰＡ１０６（図２３を参照）
に損傷を与える可能性は全くない。
【００８８】
【表３】
【００８９】図１３は第４の実施形態に係るＳＰＤＴス
イッチのマスクレイアウトを示しており、図３９は従来
の第３のＳＰＤＴスイッチ（図３５を参照）のマスクレ
イアウトを示している。第４の実施形態に係るＳＰＤＴ
スイッチにおいては、従来の第３のＳＰＤＴスイッチが
１０００μｍ×１０９５μｍであったチップサイズを、
第４の実施形態においては、１０００μｍ×８６０μｍ
と約７９％に小型化することができた。
【００９０】（第５の実施形態）図１４は、本発明の第
５の実施形態に係るＳＰＤＴスイッチの回路図を示して
いる。第５の実施形態は、図１１に示した第４の実施形
態に係るＳＰＤＴスイッチにおける受信側スルーＦＥＴ
２３ａにデュアルゲートＦＥＴを用いることにより送信
端子１２がオン状態でのＰ１ｄＢをさらに向上させた高
アイソレーションデュアルゲートＳＰＤＴスイッチであ
る。図１０においては、図１１に示す第４の実施形態に
係るＳＰＤＴスイッチと同様のものについては同一の符
号を付すことにより説明を省略する。図１４において、
２３Ｄは第４の実施形態に係るＳＰＤＴスイッチにおけ
る受信側スルーＦＥＴ２３ａに代えて用いられる受信側
デュアルゲートスルーＦＥＴ、２８ａ１，２８ａ２は受
信側デュアルゲートスルーＦＥＴ２３Ｄのゲートに接続
されるバイアス抵抗である。第５の実施形態に係るＳＰ
ＤＴスイッチの回路動作については第４の実施形態と同
様であるから説明を省略する。
【００９１】尚、第５実施形態に係るＳＰＤＴスイッチ
は、アイソレーション向上を目的として、図６に示した
第２の実施形態に係るＳＰＤＴスイッチの受信端子１３
側にさらに単位スイッチを直列接続した構成でもある。
従って、Ｐｉｎ−Ｐｏｕｔ特性におけるＰ１ｄＢ及びＰ
ａｄｊは、第２の実施形態と同様であるので、説明は省
略する。
【００９２】［表４］は、従来の高アイソレーションデ
ュアルゲートＳＰＤＴスイッチ（図３５に示す従来の第
３のＳＰＤＴスイッチにおける受信側スルーＦＥＴ１２
３ａに代えて受信側デュアルゲートスルーＦＥＴ１２３
Ｄを用い、送信側シャントＦＥＴ１２２ａに代えて送信
側デュアルゲートシャントＦＥＴ１２２Ｄを用いたＳＰ
ＤＴスイッチ）及び第５の実施形態に係るＳＰＤＴスイ
ッチのアイソレーションを示している。Ｖ106 ，Ｖ16，
Ｖ107 ，Ｖ17は０Ｖ又は−４．７Ｖである。第５の実施
形態のＳＰＤＴスイッチにおいては、送信端子側１２が
オン状態のときの送信端子１２から受信端子１３へのア
イソレーションは約６２ｄＢであって、高アイソレーシ
ョンが実現されている。これは従来のＳＰＤＴスイッチ
と同様である。一方、第５の実施形態のＳＰＤＴスイッ
チにおいては、受信端子１３側がオン状態のときのアン
テナ端子１１から送信端子１２へのアイソレーションは
１３．８ｄＢであって、従来よりも約４７ｄＢ劣化して
いる。しかしながら、アンテナ端子１１に−３０ｄＢｍ
の信号が入力されたときの送信端子１２へのリーク電力
は−４３．８ｄＢｍであるため、ＰＡ１０６（図２３を
参照）に損傷を与える可能性は全くない。
【００９３】
【表４】
【００９４】図１５は第５の実施形態に係るＳＰＤＴス
イッチのマスクレイアウトを示しており、図４０は従来
の高アイソレーションＳＰＤＴスイッチのマスクレイア
ウトを示している。尚、図４０において、１２８ａ１，
１２８ａ２は受信側デュアルゲートスルーＦＥＴ１２３
Ｄのゲートに接続されるバイアス抵抗であり、１２７ａ
１，１２７ａ２は送信側デュアルゲートシャントＦＥＴ
１２２Ｄのゲートに接続されるバイアス抵抗である。
【００９５】第５の実施形態に係るＳＰＤＴスイッチに
おいては、図４０に示す従来のＳＰＤＴスイッチが１０
００μｍ×１０９５μｍであったチップサイズを１００
０μｍ×８６０μｍと約７９％に小型化することができ
た。
【００９６】（第６の実施形態）図１６は、本発明の第
６の実施形態に係るＳＰＤＴスイッチの回路図を示して
いる。第６の実施形態は、第５の実施形態に係るＳＰＤ
Ｔスイッチにおける受信側デュアルゲートスルーＦＥＴ
２３Ｄに代えて２つのシングルゲートＦＥＴの直列接続
を用いた構成である。図１６においては、図１４に示す
第５の実施形態に係るＳＰＤＴスイッチと同様のものに
ついては同一の符号を付すことにより説明を省略する。
図１６において、２３ａ１，２３ａ２は、第５の実施形
態に係るＳＰＤＴスイッチにおける受信側デュアルゲー
トスルーＦＥＴ２３Ｄに代えて用いられる受信側スルー
ＦＥＴ、２８ａ１，２８ａ２は受信側スルーＦＥＴ２３
ａ１，２３ａ２のゲートに接続されるバイアス抵抗であ
る。また、既に説明したように、デュアルゲートＦＥＴ
と２つのシングルゲートＦＥＴの直列接続とは全く等価
であるため、特性については第５実施形態と全く同様で
あるので、説明を省略する。
【００９７】以下、本発明に係るスイッチ・パワーアン
プ一体型半導体集積回路装置について説明する。
【００９８】前記の各実施形態に係るＳＰＤＴスイッチ
を、ＰＡ１０６（図２３を参照）等の周辺のＩＣと一体
化することにより、携帯端末の小型化及び高性能化を実
現することができる。
【００９９】まず、本発明に係るスイッチ・パワーアン
プ一体型半導体装置の基本構成について説明する。
【０１００】図１７は、本発明の一実施形態に係るスイ
ッチ・パワーアンプ一体型半導体装置に用いられるＰＡ
（パワーアンプ）５０の基本回路構成を示している。該
ＰＡ５０はＦＥＴ２段構成のアンプであって、入力整合
回路、段間整合回路及び出力整合回路を内蔵している。
図１７において、５１はＰＡ入力端子、５２はＰＡ出力
端子、５３は第１ＦＥＴのドレイン端子、５４は第２Ｆ
ＥＴのドレイン端子、５５は第１ＦＥＴのゲートバイア
ス端子、５６は第２ＦＥＴのゲートバイアス端子、５７
はＧＮＤ端子、５８は電源端子、６１は第１ＦＥＴ、６
２は第１ＦＥＴ、６３は入力整合回路、６４は入力整合
回路６３を構成するキャパシタ、６５は入力整合回路６
３を構成するインダクタ、６６は段間整合回路、６７，
６８は段間整合回路６６を構成するキャパシタ、６９は
段間整合回路６６を構成するインダクタ、７０は出力整
合回路、７１は出力整合回路７０を構成するキャパシ
タ、７２は出力整合回路７０を構成するインダクタ、７
３は第１ＦＥＴ６１のゲートバイアス抵抗、７４は第２
ＦＥＴ６２のゲートバイアス抵抗、７５，７６は外付け
チョークインダクタである。
【０１０１】以下、前記構成のＰＡ５０の回路動作につ
いて簡単に説明する。
【０１０２】増幅すべき信号がＰＡ入力端子５１に入力
され、増幅された信号がＰＡ出力端子５２から出力され
る。電源端子５８には電源電圧Ｖｄｄが印加され、該電
源電圧Ｖｄｄはチョークインダクタ７５，７６を経て第
１ＦＥＴ６１及び第２ＦＥＴ６２に供給される。第１ゲ
ートバイアス端子５５及び第２ゲートバイアス端子５６
には、それぞれＶｇ１及びＶｇ２なるバイアス電圧が印
加され、第１ＦＥＴ６１及び第２ＦＥＴ６２の動作電流
を所望の値に設定する。ＰＡ入力端子５１及びＰＡ出力
端子５２には、それぞれ５０Ωインピーダンスの入力及
び負荷が接続されるため、この場合に所望の特性が得ら
れるように入力整合回路６３、段間整合回路６６及び出
力整合回路７０が設計されている。
【０１０３】図１８はスイッチ・ＰＡ一体型半導体装置
のブロック図であって、図１８において、８０はＳＰＤ
Ｔスイッチよりなるアンテナスイッチ、８１はアンテナ
側端子、８２は入力端子、８３は出力端子、８４はＰＡ
５０のドレインからＤＣ電流がアンテナスイッチ８０に
流入するのを防ぐＤＣカットのためのキャパシタであ
る。
【０１０４】（第７の実施形態）本発明の第７の実施形
態に係るスイッチ・パワーアンプ一体型半導体装置は、
図１８におけるアンテナスイッチ８０として第１の実施
形態に係るアンテナスイッチを用いたものである。
【０１０５】図１９は、従来のスイッチ・パワーアンプ
一体型半導体装置及び本発明の第７の実施形態に係るス
イッチ・パワーアンプ一体型半導体装置のＰｉｎ−Ｐｏ
ｕｔ特性を示している。動作時の消費電流は、従来及び
第７の実施形態共に１９０ｍＡ程度の同一条件としてい
る。図１９から明らかなように、同一の出力電力におけ
るＰａｄｊを比較した場合、第７の実施形態は従来例よ
りもＰａｄｊが４ｄＢ程度向上しており、スイッチ単体
の場合と同様、Ｐａｄｊの改善がみられる。
【０１０６】図２０は第７の実施形態に係るスイッチ・
パワーアンプ一体型半導体装置のマスクレイアウトを示
し、図４１は、従来の第１のアンテナスイッチ（図２４
を参照）を用いる従来の第１のスイッチ・パワーアンプ
一体型半導体装置のマスクレイアウトを示している。図
４１において、１５１はＰＡ入力端子、１５３は第１Ｆ
ＥＴのドレイン端子、１５４は第２ＦＥＴのドレイン端
子、１５５は第１ＦＥＴのゲートバイアス端子、１５６
は第２ＦＥＴのゲートバイアス端子、１５７はＧＮＤ端
子、１６１は第１ＦＥＴ、１６２は第１ＦＥＴ、１６４
は入力整合回路を構成するキャパシタ、１６５は入力整
合回路を構成するインダクタ、１６７，１６８は段間整
合回路を構成するキャパシタ、１６９は段間整合回路を
構成するインダクタ、１７１は出力整合回路を構成する
キャパシタ、１７２は出力整合回路を構成するインダク
タ、１７３は第１ＦＥＴ１６１のゲートバイアス抵抗、
１７４は第２ＦＥＴ１６２のゲートバイアス抵抗であ
る。
【０１０７】従来の第１のスイッチ・パワーアンプ一体
型半導体装置例における送信側シャントＦＥＴ１２２及
びＧＮＤパッド１１４を削除したスペースに、第７の実
施形態の出力整合回路７０を構成するキャパシタ７１及
びインダクタ７２を配置したため、従来は１０００μｍ
×２１００μｍであったチップサイズを、第７の実施形
態では１０００μｍ×１８００μｍと約８６％まで小型
化することができた。
【０１０８】（第８の実施形態）本発明の第８の実施形
態に係るスイッチ・パワーアンプ一体型半導体装置は、
図１８におけるアンテナスイッチ８０として第２の実施
形態に係るアンテナスイッチを用いたものである。
【０１０９】図２１は、従来のスイッチ・パワーアンプ
一体型半導体装置及び本発明の第８の実施形態に係るス
イッチ・パワーアンプ一体型半導体装置のＰｉｎ−Ｐｏ
ｕｔ特性を示している。動作時の消費電流は、従来及び
第７の実施形態共に１９０ｍＡ程度の同一条件としてい
る。図２１から明らかなように、同一の出力電力におけ
るＰａｄｊを比較した場合、第８の実施形態は従来例よ
りもＰａｄｊが３ｄＢ程度向上しており、スイッチ単体
の場合と同様、Ｐａｄｊの改善がみられる。尚、第８の
実施形態が第７の実施形態と比較してＰ１ｄＢ、Ｐａｄ
ｊに大きな改善が見られないのは、スイッチではなくパ
ワーアンプによりこれら特性が決定されているためであ
る。
【０１１０】図２２は第８の実施形態に係るスイッチ・
パワーアンプ一体型半導体装置のマスクレイアウトを示
し、図４２は従来の第２のアンテナスイッチ（図３３を
参照）を用いる従来の第２のスイッチ・パワーアンプ一
体型半導体装置のマスクレイアウトを示している。図４
２においては、図４１と同様のものには同一の符号を付
すことにより説明を省略する。尚、図４２において、１
２３Ｄは受信側デュアルゲートスルーＦＥＴ、１２８
ａ，１２８ｂは受信側デュアルゲートスルーＦＥＴ１２
３Ｄのゲートに接続されるバイアス抵抗である。
【０１１１】従来の第２のスイッチ・パワーアンプ一体
型半導体装置における送信側デュアルゲートシャントＦ
ＥＴ１２２Ｄ及びＧＮＤパッド１１４を削除したスペー
スに、第８の実施形態の出力整合回路７０を構成するキ
ャパシタ７１及びインダクタ７２を配置したため、従来
は１０００μｍ×２１００μｍであったチップサイズ
を、第８の実施形態では１０００μｍ×１８００μｍと
約８６％まで小型化することができた。
【０１１２】尚、前記第７及び第８の実施形態において
は、第１及び第２の実施形態に係るアンテナスイッチを
用いたが、これに代えて、第３〜第６の実施形態に係る
アンテナスイッチを用いるスイッチ・パワーアンプ一体
型半導体装置においても、スイッチ単体の場合と同様の
特性向上が得られることは言うまでもない。
【０１１３】
【発明の効果】請求項１の発明に係るアンテナスイッチ
によると、送信端子とＧＮＤ端子との間に送信側シャン
トスイッチが接続されていないので、Ｐ１ｄＢ及びＰａ
ｄｊが優れ、チップサイズの小さなアンテナスイッチが
実現できる。
【０１１４】請求項２の発明に係るアンテナスイッチ
は、受信側単位スイッチが、受信端子とアンテナ端子と
の接続をオン・オフする受信側スルースイッチと、受信
端子とＧＮＤ端子との接続をオン・オフする受信側シャ
ントスイッチとから構成される請求項１のアンテナスイ
ッチである。
【０１１５】請求項３の発明に係るアンテナスイッチ
は、送信側スルースイッチ並びに受信側単位スイッチを
構成する受信側スルースイッチ及び受信側シャントスイ
ッチがいずれもシングルゲートＦＥＴより構成される請
求項１のアンテナスイッチである。
【０１１６】請求項４の発明に係るアンテナスイッチに
よると、受信側単位スイッチを構成する受信側スルース
イッチを、複数のゲートを持つマルチゲートＦＥＴより
構成することにより、Ｐ１ｄＢを一層向上させることが
できる。
【０１１７】請求項５の発明に係るアンテナスイッチに
よると、受信側単位スイッチを構成する受信側スルース
イッチは、直列に接続された複数のシングルゲートＦＥ
Ｔより構成することにより、Ｐ１ｄＢを一層向上させる
ことができる。
【０１１８】請求項６の発明に係るアンテナスイッチに
よると、請求項１の発明に係るアンテナスイッチの効果
に加えて、受信端子とアンテナ端子との間に複数の受信
側単位スイッチが直列に接続されていることにより、さ
らに、受信端子側のアイソレーションが向上する。
【０１１９】請求項７の発明に係るアンテナスイッチ
は、複数の受信側単位スイッチのそれぞれが、受信端子
と前記アンテナ端子との接続をオン・オフする受信側ス
ルースイッチと、受信端子と前記ＧＮＤ端子との接続を
オン・オフする受信側シャントスイッチとから構成され
る請求項６のアンテナスイッチである。
【０１２０】請求項８の発明に係るアンテナスイッチ
は、送信側スルースイッチ並びに複数の受信側単位スイ
ッチを構成する受信側スルースイッチ及び受信側シャン
トスイッチがいずれもシングルゲートＦＥＴより構成さ
れる請求項６のアンテナスイッチである。
【０１２１】請求項９の発明に係るアンテナスイッチに
よると、複数の受信側単位スイッチのうちアンテナ端子
に最も近い位置に接続された受信側単位スイッチを構成
する受信側スルースイッチを、複数のゲートを持つマル
チゲートＦＥＴとすることにより、Ｐ１ｄＢを一層向上
させることができる。
【０１２２】請求項１０の発明に係るアンテナスイッチ
によると、複数の受信側単位スイッチのうちアンテナ端
子に最も近い位置に接続された受信側単位スイッチを構
成する受信側スルースイッチを、直列に接続された複数
のシングルゲートＦＥＴとすることにより、Ｐ１ｄＢを
一層向上させることができる。
【０１２３】請求項１１〜１６の発明に係るスイッチ・
パワーアンプ一体型半導体装置によると、送信端子とＧ
ＮＤ端子との間に送信側シャントスイッチが接続されて
いないので、Ｐ１ｄＢ及びＰａｄｊが優れ、チップサイ
ズの小さなスイッチ・パワーアンプ一体型半導体装置が
実現できる。
【０１２４】特に、請求項１４〜１６の発明によると受
信端子側のアイソレーションを向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るアンテナスイッ
チの回路図である。
【図２】（ａ）〜（ｄ）は第１の実施形態に係るアンテ
ナスイッチの回路動作を説明する図である。
【図３】従来及び第１の実施形態に係るアンテナスイッ
チのＰｉｎ−Ｐｏｕｔ特性を示す図である。
【図４】従来及び第１の実施形態に係るアンテナスイッ
チにおける送信端子側のＰ１ｄＢの制御電圧依存性を示
す図である。
【図５】第１の実施形態に係るアンテナスイッチのマス
クレイアウトを示す図である。
【図６】本発明の第２の実施形態に係るアンテナスイッ
チの回路図である。
【図７】従来及び第２の実施形態に係るアンテナスイッ
チのＰｉｎ−Ｐｏｕｔ特性を示す図である。
【図８】従来及び第２の実施形態に係るアンテナスイッ
チにおける送信端子側のＰ１ｄＢの制御電圧依存性を示
す図である。
【図９】第２の実施形態に係るアンテナスイッチのマス
クレイアウトを示す図である。
【図１０】本発明の第３の実施形態に係るアンテナスイ
ッチの回路図である。
【図１１】本発明の第４の実施形態に係るアンテナスイ
ッチの回路図である。
【図１２】（ａ）〜（ｄ）は第４の実施形態に係るアン
テナスイッチの回路動作を説明する図である。
【図１３】第４の実施形態に係るアンテナスイッチのマ
スクレイアウトを示す図である。
【図１４】本発明の第５の実施形態に係るアンテナスイ
ッチの回路図である。
【図１５】第５の実施形態に係るアンテナスイッチのマ
スクレイアウトを示す図である。
【図１６】本発明の第６の実施形態に係るアンテナスイ
ッチの回路図である。
【図１７】本発明の各実施形態に係るスイッチ・パワー
アンプ一体型半導体装置に用いられるパワーアンプの回
路図である。
【図１８】本発明の各実施形態に係るスイッチ・パワー
アンプ一体型半導体装置のブロック図である。
【図１９】従来及び本発明の第７の実施形態に係るスイ
ッチ・パワーアンプ一体型半導体装置のＰｉｎ−Ｐｏｕ
ｔ特性を示す図である。
【図２０】第７の実施形態に係るスイッチ・パワーアン
プ一体型半導体装置のマスクレイアウトを示す図であ
る。
【図２１】従来及び本発明の第８の実施形態に係るスイ
ッチ・パワーアンプ一体型半導体装置のＰｉｎ−Ｐｏｕ
ｔ特性を示す図である。
【図２２】第８の実施形態に係るスイッチ・パワーアン
プ一体型半導体装置のマスクレイアウトを示す図であ
る。
【図２３】通常の携帯端末における高周波部のブロック
図である。
【図２４】従来の第１のアンテナスイッチの回路図であ
る。
【図２５】（ａ）〜（ｃ）は通常のアンテナスイッチを
構成するＦＥＴのバイアス状態、オン状態及びオフ状態
を示す図である。
【図２６】（ａ）〜（ｄ）は従来の第１のアンテナスイ
ッチの回路動作を示す図である。
【図２７】アンテナスイッチのＰｉｎ−Ｐｏｕｔ特性を
示す図である。
【図２８】アンテナスイッチのＶｉｎ−Ｖｏｕｔ特性を
示す図である。
【図２９】アンテナスイッチの直線近似したＶｉｎ−Ｖ
ｏｕｔ特性を示す図である。
【図３０】アンテナスイッチにおいて入力電圧振幅が変
化したときの直線近似した出力電圧波形を示す図であ
る。
【図３１】（ａ），（ｂ）は隣接チャンネル漏洩電力を
説明する図である。
【図３２】（ａ），（ｂ）はアンテナスイッチに用いら
れるデュアルゲートＦＥＴの等価回路を示す図である。
【図３３】従来の第２のアンテナスイッチの回路図であ
る。
【図３４】アンテナスイッチにおいてＦＥＴがオン状態
又はオフ状態のときのＶｄｓ−Ｉｄｓ特性を示す図であ
る。
【図３５】従来の第３のアンテナスイッチの回路図であ
る。
【図３６】（ａ）〜（ｄ）は従来の第３のアンテナスイ
ッチの回路動作を説明する図である。
【図３７】従来の第１のアンテナスイッチのマスクレイ
アウトを示す図である。
【図３８】従来の第２のアンテナスイッチのマスクレイ
アウトを示す図である。
【図３９】従来の第３のアンテナスイッチのマスクレイ
アウトを示す図である。
【図４０】従来の第３のアンテナスイッチにおいてデュ
アルゲートＦＥＴを使用した場合のマスクレイアウトを
示す図である。
【図４１】従来の第１のスイッチ・パワーアンプ一体型
半導体装置のマスクレイアウトを示す図である。
【図４２】従来の第２のスイッチ・パワーアンプ一体型
半導体装置のマスクレイアウトを示す図である。
【符号の説明】
１１ アンテナ端子 １２ 送信端子 １３ 受信端子 １５ ＧＮＤ １６，１７ 制御端子 ２１ 送信側スルーＦＥＴ ２３，２３ａ，２３ａ１，２３ａ２，２３ｂ， 受信側
スルーＦＥＴ ２３Ｄ 受信側デュアルゲートスルーＦＥＴ ２４，２４ａ，２４ｂ 受信側シャントＦＥＴ ２６，２８，２８ａ，２８ａ１，２８ａ２，２８ｂ，２
９，２９ａ，２９ｂバイアス抵抗 ５０ ＰＡ（パワーアンプ） ５１ ＰＡ入力端子 ５２ ＰＡ出力端子 ５３ 第１ＦＥＴのドレイン端子 ５４ 第２ＦＥＴのドレイン端子 ５５ 第１ＦＥＴのゲートバイアス端子 ５６ 第２ＦＥＴのゲートバイアス端子 ５７ ＧＮＤ端子 ５８ 電源端子 ６１ 第１ＦＥＴ ６３ 入力整合回路 ６４ 入力整合回路のキャパシタ ６５ 入力整合回路のインダクタ ６６ 段間整合回路 ６７，６８ 段間整合回路のキャパシタ ６９ 段間整合回路のインダクタ ７０ 出力整合回路 ７１ 出力整合回路 ７２ 出力整合回路のインダクタ ７３，７４ ゲートバイアス抵抗 ７５，７６ 外付けチョークインダクタ ８０ アンテナスイッチ ８１ アンテナ側端子 ８２ 入力側端子 ８３ 出力側端子 ８４ キャパシタ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 相対的に電力の大きい送信信号が入力さ
    れる送信端子と、相対的に電力の小さい受信信号を出力
    する受信端子と、アンテナに接続され送信信号を出力す
    ると共に受信信号が入力されるアンテナ端子と、ＧＮＤ
    端子とを備え、前記送信端子と前記アンテナ端子とが接
    続される第１の接続状態と、前記受信端子と前記アンテ
    ナ端子とが接続される第２の接続状態とを切り替えるア
    ンテナスイッチであって、 前記送信端子と前記アンテナ端子との間に接続された送
    信側スルースイッチと、 前記受信端子と前記アンテナ端子との間に接続され、前
    記受信端子と前記アンテナ端子との接続をオン・オフす
    ると共にオフ状態のときに前記受信端子と前記ＧＮＤ端
    子とを接続する受信側単位スイッチとを備えていること
    を特徴とするアンテナスイッチ。
  2. 【請求項２】 前記受信側単位スイッチは、前記受信端
    子と前記アンテナ端子との接続をオン・オフする受信側
    スルースイッチと、前記受信端子と前記ＧＮＤ端子との
    接続をオン・オフする受信側シャントスイッチとから構
    成されていることを特徴とする請求項１に記載のアンテ
    ナスイッチ。
  3. 【請求項３】 前記送信側スルースイッチ並びに前記受
    信側単位スイッチを構成する受信側スルースイッチ及び
    受信側シャントスイッチはいずれもシングルゲートＦＥ
    Ｔよりなることを特徴とする請求項２に記載のアンテナ
    スイッチ。
  4. 【請求項４】 前記受信側単位スイッチを構成する受信
    側スルースイッチは、複数のゲートを持つマルチゲート
    ＦＥＴよりなることを特徴とする請求項２に記載のアン
    テナスイッチ。
  5. 【請求項５】 前記受信側単位スイッチを構成する前記
    受信側スルースイッチは、直列に接続された複数のシン
    グルゲートＦＥＴよりなることを特徴とする請求項２に
    記載のアンテナスイッチ。
  6. 【請求項６】 相対的に電力の大きい送信信号が入力さ
    れる送信端子と、相対的に電力の小さい受信信号を出力
    する受信端子と、アンテナに接続され送信信号を出力す
    ると共に受信信号が入力されるアンテナ端子と、ＧＮＤ
    端子とを備え、前記送信端子と前記アンテナ端子とが接
    続される第１の接続状態と、前記受信端子と前記アンテ
    ナ端子とが接続される第２の接続状態とを切り替えるア
    ンテナスイッチであって、 前記送信端子と前記アンテナ端子と間に接続された送信
    側スルースイッチと、 前記受信端子と前記アンテナ端子との間に互いに直列に
    接続され、それぞれが前記受信端子と前記アンテナ端子
    との接続をオン・オフすると共にオフ状態のときに前記
    受信端子と前記ＧＮＤ端子とを接続状態にする複数の受
    信側単位スイッチとを備えていることを特徴とするアン
    テナスイッチ。
  7. 【請求項７】 前記複数の受信側単位スイッチのそれぞ
    れは、前記受信端子と前記アンテナ端子との接続をオン
    ・オフする受信側スルースイッチと、前記受信端子と前
    記ＧＮＤ端子との接続をオン・オフする受信側シャント
    スイッチとから構成されていることを特徴とする請求項
    ６に記載のアンテナスイッチ。
  8. 【請求項８】 前記送信側スルースイッチ並びに前記複
    数の受信側単位スイッチを構成する受信側スルースイッ
    チ及び受信側シャントスイッチはいずれもシングルゲー
    トＦＥＴよりなることを特徴とする請求項７に記載のア
    ンテナスイッチ。
  9. 【請求項９】 前記複数の受信側単位スイッチのうち前
    記アンテナ端子に最も近い位置に接続された受信側単位
    スイッチを構成する受信側スルースイッチは、複数のゲ
    ートを持つマルチゲートＦＥＴよりなることを特徴とす
    る請求項７に記載のアンテナスイッチ。
  10. 【請求項１０】 前記複数の受信側単位スイッチのうち
    前記アンテナ端子に最も近い位置に接続された受信側単
    位スイッチを構成する受信側スルースイッチは、直列に
    接続された複数のシングルゲートＦＥＴよりなることを
    特徴とする請求項７に記載のアンテナスイッチ。
  11. 【請求項１１】 半導体基板上に形成されており、入力
    された信号を増幅して送信信号として出力するパワーア
    ンプと、 前記半導体基板の上に形成されており、前記パワーアン
    プから出力された送信信号が入力される送信端子と、 前記半導体基板上に形成されており、受信信号を出力す
    る受信端子と、 前記半導体基板の上に形成されており、アンテナに接続
    され送信信号を出力すると共に受信信号が入力されるア
    ンテナ端子と、 前記半導体基板上に形成されているＧＮＤ端子と、 前記半導体基板上に形成されており、前記送信端子と前
    記アンテナ端子との間に接続されたシングルゲートＦＥ
    Ｔよりなる送信側スルースイッチと、 前記半導体基板上に形成されており、前記受信端子と前
    記アンテナ端子との間に接続されたシングルゲートＦＥ
    Ｔよりなる受信側スルースイッチと、 前記半導体基板上に形成されており、前記受信端子と前
    記ＧＮＤ端子との間に接続されたシングルゲートＦＥＴ
    よりなる受信側シャントスイッチとを備えていることを
    特徴とするスイッチ・パワーアンプ一体型半導体装置。
  12. 【請求項１２】 半導体基板上に形成されており、入力
    された信号を増幅して送信信号として出力するパワーア
    ンプと、 前記半導体基板の上に形成されており、前記パワーアン
    プから出力された送信信号が入力される送信端子と、 前記半導体基板上に形成されており、受信信号を出力す
    る受信端子と、 前記半導体基板の上に形成されており、アンテナに接続
    され送信信号を出力すると共に受信信号が入力されるア
    ンテナ端子と、 前記半導体基板上に形成されているＧＮＤ端子と、 前記半導体基板上に形成されており、前記送信端子と前
    記アンテナ端子との間に接続されたシングルゲートＦＥ
    Ｔよりなる送信側スルースイッチと、 前記半導体基板上に形成されており、前記受信端子と前
    記アンテナ端子との間に接続された複数のゲートを持つ
    マルチゲートＦＥＴよりなる受信側スルースイッチと、 前記半導体基板上に形成されており、前記受信端子と前
    記ＧＮＤ端子との間に接続されたシングルゲートＦＥＴ
    よりなる受信側シャントスイッチとを備えていることを
    特徴とするスイッチ・パワーアンプ一体型半導体装置。
  13. 【請求項１３】 半導体基板上に形成されており、入力
    された信号を増幅して送信信号として出力するパワーア
    ンプと、 前記半導体基板の上に形成されており、前記パワーアン
    プから出力された送信信号が入力される送信端子と、 前記半導体基板上に形成されており、送信信号を出力す
    る受信端子と、 前記半導体基板の上に形成されており、アンテナに接続
    され送信信号を出力すると共に受信信号が入力されるア
    ンテナ端子と、 前記半導体基板上に形成されているＧＮＤ端子と、 前記半導体基板上に形成されており、前記送信端子と前
    記アンテナ端子との間に接続されたシングルゲートＦＥ
    Ｔよりなる送信側スルースイッチと、 前記半導体基板上に形成されており、前記受信端子と前
    記アンテナ端子との間に直列に接続された複数のシング
    ルゲートＦＥＴよりなる受信側スルースイッチと、 前記半導体基板上に形成されており、前記受信端子と前
    記ＧＮＤ端子との間に接続されたシングルゲートＦＥＴ
    よりなる受信側シャントスイッチとを備えていることを
    特徴とするスイッチ・パワーアンプ一体型半導体装置。
  14. 【請求項１４】 半導体基板上に形成されており、入力
    された信号を増幅して送信信号として出力するパワーア
    ンプと、 前記半導体基板の上に形成されており、前記パワーアン
    プから出力された送信信号が入力される送信端子と、 前記半導体基板上に形成されており、受信信号を出力す
    る受信端子と、 前記半導体基板の上に形成されており、アンテナに接続
    され送信信号を出力すると共に受信信号が入力されるア
    ンテナ端子と、 前記半導体基板上に形成されているＧＮＤ端子と、 前記半導体基板上に形成されており、前記送信端子と前
    記アンテナ端子との間に接続されたシングルゲートＦＥ
    Ｔよりなる送信側スルースイッチと、 前記半導体基板上に形成されており、前記受信端子と前
    記アンテナ端子と間に直列に接続された複数の受信側単
    位スイッチとを備え、 前記複数の受信側単位スイッチのそれぞれは、前記受信
    端子と前記アンテナ端子との接続をオン・オフするシン
    グルゲートＦＥＴよりなる受信側スルースイッチと、前
    記受信端子と前記ＧＮＤ端子との接続をオン・オフする
    シングルゲートＦＥＴよりなる受信側シャントスイッチ
    とから構成されていることを特徴とするスイッチ・パワ
    ーアンプ一体型半導体装置。
  15. 【請求項１５】 半導体基板上に形成されており、入力
    された信号を増幅して送信信号として出力するパワーア
    ンプと、 前記半導体基板の上に形成されており、前記パワーアン
    プから出力された送信信号が入力される送信端子と、 前記半導体基板上に形成されており、受信信号が出力さ
    れる受信端子と、 前記半導体基板の上に形成されており、アンテナに接続
    され送信信号を出力すると共に受信信号が入力されるア
    ンテナ端子と、 前記半導体基板上に形成されているＧＮＤ端子と、 前記半導体基板上に形成されており、前記送信端子と前
    記アンテナ端子との間に接続されたシングルゲートＦＥ
    Ｔよりなる送信側スルースイッチと、 前記半導体基板上に形成されており、前記受信端子と前
    記アンテナ端子との間に直列に接続された複数の受信側
    単位スイッチとを備え、 前記複数の受信側単位スイッチのそれぞれは、前記受信
    端子と前記アンテナ端子との接続をオン・オフする受信
    側スルースイッチと、前記受信端子と前記ＧＮＤ端子と
    の接続をオン・オフする受信側シャントスイッチとから
    構成されており、 前記複数の受信側単位スイッチのうち前記アンテナ端子
    に最も近い位置に接続された受信側単位スイッチを構成
    する受信側スルースイッチは、複数のゲートを持つマル
    チゲートＦＥＴよりなることを特徴とするスイッチ・パ
    ワーアンプ一体型半導体装置。
  16. 【請求項１６】 半導体基板上に形成されており、入力
    された信号を増幅して送信信号として出力するパワーア
    ンプと、 前記半導体基板の上に形成されており、前記パワーアン
    プから出力された送信信号が入力される送信端子と、 前記半導体基板上に形成されており、受信信号が出力さ
    れる受信端子と、 前記半導体基板の上に形成されており、アンテナに接続
    され送信信号を出力すると共に受信信号が入力されるア
    ンテナ端子と、 前記半導体基板上に形成されているＧＮＤ端子と、 前記半導体基板上に形成されており、前記送信端子と前
    記アンテナ端子との間に接続されたシングルゲートＦＥ
    Ｔよりなる送信側スルースイッチと、 前記半導体基板上に形成されており、前記受信端子と前
    記アンテナ端子との間に互いに直列に接続された複数の
    受信側単位スイッチとを備え、 前記複数の受信側単位スイッチのそれぞれは、前記受信
    端子と前記アンテナ端子との接続をオン・オフする受信
    側スルースイッチと、前記受信端子と前記ＧＮＤ端子と
    の接続をオン・オフする受信側シャントスイッチとから
    構成されており、 前記複数の受信側単位スイッチのうち前記アンテナ端子
    に最も近い位置に接続された受信側単位スイッチを構成
    する受信側スルースイッチは、直列に接続された複数の
    シングルゲートＦＥＴよりなることを特徴とするスイッ
    チ・パワーアンプ一体型半導体装置。
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002290255A (ja) * 2001-03-26 2002-10-04 Tdk Corp 無線通信装置
EP1592132A1 (en) * 2004-02-19 2005-11-02 Sony Corporation Switch apparatus, switchable power amplification apparatus, and mobile communication terminal apparatus
US7148737B2 (en) 2004-10-19 2006-12-12 Kabushiki Kaisha Toshiba Semiconductor switching circuit
US7197284B2 (en) 2003-04-25 2007-03-27 Telefonaktiebolaget Lm Ericsson (Publ) Antenna switches including field effect transistors
JP2008306332A (ja) * 2007-06-06 2008-12-18 New Japan Radio Co Ltd 半導体スイッチ回路
WO2009044504A1 (ja) * 2007-10-05 2009-04-09 Advantest Corporation スイッチ装置
JP2012222490A (ja) * 2011-04-06 2012-11-12 Hitachi Metals Ltd 高周波回路
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10622993B2 (en) 2001-10-10 2020-04-14 Psemi Corporation Switch circuit and method of switching radio frequency signals
US10622990B2 (en) 2005-07-11 2020-04-14 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink
US10790390B2 (en) 2005-07-11 2020-09-29 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US10804892B2 (en) 2005-07-11 2020-10-13 Psemi Corporation Circuit and method for controlling charge injection in radio frequency switches
US10818796B2 (en) 2005-07-11 2020-10-27 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10951210B2 (en) 2007-04-26 2021-03-16 Psemi Corporation Tuning capacitance to enhance FET stack voltage withstand
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002290255A (ja) * 2001-03-26 2002-10-04 Tdk Corp 無線通信装置
US10622993B2 (en) 2001-10-10 2020-04-14 Psemi Corporation Switch circuit and method of switching radio frequency signals
US10812068B2 (en) 2001-10-10 2020-10-20 Psemi Corporation Switch circuit and method of switching radio frequency signals
US10797694B2 (en) 2001-10-10 2020-10-06 Psemi Corporation Switch circuit and method of switching radio frequency signals
US10790820B2 (en) 2001-10-10 2020-09-29 Psemi Corporation Switch circuit and method of switching radio frequency signals
US7197284B2 (en) 2003-04-25 2007-03-27 Telefonaktiebolaget Lm Ericsson (Publ) Antenna switches including field effect transistors
EP1592132A1 (en) * 2004-02-19 2005-11-02 Sony Corporation Switch apparatus, switchable power amplification apparatus, and mobile communication terminal apparatus
CN100411316C (zh) * 2004-02-19 2008-08-13 索尼株式会社 开关装置、可切换的功率放大装置以及使用其的移动通信终端装置
EP2262112A2 (en) 2004-02-19 2010-12-15 Sony Corporation Switch apparatus. switchable power amplification apparatus, and mobile communication terminal apparatus
EP2262112A3 (en) * 2004-02-19 2014-07-30 Sony Corporation Switch apparatus. switchable power amplification apparatus, and mobile communication terminal apparatus
US7148737B2 (en) 2004-10-19 2006-12-12 Kabushiki Kaisha Toshiba Semiconductor switching circuit
US10818796B2 (en) 2005-07-11 2020-10-27 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US10797691B1 (en) 2005-07-11 2020-10-06 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
USRE48944E1 (en) 2005-07-11 2022-02-22 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETS using an accumulated charge sink
US10622990B2 (en) 2005-07-11 2020-04-14 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink
US10680600B2 (en) 2005-07-11 2020-06-09 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink
US10804892B2 (en) 2005-07-11 2020-10-13 Psemi Corporation Circuit and method for controlling charge injection in radio frequency switches
US10790390B2 (en) 2005-07-11 2020-09-29 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US10797172B2 (en) 2005-07-11 2020-10-06 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US10951210B2 (en) 2007-04-26 2021-03-16 Psemi Corporation Tuning capacitance to enhance FET stack voltage withstand
JP2008306332A (ja) * 2007-06-06 2008-12-18 New Japan Radio Co Ltd 半導体スイッチ回路
WO2009044504A1 (ja) * 2007-10-05 2009-04-09 Advantest Corporation スイッチ装置
JP2012222490A (ja) * 2011-04-06 2012-11-12 Hitachi Metals Ltd 高周波回路
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
US10862473B2 (en) 2018-03-28 2020-12-08 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US11018662B2 (en) 2018-03-28 2021-05-25 Psemi Corporation AC coupling modules for bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US11418183B2 (en) 2018-03-28 2022-08-16 Psemi Corporation AC coupling modules for bias ladders
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch

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