JP2013541308A - パッケージインダクタンス補償型調整可能キャパシタ回路 - Google Patents

パッケージインダクタンス補償型調整可能キャパシタ回路 Download PDF

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Abstract

パッケージインダクタンスを補償するための集積回路（ＩＣ）が開示される。第１のグラウンドパッドは、オンチップグラウンドノードに直接接続される。第２のＩＣグラウンドパッドは、調整可能キャパシタ回路を介してオンチップグラウンドノードに接続され、調整可能キャパシタ回路のキャパシタンスは、ＩＣの動作周波数において、パッケージインダクタンスと共振する。

Description

本開示は一般的に通信システムのための電子デバイスに関する。より詳細には、本開示は、パッケージインダクタンス補償型調整可能キャパシタ回路(a package inductance compensating tunable capacitor circuit)に関する。
背景
電子デバイス（セルラ電話、無線モデム、コンピュータ、デジタルミュージックプレーヤ、全地球測位システムユニット、携帯情報端末、ゲーミングデバイスなど）は、日常生活の一部になっている。小型の計算デバイスは、現在、自動車からハウジングロックに至るまであらゆるものに設置されている。電子デバイスの複雑性は、過去数年で劇的に増加した。例えば、多くの電子デバイスは、デバイスの制御を助ける１または複数のプロセッサ、並びに、プロセッサおよびデバイスの他の部分をサポートする多数のデジタル回路を備える。
無線通信システムは、音声、ビデオ、データなど、様々なタイプの通信コンテンツを提供するために広く展開されている。これらのシステムは、１または複数の基地局と複数の無線通信デバイスとの同時通信をサポートすることができる多元接続システムでありうる。
無線通信ネットワーク上で無線信号を適切に受信および送信するために、無線通信デバイスは、１または複数の無線周波数（ＲＦ）通信回路を使用しうる。無線通信デバイスおよび／または無線通信システム仕様は、無線通信デバイス内で生成される信号の振幅が、高レベルの信頼性を維持すると同時に特定の要件を満たすことを要求しうる。加えて、無線通信デバイスは、バッテリを用いて動作しうる。よって、ＲＦ回路に改善をもたらすことによって利益が実現されうる。
パッケージインダクタンス(a package inductance)を補償するための集積回路（ＩＣ）が開示される。第１のグラウンドパッドは、オンチップグラウンドノード(on-chip ground node)に直接接続される。第２のＩＣグラウンドパッドは、調整可能キャパシタ回路を介してオンチップグラウンドノードに接続され、調整可能キャパシタ回路のキャパシタンスは、ＩＣの動作周波数において、パッケージインダクタンスと共振する。
１つの構成において、プリント基板(printed circuit board)（ＰＣＢ）グラウンドノードは、第１の集積回路（ＩＣ）パッドおよび第２のＩＣパッドに接続され、パッケージインダクタンスは、第２のＩＣパッドとＰＣＢグラウンドノードとの間の接続からのものである。オンチップグラウンドのインピーダンスは、調整可能キャパシタ回路がパッケージインダクタンスと共振する場合、集積回路の動作周波数において、調整可能キャパシタ回路がない場合よりも低くあり得る。
調整可能キャパシタ回路は、スイッチドキャパシタ（switched capacitor）と並列な固定キャパシタを含みうる。スイッチドキャパシタは、キャパシタと直列なスイッチを含み、このスイッチは、制御電圧に基づいて、調整可能キャパシタバンクからのキャパシタのキャパシタンスを含むまたは除くように動作しうる。
１つの構成において、スイッチは、トランジスタでありうる。さらに、スイッチは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタでありうる。調整可能キャパシタ回路は、互いに並列で、かつ、固定キャパシタと並列な複数のスイッチドキャパシタを含みうる。スイッチドキャパシタ内のキャパシタのキャパシタンスは、バイナリビットインクリメント（binary bit increment）にしたがって増加し、スイッチドキャパシタ内のトランジスタのスイッチオン抵抗(switch-on resistance)は、バイナリビットインクリメントにしたがって増加する。
パッケージインダクタンスを補償するための装置がさらに開示される。装置は、オンチップグラウンドノードに直接接続された第１の集積回路（ＩＣ）グラウンドパッドを含む。装置は、さらに、調整可能キャパシタ回路を介してオンチップグラウンドノードに接続された第２のＩＣグラウンドパッドを含み、調整可能キャパシタ回路のキャパシタンスは、ＩＣの動作周波数においてパッケージインダクタンスと共振する。
パッケージインダクタンスを補償するための装置がさらに開示される。装置は、オンチップグラウンドノードに直接接続された集積回路（ＩＣ）を接続するための第１の手段を含む。装置は、さらに、調整可能容量性手段を介してオンチップグラウンドノードに接続されたＩＣを接続するための第２の手段を含み、調整可能容量性手段のキャパシタンスは、ＩＣの動作可能な周波数において、パッケージインダクタンスと共振する。
パッケージインダクタンスを補償するための方法がさらに開示される。第１の集積回路（ＩＣ）パッドは、オンチップグラウンドノードに直接接続される。第２のＩＣパッドは、調整可能キャパシタ回路を介してオンチップグラウンドノードに接続され、調整可能キャパシタ回路のキャパシタンスは、ＩＣの動作周波数において、パッケージインダクタンスと共振する。
図１は、無線通信システムを示すブロック図である。 図２は、パッケージインダクタンス補償型調整可能キャパシタ回路を示すブロック図である。 図３は、パッケージインダクタンス補償型調整可能キャパシタ回路を示す回路図である。 図４ａは、パッケージインダクタンス補償型調整可能キャパシタ回路を含まない、単一のオンチップグラウンドからプリント基板（ＰＣＢ）グラウンドへの接続を有する回路を示す回路図である。 図４ｂは、オンチップグラウンドとＰＣＢグラウンドとの間でデュアル接続を有する回路の１つの構成を示す回路図である。 図５は、ＲＦ回路のオンチップグラウンドの動作周波数の関数としてインピーダンスを示すプロットである。 図６は、ＰＣＢのグラウンドへの接続において寄生インダクタンス（parasitic inductance）を補償しうる回路を示す回路図である。 図７は、パッケージインダクタンス補償型調整可能キャパシタ回路を使用しうるＲＦ増幅器を示す回路図である。 図８は、パッケージインダクタンス補償型調整可能キャパシタ回路を使用しうる送信／受信スイッチを示す回路図である。 図９は、パッケージインダクタンスと共振するオンチップ調整可能キャパシタ回路を用いてＩＣグラウンド接続のパッケージインダクタンスを補償するための方法を示すフロー図である。 図１０は、基地局内に含まれうる特定のコンポーネントを示す。 図１１は、無線通信デバイス内に含まれうる特定のコンポーネントを示す。
図１は、無線通信システム１００を示すブロック図である。基地局１０２は、１または複数の無線通信デバイス１０４と通信しうる。基地局１０２は、アクセスポイント、ブロードキャスト送信機、ノードＢ、発展型ノードＢ等とも呼ばれ、それらの機能のうちのいくつかまたは全てを含みうる。各基地局１０２は、特定の地理的エリアに対して通信カバレッジを提供しうる。
無線通信デバイス１０４は、端末、アクセス端末、ユーザ機器（ＵＥ）、モバイルデバイス、加入者ユニット、局等とも呼ばれ、それらの機能のうちのいくつかまたは全てを含みうる。無線通信デバイス１０４は、セルラ電話、携帯情報端末（ＰＤＡ）、無線デバイス、無線モデム、ハンドヘルドデバイス、ラップトップコンピュータ等でありうる。無線通信デバイス１０４は、所与の時間にアンテナを用いてダウンリンク（ＤＬ）１０８および／またはアップリンク（ＵＬ）１０６上で、０、１、または複数の基地局１０２と通信しうる。ダウンリンク１０８（すなわち順方向リンク）は、基地局１０２から無線通信デバイス１０４への通信リンクを指し、アップリンク１０６（すなわち、逆方向リンク）は、無線通信デバイス１０４から基地局１０２への通信リンクを指す。
無線通信デバイス１０４および基地局１０２は、１または複数の無線周波数（ＲＦ）集積回路（ＩＣ）１１０ａ〜ｂを有しうる。例えば、ＲＦ集積回路１１０ａ〜ｂは、ＲＦ増幅器またはＲＦ送信／受信スイッチでありうる。ＲＦ集積回路１１０ａ〜ｂは、プリント基板（ＰＣＢ）１１４ａ〜ｂに取り付けられたＲＦ集積回路パッケージ１１２ａ〜ｂ内にありうる。ＲＦ集積回路パッケージ１１２ａ〜ｂがプリント基板１１４ｂに追加されると、ＩＣグラウンドパッドとＰＣＢグラウンドとの間で「良好な」グラウンド接続を有することが望まれうる。すなわち、ＩＣグラウンドパッドとＰＣＢグラウンドとの間の接続は、動作周波数において、チップ側のインピーダンスをほとんどまたはまったくもたらさない。ＩＣグラウンドパッドは、ワイヤボンディング（wire bonding）またはフリップチップ（flip chip）方法を用いてＰＣＢグラウンドに接続されうる。しかしながら、これらの接続タイプはいずれも、ＲＦ集積回路１１０ａ〜ｂの動作周波数に比例してグラウンドインピーダンスを増加させるいくらかの寄生インダクタンスを作り出す。このグラウンドインピーダンスは、ＲＦ増幅器における電力利得を低下させうる。送信／受信スイッチのようなＲＦスイッチは、グラウンドインダクタンスによる低いＲＦアイソレーションを有しうる。よって、ＩＣグラウンドパッドからＰＣＢグラウンドへの接続の寄生インダクタンスのインピーダンスを最小化する方法で、ＰＣＢグラウンドをＲＦ集積回路１１０ａ〜ｂに拡張することが望まれうる。換言すると、グラウンドインダクタンス効果を最小化し、インダクタンス変化を明らかにする（account for）ことが望まれうる。
無線通信システム１００は、利用可能なシステムリソース（例えば、帯域幅および送信電力）を共有することによって複数のユーザとの通信をサポートすることができる多元接続システムでありうる。このような多元接続システムの例は、符号分割多元接続（ＣＤＭＡ）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、および空間分割多元接続（ＳＤＭＡ）システムを含む。
図２は、パッケージインダクタンス２３０補償型調整可能キャパシタ回路２２０(a package inductance 230 compensating tunable capacitor circuit 220)を示すブロック図である。前述されたように、ＲＦ集積回路２１０を含む集積回路パッケージ２１２は、プリント基板２１４に接続されうる。ＲＦ集積回路２１０は、例えば、トランジスタ、抵抗器、キャパシタ等のＲＦ回路エレメント２２４を含みうる。例えば、これらのＲＦ回路エレメント２２４は、ＲＦ増幅器、ＲＦ送信／受信スイッチ、または、無線周波数を用いて動作する他のタイプの回路を形成するように結合しうる。本明細書のシステムおよび方法は、調整可能であり、チップ側で、すなわち、ＰＣＢに対する変更なく、実現されうる。１つの構成において、本明細書のシステムおよび方法は、バイアスダイオードまたは負の電圧バイアスを要求しなくて良い。
集積回路２１０からＰＣＢ ２１４への強いグラウンド接続は、パッケージインダクタンス２３０、すなわち、ＩＣグラウンドパッド２１６ａ〜ｂとＰＣＢグラウンド２１８との間のインダクタンスを最小化しうる。ＩＣチップ２１０のサイズが増加し、ＩＣ ２１０の動作周波数が増加すると、パッケージインダクタンス２３０（ＩＣグラウンドパッド２１６ａ〜ｂからＰＣＢグラウンド２１８への）は、より深刻にＩＣ ２１０の性能を劣化させうる。本明細書のシステムおよび方法は、オンチップグラウンド２２２と、ＩＣグラウンドパッド２１６ｂのうちの１つとの間の調整可能キャパシタ回路(a tunable capacitor circuit)２２０を用いてグラウンドへの接続のパッケージインダクタンス２３０を補償しうる。この調整可能キャパシタ回路２２０は、特定のキャパシタンスを生成するように動作する複数のスイッチドキャパシタを含みうる。調整可能キャパシタ回路２２０内のキャパシタはスイッチを用いて、ＲＦ集積回路２１０に含まれうるか、ＲＦ集積回路２１０から除かれうる。例えば、各キャパシタは、キャパシタをＲＦ集積回路２１０の中にまたは外にスイッチするトランジスタと直列でありうる。
パッケージインダクタンス２３０は、例えば、ボンディングワイヤまたはフリップチップバンプ等、ＩＣグラウンドパッド２１６ａ〜ｂとＰＣＢグラウンド２１８との間の接続タイプに依存して０．３ｎＨから２ｎＨまで変化しうる。ＲＦ回路グラウンドのこのパッケージインダクタンス２３０は、回路の性能に悪影響を及ぼしうる。例えば、ＲＦ増幅器内のグラウンドインダクタンス、すなわち、パッケージインダクタンス２３０は、電力利得および安定性マージンを低下させうる。送信／受信スイッチのようなＲＦスイッチは、グラウンドインダクタンスにより低いＲＦアイソレーションを有しうる。加えて、パッケージインダクタンス２３０は、部分的に、パッケージプロセスにおける顕著なプロセスの変化により、予想不可能でありうる。
図３は、パッケージインダクタンス補償型調整可能キャパシタ回路３００を示す回路図である。回路３００は、オンチップグラウンド３２２からＰＣＢグラウンド３１８ａ〜ｂへの接続のために２つの集積回路（ＩＣ）パッド３１６ａ〜ｂを含みうる。第１のＩＣパッド３１６ａは、ＰＣＢグラウンド３１８ａに直接接続されうる。すなわち、直流（ＤＣ）経路３２６を形成する。第２のＩＣパッド３１６ｂは、無線周波数（ＲＦ）経路３２８を形成するために、１または複数のキャパシタ３２０を通してＰＣＢグラウンド３１８ｂに接続されうる。ＤＣ経路３２６は、第１のパッケージインダクタンスＬ１ ３３０ａを含み、ＲＦ経路３２８は、第２のパッケージインダクタンスＬ２ ３３０ｂを含みうる。単一のキャパシタＣ０ ３２０として示されているが、キャパシタンスは、例えば、スイッチドキャパシタバンクのような、調整可能キャパシタによって作り出されうる。オンチップキャパシタ（Ｃ０）３２０は、式（１）にしたがって動作周波数（ｗ０）で、第２のパッケージインダクタンスＬ２ ３３０ｂと共振するように選択されうる：
Figure 2013541308
ＲＦ経路３２８を通るオンチップグラウンド３２２のインピーダンスは、式（２）によって説明されうる：
Figure 2013541308
このように、オンチップグラウンド３２２のインピーダンスＺ０は、集積回路の動作周波数（ｗ０）においてゼロでありうる。すなわち、オンチップグラウンド３２２は、動作周波数（ｗ０）でイデアルになる。
図４ａは、パッケージインダクタンス補償型調整可能キャパシタ回路を含まない、単一のオンチップグラウンド４２２ａからプリント基板（ＰＣＢ）グラウンド４１８ａへの接続を有する回路４３８を示す回路図である。換言すると、ＩＣグラウンドパッドは、ワイヤボンディングまたはフリップチップバンプを用いてＰＣＢグラウンド４１８ａに接続し、これは、第１の寄生インダクタンス（Ｌ１）４３４ａをもたらしうる。第１のインダクタンス（Ｌ１）４３４ａのための可能な値は、使用される接続のタイプに依存して、０．３ｎＨから２ｎＨでありうる。接続は、接続負荷４３２ａを含みうる。接続負荷４３２ａは、グラウンドインピーダンスを表しうる。すなわち、これは、図２に示されたＲＦ回路エレメントの簡潔モデルとみなされうる。パッケージインダクタンス補償型調整可能キャパシタ回路が無い場合、動作周波数（例えば２．４ＧＨｚ）でのこの接続のインピーダンスは、比較的高くなりうる。換言すると、接続は、調整可能キャパシタ回路がない場合、調整可能キャパシタ回路が１つある場合よりも、動作周波数において、より高いインピーダンスを有しうる。チップ側のインピーダンスは、動作周波数に対して直線的に増加しうる。
図４ｂは、オンチップグラウンド４２２ｂとＰＣＢグラウンド４１８ｂ〜ｃとの間でデュアル接続を有する回路４４０の１つの構成を示す回路図である。この回路４４０は、接続負荷４３２ｂ、ＲＦ経路４２８、および、ＤＣ経路４３６を含みうる。接続負荷４３２ｂは、グラウンドインピーダンスを表しうる。すなわち、これは、図２に示されたＲＦ回路エレメントの簡潔モデルとみなされうる。回路４４０は、パッケージインダクタンス補償型調整可能キャパシタ回路を含みうる。すなわち、キャパシタンス４２０は、ＩＣの動作周波数においてＲＦ経路４２８の第２のインダクタンス（Ｌ２）４３４ｂと共振しうる。これは、オンチップグラウンド４２２ｂインピーダンスを減らしうる。キャパシタンス４２０は、１または複数のトランジスタを含む調整可能キャパシタ回路で生成されうる。キャパシタンス４２０の生成するために使用されるトランジスタスイッチの抵抗は、ＲＦ経路４２８において抵抗器４３６としてモデリングされる。このように、キャパシタンス４２０が、ＩＣの動作周波数においてＲＦ経路４２８の第２のインダクタンス（Ｌ２）４３４ｂと共振する場合、動作周波数に対するインピーダンスは、キャパシタンス４２０がない場合よりも低くなりうる。さらに、ＤＣ経路４２６は、ＤＣ経路４２６内の第３のインダクタンス（Ｌ３）４３４ｃに関わらず、ＤＣ信号に対する比較的低いインピーダンスを提示する。第２のインダクタンス（Ｌ２）４３４ｂおよび第３のインダクタンス（Ｌ３）４２４ｃに対する可能値は、使用される接続のタイプに依存して、０．３ｎＨから２ｎＨでありうる。キャパシタンス４２０および抵抗器４３６に対する可能値は、それぞれ、９ｐＨおよび１Ｏｈｍでありうる。
図５は、ＲＦ回路のオンチップグラウンドの動作周波数の関数としてインピーダンスを示すプロットである。特に、単一接続回路プロット５３８は、図４Ａに示される単一接続回路４３８に対応しうる。同様に、デュアル接続回路プロット５４０は、図４に示されるデュアル接続回路４４０に対応しうる。プロットについて、パッケージインダクタンス４３４ａ〜ｃは、０．５ｎＨとしてモデリングされ、抵抗４３６は、１Ｏｈｍとしてモデリングされる。単一接続回路プロット５３８のインピーダンスは、動作周波数に対して直線的に増加しうる。動作周波数（例えば、２．４ＧＨｚ）５４１におけるグラウンド接続のインピーダンスは、約７．５４Ｏｈｍでありうる。対照的に、デュアル接続回路プロット５４０のインピーダンスは、直線的に増加しないが、おおよそ動作周波数（例えば、２．４ＧＨｚ）５４１で共振し、よって、動作周波数５４１におけるオンチップグラウンドのインピーダンスを約１．０７６Ｏｈｍに減らしうる。この共振は、ＲＦ経路４２８におけるキャパシタンス４２０によって引き起こされうる。この意味で、キャパシタバンクは、動作周波数５４１に調整されうる。すなわち、動作周波数５４１で低いオンチップグラウンドインピーダンスを引き起こす。さらに、ＤＣ信号に対するインピーダンス（例えば、０Ｈｚ）は、０Ｏｈｍｓでありうるか、あるいは、０Ｏｈｍに近くなりうる。
図６は、ＰＣＢグラウンド６１８ａ〜ｂへの接続において寄生インダクタンスを補償しうる回路６４０を示す回路図である。回路６４０は、オンチップグラウンド６２２から第１のＩＣパッド６１６ａ、次にＰＣＢグラウンド６１８ａへの直接的な経路を含み、よって、第１のパッケージインダクタンス（Ｌ１）６３０ａをもたらす。回路６４０は、さらに、１または複数のキャパシタを通してオンチップグラウンドを第２のＩＣパッド６１６ｂに、次にＰＣＢグラウンド６１８ｂに接続する経路を含み、よって、第２のパッケージインダクタンス（Ｌ２）６３０ｂをもたらしうる。直接的な接続は、オンチップグラウンド６２２のためにＤＣ経路６２６を提供し、キャパシタを通る接続は、ＲＦ経路６２８を提供しうる。
回路６４０は、調整可能キャパシタ回路６４１を含みうる。第１のキャパシタ（Ｃ０）６２０は、調整可能キャパシタ回路６４１において、１または複数のスイッチドキャパシタ６４２ａ〜ｄと並列でありうる。第１のキャパシタ（Ｃ０）６２０は、共振品質係数（resonating quality factor）を最大化するためにスイッチドキャパシタでなくともよい。第１のスイッチドキャパシタＣ ６４２ａは、第２のスイッチドキャパシタ２Ｃ ６４２ｂ、第３のスイッチドキャパシタ４Ｃ ６４２ｃ、第４のスイッチドキャパシタ８Ｃ ６４２ｄと並列である。ここで、「２Ｃ」は、Ｃの２倍かつ「４Ｃ」の半分の大きさのキャパシタンスを示す。すなわち、スイッチドキャパシタ６４２の値は、バイナリビットインクリメントを用いて増加しうる。換言すると、キャパシタは、Ｃ０ ６２０からＣ０＋１５ＣへのＲＦ経路６２８に含まれるキャパシタンスを調整するために直線的にスケーリングされうる。このように、ＲＦ経路６２８のための実効キャパシタンス（effective capacitance）は調整可能でありうる。
ＲＦ経路６２８の実効キャパシタンス（Ｃｅｆｆ）は、それが、式（３）にしたがって動作周波数（ｗ０）で第２のパッケージインダクタンス（Ｌ２）６３０ｂと共振するように選択されうる：
Figure 2013541308
次に、オンチップグラウンド６２２のインピーダンス（Ｚ０）が式（４）にしたがって与えられうる：
Figure 2013541308
したがって、インピーダンス（Ｚ０）は、動作周波数（ｗ０）において、ゼロ（イデアルグラウンド）でありうるか、あるいは、ゼロに近くなりうる。実効キャパシタンス（Ｃｅｆｆ）は、パッケージインダクタンスが予想可能でない可能性があり、パッケージングプロセス変動（packaging process variation）で変化する、という事実を明らかにするために(to account for the fact)調整可能である。同様に、調整可能キャパシタ回路６４１は、オンチップキャパシタのＩＣプロセス変動を補償しうる。共振品質係数を最大化するために、キャパシタ（Ｃ０）６２０は、トランジスタスイッチを有さなくともよい。さらに、トランジスタによって回路に追加される等価抵抗は、トランジスタのサイズで制御されうる。例えば、チャネル幅が上がると、抵抗はさがる。このように、トランジスタ６４４のサイズは、キャパシタ６４２と共にスケーリングされうる。
スイッチドキャパシタ６４２の各々は、トランジスタ６４４ａ〜ｄと直列であり、すなわち、第１のスイッチドキャパシタＣ ６４２ａは、第１のトランジスタＸ ６４４ａと直列であり、第２のスイッチドキャパシタ２Ｃ ６４２ｂは第２のトランジスタ２Ｘ ６４４ｂと直列であり、第３のスイッチドキャパシタ４Ｃ ６４２ｃは、第３のトランジスタ４Ｘ ６４４ｃと直列であり、第４のスイッチドキャパシタ８Ｃ ６４２ｄは、第４のトランジスタ８Ｘ ６４４ｄと直列でありうる。トランジスタ６４４を説明するために使用されたように、「２Ｘ」という用語は、「Ｘ」の２倍であり、「４Ｘ」の半分である、回路５４０に加えられる等価的なスイッチオン抵抗を示す。トランジスタ６４４は、Ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタでありうる。トランジスタ６４４は、それぞれの制御電圧６４８ａ〜ｄに基づいてＲＦ経路６２８からのキャパシタンスを含むまたは除くように動作しうる。各トランジスタ６４４は、抵抗器を用いてバイアスされうる。すなわち、第１の抵抗器６４６ａは、第１の制御電圧（Ｖ０）６４８ａから第１のトランジスタ６４４ａをバイアスするために使用され、第２の抵抗器６４６ｂは、第２の制御電圧（Ｖ１）６４８ｂから第２のトランジスタ６４４ｂをバイアスするために使用され、第３の抵抗器６４６ｃは、第３の制御電圧（Ｖ２）６４８ｃから第３のトランジスタ６４４ｃをバイアスするために使用され、第４の抵抗器６４６ｄは、第４の制御電圧（Ｖ３）６４８ｄから第４のトランジスタ６４４ｄをバイアスするために使用されうる。これらの制御電圧６４８ａ〜ｄは、回路６４０から最良の性能を達成するために、工場較正の間またはシステム較正の間に設定されうる。
図７は、パッケージインダクタンス補償型調整可能キャパシタ回路６４１を使用しうるＲＦ増幅器７５０を示す回路図である。ＲＦ増幅器７５０は、ＲＦ入力信号７５２を受信し、ＲＦ出力信号７５４を出力しうる。ＲＦ出力信号７５４は、ＲＦ入力信号７５２の増幅されたバージョンでありうる。ＲＦ入力信号７５２は、第１のトランジスタ７５６および第２のトランジスタ７５８のゲートで受信されうる。トランジスタは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタでありうる。第１のトランジスタ７５６のドレインは、供給電圧（Ｖｄｄ）７６０に接続する第１のＩＣパッド７６２に接続されうる。第１のトランジスタ７５６のソースおよび第２のトランジスタ７５８のドレインは、ＲＦ出力信号７５４を生成するために接続されうる。第２のトランジスタ７５８のソースは、オンチップグラウンド７２２のノードに接続されうる。
オンチップグラウンド７２２は、第２のＩＣパッド７１６に接続しうる。第２のＩＣパッド７１６が、ＰＣＢグラウンド７１８に接続した場合、グラウンドパッケージインダクタンス７３０がＲＦ増幅器７５０にもたらされうる。このグラウンドインダクタンス７３０は、ＲＦ増幅器７５０の電力利得と安定性マージンを低下させうる。このように、１つの構成において、調整可能キャパシタ回路６４１は、ＲＦ増幅器７５０にもたらされ、グラウンドパッケージインダクタンス７３０を補償しうる。これは、ＤＣ経路６２６およびＲＦ経路６２８を可能にするために、ＰＣＢグラウンド７１８にも接続する第３のＩＣパッド（示されない）を追加することを要求しうる。調整可能キャパシタ回路６４１は、Ｃ０からＣ０＋１５Ｃのどこかにキャパシタンスを含むように調整されうる。グラウンド接続がよりイデアルになるにつれ、動作周波数におけるＲＦ経路６２８のインピーダンスは低下し、ＲＦ増幅器７５０の利得は増加しうる。よって、調整のプロセスは、調整可能キャパシタ回路６４１のキャパシタンスを、最も高い可能な利得を生成する値に調整することを含みうる。
図８は、パッケージインダクタンス補償型調整可能キャパシタ回路６４１を使用しうる送信／受信スイッチ８６４を示す回路図である。スイッチ８６４は、交差接続構成で４つのトランジスタを含みうる。１つの構成において、第１のトランジスタ８６６のゲートおよび第４のトランジスタ８７２のゲートは、第１の抵抗器８７４および第４の抵抗器８８０を介して送信制御信号８８２に接続されうる。第２のトランジスタ８６８のゲートおよび第３のトランジスタ８７０のゲートは、第２の抵抗器８７６および第３の抵抗器８７８を介して受信制御信号８８４に接続されうる。第１のトランジスタ８６６および第２のトランジスタ８６８のドレインは、１または複数のアンテナ８８８と通信するＩＣパッド８８６に接続されうる。第１のトランジスタ８６６のソースおよび第３のトランジスタ８７０のドレインは、送信機８９０と通信し、第２のトランジスタ８６８のソースおよび第４のトランジスタ８７２のドレインは、受信機８９２と通信しうる。第３のトランジスタ８７０および第４のトランジスタ８７２のソースは、オンチップグラウンド８２２に接続されうる。
オンチップグラウンド８２２は、第２のＩＣパッド８１６に接続しうる。第２のＩＣパッド８１６が、ＰＣＢグラウンド８１８に接続する場合、グラウンドパッケージインダクタンス８３０が送信／受信スイッチ８６４にもたらされうる。このグラウンドパッケージインダクタンス８３０は、低いＲＦアイソレーションを引き起こしうる。このように、１つの構成において、調整可能キャパシタ回路６４１は、送信／受信スイッチ８６４にもたらされ、グラウンドパッケージインダクタンス８３０を補償しうる。これは、ＤＣ経路６２６およびＲＦ経路６２８を可能にするために、ＰＣＢグラウンド８１８に接続する第３のＩＣパッド（示されない）の追加を要求しうる。調整可能キャパシタ回路６４１は、Ｃ０からＣ０＋１５Ｃのどこかにキャパシタンスを含むように調整されうる。グラウンド接続がよりイデアルになるにつれ、動作周波数におけるＲＦ経路６２８のインピーダンスは低下し、送信／受信スイッチ８６４におけるＲＦアイソレーションは増加しうる。このように、調整のプロセスは、調整可能キャパシタ回路６４１のキャパシタンスを、最も高い可能なＲＦアイソレーションを生成する値に調整することを含みうる。
図９は、パッケージインダクタンスと共振するオンチップ調整可能キャパシタ回路６４１を使用してＩＣグラウンド接続のパッケージインダクタンスを補償するための方法９００を示すフロー図である。方法９００は、図６で示される回路６４０を使用して実行されうる。回路６４０は、第１の集積回路（ＩＣ）パッド６１６ａをオンチップグラウンドノード６２２に直接接続しうる９９４。回路６４０は、さらに、調整可能キャパシタ回路６４１を通して第２のＩＣパッド６１６ｂをオンチップグラウンドノード６２２に、接続しうる９９６。調整可能キャパシタ回路６４１は、各々が、例えば、トランジスタ６４４などのスイッチを制御する１または複数の制御信号６４８を用いて調整されうる。スイッチは、回路６４０における特定のキャパシタンス、すなわち、回路６４０のＲＦ経路６２８におけるＣ０とＣ０＋１５Ｃとの間のキャパシタンスを含むように動作しうる。これらの制御信号６４８は、ＲＦ増幅器または送信／受信スイッチのようなより大きい回路において最良の性能を得るために工場較正の間に設定されうる。あるいは、制御信号６４８は、システム較正の間に設定されうる。例えば、制御信号６４８は、ＩＣが使用される直前に、あるいは、ＩＣがアイドルである場合に周期的に決定されうる。回路６４０は、さらに、ＰＣＢグラウンドノード６１８を第１のＩＣパッド６１６ａ（例えば、ＤＣ経路６２６を形成するために）および第２のＩＣパッド６１６ｂ（例えば、ＲＦ経路６２８を形成しうるために）に接続しうる９９８。回路は、調整可能回路を調整する制御信号６４８のための１または複数の最も良い値を決定するために較正プロセスを実行しうる９９９。この較正プロセスは、ＩＣが使用される直前、あるいは、アイドル期間の間周期的に実行されうる９９９。換言すると、較正は、工場でＩＣが売られる前に（工場較正）またはユーザによって周期的に（自己較正）実行されうる。
図１０は、基地局１００２内に含まれうる特定のコンポーネントを示す。前述された基地局１０２または通信デバイスは、図１０に示されている基地局１００２と同様に構成されうる。基地局１００２が、本明細書で呼ばれるような通信デバイスでありうることも注意されたい。
基地局１００２はプロセッサ１０４９を含む。プロセッサ１０４９は、汎用のシングルチップマイクロプロセッサあるいはマルチチップマイクロプロセッサ（例えば、ＡＲＭ）、専用マイクロプロセッサ（例えば、デジタル信号プロセッサ（ＤＳＰ））、マイクロコントローラ、プログラマブルゲートアレイ等でありうる。プロセッサ１０４９は中央処理ユニット（ＣＰＵ）と呼ばれうる。単一のプロセッサ１０４９しか、図１０の基地局１００２には示されていないが、他の構成では、プロセッサの組み合わせ（例えば、ＡＲＭとＤＳＰ）が使用されうる。
基地局１００２は、また、プロセッサ１０４９と電子通信状態にあるメモリ１０３３を含む（すなわち、プロセッサ１０４９は、メモリ１０３３から情報を読み取ることおよび／またはメモリ１０３３に情報を書き込むことができる）。メモリ１０３３は、電子情報を記憶することができる任意の電子コンポーネントでありうる。メモリ１０３３は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、磁気ディスク記憶媒体、光記憶媒体、ＲＡＭのフラッシュメモリデバイス、プロセッサと共に含まれるオンボードメモリ、プログラマブル読取専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取専用メモリ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、レジスタ等、およびそれらの組み合わせなどでありうる。
データ１０３５および命令群１０３７は、メモリ１０３３に記憶されうる。命令１０３７は、１または複数のプログラム、ルーチン、サブルーチン、関数、プロシージャ等を含みうる。命令１０３７は、単一のコンピュータ読取可能なステートメントまたは多数のコンピュータ読取可能なステートメントを含みうる。命令１０３７は、アクセスポイント１０２、基地局、または通信デバイスに関して開示された方法を実現するようにプロセッサ１０４９によって実行可能でありうる。命令１０３７を実行することは、メモリ１０３３内に記憶されるデータ１０３５の使用を含みうる。図１０は、いくつかの命令１０３７ａおよびデータ１０３５ａがプロセッサ１０４９にロードされている様子を示す。
基地局１００２はさらに、基地局１００２とリモートロケーションとの間での信号の送受信を可能にするために、送信機１０４５および受信機１０４７を含みうる。送信機１０４５および受信機１０４７は、トランシーバ１０４３と総称されうる。アンテナ１０４１はトランシーバ１０４３に電気的に結合されうる。基地局１００２はさらに、複数の送信機、複数の受信機、複数のトランシーバ、および／または複数のアンテナを含みうる（示されない）。
基地局１００２の様々なコンポーネントは、電力バス、制御信号バス、状態信号バス、データバス等を含みうる１または複数のバスによって互いに結合されうる。簡潔にするために、様々なバスが、バスシステム１０３９として図１０に示されている。
図１１は、無線通信デバイス１１２２内に含まれうる特定のコンポーネントを示す。図１の無線通信デバイス１０４は、図１１に示される無線通信デバイス１１２２と同様に構成されうる。無線通信デバイス１１２２の例は、セルラ電話、ハンドヘルド無線デバイス、無線モデム、ラップトップコンピュータ、パーソナルコンピュータ等を含む。
無線通信デバイス１１２２はプロセッサ１１６７を含む。プロセッサ１１６７は、汎用のシングルチップマイクロプロセッサまたはマルチチップマイクロプロセッサ（例えば、ＡＲＭ）、専用マイクロプロセッサ（例えば、デジタル信号プロセッサ（ＤＳＰ））、マイクロコントローラや、プログラマブルゲートアレイ等でありうる。プロセッサ１１６７は中央処理ユニット（ＣＰＵ）と呼ばれうる。単一のプロセッサ１１６７しか図１１の無線通信デバイス１１２２には示されないが、他の構成として、プロセッサの組み合わせ（例えば、ＡＲＭおよびＤＳＰ）が使用されうる。
無線通信デバイス１１２２は、さらに、プロセッサ１１６７と電子通信状態にあるメモリ１１５１を含む（すなわち、プロセッサ１１６７は、メモリ１１５１から情報を読み取ることおよび／またはメモリ１１５１に情報を書き込むことができる）。メモリ１１５１は、電子情報を記憶することができる任意の電子コンポーネントでありうる。メモリ１１５１は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、磁気ディスク記憶媒体、光記憶媒体、ＲＡＭのフラッシュメモリデバイス、プロセッサと共に含まれるオンボードメモリ、プログラマブル読取専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取専用メモリ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、およびそれらの組み合わせなどでありうる。
データ１１５３および命令１１５５は、メモリ１１５１に記憶されうる。命令１１５５は、１または複数のプログラム、ルーチン、サブルーチン、関数、プロシージャ等を含みうる。命令１１５５は、単一のコンピュータ読取可能なステートメントまたは多数のコンピュータ読取可能なステートメントを含みうる。命令１１５５は、アクセス端末１２２に関して上で説明された方法を実現するようにプロセッサ１１６７によって実行可能でありうる。命令１１５５を実行することは、メモリ１１５１に記憶されたデータ１１５３の使用を含みうる。図１１は、いくつかの命令１１５５ａおよびデータ１１５３ａがプロセッサ１１６７にロードされている様子を示す。
無線通信デバイス１１２２はさらに、無線通信デバイス１１２２とリモートロケーションとの間での信号の送受信を可能にするために、送信機１１６３および受信機１１６５を含みうる。送信機１１６３および受信機１１６５は、トランシーバ１１６１と総称されうる。アンテナ１１２６は、トランシーバ１１６１に電気的に結合されうる。無線通信デバイス１１２２はさらに、複数の送信機、複数の受信機、複数のトランシーバ、および／または複数のアンテナを含みうる（示されない）。
無線通信デバイス１１２２の様々なコンポーネントは、電力バス、制御信号バス、状態信号バス、データバス等を含みうる１または複数のバスによって互いに結合されうる。簡潔にするために、様々なバスが、バスシステム１１５７として図１１に示されている。
「決定すること（determining）」という用語は、幅広い種類の動作を包含し、したがって、「決定すること」は、算出すること（calculating）、計算すること（computing）、処理すること（processing）、導出すること（deriving）、調査すること（investigating）、ルックアップすること（looking up）（例えば、表、データベース、または別のデータ構造をルックアップすること）、確実にすること（ascertaining）等を含みうる。さらに、「決定すること」は、受信すること（receiving）（例えば、情報を受信すること）、アクセスすること（accessing）（例えば、メモリ内のデータにアクセスすること）等を含みうる。さらに、「決定すること」は、解決すること（resolving）、選択すること（selecting）、選ぶこと（choosing）、確立すること（establishing）等を含みうる。
「〜に基づいて（based on）」という表現は、別途明確に記載されていない限り、「〜だけに基づいて（based only on）」を意味しない。換言すると、「〜に基づいて」という表現は、「〜だけに基づいて」および「少なくとも〜に基いて（based at least on）」の両方を表す。
「プロセッサ」という用語は、汎用プロセッサ、中央処理ユニット（ＣＰＵ）、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、マイクロコントローラ、ステートマシン等を包含するように広く解釈されるべきである。いくつかの環境下では、「プロセッサ」は、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等を指しうる。「プロセッサ」という用語は、例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連結した１または複数のマイクロプロセッサ、あるいは、他の上記構成のような、処理デバイスの組み合わせを指しうる。
「メモリ（memory）」という用語は、電子情報を記憶することができる任意の電子コンポーネントを包含するように広く解釈されるべきである。メモリという用語は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラマプル読取専用（ＰＲＯＭ）、消去可能プログラマブル読取専用メモリ（ＥＰＲＯＭ）、電子的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、磁気または光学データ記憶装置、レジスタ等、様々なタイプのプロセッサ読取可能な媒体を指しうる。メモリは、プロセッサがメモリから情報を読み取ることができ、および／または、メモリに情報を書き込むことができる場合、そのプロセッサと電子通信状態にあると考えられる。プロセッサに統合されているメモリは、そのプロセッサと電子通信状態にある。
「命令（instructions）」および「コード（code）」という用語は、任意のタイプのコンピュータ読取可能なステートメントを包含するように広く解釈されるべきである。例えば、「命令」および「コード」という用語は、1または複数のプログラム、ルーチン、サブルーチン、関数、プロシージャなどを指しうる。「命令」および「コード」は、単一のコンピュータ読取可能なステートメント、または、多くのコンピュータ読取可能なステートメントを備えうる。
本明細書で説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実現されることができる。ソフトウェアにおいて実現される場合、機能は、1又は複数の命令として、コンピュータ読取可能な媒体上に記憶されうる。「コンピュータ読取可能な媒体（computer-readable medium）」または「コンピュータプログラムプロダクト（computer-program product）」という用語は、コンピュータによってアクセスされうる任意の利用可能な媒体を指す。それに制限されない例として、コンピュータ読取可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、あるいは他の光学ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは、所望のプログラムコードを命令またはデータ構造の形態で搬送または格納するために使用されることができ、かつ、コンピュータによってアクセスすることができる任意の別媒体を備えうる。ディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、本明細書で使用される場合、コンパクトディスク（ＣＤ）、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、ブルーレイ（登録商標）ディスクを含む。ディスク（ｄｉｓｋ）は通常磁気的にデータを再生し、ディスク（ｄｉｓｃ）はレーザで光学的にデータを再生する。
ソフトウェアまたは命令は、送信媒体によって送信されることもできる。例えば、ウェブサイト、サーバ、または他のリモートソースから、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波のような無線技法を使用してソフトウェアが送信された場合、この同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波のような無線技法は、送信媒体の定義に含まれる。
本明細書に開示された方法は、説明された方法を達成するための１または複数のステップまたは動作を備える。方法のステップおよび／または動作は、本願の特許請求の範囲から逸脱することなく互いに置き換えられうる。換言すると、ステップあるいは動作の特定の順序が、説明されている方法の適切な動作のために必要とされない限り、特定のステップおよび／または動作の順序および／または使用が、特許請求の範囲から逸脱することなく変更されうる。
さらに、図９によって例示されたもののような、本明細書で説明された方法および技術を実行するためのモジュールおよび／または他の適切な手段はダウンロードされ、および／または、他の方法でデバイスによって取得されうることは認識されるべきである。例えば、デバイスは、本明細書において説明された方法を実行する手段の転送を容易にするためにサーバに結合されうる。代替的に、本明細書において説明された様々な方法は、デバイスが、そのデバイスに記憶手段を結合または提供することで様々な方法を取得しうるように、記憶手段（例えば、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、コンパクトディスク（ＣＤ）またはフロッピーディスクのような物理記憶媒体等）を介して提供されうる。さらに、本明細書に説明された方法および技術をデバイスに提供するための他のあらゆる適切な技術が利用されることができる。
特許請求の範囲が、上述された、厳密な構成およびコンポーネントに限定されないことは理解されるべきである。様々な変更、変化、および変形が、特許請求の範囲から逸脱することなく、本明細書で説明されたシステム、方法、および装置の配置、動作、および詳細に対して行われうる。

Claims (41)

  1. パッケージインダクタンスを補償するための集積回路（ＩＣ）であって、
    オンチップグラウンドノードに直接接続された第１のＩＣグラウンドパッドと；
    調整可能キャパシタ回路を介して前記オンチップグラウンドノードに接続された第２のＩＣグラウンドパッドと、なお、前記調整可能キャパシタ回路のキャパシタンスは、前記ＩＣの動作周波数において、パッケージインダクタンスと共振する；
    を備える集積回路。
  2. プリント基板（ＰＣＢ）グラウンドノードは、前記第１の集積回路（ＩＣ）パッドおよび前記第２のＩＣパッドに接続され、前記パッケージインダクタンスは、前記第２のＩＣパッドと前記ＰＣＢグラウンドノードとの間の接続からのものである、請求項１に記載の集積回路。
  3. 前記オンチップグラウンドのインピーダンスは、前記調整可能キャパシタ回路が前記パッケージインダクタンスと共振する場合、前記集積回路の前記動作周波数において、前記調整可能キャパシタ回路がない場合よりも低い、請求項２に記載の集積回路。
  4. 前記調整可能キャパシタ回路は、スイッチドキャパシタと並列に、固定キャパシタを備える、請求項１に記載の集積回路。
  5. 前記スイッチドキャパシタは、キャパシタと直列にスイッチを備え、前記スイッチは、制御電圧に基づいて、前記調整可能キャパシタバンクからの前記キャパシタのキャパシタンスを含むまたは除くように動作する、請求項４に記載の集積回路。
  6. 前記スイッチはトランジスタである、請求項５に記載の集積回路。
  7. 前記スイッチは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタである、請求項５に記載の集積回路。
  8. 前記調整可能キャパシタ回路は、
    互いに並列で、かつ、前記固定キャパシタと並列な複数のスイッチドキャパシタ、
    を備える、
    求項６に記載の集積回路。
  9. 前記スイッチドキャパシタ内の前記キャパシタのキャパシタンスは、バイナリビットインクリメントにしたがって増加する、請求項８に記載の集積回路。
  10. 前記スイッチドキャパシタ内の前記トランジスタのスイッチオン抵抗は、バイナリビットインクリメントにしたがって増加する、請求項８に記載の集積回路。
  11. パッケージインダクタンスを補償するための装置であって、
    オンチップグラウンドノードに直接接続された第１の集積回路（ＩＣ）グラウンドパッドと；
    調整可能キャパシタ回路を介してオンチップグラウンドノードに接続された第２のＩＣグラウンドパッドと、なお、前記調整可能キャパシタ回路のキャパシタンスは、前記ＩＣの動作周波数において、パッケージインダクタンスと共振する；
    を備える装置。
  12. プリント基板（ＰＣＢ）グラウンドノードは、前記第１の集積回路（ＩＣ）パッドおよび前記第２のＩＣパッドに接続され、前記パッケージインダクタンスは、前記第２のＩＣパッドと前記ＰＣＢグラウンドノードとの間の接続からのものである、請求項１１に記載の装置。
  13. 前記オンチップグラウンドのインピーダンスは、前記調整可能キャパシタ回路が前記パッケージインダクタンスと共振する場合、前記集積回路の前記動作周波数において、前記調整可能キャパシタ回路がない場合よりも低い、請求項１２に記載の装置。
  14. 前記調整可能キャパシタ回路は、スイッチドキャパシタと並列な固定キャパシタを備える、請求項１１に記載の装置。
  15. 前記スイッチドキャパシタは、キャパシタと直列にスイッチを備え、前記スイッチは、制御電圧に基づいて、前記調整可能キャパシタバンクからの前記キャパシタのキャパシタンスを含むまたは除くように動作する、請求項１４に記載の装置。
  16. 前記スイッチはトランジスタである、請求項１５に記載の装置。
  17. 前記スイッチは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタである、請求項１５に記載の装置。
  18. 前記調整可能キャパシタ回路は、
    互いに並列で、かつ、前記固定キャパシタと並列な複数のスイッチドキャパシタ、
    を備える、
    請求項１６に記載の装置。
  19. 前記スイッチドキャパシタ内の前記キャパシタのキャパシタンスは、バイナリビットインクリメントにしたがって増加する、請求項１８に記載の装置。
  20. 前記スイッチドキャパシタ内の前記トランジスタのスイッチオン抵抗は、バイナリビットインクリメントにしたがって増加する、請求項１８に記載の装置。
  21. パッケージインダクタンスを補償するための装置であって、
    オンチップグラウンドノードに直接接続された集積回路（ＩＣ）を接続するための第１の手段と；
    調整可能容量性手段を介して前記オンチップグラウンドノードに接続されたＩＣを接続するための第２の手段と、なお、前記調整可能容量性手段のキャパシタンスは、前記ＩＣの動作可能な周波数において、パッケージインダクタンスと共振する；
    を備える装置。
  22. プリント基板（ＰＣＢ）グラウンドノードは、接続するための前記第１の手段および接続するための前記第２の手段に接続され、前記パッケージインダクタンスは、接続するための前記第２の手段と前記ＰＣＢグラウンドノードとの間の接続からのものである、請求項２１に記載の装置。
  23. 前記オンチップグラウンドのインピーダンスは、前記調整可能容量性手段が前記パッケージインダクタンスと共振する場合、前記集積回路の前記動作周波数において、前記調整可能容量性手段がない場合よりも低い、請求項２２に記載の装置。
  24. 前記調整可能容量性手段は、スイッチド容量性手段と並列した固定容量性手段を備える、請求項２１に記載の装置。
  25. 前記スイッチド容量性手段は、容量性手段と直列に、スイッチするための手段を備え、
    前記スイッチするための手段は、制御電圧に基づいて、前記調整可能容量性手段からの前記容量性手段のキャパシタンスを含むまたは除くように動作する、
    請求項２４に記載の装置。
  26. 前記スイッチするための手段はトランジスタである、請求項２５に記載の装置。
  27. 前記スイッチするための手段は、Ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタである、請求項２５に記載の装置。
  28. 前記調整可能容量性手段は、
    互いに並列で、かつ、前記固定容量性手段と並列な複数のスイッチドキャパシタ、
    を備える、
    請求項２６に記載の装置。
  29. 前記スイッチド容量性手段内の前記容量性手段のキャパシタンスは、バイナリビットインクリメントにしたがって増加する、請求項２８に記載の装置。
  30. 前記スイッチド容量性手段内の前記トランジスタのスイッチオン抵抗は、バイナリビットインクリメントにしたがって増加する、請求項２８に記載の装置。
  31. パッケージインダクタンスを補償するための方法であって、
    第１の集積回路（ＩＣ）パッドを、オンチップグラウンドノードに直接接続することと；
    第２のＩＣパッドを、調整可能キャパシタ回路を介して前記オンチップグラウンドノードに接続することと、なお、前記調整可能キャパシタ回路のキャパシタンスは、前記ＩＣの動作周波数において、パッケージインダクタンスと共振する；
    を備える方法。
  32. プリント基板（ＰＣＢ）グラウンドノードを、前記第１の集積回路（ＩＣ）パッドおよび前記第２のＩＣパッドに接続すること、をさら備え、前記パッケージインダクタンスは、前記第２のＩＣパッドと前記ＰＣＢグラウンドノードとの間の接続からのものである、請求項３１に記載の方法。
  33. 前記オンチップグラウンドのインピーダンスは、前記調整可能キャパシタ回路が前記パッケージインダクタンスと共振する場合、前記集積回路の前記動作周波数において、前記調整可能キャパシタ回路がない場合よりも低い、請求項３２に記載の方法。
  34. 前記調整可能キャパシタ回路は、スイッチドキャパシタと並列した固定キャパシタを備える、請求項３１に記載の方法。
  35. 前記スイッチドキャパシタは、キャパシタと直列にスイッチを備え、前記スイッチは、制御電圧に基づいて、前記調整可能キャパシタバンクからの前記キャパシタのキャパシタンスを含むまたは除くように動作する、請求項３４に記載の方法。
  36. 前記スイッチはトランジスタである、請求項３５に記載の方法。
  37. 前記スイッチは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタである、請求項３５に記載の方法。
  38. 前記調整可能キャパシタ回路は、
    互いに並列で、かつ、前記固定キャパシタと並列な複数のスイッチドキャパシタ、
    を備える、
    請求項３６に記載の方法。
  39. 前記スイッチドキャパシタ内の前記キャパシタのキャパシタンスは、バイナリビットインクリメントにしたがって増加する、請求項３８に記載の方法。
  40. 前記スイッチドキャパシタ内の前記トランジスタのスイッチオン抵抗は、バイナリビットインクリメントにしたがって増加する、請求項３８に記載の方法。
  41. 前記調整可能キャパシタ回路の前記キャパシタンスを、可能な最も高い利得を生成するキャパシタンスに調整することをさらに備える、請求項３１に記載の方法。
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