JP2008516511A - Ｍｏｓトランジスタによってスイッチングされるキャパシタのアレイ - Google Patents

Ｍｏｓトランジスタによってスイッチングされるキャパシタのアレイ Download PDF

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Abstract

低損失を有する一体化された可変容量は、スイッチト・キャパシタ（２〜８）のアレイ（１）を含む。準連続的に可変のキャパシタを形成するためにスイッチト・キャパシタ（２〜８）のアレイ（１）を使用する時に、アレイ（１）へのディジタル制御信号の関数としての容量の連続性は、いくつかの応用例について望ましくないことがある、容量の関数としてのアレイ（１）の直列抵抗の全体的挙動になる。したがって、容量から比較的独立の直列抵抗をセットすることを可能にするスイッチト・アレイ（１）のトポロジが、提案される。このアレイ（１）は、同調可能ＬＣフィルタ内に、またＴＶ同調器内に、完全にまたは部分的に一体化されても良い。

Description

本発明は、ＭＯＳトランジスタによってスイッチングされるキャパシタのアレイに言及する。
スイッチト・キャパシタのアレイのようなものは、ＷＯ ２００１／０７６０６７により、既知である。キャパシタのアレイは、振幅変調無線受信器のバラクタ・ダイオードを置換する。集積化された無線周波数ステージは、スイッチト・キャパシタを備えている。スイッチング機能を実施するのに最も適切なデバイスは、金属酸化物半導体電界効果トランジスタ、略してＭＯＳＦＥＴ、ＭＯＳＴ、またはＭＯＳトランジスタである。スイッチとして働く場合、ＭＯＳトランジスタは、オン抵抗とオフ容量（Ｏｆｆ−Ｃａｐａｃｉｔａｎｃｅ）とを備える。
ＭＯＳトランジスタのオフ容量は、アレイの総容量に影響する。アレイの直列抵抗は、容量の関数として増減する。
したがって、本発明の目的は、アレイへのディジタル制御信号の関数として、容量の単調性または少なくとも準単調性を維持することである。
本発明のもう１つの目的は、アレイへのディジタル制御信号の関数として、容量の比例関係または少なくとも準比例関係を維持することである。
本発明のもう１つの目的は、直列抵抗が容量から相対的に独立にセットされ得ると同時に、容量の単調性または少なくとも準単調性を維持する、アレイを作ることである。
これらの目的を達成するために、それぞれが容量を有するキャパシタのアレイであって、キャパシタのアレイをスイッチングするＭＯＳトランジスタを備えるアレイが提供され、ＭＯＳトランジスタのそれぞれの幾何学的プロパティは、ＭＯＳトランジスタが結合されるキャパシタの容量に比例している。
アレイ内で、各個々のキャパシタは、ＭＯＳトランジスタを用いてスイッチングされる。正電圧をＮＭＯＳＴのゲートに印加することによって、そのＮＭＯＳＴが、ターン・オンされる。ドレインとソースとの間のオン抵抗の単純化された式は、
Figure 2008516511
 であり、ここで、ＷとＬとは、それぞれＭＯＳＴの幅と長さとであり、ＶＴは、閾値電圧であり、ｕｎとＣｏｘとは、ＩＣテクノロジ依存の定数である。アレイ・キャパシタは、比較的高いＱを有するので、さまざまなＭＯＳトランジスタのオン抵抗は、アレイの総直列抵抗Ｒｓの主要な部分を構成する。Ｒｓを最小にするために、ゲート長Ｌには、最小値が与えられ、ゲート−ソース電圧ＶＧＳは、供給電圧と等しくなるように選択される。これによって、パラメータＷが、直列抵抗のある値をセットするようにされる。ＭＯＳＴは、オフ状態である時に、主に逆バイアスを与えられたｎ＋Ｐｓｕｂダイオードによって形成される、ドレインから基板（ソース）へのキャパシタを形成する。Ｃｄｏと表される容量の値は、ＭＯＳＴの幅Ｗに比例する。
Ｃｄｏ∝Ｗ （２）
Ｃｄｏは、Ｌに依存しない。Ｃｄｏは、逆電圧を印加することによって、たとえばＭＯＳＴがオフにスイッチングされる時に、ドレイン端子を供給電圧にプルすることによって、減らすことができる。キャパシタＣｄｏの１つのプレートは、基板によって形成されるので、Ｃｄｏに関連する損失抵抗Ｒｓｐがある。直列抵抗を減らすためのＷの増加は、Ｃｄｏの比例する増加をもたらす。最小限のＬとＶＧＳ＝Ｖｓｕｐｐｌｙとなどの境界条件を与えられれば、ＲｏｎとＣｄｏとの積が、テクノロジ依存の定数を形成する。最大の使用可能なＤＣ電圧は、通常は、供給電圧である。ＩＣプロセス内のＭＯＳＴのゲート・ソース電圧が、供給電圧より高い電圧を許容できる場合、ＤＣ−ＤＣコンバータまたは第２供給電圧を使用して、オン抵抗をさらに減らすことが、有益になり得る。
キャパシタ・アレイの総容量Ｃｖａｒは、
Figure 2008516511
 と記述することができ、ここで、Ｃは、最下位ビット、略してＬＳＢに使用される単位キャパシタ値であり、ｂｉｊは、ｂｊ＝（ｂ１ｊ，ｂ１ｊ，．．．，ｂＮｊ）を用いて定義され、ここで、ｂｊは、ｊのバイナリ変換である。
Figure 2008516511
バイナリ・ワード「ｊ」の関数としての容量曲線の単調性に関して、ＣｄｏｉとＣｉとの直列回路が、バイナリ・シーケンス
Figure 2008516511
 に従うという要件が、見出される。定数ｋを、
Figure 2008516511
 と定義すると、Ｃｄｏｉ＝ｋ・Ｃ・２（ｉ−１）であり、且つ、
Figure 2008516511
 である。
第１の解が与えられると、ＣｄｏｉとＣｉの直列回路が、共に、Ｃｉの一定の一定比である場合には、容量特性は、連続かつ線形になるであろう。連続性は、同調処理に重要である。連続性条件は、Ｃｄｏｉが、式（４）に従ったＣｉの比になるように形成された場合に、満足される。式（２）によって示されるように、容量Ｃｄｏｉは、ＭＯＳＴｉの幅Ｗｉに比例する。したがって、容量特性の連続性は、
Ｗｉ∝Ｃ・２（ｉ−１） （６）
である時に満足される。
ＭＯＳトランジスタの幅と、そして、そのオフ状態容量とは、アレイ・キャパシタの容量に比例する。Ｃｉに比例するＷｉを選択しなければならない結果、直列抵抗が、より大きい容量値に向かって減少する。キャパシタ特性は、一定のＲｓではなく一定のＱになる傾向がある。各ＭＯＳＴが、同一の幅を与えられ、したがって同一のオン抵抗を有する場合、不連続性が、容量と直列抵抗特性との両方に現れる。
このアレイから使用可能な容量比を計算すると
Figure 2008516511
 になる。
これは、このアレイからの最大使用可能容量比
Figure 2008516511
 を与え、この式は、
Figure 2008516511
 と記述することもできる。
ＣＭＩＮは、アレイ・キャパシタと、相互接続と、ボンディングと、パッケージと、アプリケーションとが寄与する寄生容量を考慮から除外して、ＭＯＳＴスイッチが寄与する寄生容量の合計によって決定される。最上位ビット、略してＭＳＢは、その半分に寄与し、ＭＳＢ−１は、約２５％寄与する、などである。７ビット・アレイの場合に、ＣＭＩＮへの最下位ビット、略してＬＳＢの寄与は、１／１２８である。ビット数Ｎを１つ増やす場合に、単位キャパシタＣを半分にして、同一のＣｍａｘとＣｍｉｎとを維持する必要があり、Ｃｄｏｉは、１／２５６しか増えない。したがって、アレイのビット数を変更することは、容量比または直列抵抗に対する無視できる影響を有する。
容量単調性は、アレイ内の各ＭＯＳＴのサイズを決定する。ＬＣ同調可能フィルタ内の可変キャパシタとして使用される時に、１ビットあたりの要求されるＭＯＳＴサイズは、容量の関数としての直列抵抗の望まれない挙動になる。したがって、本発明は、さらに、容量から相対的に独立の直列抵抗をセットすることを可能にすると同時にそれでも単調性を維持するスイッチ・アレイのトポロジを提案する。この目的のために、下位ビットに使用される複数のＭＯＳＴスイッチが、サイズ的に増大される。このようにすることが、小さい容量値で直列抵抗を減らす。オフ状態でのＭＯＳＴの多すぎる容量寄与を補償するために、オフ状態で除去されるダミー分岐が、追加される。
ＭＯＳスイッチの寄生容量を無視する場合に、スイッチとキャパシタとを含む分岐の容量は、Ｃｉ＝２ｉ−１＊ΔＣであり、ここで、ΔＣは、ステップ・サイズ容量であり、ｉ＝１，２，．．．，ｍａｘである。実際には、スイッチの寄生容量があり、この寄生容量が、同調電圧の関数としてのアレイの容量の間の依存性に影響する。寄生容量を考慮する場合、同調電圧の関数としての容量のプロットで、ジャンプが観察される。これらのジャンプを防ぐために、スイッチの容量が、以降の関係で示されるように増やされ、ここで、Ｃｐｉは、オフ状態でのスイッチの寄生容量である。
Figure 2008516511
 これは、
Figure 2008516511
 を与える。
残念ながら、キャパシタ・アレイの等価直列抵抗は、同調電圧に依存し、最大値と最小値とを有する。同調の関数としての、一定の帯域幅と電圧定在波比、略してＶＳＷＲとのために、等価直列抵抗は、一定でなければならない。最大値と最小値との間の比を小さくするために、スイッチ・サイズは、最適化され得る。
さらなる改善は、各スイッチを並列スイッチに分割することによって得ることができる。この方法によって、スイッチが選択的に非アクティブ化される場合、すなわち、スイッチがオフ状態である場合に、等価抵抗は、増え、逆に、スイッチが選択的にアクティブ化される場合、すなわち、スイッチがオン状態である場合に、等価抵抗は、減る。
それでも、プロセス・スプレッド（ｐｒｏｃｅｓｓ ｓｐｒｅａｄ）が、容量−同調曲線でのジャンプを引き起こし、同調範囲に影響することがある。アレイ内のキャパシタが、より小さく、および／またはスイッチ寄生が、より大きい時に、ギャップが、発生し、すべてのキャパシタ値が同調され得るのではなくなる。寄生容量が増える場合、最小の同調されたキャパシタも、増える。アレイ内のキャパシタがより小さい場合、最大の同調されたキャパシタは、比例して減らされる。最小の同調されたキャパシタ値は、より小さく影響される。同調特性のギャップすなわち、同調された容量と同調電圧との間の依存性を防ぐために、ワースト・ケースすなわち、寄生容量が最大値Ｃｐｍａｘを有する時のアレイ内のキャパシタの容量を計算することによって、オーバーラップが、考慮されなければならない。この後に、アレイ内のキャパシタの値は、比、公称容量／最小容量アレイ・キャパシタ値によって乗算されなければならず、この比率は、ワースト・ケースである。同調範囲は、ワースト・ケースの状態に十分なものでなければならない。
アレイ自体は、直列抵抗をセットするための他の電子構成要素と一緒に、単一のチップに集積化される。
現在の技術的現状の集積回路プロセス、略してＩＣプロセスで使用可能なキャパシタ・タイプのうちで、金属−絶縁膜−金属（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）のキャパシタ、略してＭＩＭキャパシタは、最高のＱ係数を提供する。バイナリ重み付きアレイは、最小限の個数の構成要素を用いて高い容量比を生成する最も効率的な実施態様である。容量アレイの要求される分解能は、実現されるべきラジオ周波数フィルタ、略してＲＦフィルタの帯域幅と同調範囲とに依存する。伝統的な同調器のディスクリート・バラクタ・ダイオードを置換するためには、約７ビットまたは８ビットを有するアレイが、必要である。
このアレイは、たとえばＴＶ同調器内で使用される、完全にまたは部分的に一体化された同調可能ＬＣフィルタを作成するのに使用されても良い。
本発明は、そのさらなる目的および利点と一緒に、添付図面に関連して解釈される後続の説明を参照することによって最もよく理解されても良い。
さまざまな図面では、同一の符号が、図示の同一のまたは類似する要素を識別する。
図１は、ＭＯＳトランジスタ９〜１５によってスイッチングされるキャパシタ２〜８の値に比例するオフ状態出力容量を有するトランジスタ９〜１５によってスイッチングされるキャパシタ２〜８の７ビット・バイナリ重み付きアレイ１の実施形態を示す。ＭＯＳトランジスタ９〜１５は、その制御信号を入力１６〜２２を介して受け取る。アレイ・キャパシタ３の容量は、アレイ・キャパシタ２の容量の２倍である。アレイ・キャパシタ４の容量は、アレイ・キャパシタ３の容量の２倍であり、以下同様である。アレイ・キャパシタ２〜８は、出力端子２５に並列に接続される。トランジスタ９〜１５は、キャパシタ２〜８と直列である。キャパシタ２は、トランジスタ９と直列である。キャパシタ３は、トランジスタ１０と直列であり、以下同様である。キャパシタ２〜８は、信号線２３に接続され、トランジスタ９〜１５は、出力線２４に接続され、出力線２４は、接地され得る。出力線２４は、第２信号線としても示される。入力１６〜２２は、アレイ入力ワードを形成するバイナリ・コーディングされた制御信号ｂ１〜ｂ７を受け取る。この入力ワードが、アレイＭＯＳトランジスタ９〜１５を制御する。トランジスタ１０の幅Ｗは、トランジスタ９の幅Ｗの２倍である。トランジスタ１１の幅Ｗは、トランジスタ１０の幅Ｗの２倍である。信号端子２５と２６との間のアレイ１は、バラクタ・ダイオードを容量Ｃｖａｒと直列抵抗Ｒｓとに置換する。
図２は、アレイ１の等価回路３１の概略図を示す。トランジスタ９が、スイッチ３２と、ＭＯＳＴオン抵抗Ｒｏｎ１を表す抵抗器３３と、それぞれ寄生直列抵抗Ｒｓｐ１および寄生オフ容量Ｃｄｏ１を表す抵抗器３４と直列のキャパシタ３５とを含む回路によって置換されている。同様に、トランジスタ１０は、スイッチ３６と、ＭＯＳＴオン抵抗Ｒｏｎ２を表す抵抗器３７と、それぞれ寄生直列抵抗Ｒｓｐ２および寄生オフ容量Ｃｄｏ２を表す抵抗器３８と直列のキャパシタ３９とを含む回路によって置換されている。トランジスタ１５は、スイッチ４４と、ＭＯＳＴオン抵抗ＲｏｎＮを表す抵抗器４５と、それぞれ寄生直列抵抗ＲｓｐＮおよび寄生オフ容量ＣｄｏＮを表す抵抗器４６と直列のキャパシタ４７とを含む回路によって置換されている。
後続の表は、ビットごとに、ＭＯＳトランジスタの幅Ｗと、キャパシタ３５、３９、４３、および４７のＭＯＳＴオフ状態容量Ｃｄｏと、抵抗器３３、３７、４１、および４５のＭＯＳＴオン抵抗Ｒｏｎと、バルク抵抗器３４、３８、４２、および４４の抵抗Ｒｓｐと、キャパシタ２〜８の容量Ｃｍｉｎとを示す。
Figure 2008516511
図３は、図１と２とに示されたアレイ１の直列抵抗対入力ワードｂ１〜ｂ７を示すグラフＩである。グラフＩＩは、図１と２とに示されたアレイ１の容量対入力ワードｂ１〜ｂ７である。ＣｄｏｉとＣｉとの一緒の直列回路が、Ｃｉの定数分数である時に限って、容量特性が、連続かつ線形になる。Ｃｉに比例するＷｉを選択しなければならないことの結果は、直列抵抗が、より大きい容量値に向かって減少することである。
図４は、各スイッチがアクティブＭＯＳトランジスタ６９〜７５とさらなるパッシブＭＯＳトランジスタ７６〜８２とに分割された、スイッチ６２〜６８を有するキャパシタ・アレイ６１の実施形態を示す。１つのＭＯＳトランジスタ６９〜７５と１つのさらなるＭＯＳトランジスタ７６〜８２とが、ドレインで並列に接続され、アレイ・キャパシタ２〜８と直列に一緒に接続される。スイッチ６２は、アクティブＭＯＳトランジスタ６９とパッシブＭＯＳトランジスタ７６とを含み、スイッチ６３は、アクティブＭＯＳトランジスタ７０とパッシブＭＯＳトランジスタ７７とを含み、以下同様である。このトポロジを用いると、直列抵抗と容量とに対するより独立の制御が、得られる。パッシブ部分７６〜８２は、入力ワードｂ１〜ｂ７の関数としての容量の連続性に必要な、要求されたＣｄｏ容量を得るために存在する。パッシブＭＯＳＴは、必ずオフであり、したがって、ゲート端子は、基準端子として働く信号線２４に永久的に接続され得る。アクティブ部分６９〜７５は、ＭＯＳＴ全体のうちで、全体的に所望の特性に従う直列抵抗が得られるように選択される部分を含む。
図５は、アレイ６１の等価回路９１の概略図を示し、ＭＯＳトランジスタの単純化された等価ＲおよびＣモデルを用いて描かれ、下位２ビットだけを示す。パッシブＭＯＳＴに関連する構成要素は、添字「ｂ」を用いて示されている。トランジスタ６９は、スイッチ９２と、オン抵抗Ｒｏｎ１を有する抵抗器９３と、寄生直列抵抗Ｒｓｐ１を有する抵抗器９４と、寄生直列容量Ｃｓｐ１を有するキャパシタ９５とによって置換されている。パッシブＭＯＳトランジスタ７６は、寄生直列容量Ｒｓｐ１ｂを有する抵抗器９６と、寄生直列容量Ｃｓｐ１ｂを有するキャパシタ９７とによって置換されている。トランジスタ７０は、スイッチ９８と、オン抵抗Ｒｏｎ２を有する抵抗器９９と、寄生直列抵抗Ｒｓｐ２を有する抵抗器１００と、寄生直列容量Ｃｓｐ２を有するキャパシタ１０１とによって置換されている。パッシブＭＯＳトランジスタ７７は、寄生直列容量Ｒｓｐ２ｂを有する抵抗器１０２と、寄生直列容量Ｃｓｐ２ｂを有するキャパシタ１０３とによって置換されている。
図６は、図４と５とに示されたアレイ６１の直列抵抗対入力ワードｂ１〜ｂ７を示すグラフＩＩＩを示す。グラフＩＶは、図４と５とに示されたアレイ６１の容量対入力ワードｂ１〜ｂ７である。グラフＩＩＩは、ワード範囲６４〜１２７でアクティブであるビット７を示す。ビット６分岐は、範囲３２〜６３と９６〜１２７とでアクティブである。より詳細な検査は、ビット６のアクティブ／パッシブ分割の等化効果が、入力ワード遷移３１〜３２ではるかに著しいが、入力ワード遷移９５〜９６で効果をほとんど有しないことを示す。理由は、後者の遷移点で、ｂ７の容量が、オンにスイッチングされ、ｂ６の効果をマスクすることである。９５でのアレイ容量は、１５．９ｐＦであるが、３１では、６．９４ｐＦに過ぎない。
図７は、スイッチ６２〜６７と１１２とを有するキャパシタ・アレイ１１１の実施形態である。スイッチ１１２は、パッシブＭＯＳＴ １１３と、２つのＭＯＳＴ １１５および１１６を含むアクティブ部分１１４とを含む。コーダ１１７は、入力ワードｂ１〜ｂ７のビット６と７とを受け取り、アクティブＭＯＳＴ ７４と、１１５と、１１６とを制御する。したがって、直列抵抗の制御は、ビットあたり複数のアクティブＭＯＳＴ １１５と１１６とによってさらに洗練される。アクティブ部分１１４は、２つに分割される。遷移点３１〜３２と９５〜９６とでの直列抵抗の独立訂正は、９６から、部分１１４の１１５または１１６のいずれか１つのＭＯＳＴをオフにスイッチングすることによって実現される。
図８は、スイッチ９〜１３と、１２２と、１２３とを有するキャパシタ・アレイ１２１の実施形態である。スイッチ１２２は、パッシブＭＯＳＴ １２４と、２つのＭＯＳＴ １２６および１２７を含むアクティブ部分１２５とを含む。スイッチ１２３は、パッシブＭＯＳＴ １２８と、４つのＭＯＳＴ １３０〜１３３を含むアクティブ部分１２９とを含む。２つのコーダ１３４と１３５とが、入力ワードｂ１〜ｂ７のビットｂ５と、ｂ６と、ｂ７とを受け取り、アクティブＭＯＳＴ １２６と、１２７と、１３０〜１３３とを制御する。したがって、直列抵抗の制御は、ビットあたり複数のアクティブＭＯＳＴ １２６と、１２７と、１３０〜１３３とによってさらに洗練される。アクティブ部分１２５は、２つに分割され、アクティブ部分１２９は、４つの並列ＭＯＳＴ １２６と、１２７と、１３０〜１３３とに分割される。
図９は、図８によるトポロジを使用して最適化された７ビット・キャパシタ・アレイの結果を示し、図８に示されたアレイ１２１の直列抵抗対入力ワードｂ１〜ｂ７を示すグラフＶである。グラフＶＩは、図８に示されたアレイの容量対入力ワードである。遷移点３１〜３２と、４７〜４８と、６３〜６４と、７９〜８０と、９５〜９６と、１２１〜１２２とでの直列抵抗の独立訂正は、３１から、部分１２５と１２９との１つまたは複数のアクティブＭＯＳＴ １２６、１２７、１３０〜１３２、または１３３を選択することによって実現される。
図１０は、ＭＯＳトランジスタ９〜１５によってスイッチングされるキャパシタ２〜８の７ビット・バイナリ重み付きアレイ１４１の実施形態を示す。個々のプル・アップ抵抗器１４２〜１４８は、キャパシタ２〜８とトランジスタ９〜１５との間のタップ１４９〜１５５に接続される。プル・アップ抵抗器１４２は、キャパシタ２とトランジスタ９との間のタップ１４９に接続される。プル・アップ抵抗器１４３は、キャパシタ３とトランジスタ１０との間のタップ１５０に接続され、以下同様である。並列容量Ｃｐを有するキャパシタ１５６は、信号線２３と２４との間に固定されて、漂遊容量の主な原因となる。プル・アップ抵抗器１４２は、６４００ｋΩを有し、プル・アップ抵抗器１４３は、３２００ｋΩを有し、プル・アップ抵抗器１４４は、１６００ｋΩを有し、以下同様であり、プル・アップ抵抗器１４８は、１００ｋΩを有する。個々のプル・アップ抵抗器１４２〜１４８は、ＭＯＳトランジスタがオフ状態である時に、必ず、キャパシタ直列抵抗Ｒｓに寄与する。プル・アップ抵抗器１４２〜１４８は、正電源１５７に接続される。
図１１は、５０ＭＨｚでの、プル・アップ抵抗器１４２〜１４８による、直列抵抗器Ｒｓへの寄与対アレイ容量を示すグラフＶＩＩである。グラフＶＩＩＩと、ＩＸと、Ｘと、ＸＩとは、１００ＭＨｚと、２００ＭＨｚと、４００ＭＨｚと、５００ＭＨｚとでの、プル・アップ抵抗器４１２〜１４８による直列抵抗器Ｒｓへの寄与を示す。
図１２は、ＭＯＳトランジスタ９〜１５によってスイッチングされるキャパシタ２〜８の７ビット・バイナリ重み付きアレイ１６１の実施形態を示す。プル・アップ抵抗器１６２〜１６８は、信号線２３に接続され、追加のＭＯＳトランジスタ１６９〜１７５を介してタップ１７６〜１８２に接続される。個々のプル・アップは、信号線２３からとられ、小さいＰＭＯＳＴ １６９〜１７５を用いてスイッチングされる。信号線２３は、抵抗Ｒｐｕｏを有する抵抗器１８３を介して正電源１８４に接続される。ＭＯＳトランジスタ１６９は、ＭＯＳトランジスタ９がオンにスイッチングされる時に、オフにスイッチングされる。逆に、ＭＯＳトランジスタ１６９は、ＭＯＳトランジスタ９がオフにスイッチングされる時に、オンにスイッチングされる。以下同様である。各分岐のドレイン・プル・アップ抵抗器は、主ＭＯＳＴのスイッチングと共に、オンとオフとにスイッチングされる。ＮＭＯＳＴがオンである時に、ＰＭＯＳＴはオフであり、逆も同様である。
図１３は、５０ＭＨｚでの、個別にスイッチングされるプル・アップ抵抗器による直列抵抗器Ｒｓへの寄与対アレイ容量を示すグラフＸＩＩを示す。グラフＸＩＩＩと、ＸＩＶと、ＸＶと、ＸＶＩとは、１００ＭＨｚと、２００ＭＨｚと、４００ＭＨｚと、５００ＭＨｚとでの、スイッチト・プル・アップ抵抗器による直列抵抗器Ｒｓへの寄与対容量を示す。
図１４は、７ビット・バイナリ重み付きスイッチト容量アレイ１９１と、３つの下位ビットｂ１〜ｂ３、略してＬＳＢ ｂ１〜ｂ３に追加されたダミー分岐１９２〜１９４とを有する等価回路１９０を示す。アレイ１９１は、７つのＭＯＳＴ１９９〜２０２と直列の７つのキャパシタ１９５〜１９８を含むが、重要なものだけが示されている。各ＭＯＳＴ １９９〜２０２は、１つのアレイＭＯＳＴスイッチ２０３〜２０６と、オン抵抗Ｒｏｎ１、Ｒｏｎ２、Ｒｏｎ３、およびＲｏｎ７を有する１つの抵抗器２０７〜２１０と、寄生直列抵抗Ｒｓｐ１、Ｒｓｐ２、Ｒｓｐ３、およびＲｓｐ７を有する１つの抵抗器２１１〜２１４と、容量Ｃｄｏ１、Ｃｄｏ２、Ｃｄｏ３、およびＣｄｏ７を有する１つのキャパシタ２１５〜２１８とを含む。キャパシタ２１５〜２１７の幅Ｗは、２８０μｍである。各分岐１９２〜１９４は、１つのダミーＭＯＳＴスイッチ２１９〜２２１と、容量Ｃ１１、Ｃ１２、およびＣ１３を有する１つのキャパシタ２２２〜２２４と、抵抗Ｒｓｐ１１、Ｒｓｐ１２、およびＲｓｐ１３を有する１つの抵抗器２２５〜２２７と、容量Ｃｄｏ１１、Ｃｄｏ１２、およびＣｄｏ１３を有する１つのキャパシタ２２８〜２３０とを含む。Ｃｄｏ１１からＣｄｏ１３は、永久的にオフ状態であるダミーＭＯＳＴトランジスタ２３１〜２３３によって形成される。キャパシタ１９５〜１９７と２２２〜２２４とのすべてが、同一の値を有し、Ｃ１１＝Ｃ１２＝Ｃ１３＝Ｃ１＝Ｃ２＝Ｃ３である。部材１９５〜２３０の関連する値は、後続の表に置かれており、ここで、Ｗｄｅｓは、前の図に示された、バイナリ重み付きＭＯＳＴの幅であり、Ｗａｃｔは、この図に示された、ＭＯＳＴ １９９と、２００と、２０１と、２０２との幅であり、Ｃｍｉｎは、スイッチト・キャパシタ１９５と、１９６と、１９７と、１９８との容量であり、Ｒｏｎは、抵抗器２０７と、２０８と、２０９と、２１０とのオン抵抗であり、Ｃｄｏは、キャパシタ２１５と、２１６と、２１７と、２１８とのオフ容量であり、Ｃｅｆｆは、キャパシタ１９５および２１５と、１９６および２１６と、１９７および２１７と、１９８および２１８との直列容量であり、Ｗｄｕｍは、ダミーＭＯＳＴ ２３１〜２３３の幅であり、Ｃｄｕｍは、ダミーＭＯＳＴ ２３１〜２３３の容量であり、Ｃｄｕｍｅｆｆは、ダミー分岐１９２〜１９４内のキャパシタ２２２および２２８と、２２３および２２９と、２２４および２３０とによって寄与される直列容量である。
Figure 2008516511
下位ビットｂ１〜ｂ３を用いて作られる、より小さい容量範囲でのアレイ１９１の直列抵抗を減らすために、ＬＳＢビットのＭＯＳスイッチ１９９〜２０１のサイズが、増やされる。これは、乱された容量比ＣＭＩＭ／Ｃｄｏと、容量特性における不連続性とを引き起こす。不連続性を除去するために、ダミー分岐１９２〜１９４が、最初の３つのＬＳＢビットに追加される。
動作が、容量アレイ３１と１９１とのＬＳＢビットのうちの１つを示す図１５Ａと１５Ｂとを用いて説明される。図１５Ａは、左側で元の情況を示し、図１５Ａを指す添字ａが、導入されている。ＭＯＳＴ ９は、Ｗｄｅｓ＝３５を使用し、これは、容量値Ｃ１ａを有するＭｉＭキャパシタ２に関してＣｄｏ１ａの望ましい容量比を作るのに必要なビット・シーケンス内の望ましい値である。右側では、図１５Ｂで、添字ｂが、ダミー分岐について導入され、ＭＯＳＴスイッチ１９９の幅は、直列抵抗を減らすためにＷ＝２８０に増やされている。前の表では、実際の幅Ｗが、Ｗａｃｔとして指定されている。すべてが同一の値を有する容量Ｃ１ａと、Ｃ１ｂと、Ｃ１１とを有するＭｉＭキャパシタ２と、１９５と、２２２。
オフ状態での大きすぎる容量を補償できるようになるために、スイッチ３２（図１５Ａ）と、２０３と、２１９（図１５Ｂ）とは、協調して動作する。容量Ｃ１１＝Ｃ１ｂを有するＭｉＭキャパシタ２２２と直列の、容量Ｃｄｏ１１を有するダミーＭＯＳＴ ２３１が、スイッチ２１９を介して追加される。図１５Ａと１５Ｂとの回路によって与えられる最大容量と最小容量とは、
Figure 2008516511
 になる。
容量補償は、オン状態とオフ状態とで存在する、Ｃ１ｐとして示される小さい固定された並列容量というペナルティを得る。容量の連続性のために、
Figure 2008516511
 を満足する必要があり、Ｃａを置換すると、
Figure 2008516511
 になる。Ｃｄｏ１１について解くことは、
Figure 2008516511
 を与え、ここで、
ＣＭｉＭ＝Ｃ１ａ＝Ｃ１ｂ＝Ｃ１１
である。
ダミーＭＯＳＴスイッチ２１９と、２２０と、２２１との位置は、アレイＭＯＳＴスイッチ２０３と、２０４と、２０５との位置に従う。スイッチング要素２１９〜２２１によって寄与される容量と損失抵抗とは、度外視されていた追加の乱す要因を形成する。要約すると、図１４の実施態様を用いる容量性能のかなりの改善が見つけられる。容量の補償がプロセス・スプレッドと温度とに対して鈍感にされるために、補償する容量は、補償されるべき容量に従う正しい比率のＭｉＭとＭＯＳＴ容量とから構成される必要があることに留意されたい。したがって、たとえば、Ｃｍｉｎを除外して純粋にＣｄｏを用いて、またはＣｄｏを除外して純粋にＭｉＭを用いて補償することはできない。
図１６は、図１４の回路を使用する、線形化された直列抵抗対入力ワードを示すグラフＸＶＩＩである。グラフＸＶＩＩＩとＸＩＸとは、ｄＣ／ｄＷと容量対入力ワードとを示す。
図１７は、スイッチト・キャパシタ２４１とダミー分岐２４２とを有する１つのアレイ構成要素２４０の実施形態である。ＰＭＯＳＴ ２４３は、ダミーＮＭＯＳＴ ２４４の容量を出力２６に接続し、または切断するのに使用される。Ｖｓｗ＝Ｖｃｃの時に、ＭＯＳトランジスタ２４３と２４５との両方が、導通状態である。次いで、ＮＭＯＳＴ ２４４ドレインＤＣ電圧は、ＮＭＯＳＴ ２４５に従って、Ｖｃｃである。ＤＣバイアスは、ｎ＋からＰ型ウェルへの容量を減らすが、図１８に示されたＮＭＯＳＴ断面を参照されたい。Ｖｓｗ＝０Ｖの時には、ＭＯＳトランジスタ２４３と２４５とは、非導通状態である。ＭＯＳＴ ２４５のドレインは、Ｖｃｃにプルされる。抵抗器２４６と２４７とは、分圧器を形成しており、したがって、ＭＯＳＴ ２４４のドレインは、約Ｖｃｃ／２にプルされる。高められたｐ＋からＮ型ウェルへの逆バイアスは、ＭＯＳＴ ２４３によって寄与される容量を減らすが、図１９に示されたＰＭＯＳＴ断面を参照されたい。
図１８は、ＮＭＯＳトランジスタ２４４と２４５との断面である。ドレイン２５１とソース２５２とは、Ｐ型ウェル区域２５３内のｎ＋コンタクト（ｎ＋ ｃｏｎｔａｃｔ）２５１と２５２とによって形成される。Ｐ型ウェル２５３は、基板２５４に接続する。
図１９は、ＰＭＯＳトランジスタ２４３の断面である。ドレイン２５６とソース２５７とは、Ｎ型ウェル２５８内のｐ＋コンタクト（ｐ＋ ｃｏｎｔａｃｔ）２５６と２５７とによって形成される。Ｎ型ウェル２５８は、基板２５９から分離されている。
図２０は、第１容量アレイ２６３と、低雑音増幅器２６４と、インダクタ２６５と、第２容量アレイ２６６と、２つの自動利得制御２６７および２６８と、ミキサ２６９と、分周器２７０と、低域／多相フィルタ２７１と、受信信号強度インジケータ２７２と、同調制御２７３と、３つの自動利得制御２７４、２７５、および２７６と、水晶発振器２７７と、シンセサイザ２７８と、制御インターフェイス２７９とを有する受信器２６２を示す。受信器２６２は、第１容量アレイ２６３を用いて同調されたループ・アンテナ２８０と、チャネル・デコーダ２８１と、ループ・フィルタ２８２とを含む。第２容量アレイ２６６は、インダクタ２６５と並列であり、低雑音増幅器２６４の後、自動利得コントローラ２６７の前に置かれる。
図２１は、ＭＯＳトランジスタ３１０〜３１７によってスイッチングされるキャパシタ３０２〜３０９の８ビット・アレイ３０１の実施形態を示す。ＭＯＳトランジスタ３１０〜３１７は、入力３１８〜３２５を介してその制御信号を受け取る。アレイ・キャパシタ３０２〜３０９は、並列に出力端子３２８に接続される。トランジスタ３１０〜３１７は、キャパシタ３０２〜３０９と直列である。キャパシタ３０２は、トランジスタ３１０と直列である。キャパシタ３０３は、トランジスタ３１１と直列であり、以下同様である。キャパシタ３０２〜３０９は、信号線３２６に接続され、トランジスタ３１０〜３１７は、出力線３２７に接続され、出力線３２７は、接地され得る。出力線３２７は、第２信号線としても示される。入力３１８〜３２５は、アレイ入力ワードを形成するバイナリ・コーディングされた制御信号ｂ１〜ｂ８を受け取る。この入力ワードが、アレイＭＯＳトランジスタ３１０〜３１７を制御する。信号端子３２８と３２９との間のアレイ３０１は、バラクタ・ダイオードを容量Ｃｖａｒと直列抵抗Ｒｓとに置換する。
図２２は、アレイ３０１の等価回路３３１の概略図を示す。トランジスタ３１０は、スイッチ３３２と、ＭＯＳＴオン抵抗Ｒｏｎ１を表す抵抗器３３３と、それぞれ寄生直列抵抗Ｒｏｆｆ１および寄生オフ容量Ｃｐ１を表す抵抗器３３４と直列のキャパシタ３３５とを含む回路によってモデル化される。同様に、トランジスタ３１１は、スイッチ３３６と、ＭＯＳＴオン抵抗Ｒｏｎ２を表す抵抗器３３７と、それぞれ寄生直列抵抗Ｒｏｆｆ２および寄生オフ容量Ｃｐ２を表す抵抗器３３８と直列のキャパシタ３３９とを含む回路によって置換される。トランジスタ３１７は、スイッチ３４４と、ＭＯＳＴオン抵抗Ｒｏｎｍａｘを表す抵抗器３４５と、それぞれ寄生直列抵抗Ｒｏｆｆｍａｘおよび寄生オフ容量Ｃｐｍａｘを表す抵抗器３４６と直列のキャパシタ３４７とを含む回路によって置換される。
ＭＯＳスイッチの寄生容量を無視する場合に、スイッチとキャパシタとを含む分岐の容量は、Ｃｉ＝２ｉ−１＊ΔＣであり、ここで、ΔＣは、ステップ・サイズ容量であり、ｉ＝１，２，．．．，ｍａｘである。実際には、スイッチの寄生容量があり、この寄生容量が、同調電圧の関数としてのアレイの容量の間の依存性に影響する。寄生容量が考慮される場合、同調電圧の関数としての容量のプロットで、ジャンプが観察される。
これらのジャンプを防ぐために、スイッチの容量が、以降の関係で示されるように増やされ、ここで、Ｃｐｉは、オフ状態でのスイッチの寄生容量である。
Figure 2008516511
 これは、
Figure 2008516511
 を与える。
図２３は、容量と同調電圧との間の依存性ＸＸを示す。期待されるように、容量は、同調範囲に対して比例的である。さらに、容量は、同調電圧に対するその単調性を維持する。
残念ながら、キャパシタ・アレイの等価直列抵抗は、同調電圧に依存し、図２４に示されているように最小値と最大値とを有する。図２４では、等価直列抵抗依存性対同調電圧ＸＸＩＩが表されている。アレイの直列抵抗は、同調電圧の関数として増減する。
同調の関数としての、一定の帯域幅と電圧定在波比、略してＶＳＷＲとのために、等価直列抵抗は、一定でなければならない。最大値と最小値との間の比を小さくするために、スイッチ・サイズは、最適化され得る。
図２５は、最適化された等価直列抵抗対同調電圧の間の依存性を記述するグラフＸＸＩＩを示す。スイッチ・サイズを最適化する目標は、最大直列抵抗値と最小直列抵抗値との間の比を小さくすることである。
さらなる改善は、各スイッチを並列スイッチに分割することによって入手され得る。この方法によって、スイッチが選択的に非アクティブ化されるすなわち、スイッチがオフ状態である時に、等価抵抗は、増え、逆に、スイッチが選択的にアクティブ化されるすなわち、スイッチがオン状態である時に、等価抵抗は、減る。
図２６は、等価直列抵抗対同調電圧の依存性を示すグラフＸＸＩＩＩであり、この抵抗は、スイッチを並列に分割することによって最適化されている。スイッチ寄生キャパシタＣｐｉが変化しないので、キャパシタ−同調曲線は、影響されない。
それでも、プロセス・スプレッドが、容量−同調曲線でのジャンプを引き起こし、同調範囲に影響することができる。アレイ内のキャパシタが、より小さく、かつ／またはスイッチ寄生物が、より大きい時に、ギャップが、発生し、すべてのキャパシタ値が同調され得るのではなくなる。寄生容量が増える場合、最小の同調されたキャパシタも、増える。アレイ内のキャパシタがより小さい場合、最大の同調されたキャパシタは、比例して減らされる。最小の同調されたキャパシタ値は、より小さく影響される。同調特性のギャップすなわち、同調された容量と同調電圧との間の依存性を防ぐために、ワースト・ケースすなわち、寄生容量が最大値Ｃｐｍａｘを有する時のアレイ内のキャパシタの容量を計算することによって、オーバーラップが、考慮されなければならない。この後に、アレイ内のキャパシタの値は、比、公称容量／最小容量アレイ・キャパシタ値によって乗算されなければならず、この比率は、ワースト・ケースである。同調範囲は、ワースト・ケースの情況に十分なものでなければならない。図２７に、同調範囲にわたって連続的に同調する容量を示すグラフＸＸＩＶが、示されている。
ＭＯＳトランジスタによってスイッチングされるキャパシタの７ビット・バイナリ重み付きアレイの実施形態を示す図である。 図１に示されたアレイの等価回路を示す概略図である。 図１と２とに示されたアレイの直列抵抗対入力ワードを示すグラフＩである。グラフＩＩは、図１と２とに示されたアレイの容量対入力ワードを示す。 ＭＯＳＴスイッチがアクティブＭＯＳＴとパッシブＭＯＳＴとに分割された、７ビット・バイナリ重み付きキャパシタ・アレイの実施形態を示す図である。 図４の等価回路を示す概略図である。 図４と５とに示されたアレイの直列抵抗対入力ワードを示すグラフＩＩＩである。グラフＩＶは、図４と５とに示されたアレイの容量対入力ワードを示す。 ビット７のアクティブ部分が２つのＭＯＳＴに分割される、アクティブＭＯＳＴスイッチとパッシブＭＯＳＴスイッチとを有する７ビット・バイナリ重み付きキャパシタ・アレイの実施形態を示す図である。 複数のアクティブＭＯＳＴスイッチとパッシブＭＯＳＴスイッチとを有し、ビット６と７とのアクティブ部分が、それぞれ２つと４つのＭＯＳＴに分割される、７ビット・バイナリ重み付きキャパシタ・アレイの実施形態を示す図である。 図８に示されたアレイの直列抵抗対入力ワードを示すグラフＶである。グラフＶＩは、図７と８とに示されたアレイの容量対入力ワードを示す。 個々のドレイン・プル・アップ抵抗器を有する７ビット・バイナリ重み付きスイッチト・キャパシタ・アレイの実施形態を示す図である。 ５０ＭＨｚでの、個々のプル・アップ抵抗器による直列抵抗器Ｒｓへの寄与対容量を示すグラフＶＩＩである。グラフＶＩＩＩと、ＩＸと、Ｘと、ＸＩとは、１００ＭＨｚと、２００ＭＨｚと、４００ＭＨｚと、５００ＭＨｚとでの、個々のプル・アップ抵抗器による直列抵抗器Ｒｓへの寄与対容量を示す。 信号線に接続され、小さいＰＭＯＳＴを用いてオンとオフとにスイッチングされる個々のプル・アップ抵抗器を有する７ビット・バイナリ重み付きスイッチト・キャパシタ・アレイの実施形態を示す図である。 ５０ＭＨｚでの、個々のスイッチト・プル・アップ抵抗器による直列抵抗器Ｒｓへの寄与対容量を示すグラフＸＩＩである。グラフＸＩＩＩと、ＸＩＶと、ＸＶと、ＸＶＩとは、１００ＭＨｚと、２００ＭＨｚと、４００ＭＨｚと、５００ＭＨｚとでの、スイッチト・プル・アップ抵抗器による直列抵抗器Ｒｓへの寄与対容量を示す。 容量アレイの下位３ビットに追加されたダミー分岐を示す等価回路を示す概略図である。 動作を説明するために図２に示された回路の一部を示す図である。 動作を説明するために図１４に示された回路の一部を示す図である。 回路 図１４から生じる線形化された直列抵抗対入力ワードを示すグラフＸＶＩＩである。グラフＸＶＩＩＩとＸＩＸとは、容量の一次導関数対入力ワードｄＣ／ｄＷならびに容量対入力ワードを示す。 １つのスイッチト・キャパシタと１つのダミー分岐とを有する１つのアレイ構成要素の実施形態を示す図である。 ＮＭＯＳトランジスタの断面を示す図である。 ＰＭＯＳトランジスタの断面を示す図である。 容量アレイを使用する受信器の実施形態を示す図である。 ＭＯＳトランジスタによってスイッチングされるキャパシタの８ビット・アレイの実施形態を示す図であり、１つのアレイ・キャパシタの値は、追加値によって増やされた重み付き基本値の合成である。 図２１に示されたアレイの等価回路を示す概略図である。 同調範囲に対して準比例の容量を示すグラフＸＸである。 等価直列抵抗対同調範囲を示すグラフＸＸＩである。 最適化された等価直列抵抗対同調範囲を示すグラフＸＸＩＩである。 スイッチを分割することによって最適化された等価直列抵抗対同調範囲を示すグラフＸＸＩＩＩである。 オーバーラップを有する容量対同調範囲を示すグラフＸＸＩＶである。
符号の説明
１ キャパシタのアレイ
２ キャパシタ
３ キャパシタ
４ キャパシタ
５ キャパシタ
６ キャパシタ
７ キャパシタ
８ キャパシタ
９ ＭＯＳトランジスタ
１０ ＭＯＳトランジスタ
１１ ＭＯＳトランジスタ
１２ ＭＯＳトランジスタ
１３ ＭＯＳトランジスタ
１４ ＭＯＳトランジスタ
１５ ＭＯＳトランジスタ
１６ 入力
１７ 入力
１８ 入力
１９ 入力
２０ 入力
２１ 入力
２２ 入力
２３ 信号線
２４ 信号線
２５ 入力／出力
２６ 入力／出力
３１ 等価回路
３２ スイッチ
３３ ＯＮ抵抗器
３４ 並列抵抗器
３５ 並列キャパシタ
３６ スイッチ
３７ ＯＮ抵抗器
３８ 並列抵抗器
３９ 並列キャパシタ
４０ スイッチ
４１ ＯＮ抵抗器
４２ 並列抵抗器
４３ 並列キャパシタ
４４ スイッチ
４５ ＯＮ抵抗器
４６ 並列抵抗器
４７ 並列キャパシタ
６１ アレイ
６２ スイッチ
６３ スイッチ
６４ スイッチ
６５ スイッチ
６６ スイッチ
６７ スイッチ
６８ スイッチ
６９ アクティブＭＯＳトランジスタ
７０ アクティブＭＯＳトランジスタ
７１ アクティブＭＯＳトランジスタ
７２ アクティブＭＯＳトランジスタ
７３ アクティブＭＯＳトランジスタ
７４ アクティブＭＯＳトランジスタ
７５ アクティブＭＯＳトランジスタ
７６ パッシブＭＯＳトランジスタ
７７ パッシブＭＯＳトランジスタ
７８ パッシブＭＯＳトランジスタ
８２ パッシブＭＯＳトランジスタ
９１ 等価回路
９２ スイッチ
９３ 抵抗器
９４ 抵抗器
９５ キャパシタ
９６ 抵抗器
９７ キャパシタ
９８ スイッチ
９９ 抵抗器
１００ 抵抗器
１０１ キャパシタ
１０２ 抵抗器
１０３ キャパシタ
１１１ キャパシタのアレイ
１１２ スイッチ
１１３ パッシブＭＯＳトランジスタ
１１４ アクティブ部分
１１５ アクティブＭＯＳトランジスタ
１１６ アクティブＭＯＳトランジスタ
１１７ コーダ
１２１ アレイ
１２２ スイッチ
１２３ スイッチ
１２４ パッシブＭＯＳトランジスタ
１２５ アクティブ部分
１２６ アクティブＭＯＳトランジスタ
１２７ アクティブＭＯＳトランジスタ
１２８ パッシブＭＯＳトランジスタ
１２９ アクティブ部分
１３０ アクティブＭＯＳトランジスタ
１３１ アクティブＭＯＳトランジスタ
１３２ アクティブＭＯＳトランジスタ
１３３ アクティブＭＯＳトランジスタ
１３４ コーダ
１３５ コーダ
１４１ アレイ
１４２ プル・アップ抵抗器
１４３ プル・アップ抵抗器
１４４ プル・アップ抵抗器
１４５ プル・アップ抵抗器
１４６ プル・アップ抵抗器
１４７ プル・アップ抵抗器
１４８ プル・アップ抵抗器
１４９ タップ
１５０ タップ
１５１ タップ
１５２ タップ
１５３ タップ
１５４ タップ
１５５ タップ
１５６ キャパシタ
１５７ 正電源
１６１ アレイ
１６２ プル・アップ抵抗器
１６３ プル・アップ抵抗器
１６４ プル・アップ抵抗器
１６５ プル・アップ抵抗器
１６６ プル・アップ抵抗器
１６７ プル・アップ抵抗器
１６８ プル・アップ抵抗器
１６９ トランジスタ
１７０ トランジスタ
１７１ トランジスタ
１７２ トランジスタ
１７３ トランジスタ
１７４ トランジスタ
１７５ トランジスタ
１７６ タップ
１７７ タップ
１７８ タップ
１７９ タップ
１８０ タップ
１８１ タップ
１８２ タップ
１８３ 抵抗器
１８４ 正電源
１９０ 等価回路
１９１ アレイ
１９２ ダミー分岐
１９３ ダミー分岐
１９４ ダミー分岐
１９５ キャパシタ
１９６ キャパシタ
１９７ キャパシタ
１９８ キャパシタ
１９９ ＭＯＳＴ
２００ ＭＯＳＴ
２０１ ＭＯＳＴ
２０２ ＭＯＳＴ
２０３ スイッチ
２０４ スイッチ
２０５ スイッチ
２０６ スイッチ
２０７ 抵抗器
２０８ 抵抗器
２０９ 抵抗器
２１０ 抵抗器
２１１ 抵抗器
２１２ 抵抗器
２１３ 抵抗器
２１４ 抵抗器
２１５ キャパシタ
２１６ キャパシタ
２１７ キャパシタ
２１８ キャパシタ
２１９ スイッチ
２２０ スイッチ
２２１ スイッチ
２２２ キャパシタ
２２３ キャパシタ
２２４ キャパシタ
２２５ 抵抗器
２２６ 抵抗器
２２７ 抵抗器
２２８ キャパシタ
２２９ キャパシタ
２３０ キャパシタ
２３１ ダミーＭＯＳＴ
２３２ ダミーＭＯＳＴ
２３３ ダミーＭＯＳＴ
２４０ アレイ構成要素
２４１ スイッチト・キャパシタ
２４２ ダミー分岐
２４３ ＰＭＯＳＴ
２４４ ダミーＮＭＯＳＴ
２４５ ＮＭＯＳＴ
２４８ 抵抗器
２４９ 抵抗器
２５１ ドレイン
２５２ ソース
２５３ Ｐ型ウェル区域
２５４ 基板
２５６ ドレイン
２５７ ソース
２５８ Ｎ型ウェル区域
２５９ 基板
２６２ トランシーバ
２６３ キャパシタ
２６４ 低雑音増幅器
２６５ インダクタ
２６６ 容量アレイ
２６７ 自動利得制御
２６８ 自動利得制御
２６９ ミキサ
２７０ 分周器
２７１ 低域／多相フィルタ
２７２ インジケータ
２７３ 同調制御
２７４ 自動利得制御
２７５ 自動利得制御
２７６ 自動利得制御
２７７ 水晶発振器
２７８ シンセサイザ
２７９ 制御インターフェイス
２８０ ループ・アンテナ
２８１ チャネル・デコーダ
２８２ ループ・フィルタ
３０１ キャパシタのアレイ
３０２ キャパシタ
３０３ キャパシタ
３０４ キャパシタ
３０５ キャパシタ
３０６ キャパシタ
３０７ キャパシタ
３０８ キャパシタ
３０９ キャパシタ
３１０ ＭＯＳトランジスタ
３１１ ＭＯＳトランジスタ
３１２ ＭＯＳトランジスタ
３１３ ＭＯＳトランジスタ
３１４ ＭＯＳトランジスタ
３１５ ＭＯＳトランジスタ
３１６ ＭＯＳトランジスタ
３１７ ＭＯＳトランジスタ
３１８ 入力
３１９ 入力
３２０ 入力
３２１ 入力
３２２ 入力
３２３ 入力
３２４ 入力
３２５ 入力
３２６ 信号線
３２７ 信号線
３２８ 入力／出力
３２９ 入力／出力
３３１ 等価回路
３３２ スイッチ
３３３ ＯＮ抵抗器
３３４ 寄生抵抗器
３３５ 寄生キャパシタ
３３６ スイッチ
３３７ ＯＮ抵抗器
３３８ 寄生抵抗器
３３９ 寄生キャパシタ
３４４ スイッチ
３４５ ＯＮ抵抗器
３４６ 寄生抵抗器
３４７ 寄生キャパシタ
３５１ ピーク
３５２ ピーク
３５３ ピーク
３５４ ピーク
３５５ ピーク
３６１ 範囲
３６２ 範囲
３６３ 範囲
３６４ 範囲
３６５ 範囲
３７１ オーバーラップ
３７２ オーバーラップ
３７３ オーバーラップ

Claims (26)

  1. それぞれが容量を有するキャパシタのアレイであって、
    キャパシタの前記アレイをスイッチングするＭＯＳトランジスタと、
    前記ＭＯＳトランジスタが結合される前記キャパシタの前記容量に比例する、前記ＭＯＳトランジスタのそれぞれの幾何学的プロパティと、
    を備えるキャパシタのアレイ。
  2. 前記幾何学的プロパティが、幅である、請求項１に記載のアレイ。
  3. 前記ＭＯＳトランジスタの容量が、バイナリ重み付けされる、請求項１または２に記載のキャパシタのアレイ。
  4. 前記アレイが、ＭＯＳトランジスタに並列に結合された、さらなるＭＯＳトランジスタをさらに含んでおり、その両方が前記アレイの１つのキャパシタと直列に結合される、請求項１乃至３のいずれかに記載のキャパシタのアレイ。
  5. 前記さらなるＭＯＳトランジスタのゲート端子が、基準端子に結合される、請求項４に記載のキャパシタのアレイ。
  6. 前記並列のＭＯＳトランジスタが、コーダによって制御される、請求項４に記載のキャパシタのアレイ。
  7. 前記コーダが、入力バイナリ・ワードの最上位ビットによって制御されることを特徴とする、請求項６に記載のキャパシタのアレイ。
  8. 請求項１に記載のＭＯＳトランジスタによってスイッチングされるキャパシタのアレイであって、前記キャパシタと前記ＭＯＳトランジスタとの間のタップに結合された抵抗器をさらに備える、キャパシタのアレイ。
  9. 前記抵抗器が、追加ＭＯＳトランジスタを介して前記タップに結合される、請求項８に記載のキャパシタのアレイ。
  10. 前記抵抗器が、信号線に結合される、請求項９に記載のキャパシタのアレイ。
  11. 前記抵抗器が、バイナリ重み付けされる、請求項８から１０のいずれかに記載のキャパシタのアレイ。
  12. 前記信号線が、抵抗器手段を介して正電源に結合される、請求項１０に記載のキャパシタ・アレイのアレイ。
  13. 前記ＭＯＳトランジスタが、最下位部分を有するバイナリ・ワードによって制御され、前記最下位部分によって制御される前記ＭＯＳトランジスタが、比較的小さい抵抗を有する、請求項１に記載のキャパシタのアレイ。
  14. 前記最下位部分によって制御されるＭＯＳトランジスタおよびこれらのＭＯＳトランジスタによってスイッチングされるキャパシタに並列に結合されたダミー分岐をさらに備える、請求項１３に記載のキャパシタのアレイ。
  15. 前記ダミー分岐が、キャパシタの前記アレイに含まれる前記キャパシタと同一の容量を有するキャパシタを含む、請求項１４に記載のキャパシタのアレイ。
  16. 前記アレイのすべてのキャパシタの容量の値が、重み付き基本値と追加値とを含む、請求項１に記載のキャパシタのアレイ。
  17. 前記アレイが、ＭＯＳトランジスタに並列に結合されたさらなるＭＯＳトランジスタをさらに含み、その両方が前記アレイの１つのキャパシタと直列に結合される、請求項１６に記載のキャパシタのアレイ。
  18. 前記並列のＭＯＳトランジスタが、コーダによって制御される、請求項１７に記載のキャパシタのアレイ。
  19. 前記コーダが、入力バイナリ・ワードの最上位ビットによって制御される、請求項１８に記載のキャパシタのアレイ。
  20. さらなるキャパシタが、２つの信号線に結合される、請求項１に記載のキャパシタのアレイ。
  21. 前記アレイに含まれる前記キャパシタが、金属−絶縁膜−金属（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）のキャパシタである、請求項１から２０のいずれかに記載のキャパシタのアレイ。
  22. 前記アレイの前記キャパシタの前記容量が、バイナリ重み付けされる、請求項１、２、３、４、８、および１３のいずれかに記載のキャパシタのアレイ。
  23. 前記請求項の１つまたは複数に記載のキャパシタのアレイを含む同調可能フィルタ。
  24. 請求項１から２３のいずれかに記載のキャパシタの同調可能アレイを含むＴＶ同調器。
  25. 請求項１から２４のいずれかに記載のキャパシタのアレイを含む受信器。
  26. 請求項１から２５のいずれかに記載のキャパシタのアレイを含むトランシーバ。
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