WO2020049877A1 - 可変容量回路、および、無線通信装置 - Google Patents

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Definitions

  • This technology relates to a variable capacitance circuit and a wireless communication device. More specifically, the present invention relates to a variable capacitance circuit to which a wireless signal is input and a wireless communication device.
  • Variable capacitors have been used in wireless communication devices and the like for impedance matching, antenna tuning, noise reduction, signal generation, and the like.
  • a wireless communication device has been proposed in which a variable capacitance circuit including a plurality of capacitors each having one end connected in parallel to an antenna and a group of switches individually grounding the other ends of the capacitors has been proposed.
  • a wireless communication device using a high frequency, when mounting a circuit on a semiconductor substrate, an interdigital capacitor is often used in consideration of an advantage that manufacturing variation is small even with a small capacity.
  • the interdigital capacitor is a capacitor comprising a pair of metal finger sets each provided with a plurality of projecting wirings as fingers and a dielectric. One finger and the other finger of the pair of finger sets are arranged alternately with each other, and a dielectric is arranged between them. With this configuration, a capacitance value of the line capacitance between the fingers (wirings) is generated.
  • the capacitance value of the variable capacitance circuit is changed to adjust the impedance, adjust the antenna resonance frequency, change the filter characteristic, change the signal frequency, and the like. Adjustments and desired characteristics according to the application can be realized.
  • a variable capacitance circuit using an interdigital capacitor it is difficult to increase the self-resonant frequency that is the frequency at which the capacitance value becomes maximum. This is because a parasitic inductance occurs in the finger (wiring).
  • the higher the self-resonant frequency the higher the frequency of the signal flowing through the variable capacitance circuit can be. Therefore, when transmitting and receiving a high frequency radio signal such as a millimeter wave, the self-resonant frequency needs to be increased. .
  • the present technology has been developed in view of such a situation, and has an object to increase a self-resonant frequency and reduce a parasitic resistance in a variable capacitance circuit whose capacitance value can be changed.
  • a first aspect of the present technology is a capacitance section in which a plurality of semiconductor elements having a capacitance corresponding to an applied bias voltage are connected in series.
  • a variable capacitance circuit comprising: a reactance element connected to the capacitance section; and a bias circuit for applying the bias voltage to each of the plurality of semiconductor elements. This brings about an effect that the combined capacitance of the capacitance portion fluctuates according to the bias voltage.
  • each of the plurality of semiconductor elements is a transistor
  • the bias circuit includes an on-voltage for turning on the transistor and an off-voltage for turning off the transistor. May be applied as the bias voltage. This brings about an effect that the combined capacitance varies according to the number of transistors in the off state.
  • the off-voltage may include a plurality of voltages different from each other, and the bias circuit may apply any one of the on-voltage and the plurality of voltages as the bias voltage. This brings about an effect that the combined capacitance varies depending on the number of off-state transistors and the off-state voltage.
  • At least two of the transistors may have different gate widths. This brings about an effect that the combined capacitance of the transistors having different gate widths varies according to the bias voltage.
  • the transistor may have a gate electrode laid out in a straight line instead of a conventional meander or comb shape. This brings about an effect that the parasitic inductance is reduced.
  • each of the plurality of semiconductor elements is a diode pair circuit including a pair of diodes connected to an anode
  • the bias circuit includes a forward voltage and a forward voltage applied to each of the pair of diodes. Any of the reverse voltages may be applied as the bias voltage. This brings about an effect that the combined capacitance fluctuates according to the number of diode pair circuits to which the reverse voltage is applied.
  • a plurality of array circuits connected in parallel may be arranged in the capacitance unit, and the plurality of semiconductor elements may be arranged in each of the plurality of array circuits.
  • the reactance element may be connected in series to the capacitance unit. This brings about an effect that the impedance of the circuit in which the reactance element and the capacitance section are connected in series varies.
  • the reactance element may be an antenna radiator. This brings about an effect that the resonance frequency of the circuit in which the antenna radiator and the capacitor are connected in series changes.
  • the capacitance section may be connected to both ends of the reactance element. This brings about an effect that the resonance frequency and the impedance change according to the bias voltage.
  • the reactance element may be connected to the capacitor in parallel. This brings about an effect that the impedance of the circuit in which the reactance element and the capacitor are connected in parallel varies.
  • a capacitance section in which a plurality of semiconductor elements each having a capacitance corresponding to an applied bias voltage are connected in series, a reactance element connected to the capacitance section,
  • a wireless communication device comprising: a bias circuit for applying the bias voltage to each of the semiconductor elements; and an antenna radiator connected to at least one of the capacitance unit and the reactance element.
  • FIG. 1 is a circuit diagram illustrating a configuration example of a wireless communication device according to a first embodiment of the present technology.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a variable capacitance circuit according to the first embodiment of the present technology.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a variable capacitance circuit to which a reactance element is added according to the first embodiment of the present technology.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a variable capacitance circuit in which reactance elements according to the first embodiment of the present technology are connected in parallel.
  • FIG. 2 is an example of a plan view of a MOS (Metal-Oxide-Semiconductor) transistor according to the first embodiment of the present technology.
  • MOS Metal-Oxide-Semiconductor
  • FIG. 2 is a circuit diagram illustrating an example of an equivalent circuit of a MOS transistor according to the first embodiment of the present technology.
  • 5 is an example of an equivalent circuit of a capacitance unit according to the first embodiment of the present technology.
  • FIG. 6 is a diagram illustrating an example of control of a combined capacitance according to the first embodiment of the present technology.
  • 5 is a graph illustrating an example of frequency characteristics according to the first embodiment of the present technology and a comparative example.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a variable capacitance circuit according to a second embodiment of the present technology.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a variable bias circuit according to a second embodiment of the present technology.
  • FIG. 13 is a diagram illustrating an example of a relationship between a gate-source voltage and an off-capacitance of a MOS transistor according to a second embodiment of the present technology.
  • FIG. 13 is a diagram illustrating an example of control of a MOS transistor according to a second embodiment of the present technology.
  • FIG. 13 is a diagram illustrating an example of a gate width for each MOS transistor according to a third embodiment of the present technology.
  • FIG. 13 is a diagram illustrating an example of control of a combined capacitance according to the third embodiment of the present technology.
  • FIG. 14 is a circuit diagram illustrating a configuration example of a capacitance section according to a fourth embodiment of the present technology.
  • FIG. 14 is a diagram illustrating an example of control of a combined capacitance according to a fourth embodiment of the present technology.
  • FIG. 15 is a circuit diagram illustrating a configuration example of a capacitance section according to a fifth embodiment of the present technology. 15 is an example of an equivalent circuit of a diode pair circuit according to a fifth embodiment of the present technology.
  • FIG. 15 is a circuit diagram illustrating a configuration example of a wireless communication device according to a sixth embodiment of the present technology.
  • FIG. 21 is a circuit diagram illustrating a configuration example of a wireless communication device according to a seventh embodiment of the present technology.
  • FIG. 1 is a circuit diagram illustrating a configuration example of the wireless communication device 100 according to the first embodiment of the present technology.
  • the wireless communication device 100 is a device that transmits and receives wireless signals, and includes an antenna radiator 110 and an impedance matching circuit 120.
  • the impedance matching circuit 120 is a circuit that performs impedance matching so that reflection does not occur between other circuits.
  • the variable capacitance circuit 200 is a circuit whose capacitance value changes according to a control signal.
  • the variable capacitance circuit 200 is connected in parallel with the antenna radiator 110, and the resistance element 121 and the signal source 122 are connected in series with the antenna radiator 110.
  • the antenna radiator 110 is a portion of the antenna connected to a feeding point to which an AC signal from the signal source 122 is supplied, and is also called an element.
  • the signal source 122 supplies an AC signal.
  • FIG. 2 is a circuit diagram illustrating a configuration example of the variable capacitance circuit 200 according to the first embodiment of the present technology.
  • the variable capacitance circuit 200 includes a reactance element 210, a capacitance unit 220, and a bias circuit 240.
  • the capacitance section 220 includes MOS transistors 231 to 233 and resistance elements 221 to 227.
  • MOS transistors 231 to 233 for example, N-type MOS transistors are used.
  • the reactance element 210 and the capacitance section 220 are connected in series between the resistance element 121 and the ground terminal. A connection point between the reactance element 210 and the capacitance section 220 is connected to the antenna radiator 110.
  • the capacitance unit 220 includes an input terminal IN and an output terminal OUT, and the input terminal IN is connected to the reactance element 210 and the antenna radiator 110.
  • the output terminal OUT is connected to a ground terminal.
  • the reactance element 210 is an element having a fixed reactance, and for example, an inductive reactance element such as an inductor is used. Note that a capacitive reactance element such as a capacitor can be used as the reactance element 210 instead of the inductive reactance element.
  • MOS transistors 231 to 233 are connected in series between the input terminal IN and the output terminal OUT. Further, resistance element 221 is connected in parallel to MOS transistor 231, and resistance element 222 is connected in parallel to MOS transistor 232. Resistance element 223 is connected in parallel with MOS transistor 233.
  • the resistance element 224 is inserted between the gate of the MOS transistor 231 and the bias circuit 240, and the resistance element 225 is inserted between the gate of the MOS transistor 232 and the bias circuit 240.
  • the resistance element 226 is inserted between the gate of the MOS transistor 233 and the bias circuit 240.
  • Resistance element 227 is inserted between the source of MOS transistor 233 and the ground terminal.
  • Each of the MOS transistors 231 to 233 has a capacitance value according to the bias voltage.
  • an ON voltage for turning on the MOS transistor 231 is applied to the gate as a bias voltage
  • the MOS transistor 231 shifts to the ON state. For example, a high level higher than the threshold voltage of the MOS transistor 231 is applied as the ON voltage.
  • the MOS transistor 231 shifts to the off state.
  • a low level equal to or lower than the threshold voltage of the MOS transistor 231 is applied as an off-voltage.
  • the capacitance of the MOS transistor 231 in the off state depends on the gate width, off voltage, and the like.
  • the capacitance of the MOS transistor 231 in the ON state is much smaller than that in the OFF state, and is close to “0” Farad (F).
  • the capacitance of the MOS transistor 231 in the off state is referred to as “off capacitance”.
  • Each of the MOS transistors 231 to 233 is an example of the semiconductor element described in the claims.
  • the bias circuit 240 applies a bias voltage to each of the MOS transistors 231 to 233 according to a control signal.
  • the bias circuit 240 individually controls the MOS transistors 231, 232, and 233 to be in an on state or an off state by a bias voltage.
  • the combined capacitance of the capacitance section 220 varies depending on the number of MOS transistors in the off state.
  • MOS transistors Although the number of MOS transistors is three, the number of MOS transistors is not limited to three. Although all of the MOS transistors 231 to 233 are N-type, P-type transistors may be used as the MOS transistors 231 to 233 instead of N-type. When a P-type is used, a low level is applied as an on-voltage and a high level is applied as an off-voltage.
  • variable capacitance circuit 200 only the reactance element 210 is connected to the capacitance section 220. However, as illustrated in FIG. 3, a reactance element 211 can be further connected to the output terminal OUT.
  • reactance elements 210 are connected in series to the capacitance section 220, they may be connected in parallel as illustrated in FIG.
  • FIG. 5 is an example of a plan view of the MOS transistor 231 according to the first embodiment of the present technology.
  • FIG. 4A is a plan view of the MOS transistor 231 when the gate electrode has a meandering or comb-shaped structure
  • FIG. 4B is a plan view of the MOS transistor 231 when the gate electrode has a straight-line structure.
  • FIG. 4A is a plan view of the MOS transistor 231 when the gate electrode has a meandering or comb-shaped structure
  • FIG. 4B is a plan view of the MOS transistor 231 when the gate electrode has a straight-line structure.
  • the MOS transistor 231 is provided with a drain electrode 311 and a source electrode 313 having a plurality of projecting fingers such as a finger 314.
  • the fingers of the drain electrode 311 and the fingers of the source electrode 313 are alternately arranged, and the gate electrode 312 is arranged between them.
  • each of the fingers has a parasitic resistance and a parasitic inductance. Therefore, as the finger length increases, the parasitic inductor and the parasitic resistance may increase.
  • the drain electrode 311 and the source electrode 313 have no fingers, so that the parasitic inductance is smaller than that in the meander (or comb) structure. For this reason, it is desirable to use a transistor having a straight structure as the MOS transistor 231. The same applies to MOS transistors 232 and 233.
  • FIG. 6 is a circuit diagram showing an example of an equivalent circuit of the MOS transistor 231.
  • This equivalent circuit includes parasitic resistances 321 and 325, parasitic inductances 322 and 324, a drain-source capacitance 323, a gate-drain capacitance 326, and a gate-source capacitance 327.
  • the values of the parasitic resistances 321 and 325 and the parasitic inductances 322 and 324 increase as the length of the finger increases.
  • FIG. 7 is an example of an equivalent circuit of the capacitance section 220 according to the first embodiment of the present technology.
  • MOS transistors 231 and 232 are turned off and MOS transistor 233 is turned on, each of MOS transistors 231 and 232 has an off-capacitance, and MOS transistor 233 has an on-resistance.
  • FIG. 8 is a diagram illustrating an example of control of the combined capacitance according to the first embodiment of the present technology.
  • a 3-bit control signal is input to the bias circuit 240.
  • the 0th bit of this control signal is associated with the MOS transistor 231, and the first bit is associated with the MOS transistor 232.
  • the second bit of the control signal is associated with the MOS transistor 233.
  • the bias circuit 240 supplies an ON voltage to the corresponding MOS transistor when the value of each bit is “1”, and supplies an OFF voltage when the value is “0”.
  • any one bit of the control signal is “0” and the remaining bit is “1”
  • any one of the MOS transistors 231 to 233 shifts to an off state, and the other two shift to an on state.
  • the combined capacitance at this time is C off .
  • the bias circuit 240 can change the combined capacitance of the capacitor 220 by controlling the number of off-state MOS transistors.
  • FIG. 9 is a graph showing an example of frequency characteristics in the first embodiment of the present technology and a comparative example.
  • the vertical axis in the figure is the capacitance value of the capacitance section 220, and the horizontal axis is the frequency of the wireless signal.
  • a variable capacitance of a comparative example in which a plurality of fixed-capacity capacitors are connected in series and a switch is connected to each capacitor in parallel is assumed.
  • a capacitor is mounted on a semiconductor substrate together with a switch, a metal-insulator-metal (MIM) capacitor or the above-mentioned interdigital capacitor is generally used.
  • MIM capacitor has a structure in which a dielectric insulator is inserted between metals.
  • the manufacturing variation of the MIM capacitor increases as the capacitance value decreases. Therefore, when a relatively small capacitance value is required, an interdigital capacitor is used. However, in the case of the interdigital capacitor, parasitic inductance occurs in the wiring. Therefore, as the wiring becomes longer, the parasitic inductance increases, and the self-resonant frequency at which the capacitance value becomes maximum decreases.
  • the dotted curve in the figure shows the frequency characteristics of the comparative example using the interdigital capacitor. As illustrated in the figure, in the comparative example, the self-resonant frequency is around 17 gigahertz (GHz).
  • the self-resonance frequency is higher than that of the comparative example, and is around 30 GHz (GHz).
  • GHz GHz
  • the distance between the drain and the source of the MOS transistor is shorter than the distance between the wirings of the interdigital capacitor, high capacitance characteristics can be obtained, and the parasitic inductance and the parasitic resistance can be reduced since the metal portion of the drain and the source is small. is there.
  • the size can be made smaller than that of an interdigital capacitor because a transistor formation process is used.
  • the solid line curve in FIG. 9 shows the frequency characteristics of the capacitance section 220.
  • variable capacitance circuit 200 can be easily reduced in size as compared with an interdigital capacitor.
  • the circuit can be downsized and the parasitic capacitance can be reduced. As a result, it is possible to increase the variable width of the capacity and reduce the cost.
  • ESD Electrostatic Discharge
  • variable capacitance circuit 200 using the off capacitance of the MOS transistor since the MOS transistor has the same effect as the ESD protection circuit, there is no need to separately provide an ESD protection circuit, and the characteristics such as the variable capacitance width and the loss Can be kept good.
  • the off capacitance of the switch connected in parallel to the interdigital capacitor is limited according to the balance with the capacitance value of the capacitor.
  • the gate width is limited by the limitation of the off-capacitance, and the on-resistance is also affected by the limitation of the gate width.
  • the bias circuit 240 controls the capacitance by turning on / off each of the MOS transistors 231 to 233 connected in series by the bias voltage. Therefore, the self-resonant frequency can be increased as compared with the case where an interdigital capacitor having a larger parasitic inductance than the MOS transistor 231 or the like is used.
  • the bias circuit 240 turns on or off each of the MOS transistors such as the MOS transistor 231 and controls the capacitance value to “0” Farad (F) or the off capacitance C off. I was In other words, the bias circuit 240 controls each capacitance value of the MOS transistor in two stages. However, in the two-stage control, it may be difficult to finely adjust the combined capacitance.
  • the bias circuit 240 according to the second embodiment differs from the first embodiment in that each capacitance value of a MOS transistor is controlled in three or more stages.
  • FIG. 10 is a circuit diagram illustrating a configuration example of the variable capacitance circuit 200 according to the second embodiment of the present technology.
  • the variable capacitance circuit 200 according to the second embodiment differs from the first embodiment in that variable bias circuits 250, 241 and 242 are arranged in a bias circuit 240.
  • variable bias circuit 250 supplies one of a bias voltage (ON voltage) higher than a threshold voltage and a plurality of different bias voltages (OFF voltages) lower than the threshold voltage to the MOS transistor 231 according to a control signal.
  • Variable bias circuits 241 and 242 have the same configuration as variable bias circuit 250 except that a bias voltage is applied to MOS transistors 232 and 233.
  • FIG. 11 is a circuit diagram illustrating a configuration example of the variable bias circuit 250 according to the second embodiment of the present technology.
  • the variable bias circuit 250 includes an nMOS (n-Channel MOS) transistor 251, a pMOS (p-Channel MOS) transistor 252, and a variable voltage supply unit 253.
  • the nMOS transistor 251 and the pMOS transistor 252 are connected in series between the terminal of the ON voltage VbON and the variable voltage supply unit 253.
  • a connection point between the nMOS transistor 251 and the pMOS transistor 252 is connected to the MOS transistor 231 via the resistance element 224.
  • control signals of the second embodiment include SW1, SW2 and SW3.
  • the control signal SW1 is a 2-bit signal and is input to the variable bias circuit 250.
  • the control signal SW2 is also a 2-bit signal and is input to the variable bias circuit 241.
  • the control signal SW3 is also a 2-bit signal and is input to the variable bias circuit 242.
  • the 0th bit of the control signal SW1 is commonly input to the gates of the nMOS transistor 251 and the pMOS transistor 252.
  • the first bit of the control signal SW1 is input to the variable voltage supply unit 253.
  • variable voltage supply unit 253 applies one of different off-voltages VbOFF1 and VbOFF2 to the drain of the pMOS transistor 252 according to the first bit of the control signal SW1.
  • FIG. 12 is a diagram illustrating an example of a relationship between a gate-source voltage and an off-capacity of the MOS transistor 231 according to the second embodiment of the present technology.
  • the vertical axis in the figure is the capacitance value of the off-capacitance
  • the horizontal axis is the gate-source voltage Vgs (in other words, the bias voltage).
  • Vgs the gate-source voltage
  • the value of the off capacitance of the MOS transistor increases as the bias voltage decreases.
  • the MOS transistor 231 shifts to an off state, and its off-capacitance becomes Coff1 . Further, the threshold voltage below the OFF voltage V BOFF1 higher than the OFF voltage V BOFF2 is applied MOS transistor 231 goes OFF, the off capacitance becomes small C off2 than C off1. As described above, since the respective capacitance values of the MOS transistor 231 and the like can be individually adjusted, reduction in manufacturing variation and calibration of the capacitance value become easy.
  • bias circuit 240 controls the off-voltage in two stages, VbOFF1 and VbOFF2 , but can control the OFF voltage in three or more stages.
  • FIG. 13 is a diagram illustrating an example of control of the MOS transistor 231 according to the second embodiment of the present technology.
  • the bias circuit 240 controls the capacitance values of the MOS transistors 231 to 233 in three stages, so that the first embodiment performs two-stage control.
  • the combined capacitance can be more finely adjusted than in the form.
  • the off-capacitance of each of the MOS transistors 231 to 233 is set to the same value. However, in this configuration, it may be difficult to finely adjust the combined capacitance.
  • the variable capacitance circuit 200 according to the third embodiment differs from the first embodiment in that the capacitance values of the MOS transistors 231 to 233 are different.
  • FIG. 14 is a diagram illustrating an example of a gate width for each MOS transistor according to the third embodiment of the present technology.
  • the gate width Wg2 of the MOS transistor 232 is set to, for example, ⁇ of Wg1. Since the off-capacitance is proportional to the gate width under a constant bias voltage, the off-capacity of the MOS transistor 232 is C off / 2.
  • the gate width Wg3 of the MOS transistor 233 is set to, for example, 1 / of Wg1. As a result, the off-capacitance of the MOS transistor 233 becomes C off / 4.
  • the signal voltage between the input terminal IN and the output terminal OUT does not exceed the withstand voltage of one stage of the MOS transistor.
  • the number of MOS transistors may be increased according to the withstand voltage, and the gate width may be adjusted.
  • the MOS transistor 231 is replaced with two transistor stages, and the gate width per stage is Wg1 ⁇ 2.
  • the off-capacitance of these transistors is 2 ⁇ C off , and a desired value is obtained.
  • MOS transistors 232 and 233 are the same applies.
  • the gate widths of the MOS transistors 231 to 233 are different from each other, it is possible to set the two gate widths to the same value and set the remaining gate widths to different values.
  • FIG. 15 is a diagram illustrating an example of control of the combined capacitance according to the third embodiment of the present technology.
  • the control signal is “000” in binary
  • all of the MOS transistors 231 to 233 shift to the off state, and their combined capacitance becomes C off / 7.
  • the capacitance of each of the MOS transistors 231 to 233 can be controlled in three or more steps as in the second embodiment.
  • the bias circuit 240 controls each transistor to a different off capacitance by applying an off voltage. Can be.
  • the bias circuit 240 can finely adjust the combined capacitance as compared with the first embodiment in which the off capacitances of the MOS transistors 231 to 233 are the same.
  • variable capacitance circuit 200 is different from the first embodiment in that a plurality of circuits each including a MOS transistor group connected in series are connected in parallel.
  • FIG. 16 is a circuit diagram illustrating a configuration example of the capacitance unit 220 according to the fourth embodiment of the present technology.
  • the capacitance section 220 according to the fourth embodiment includes array circuits 260, 270 and 280.
  • the array circuit 260 includes a MOS transistor 261, an N (N is an integer) MOS transistor 262, a resistor 263, an N resistor 264, a resistor 265, and an N resistor 266. .
  • N is an integer
  • N is an integer
  • N is an integer
  • N is an integer
  • N is an integer
  • N N resistor
  • resistor 265 a resistor
  • N resistor 266 As the MOS transistor 261 and the N MOS transistors 262, N-type transistors are used.
  • the MOS transistor 261 and the N MOS transistors 262 are connected in series between the input terminal IN and the output terminal OUT.
  • Resistance element 263 is connected in parallel to MOS transistor 261.
  • the nth (n is an integer from 1 to N) resistance element 264 is connected in parallel to the nth MOS transistor 262.
  • the resistance element 265 is inserted between the gate of the MOS transistor 261 and the bias circuit 240.
  • One end of each of the N resistance elements 266 is connected to the gate of the corresponding MOS transistor 262, and the other end is commonly connected to the bias circuit 240.
  • the array circuit 270 includes a MOS transistor 271, N MOS transistors 272, a resistor 273, N resistors 274, a resistor 275, and N resistors 276.
  • MOS transistor 271 and the N MOS transistors 272 N-type transistors are used.
  • the array circuit 280 includes a MOS transistor 281, N MOS transistors 282, a resistor 283, N resistors 284, a resistor 285, and N resistors 286.
  • MOS transistor 281 and the N MOS transistors 282 N-type transistors are used.
  • the number of stages (N) of the MOS transistors and their gate widths are determined in consideration of the breakdown voltage of the MOS transistors, the required Q value of the variable capacitance circuit 200, the setting of the combined capacitance when all the MOS transistors are off, and the like. It is determined.
  • connection configuration of elements in each of the array circuits 270 and 280 is the same as that of the array circuit 260.
  • the array circuits 260, 270 and 280 are connected in parallel between the input terminal IN and the output terminal OUT.
  • the number of array circuits connected in parallel is not limited to three.
  • the number of MOS transistors in each of the array circuits 260, 270, and 280 is the same, the number of MOS transistors may be different.
  • FIG. 17 is a diagram illustrating an example of control of the combined capacitance according to the fourth embodiment of the present technology.
  • a 6-bit control signal is input to the bias circuit 240 according to the fourth embodiment.
  • the 0th bit of this control signal is associated with the MOS transistor 261, and the 1st bit is associated with the MOS transistor 271.
  • the second bit of the control signal is associated with the MOS transistor 281.
  • the third bit of the control signal is associated with N MOS transistors 262, and the fourth bit is associated with N MOS transistors 272.
  • the fifth bit of the control signal is associated with the N MOS transistors 282.
  • each of the off capacity of the MOS transistors 261 and 262 and C 1, respectively off capacity of the MOS transistors 271 and 272 and C 2.
  • the capacitance of each of the MOS transistors 231 to 233 can be controlled in three or more steps as in the second embodiment. Further, as in the third embodiment, a plurality of MOS transistors having different gate widths can be arranged.
  • the array circuits 260, 270, and 280 in which the MOS transistors connected in series are respectively arranged are connected in parallel, compared with the case of only the array circuit 260, The combined capacity can be adjusted more finely.
  • variable capacitance circuit 200 differs from the first embodiment in that a plurality of diode pair circuits are connected in series.
  • FIG. 18 is a circuit diagram illustrating a configuration example of the capacitance unit 220 according to the fifth embodiment of the present technology.
  • the capacitance section 220 includes a plurality of diode pair circuits 290 and a resistance element 227.
  • the diode pair circuits 290 are connected in series between the input terminal IN and the output terminal OUT.
  • Each diode pair circuit 290 includes a resistance element 291 and diodes 292 and 293.
  • the anode of the diode 292 is connected to the anode of the diode 293.
  • a connection point (anode) between the diodes 292 and 293 is connected to the bias circuit 240.
  • both ends of the resistance element 291 are connected to the cathode of the diode 292 and the cathode of the diode 293.
  • the resistance element 227 is inserted between any one of the cathodes of the diode 293 and the ground terminal.
  • the bias circuit 240 individually applies a bias voltage to each of the diode pair circuits 290.
  • the bias circuit 240 is applied, for example, each of the cathode potential of the diode 292 and 293 as V K, high anode potential V AH than the cathode potential V K, one of the lower than the cathode potential V K anode potential V AL I do. Since the cathode is provided via the resistance element 227, the cathode potential VK is, for example, a ground potential.
  • FIG. 19 is an example of an equivalent circuit of the diode pair circuit 290 according to the fifth embodiment of the present technology.
  • a in the figure is an example of an equivalent circuit of the diode pair circuit 290 in the case of applying a low anode potential V AL than the cathode potential V K.
  • B in the figure is an example of an equivalent circuit of the diode pair circuit 290 in the case of applying a high anode potential V AH than the cathode potential V K.
  • Bias circuit 240 the case of applying a low anode potential V AL than the cathode potential V K
  • a capacitance having a value corresponding to the reverse voltage is generated in each of the diodes 292 and 293.
  • the bias circuit 240 the case of applying a high anode potential V AH than the cathode potential V K
  • V AH the cathode potential
  • V K the cathode potential
  • the respective resistance values of the diodes 292 and 293 are constant.
  • the parasitic inductance of the diodes 292 and 293 is lower than that of the interdigital capacitor. Therefore, by using the diode pair circuit 290, the self-resonant frequency of the variable capacitance circuit 200 can be increased as compared with the case where an interdigital capacitor is used.
  • each capacitance value of the diode can be controlled in three or more steps as in the second embodiment.
  • the array circuits 260 and the like may be connected in parallel, and a plurality of diode pair circuits 290 connected in series may be arranged in each of the array circuits.
  • the bias circuit 240 controls the capacitance value by applying a forward voltage or a reverse voltage to each of the plurality of diode pair circuits 290 connected in series. I do. Therefore, the self-resonance frequency can be increased as compared with the case where an interdigital capacitor having a larger parasitic inductance than a diode is used.
  • the capacitance unit 220 is arranged in the impedance matching circuit 120, but may be arranged in the antenna tuning circuit.
  • the wireless communication apparatus 100 according to the sixth embodiment differs from the first embodiment in that a capacitance unit 220 is arranged in an antenna tuning circuit.
  • FIG. 20 is a circuit diagram illustrating a configuration example of the wireless communication device 100 according to the sixth embodiment of the present technology.
  • the wireless communication apparatus 100 according to the sixth embodiment differs from the first embodiment in that an antenna tuning circuit 130 for adjusting the resonance frequency of the antenna radiator is provided instead of the impedance matching circuit 120.
  • the antenna tuning circuit 130 includes the capacitance unit 220 and the bias circuit 240.
  • the resistance element 121 and the signal source 122 are connected in series to the antenna radiator 110 through an impedance matching circuit (not shown).
  • One end of the capacitance section 220 is connected to the antenna radiator 110, and the other end is grounded. Since the antenna radiator 110 has a reactance component, the antenna radiator 110, the capacitance unit 220, and the bias circuit 240 constitute a variable capacitance circuit 200. Note that the antenna radiator 110 is an example of a reactance element described in the claims.
  • the capacitance section 220 is disposed in the antenna tuning circuit 130, it is possible to adjust the antenna resonance frequency of the wireless communication device 100 that receives a high-frequency wireless signal. it can.
  • variable capacitance circuit 200 can be arranged in an antenna matching circuit.
  • the wireless communication apparatus 100 according to the seventh embodiment differs from the first embodiment in that a variable capacitance circuit 200 is arranged in an antenna matching circuit.
  • FIG. 21 is a circuit diagram illustrating a configuration example of the wireless communication device 100 according to the seventh embodiment of the present technology.
  • the wireless communication device 100 according to the seventh embodiment includes an antenna matching circuit 140 and a post-stage circuit 150.
  • the antenna matching circuit 140 includes a reactance element 210, capacitors 141 and 220, and a bias circuit 240.
  • Reactance element 210 is inserted between antenna radiator 110 and post-stage circuit 150.
  • the capacitance section 141 is connected to one end of the reactance element 210, and the capacitance section 220 is connected to the other end of the reactance element 210.
  • the bias circuit 240 supplies a bias voltage to each of the capacitors 141 and 220.
  • the configuration of the capacitance unit 141 is the same as that of the capacitance unit 220.
  • the reactance element 210, the capacitor 220, and the bias circuit 240 constitute the variable capacitance circuit 200.
  • variable capacitance circuit 200 is arranged in the antenna matching circuit 140, impedance matching between the subsequent circuit and the antenna can be performed by changing the capacitance value. it can.
  • the present technology may have the following configurations.
  • each of the plurality of semiconductor elements is a transistor;
  • the off-voltage includes a plurality of voltages different from each other;
  • variable capacitance circuit according to (2) or (3) wherein at least two of the transistors have different gate widths.
  • Each of the plurality of semiconductor elements is a diode pair circuit including a pair of diodes connected to an anode, The variable capacitance circuit according to (1), wherein the bias circuit applies one of a forward voltage and a reverse voltage to each of the pair of diodes as the bias voltage.
  • a plurality of array circuits connected in parallel are arranged in the capacitance section, The variable capacitance circuit according to any one of (1) to (6), wherein the plurality of semiconductor elements are arranged in each of the plurality of array circuits.
  • the variable capacitance circuit according to (8), wherein the capacitance unit is connected to both ends of the reactance element.
  • (11) The variable capacitance circuit according to any one of (1) to (7), wherein the reactance element is connected to the capacitance unit in parallel.
  • a capacitor section in which a plurality of semiconductor elements having a capacity corresponding to the applied bias voltage are connected in series;
  • a reactance element connected to the capacitance unit,
  • a bias circuit for applying the bias voltage to each of the plurality of semiconductor elements;
  • a wireless communication device comprising: an antenna radiator connected to at least one of the capacitance unit and the reactance element.
  • Reference Signs List 100 wireless communication device 110 antenna radiator 120 impedance matching circuit 121, 221 to 227, 263 to 266, 273 to 276, 283 to 286, 291 resistive element 122 signal source 130 antenna tuning circuit 140 antenna matching circuit 141, 220 capacitance section 150 Circuit 200 Variable capacitance circuit 210, 211 Reactance element 231 to 233, 261, 262, 271, 272, 281, 282 MOS transistor 240 Bias circuit 241, 242, 250 Variable bias circuit 251 nMOS transistor 252 pMOS transistor 253 Variable voltage supply unit 260 , 270, 280 Array circuit 290 Diode pair circuit 292, 293 Diode 311 Drain electrode 312 Gate electrode 313 Saw Electrode 314 fingers 321, 325 parasitic resistance 322, 324 parasitic inductance 323 drain - source capacitance 326 gate - drain capacitance 327 gate - source capacitance

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  • Semiconductor Integrated Circuits (AREA)

Abstract

容量値を変更することができる可変容量回路において、自己共振周波数を高くし、寄生抵抗を低減する。　可変容量回路は、容量部と、リアクタンス素子と、バイアス回路とを具備する。この可変容量回路内の容量部において、印加されたバイアス電圧に応じた値の容量を有する複数の半導体素子が直列に接続される。また、可変容量回路内のリアクタンス素子は、容量部に接続される。可変容量回路内のバイアス回路は、複数の半導体素子のそれぞれにバイアス電圧を印加する。

Description

可変容量回路、および、無線通信装置
　本技術は、可変容量回路、および、無線通信装置に関する。詳しくは、無線信号が入力される可変容量回路、および、無線通信装置に関する。
　従来より、無線通信装置などにおいて、インピーダンス整合、アンテナチューニングやノイズ低減や信号発生などを行う目的で、可変容量が用いられている。例えば、アンテナにそれぞれの一端が並列に接続された複数のキャパシタと、それらのキャパシタの他端のそれぞれを個別に接地するスイッチ群とからなる可変容量回路を配置した無線通信装置が提案されている（例えば、特許文献１参照。）。特に高い周波数を用いる無線通信装置の場合、半導体基板に回路を実装する際には、小容量であっても製造ばらつきが少ないという利点を考慮して、インターデジタルキャパシタが用いられることが多い。
　ここで、インターデジタルキャパシタは、複数の突起状の配線がフィンガーとしてそれぞれに設けられた金属製の一対のフィンガーセットと誘電体とからなるキャパシタである。一対のフィンガーセットの一方のフィンガーと、他方のフィンガーとは互いに交互に配列され、それらの間に誘電体が配置される。この構成により、フィンガー（配線）間の線間容量の容量値が生じる。
特開２０１４－８２７４８号公報
　上述の従来技術では、スイッチ群の制御により、可変容量回路の容量値を変更して
インピーダンス整合、アンテナ共振周波数調整、フィルタ特性変更、信号周波数変更等、
用途に応じた調整や所望特性を実現することができる。しかしながら、インターデジタルキャパシタを用いた可変容量回路では、容量値が最大となるときの周波数である自己共振周波数を高くすることが困難である。これは、フィンガー（配線）に寄生インダクタンスが生じるためである。自己共振周波数が高いほど、可変容量回路に流れる信号の周波数を高くすることができるため、ミリ波などの周波数の高い無線信号を送受信する場合には、自己共振周波数を高くすることが要求される。
　本技術はこのような状況に鑑みて生み出されたものであり、容量値を変更することができる可変容量回路において、自己共振周波数を高くし、寄生抵抗を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、印加されたバイアス電圧に応じた値の容量を有する複数の半導体素子を直列に接続した容量部と、前記容量部に接続されたリアクタンス素子と、前記複数の半導体素子のそれぞれに前記バイアス電圧を印加するバイアス回路とを具備する可変容量回路である。これにより、容量部の合成容量がバイアス電圧に応じて変動するという作用をもたらす。
　また、この第１の側面において、前記複数の半導体素子のそれぞれは、トランジスタであり、前記バイアス回路は、前記トランジスタをオン状態にするためのオン電圧と前記トランジスタをオフ状態にするためのオフ電圧とのいずれかを前記バイアス電圧として印加してもよい。これにより、オフ状態のトランジスタの個数に応じて合成容量が変動するという作用をもたらす。
　また、この第１の側面において、前記オフ電圧は、互いに異なる複数の電圧を含み、前記バイアス回路は、前記オン電圧と前記複数の電圧とのいずれかを前記バイアス電圧として印加してもよい。これにより、オフ状態のトランジスタの個数とオフ電圧とに応じて合成容量が変動するという作用をもたらす。
　また、この第１の側面において、前記トランジスタのうち少なくとも２つのそれぞれのゲート幅が異なってもよい。これにより、ゲート幅の異なるトランジスタの合成容量がバイアス電圧に応じて変動するという作用をもたらす。
　また、この第１の側面において、前記トランジスタは、そのゲート電極を従来のミアンダや櫛形形状でなく、一直線にレイアウトしたことを特徴とするトランジスタであってもよい。これにより、寄生インダクタンスが低下するという作用をもたらす。
　また、この第１の側面において、前記複数の半導体素子のそれぞれは、アノードが接続された一対のダイオードを含むダイオードペア回路であり、前記バイアス回路は、前記一対のダイオードのそれぞれに順方向電圧および逆方向電圧のいずれかを前記バイアス電圧として印加してもよい。これにより、逆方向電圧が印加されたダイオードペア回路の個数に応じて合成容量が変動するという作用をもたらす。
　また、この第１の側面において、前記容量部には、並列に接続された複数のアレイ回路が配置され、前記複数の半導体素子は、前記複数のアレイ回路のそれぞれに配置されてもよい。これにより、並列に接続された複数のアレイ回路の合成容量がバイアス電圧に応じて変動するという作用をもたらす。
　また、この第１の側面において、前記リアクタンス素子は、前記容量部に直列に接続されてもよい。これにより、リアクタンス素子および容量部が直列に接続された回路のインピーダンスが変動するという作用をもたらす。
　また、この第１の側面において、前記リアクタンス素子は、アンテナラジエーターであってもよい。これにより、アンテナラジエーターおよび容量部が直列に接続された回路の共振周波数が変化するという作用をもたらす。
　また、この第１の側面において、前記容量部は、前記リアクタンス素子の両端のそれぞれに接続されてもよい。これにより、バイアス電圧に応じて共振周波数やインピーダンスが変動するという作用をもたらす。
　また、この第１の側面において、前記リアクタンス素子は、前記容量部に並列に接続されてもよい。これにより、リアクタンス素子および容量部が並列に接続された回路のインピーダンスが変動するという作用をもたらす。
　また、本技術の第２の側面は、印加されたバイアス電圧に応じた値の容量を有する複数の半導体素子を直列に接続した容量部と、前記容量部に接続されたリアクタンス素子と、前記複数の半導体素子のそれぞれに前記バイアス電圧を印加するバイアス回路と、前記容量部および前記リアクタンス素子の少なくとも一方に接続されたアンテナラジエーターとを具備する無線通信装置である。これにより、無線通信装置の共振周波数がバイアス電圧に応じて変動するという作用をもたらす。
　本技術によれば、容量値を変更することができる可変容量回路において、自己共振周波数を高くし、寄生抵抗を低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における無線通信装置の一構成例を示す回路図である。 本技術の第１の実施の形態における可変容量回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるリアクタンス素子を追加した可変容量回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるリアクタンス素子を並列に接続した可変容量回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの平面図の一例である。 本技術の第１の実施の形態におけるＭＯＳトランジスタの等価回路の一例を示す回路図である。 本技術の第１の実施の形態における容量部の等価回路の一例である。 本技術の第１の実施の形態における合成容量の制御の一例を示す図である。 本技術の第１の実施の形態と比較例とにおける周波数特性の一例を示すグラフである。 本技術の第２の実施の形態における可変容量回路の一構成例を示す回路図である。 本技術の第２の実施の形態における可変バイアス回路の一構成例を示す回路図である。 本技術の第２の実施の形態におけるＭＯＳトランジスタのゲート－ソース間電圧とオフ容量との間の関係の一例を示す図である。 本技術の第２の実施の形態におけるＭＯＳトランジスタの制御の一例を示す図である。 本技術の第３の実施の形態におけるＭＯＳトランジスタごとのゲート幅の一例を示す図である。 本技術の第３の実施の形態における合成容量の制御の一例を示す図である。 本技術の第４の実施の形態における容量部の一構成例を示す回路図である。 本技術の第４の実施の形態における合成容量の制御の一例を示す図である。 本技術の第５の実施の形態における容量部の一構成例を示す回路図である。 本技術の第５の実施の形態におけるダイオードペア回路の等価回路の一例である。 本技術の第６の実施の形態における無線通信装置の一構成例を示す回路図である。 本技術の第７の実施の形態における無線通信装置の一構成例を示す回路図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（複数のトランジスタを直列に接続した例）
　２．第２の実施の形態（複数のトランジスタを直列に接続し、オフ電圧を２段階で制御する例）
　３．第３の実施の形態（ゲート幅の異なる複数のトランジスタを直列に接続した例）
　４．第４の実施の形態（直列に接続した複数のトランジスタをそれぞれに配置した複数のアレイ回路を並列に接続した例）
　５．第５の実施の形態（複数のダイオードペア回路を直列に接続した例）
　６．第６の実施の形態（アンテナチューニング回路において複数のトランジスタを直列に接続した例）
　７．第７の実施の形態（共振回路において複数のトランジスタを直列に接続した例）
　＜１．第１の実施の形態＞
　［無線通信装置の構成例］
　図１は、本技術の第１の実施の形態における無線通信装置１００の一構成例を示す回路図である。この無線通信装置１００は、無線信号を送受信する装置であり、アンテナラジエーター１１０およびインピーダンス整合回路１２０を備える。インピーダンス整合回路１２０は、他の回路との間で反射が生じないようにインピーダンス整合を行う回路である。
　可変容量回路２００は、制御信号に従って容量値が変化する回路である。可変容量回路２００はアンテナラジエーター１１０に並列に、抵抗素子１２１および信号源１２２は、アンテナラジエーター１１０に直列に接続される。
　アンテナラジエーター１１０は、アンテナにおいて、信号源１２２からの交流信号が供給される給電点に接続された部位であり、エレメントとも呼ばれる。信号源１２２は、交流信号を供給するものである。
　［可変容量回路の構成例］
　図２は、本技術の第１の実施の形態における可変容量回路２００の一構成例を示す回路図である。この可変容量回路２００は、リアクタンス素子２１０、容量部２２０およびバイアス回路２４０を備える。容量部２２０は、ＭＯＳトランジスタ２３１乃至２３３と、抵抗素子２２１乃至２２７とを備える。ＭＯＳトランジスタ２３１乃至２３３として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。
　リアクタンス素子２１０および容量部２２０は、抵抗素子１２１と接地端子との間において直列に接続される。また、リアクタンス素子２１０および容量部２２０の接続点は、アンテナラジエーター１１０に接続される。
　容量部２２０は、入力端子ＩＮおよび出力端子ＯＵＴを備え、入力端子ＩＮは、リアクタンス素子２１０およびアンテナラジエーター１１０に接続される。出力端子ＯＵＴは、接地端子に接続される。
　リアクタンス素子２１０は、リアクタンスが固定値の素子であり、例えば、インダクタなどの誘導性リアクタンス素子が用いられる。なお、誘導性リアクタンス素子の代わりに、キャパシタなどの容量性リアクタンス素子をリアクタンス素子２１０として用いることができる。
　ＭＯＳトランジスタ２３１乃至２３３は、入力端子ＩＮと出力端子ＯＵＴとの間において、直列に接続される。また、抵抗素子２２１は、ＭＯＳトランジスタ２３１に並列に接続され、抵抗素子２２２は、ＭＯＳトランジスタ２３２に並列に接続される。抵抗素子２２３は、ＭＯＳトランジスタ２３３に並列に接続される。
　抵抗素子２２４は、ＭＯＳトランジスタ２３１のゲートとバイアス回路２４０との間に挿入され、抵抗素子２２５は、ＭＯＳトランジスタ２３２のゲートとバイアス回路２４０との間に挿入される。抵抗素子２２６は、ＭＯＳトランジスタ２３３のゲートとバイアス回路２４０との間に挿入される。抵抗素子２２７は、ＭＯＳトランジスタ２３３のソースと接地端子との間に挿入される。
　ＭＯＳトランジスタ２３１乃至２３３のそれぞれは、バイアス電圧に応じた容量値を有する。ＭＯＳトランジスタ２３１をオン状態にするためのオン電圧がゲートにバイアス電圧として印加された場合に、そのＭＯＳトランジスタ２３１はオン状態に移行する。例えば、ＭＯＳトランジスタ２３１の閾値電圧より高いハイレベルがオン電圧として印加される。
　一方、ＭＯＳトランジスタ２３１をオフ状態にするためのオフ電圧がゲートに印加された場合にＭＯＳトランジスタ２３１はオフ状態に移行する。例えば、ＭＯＳトランジスタ２３１の閾値電圧以下のローレベルがオフ電圧として印加される。オフ状態のＭＯＳトランジスタ２３１の容量は、ゲート幅やオフ電圧などに依存する。一方、オン状態のＭＯＳトランジスタ２３１の容量は、オフ状態と比較して非常に小さく、「０」ファラッド（Ｆ）に近い。以下、オフ状態のＭＯＳトランジスタ２３１の容量を「オフ容量」と称する。ＭＯＳトランジスタ２３２および２３３についても同様である。なお、ＭＯＳトランジスタ２３１乃至２３３のそれぞれは、特許請求の範囲に記載の半導体素子の一例である。
　バイアス回路２４０は、制御信号に従ってＭＯＳトランジスタ２３１乃至２３３のそれぞれにバイアス電圧を印加するものである。このバイアス回路２４０は、ＭＯＳトランジスタ２３１、２３２および２３３をバイアス電圧により、個別にオン状態およびオフ状態のいずれかに制御する。オフ状態のＭＯＳトランジスタの個数に応じて、容量部２２０の合成容量が変動する。
　なお、ＭＯＳトランジスタの個数を３個としているが、ＭＯＳトランジスタの個数は３個に限定されない。また、ＭＯＳトランジスタ２３１乃至２３３の全てをＮ型としているが、Ｎ型の代わりにＰ型のトランジスタをＭＯＳトランジスタ２３１乃至２３３として用いてもよい。Ｐ型を用いる場合には、オン電圧としてローレベルが印加され、オフ電圧としてハイレベルが印加される。
　なお、可変容量回路２００において、容量部２２０にリアクタンス素子２１０のみを接続しているが、図３に例示するように、出力端子ＯＵＴにリアクタンス素子２１１をさらに接続することができる。
　また、容量部２２０にリアクタンス素子２１０を直列に接続しているが、図４に例示するように並列に接続することもできる。
　［ＭＯＳトランジスタの構成例］
　図５は、本技術の第１の実施の形態におけるＭＯＳトランジスタ２３１の平面図の一例である。同図におけるａは、ゲート電極をミアンダや櫛形形状の構造とした場合のＭＯＳトランジスタ２３１の平面図であり、同図におけるｂは、ゲート電極を一直線形状の構造とした場合のＭＯＳトランジスタ２３１の平面図である。
　ミアンダ（または櫛形）構造において、ＭＯＳトランジスタ２３１には、フィンガー３１４などの、突起状の複数のフィンガーを有するドレイン電極３１１およびソース電極３１３が設けられる。ドレイン電極３１１のフィンガーとソース電極３１３のフィンガーとは交互に配置され、それらの間にゲート電極３１２が配置される。このミアンダ（または櫛形）構造では、フィンガーのそれぞれは、寄生抵抗および寄生インダクタンスを有するため、フィンガーの長さが長くなるほど、寄生インダクタおよび寄生抵抗が大きくなるおそれがある。
　一方、一直線形状のストレート構造では、ドレイン電極３１１およびソース電極３１３はフィンガーを有しないため、寄生インダクタンスは、ミアンダ（または櫛形）構造の場合よりも小さくなる。このため、ストレート構造のトランジスタをＭＯＳトランジスタ２３１として用いることが望ましい。ＭＯＳトランジスタ２３２および２３３についても同様である。
　図６は、ＭＯＳトランジスタ２３１の等価回路の一例を示す回路図である。この等価回路は、寄生抵抗３２１および３２５と、寄生インダクタンス３２２および３２４と、ドレイン－ソース間容量３２３と、ゲート－ドレイン間容量３２６と、ゲート－ソース間容量３２７とを備える。寄生抵抗３２１および３２５と、寄生インダクタンス３２２および３２４との値は、ミアンダ（または櫛形）構造においてはフィンガーが長いほど大きくなる。
　図７は、本技術の第１の実施の形態における容量部２２０の等価回路の一例である。ＭＯＳトランジスタ２３１および２３２をオフ状態にし、ＭＯＳトランジスタ２３３をオン状態にした場合、ＭＯＳトランジスタ２３１および２３２のそれぞれは、オフ容量を有し、ＭＯＳトランジスタ２３３は、オン抵抗を有する。
　図８は、本技術の第１の実施の形態における合成容量の制御の一例を示す図である。バイアス回路２４０には、３ビットの制御信号が入力される。この制御信号の０ビット目は、ＭＯＳトランジスタ２３１に対応付けられ、１ビット目はＭＯＳトランジスタ２３２に対応付けられている。制御信号の２ビット目は、ＭＯＳトランジスタ２３３に対応付けられている。バイアス回路２４０は、例えば、それぞれのビットの値が「１」である場合に対応するＭＯＳトランジスタにオン電圧を供給し、「０」である場合にオフ電圧を供給する。
　制御信号が２進数で「０００」の場合に、ＭＯＳトランジスタ２３１乃至２３３は、例えば、全てオフ状態に移行する。ＭＯＳトランジスタ２３１乃至２３３のそれぞれのオフ容量を全てＣｏｆｆとすると、容量部２２０の合成容量は、Ｃｏｆｆ／３となる。
　制御信号のいずれかのビットが「１」で残りが「０」である場合にＭＯＳトランジスタ２３１乃至２３３のいずれかオン状態に移行し、残りの２つがオフ状態に移行する。このときの合成容量は、Ｃｏｆｆ／２となる。
　制御信号のいずれかのビットが「０」で残りが「１」である場合にＭＯＳトランジスタ２３１乃至２３３のいずれかオフ状態に移行し、残りの２つがオン状態に移行する。このときの合成容量は、Ｃｏｆｆとなる。
　上述のように、バイアス回路２４０は、オフ状態のＭＯＳトランジスタの個数を制御することにより、容量部２２０の合成容量を変更することができる。
　図９は、本技術の第１の実施の形態と比較例とにおける周波数特性の一例を示すグラフである。同図における縦軸は、容量部２２０の容量値であり、横軸は、無線信号の周波数である。
　ここで、固定容量の複数のキャパシタを直列に接続し、それぞれのキャパシタにスイッチを並列に接続した比較例の可変容量を想定する。スイッチとともに半導体基板上にキャパシタを実装する場合には、一般的にＭＩＭ（Metal-Insulator-Metal）キャパシタや、前述のインターデジタルキャパシタが用いられる。このＭＩＭキャパシタは、メタル間に誘電体のインシュレータを挿入した構造のキャパシタである。
　ＭＩＭキャパシタは、容量値が小さくなるほど、製造ばらつきが大きくなる。このため、比較的小さな容量値が要求される場合にはインターデジタルキャパシタが用いられる。ただし、インターデジタルキャパシタは、配線に寄生インダクタンスが生じるため、配線が長くなるほど、寄生インダクタンスが大きくなり、容量値が最大となる自己共振周波数が低下する。同図における点線の曲線は、インターデジタルキャパシタを用いた比較例の周波数特性を示す。同図に例示するように、比較例では、自己共振周波数は、１７ギガヘルツ（ＧＨｚ）付近である。
　これに対して、ＭＯＳトランジスタ２３１等のオフ容量を用いる容量部２２０では、自己共振周波数が比較例よりも高く、３０ギガヘルツ（ＧＨｚ）付近となる。これは、ＭＯＳトランジスタのドレイン－ソース間距離がインターデジタルキャパシタの配線間距離よりも短く、高い容量特性が得られると共に、ドレインおよびソースのメタル形成部分が小さく寄生インダクタンスや寄生抵抗が小さくできるためである。ここではトランジスタ形成プロセスを用いるためインターデジタルキャパシタよりも微細化できる背景がある。同図における実線の曲線は容量部２２０の周波数特性を示す。
　また、インターデジタルキャパシタと比較して、ＭＯＳトランジスタを用いた方が、可変容量回路２００を小型化しやすいというメリットもある。
　また、微細化したプロセスにより作成されるＭＯＳトランジスタを用いることにより、非常に低容量で容量偏差の小さな可変容量回路２００を実現することができる。
　また、ＭＯＳトランジスタを用いることにより、回路を小型化し、寄生容量を小さくすることができる。これにより、容量可変幅の拡大や低コスト化を実現することができる。
　さらに、ＭＩＭキャパシタやインターデジタルキャパシタでは、小型化、高容量化するほどキャパシタの絶縁膜が薄くなり、配線間ギャップも狭くならざるを得ない。このため、静電気放電（ＥＳＤ：Electrostatic Discharge）耐性を大きくすることが困難である。ＥＳＤ耐性を向上させるには、ＥＳＤ保護回路をキャパシタに並列に接続する必要があり、このＥＳＤ保護回路の接続により、キャパシタの可変容量幅や損失などの特性に影響が出てしまう。これに対して、ＭＯＳトランジスタのオフ容量を用いる可変容量回路２００では、ＭＯＳトランジスタがＥＳＤ保護回路と同様の効果を持つため、ＥＳＤ保護回路を別途設ける必要が無く、可変容量幅や損失などの特性を良好に保つことができる。
　また、比較例では、インターデジタルキャパシタに並列接続されたスイッチのオフ容量が、そのキャパシタの容量値とのバランスに応じて制限される。スイッチがトランジスタである場合には、オフ容量の制限によりゲート幅が制限され、ゲート幅の制限によりオン抵抗値も影響を受ける。
　このように、本技術の第１の実施の形態によれば、バイアス回路２４０は、直列に接続したＭＯＳトランジスタ２３１乃至２３３のそれぞれをバイアス電圧によりオンオフして容量値を制御する。このため、ＭＯＳトランジスタ２３１等よりも寄生インダクタンスが大きなインターデジタルキャパシタを用いる場合と比較して、自己共振周波数を高くすることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、バイアス回路２４０は、ＭＯＳトランジスタ２３１等のＭＯＳトランジスタのそれぞれをオンまたはオフして、その容量値を「０」ファラッド（Ｆ）またはオフ容量Ｃｏｆｆに制御していた。言い換えれば、バイアス回路２４０は、ＭＯＳトランジスタのそれぞれの容量値を２段階で制御していた。しかしながら、２段階の制御では、合成容量の細かな調整が困難となるおそれがある。この第２の実施の形態のバイアス回路２４０は、ＭＯＳトランジスタのそれぞれの容量値を３段階以上で制御する点において第１の実施の形態と異なる。
　図１０は、本技術の第２の実施の形態における可変容量回路２００の一構成例を示す回路図である。この第２の実施の形態の可変容量回路２００は、バイアス回路２４０内に、可変バイアス回路２５０、２４１および２４２が配置される点において第１の実施の形態と異なる。
　可変バイアス回路２５０は、制御信号に従って、閾値電圧より高いバイアス電圧（オン電圧）と、閾値電圧以下の互いに異なる複数のバイアス電圧（オフ電圧）とのいずれかをＭＯＳトランジスタ２３１に供給するものである。可変バイアス回路２４１および２４２は、バイアス電圧をＭＯＳトランジスタ２３２および２３３に印加する点以外は、可変バイアス回路２５０と同様の構成である。
　図１１は、本技術の第２の実施の形態における可変バイアス回路２５０の一構成例を示す回路図である。この可変バイアス回路２５０は、ｎＭＯＳ(n-Channel MOS)トランジスタ２５１、ｐＭＯＳ(p-Channel MOS)トランジスタ２５２および可変電圧供給部２５３を備える。ｎＭＯＳトランジスタ２５１およびｐＭＯＳトランジスタ２５２は、オン電圧ＶｂＯＮの端子と可変電圧供給部２５３との間において、直列に接続される。ｎＭＯＳトランジスタ２５１およびｐＭＯＳトランジスタ２５２の接続点は、抵抗素子２２４を介してＭＯＳトランジスタ２３１に接続される。
　ここで、第２の実施の形態の制御信号は、ＳＷ１、ＳＷ２およびＳＷ３を含む。制御信号ＳＷ１は、２ビットの信号であり、可変バイアス回路２５０に入力される。制御信号ＳＷ２も２ビットの信号であり、可変バイアス回路２４１に入力される。制御信号ＳＷ３も２ビットの信号であり、可変バイアス回路２４２に入力される。
　制御信号ＳＷ１の０ビット目は、ｎＭＯＳトランジスタ２５１およびｐＭＯＳトランジスタ２５２のゲートに共通に入力される。制御信号ＳＷ１の１ビット目は、可変電圧供給部２５３に入力される。
　可変電圧供給部２５３は、制御信号ＳＷ１の１ビット目に応じて、互いに異なるオフ電圧ＶｂＯＦＦ１およびＶｂＯＦＦ２のいずれかをｐＭＯＳトランジスタ２５２のドレインに印加するものである。
　図１２は、本技術の第２の実施の形態におけるＭＯＳトランジスタ２３１のゲート－ソース間電圧とオフ容量との間の関係の一例を示す図である。同図における縦軸は、オフ容量の容量値であり、横軸は、ゲート－ソース間電圧Ｖｇｓ（言い換えれば、バイアス電圧）である。同図に例示するように、ゲート－ソース間電圧Ｖｇｓ（バイアス電圧）が閾値電圧以下のオフ状態において、ＭＯＳトランジスタのオフ容量の値は、バイアス電圧が低いほど、大きくなる。
　例えば、閾値電圧以下のオフ電圧ＶｂＯＦＦ１が印加されるとＭＯＳトランジスタ２３１はオフ状態に移行し、そのオフ容量はＣｏｆｆ１になる。また、閾値電圧以下で、オフ電圧ＶｂＯＦＦ１より高いオフ電圧ＶｂＯＦＦ２が印加されるとＭＯＳトランジスタ２３１はオフ状態に移行し、そのオフ容量は、Ｃｏｆｆ１より小さなＣｏｆｆ２になる。このようにＭＯＳトランジスタ２３１等のそれぞれの容量値を個別に調整することができるため、製造ばらつきの低減や、容量値のキャリブレーションが容易となる。
　なお、バイアス回路２４０は、オフ電圧をＶｂＯＦＦ１およびＶｂＯＦＦ２の２段階で制御しているが、３段階以上で制御することもできる。
　図１３は、本技術の第２の実施の形態におけるＭＯＳトランジスタ２３１の制御の一例を示す図である。
　制御信号ＳＷ１が２進数で「１０」の場合に、ＭＯＳトランジスタ２３１はオン状態に移行し、その容量値は略「０」ファラッド（Ｆ）となる。また、制御信号ＳＷ１が２進数で「０１」の場合に、ＭＯＳトランジスタ２３１はオフ状態に移行し、その容量値はＣｏｆｆ１となる。制御信号ＳＷ１が２進数で「００」の場合に、ＭＯＳトランジスタ２３１はオフ状態に移行し、その容量値はＣｏｆｆ２となる。
　このように、本技術の第２の実施の形態によれば、バイアス回路２４０は、ＭＯＳトランジスタ２３１乃至２３３のそれぞれの容量値を３段階で制御するため、２段階で制御する第１の実施の形態と比較して合成容量をより細かく調整することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、ＭＯＳトランジスタ２３１乃至２３３のそれぞれのオフ容量を同一の値としていたが、この構成では、合成容量の細かな調整が困難となるおそれがある。この第３の実施の形態の可変容量回路２００は、ＭＯＳトランジスタ２３１乃至２３３のそれぞれの容量値が異なる点において第１の実施の形態と異なる。
　図１４は、本技術の第３の実施の形態におけるＭＯＳトランジスタごとのゲート幅の一例を示す図である。ＭＯトランジスタ２３１のゲート幅をＷｇ１、オフ容量をＣｏｆｆとする。
　ＭＯＳトランジスタ２３２のゲート幅Ｗｇ２は、例えば、Ｗｇ１の１／２に設定される。オフ容量は、バイアス電圧が一定の下ではゲート幅に比例するため、ＭＯＳトランジスタ２３２のオフ容量はＣｏｆｆ／２となる。また、ＭＯＳトランジスタ２３３のゲート幅Ｗｇ３は、例えば、Ｗｇ１の１／４に設定される。これにより、ＭＯＳトランジスタ２３３のオフ容量は、Ｃｏｆｆ／４となる。
　ここでは、入力端子ＩＮと出力端子ＯＵＴとの間の信号電圧が、ＭＯＳトランジスタ１段の耐圧を超えないことを前提としている。仮に、その信号電圧が、ＭＯＳトランジスタ１段の耐圧を超える場合には、その耐圧に応じてＭＯＳトランジスタの段数を増やし、そのゲート幅を調整して対応すればよい。例えば、ＭＯＳトランジスタ２３１を、トランジスタ２段に置き換え、１段当たりのゲート幅はＷｇ１×２とする。これにより、それらのトランジスタのオフ容量は、２×Ｃｏｆｆとなり、所望の値が得られる。ＭＯＳトランジスタ２３２および２３３についても同様である。
　なお、ＭＯＳトランジスタ２３１乃至２３３のゲート幅を互いに異なる値としているが、これらのうち２つのゲート幅を同じ値にし、残りのゲート幅を、それらと異なる値にすることもできる。
　図１５は、本技術の第３の実施の形態における合成容量の制御の一例を示す図である。制御信号が２進数で「０００」の場合に、ＭＯＳトランジスタ２３１乃至２３３は、全てオフ状態に移行し、それらの合成容量は、Ｃｏｆｆ／７となる。
　制御信号が「００１」の場合に、ＭＯＳトランジスタ２３１および２３２のみがオフ状態に移行し、それらの合成容量は、Ｃｏｆｆ／３となる。制御信号が「１００」の場合に、ＭＯＳトランジスタ２３２および２３３のみがオフ状態に移行し、それらの合成容量は、Ｃｏｆｆ／６となる。制御信号が「０１０」の場合に、ＭＯＳトランジスタ２３１および２３３のみがオフ状態に移行し、それらの合成容量は、Ｃｏｆｆ／５となる。
　制御信号が「０１１」の場合に、ＭＯＳトランジスタ２３１のみがオフ状態に移行し、容量部２２０の容量は、Ｃｏｆｆとなる。制御信号が「１０１」の場合に、ＭＯＳトランジスタ２３２のみがオフ状態に移行し、容量部２２０の容量は、Ｃｏｆｆ／２となる。制御信号が「１１０」の場合に、ＭＯＳトランジスタ２３３のみがオフ状態に移行し、容量部２２０の容量は、Ｃｏｆｆ／４となる。
　なお、第３の実施の形態において、第２の実施の形態のようにＭＯＳトランジスタ２３１乃至２３３のそれぞれの容量値を３段階以上で制御することもできる。
　このように本技術の第３の実施の形態では、ＭＯＳトランジスタ２３１乃至２３３のそれぞれのゲート幅が異なるため、バイアス回路２４０は、オフ電圧の印加により、それぞれのトランジスタを異なるオフ容量に制御することができる。これにより、ＭＯＳトランジスタ２３１乃至２３３のオフ容量が同一の第１の実施の形態と比較して、バイアス回路２４０は、合成容量をより細かく調整することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、複数のＭＯＳトランジスタを直列に接続していたが、この構成では、合成容量の細かな調整が困難となるおそれがある。この第４の実施の形態の可変容量回路２００は、直列に接続したＭＯＳトランジスタ群をそれぞれに配置した複数の回路を並列に接続した点において第１の実施の形態と異なる。
　図１６は、本技術の第４の実施の形態における容量部２２０の一構成例を示す回路図である。この第４の実施の形態の容量部２２０は、アレイ回路２６０、２７０および２８０を備える。アレイ回路２６０は、ＭＯＳトランジスタ２６１と、Ｎ（Ｎは、整数）のＭＯＳトランジスタ２６２と、抵抗素子２６３と、Ｎ個の抵抗素子２６４と、抵抗素子２６５と、Ｎ個の抵抗素子２６６とを備える。ＭＯＳトランジスタ２６１と、Ｎ個のＭＯＳトランジスタ２６２として、Ｎ型のトランジスタが用いられる。
　ＭＯＳトランジスタ２６１とＮ個のＭＯＳトランジスタ２６２とは入力端子ＩＮと出力端子ＯＵＴとの間において直列に接続される。抵抗素子２６３は、ＭＯＳトランジスタ２６１に並列に接続される。ｎ（ｎは、１乃至Ｎの整数）個目の抵抗素子２６４は、ｎ個目のＭＯＳトランジスタ２６２に並列に接続される。抵抗素子２６５は、ＭＯＳトランジスタ２６１のゲートとバイアス回路２４０との間に挿入される。Ｎ個の抵抗素子２６６のそれぞれの一端は、対応するＭＯＳトランジスタ２６２のゲートに接続され、他端は、バイアス回路２４０に共通に接続される。
　アレイ回路２７０は、ＭＯＳトランジスタ２７１と、Ｎ個のＭＯＳトランジスタ２７２と、抵抗素子２７３と、Ｎ個の抵抗素子２７４と、抵抗素子２７５と、Ｎ個の抵抗素子２７６とを備える。ＭＯＳトランジスタ２７１と、Ｎ個のＭＯＳトランジスタ２７２として、Ｎ型のトランジスタが用いられる。
　アレイ回路２８０は、ＭＯＳトランジスタ２８１と、Ｎ個のＭＯＳトランジスタ２８２と、抵抗素子２８３と、Ｎ個の抵抗素子２８４と、抵抗素子２８５と、Ｎ個の抵抗素子２８６とを備える。ＭＯＳトランジスタ２８１と、Ｎ個のＭＯＳトランジスタ２８２として、Ｎ型のトランジスタが用いられる。ＭＯＳトランジスタの段数（Ｎ）や、それらのゲート幅は、ＭＯＳトランジスタの耐圧、要求される可変容量回路２００のＱ値や、全ＭＯＳトランジスタがオフ状態の際の合成容量の設定などを考慮して決定される。
　アレイ回路２７０および２８０のそれぞれの回路内の素子の接続構成は、アレイ回路２６０と同様である。また、アレイ回路２６０、２７０および２８０は、入力端子ＩＮと出力端子ＯＵＴとの間において並列に接続される。
　なお、３つのアレイ回路を並列に接続しているが、並列に接続するアレイ回路の個数は３つに限定されない。また、アレイ回路２６０、２７０および２８０のそれぞれのＭＯＳトランジスタの個数を同一にしているが、それぞれのＭＯＳトランジスタの個数が異なる構成であってもよい。
　図１７は、本技術の第４の実施の形態における合成容量の制御の一例を示す図である。第４の実施の形態のバイアス回路２４０には、６ビットの制御信号が入力される。この制御信号の０ビット目は、ＭＯＳトランジスタ２６１に対応付けられ、１ビット目はＭＯＳトランジスタ２７１に対応付けられている。制御信号の２ビット目は、ＭＯＳトランジスタ２８１に対応付けられている。また、制御信号の３ビット目は、Ｎ個のＭＯＳトランジスタ２６２に対応付けられ、４ビット目はＮ個のＭＯＳトランジスタ２７２に対応付けられている。制御信号の５ビット目は、Ｎ個のＭＯＳトランジスタ２８２に対応付けられている。また、ＭＯＳトランジスタ２６１および２６２のそれぞれのオフ容量をＣ１とし、ＭＯＳトランジスタ２７１および２７２のそれぞれのオフ容量をＣ２とする。ＭＯＳトランジスタ２８１および２８２のそれぞれのオフ容量をＣ３とする。
　制御信号が２進数で「００００００」の場合に、ＭＯＳトランジスタ２６１等は、全てオフ状態に移行し、それらの合成容量は、（Ｃ１＋Ｃ２＋Ｃ３）／（Ｎ＋１）となる。制御信号が「０００１００」、「００００１０」または「０００００１」の場合に、ＭＯＳトランジスタ２６２、２７２および２８２のうち１つがオン状態に移行すし、夫々の合成容量は、Ｃ１＋(Ｃ２＋Ｃ３)／(Ｎ＋１）、Ｃ２＋(Ｃ３＋Ｃ１)／(Ｎ＋１）またはＣ３＋(Ｃ１＋Ｃ２)／(Ｎ＋１）となる。
　制御信号が「０００１１０」、「００００１１」または「０００１０１」の場合に、ＭＯＳトランジスタ２６２、２７２および２８２のうち２つがオン状態に移行し、夫々の合成容量は、Ｃ１＋Ｃ２＋Ｃ３／(Ｎ＋１）、Ｃ２＋Ｃ３＋Ｃ１／(Ｎ＋１）またはＣ３＋Ｃ１＋Ｃ２／(Ｎ＋１）となる。制御信号が「０００１１１」の場合に、ＭＯＳトランジスタ２６２、２７２および２８２は、全てオン状態に移行し、合成容量は、（Ｃ１＋Ｃ２＋Ｃ３）となる。
　制御信号が「１１１１１１」の場合に、ＭＯＳトランジスタ２６１等は全てオン状態に移行し、入力端子ＩＮと出力端子ＯＵＴとの間がバイパスされた状態となる。制御信号が「００１００１」、「１００１００」または「０１００１０」の場合に、アレイ回路２６０、２７０および２８０のうち２つにおいてＭＯＳトランジスタ群がオフ状態に移行する。制御信号が「０１１０１１」、「１０１０１０」または「１１０１１０」の場合に、アレイ回路２６０、２７０および２８０のうち１つにおいて、ＭＯＳトランジスタ群がオフ状態に移行する。
　なお、第４の実施の形態において、第２の実施の形態のようにＭＯＳトランジスタ２３１乃至２３３のそれぞれの容量値を３段階以上で制御することもできる。また、第３の実施の形態のように、それぞれのゲート幅が異なる複数のＭＯＳトランジスタを配置することができる。
　このように、本技術の第４の実施の形態では、直列に接続したＭＯＳトランジスタ群をそれぞれに配置したアレイ回路２６０、２７０および２８０を並列に接続したため、アレイ回路２６０のみの場合と比較して合成容量をより細かく調整することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、複数のＭＯＳトランジスタを直列に接続していたが、それらのＭＯＳトランジスタをダイオードペア回路に置き換えることもできる。この第５の実施の形態の可変容量回路２００は、複数のダイオードペア回路を直列に接続する点において第１の実施の形態と異なる。
　図１８は、本技術の第５の実施の形態における容量部２２０の一構成例を示す回路図である。この容量部２２０は、複数のダイオードペア回路２９０と抵抗素子２２７とを備え、これらのダイオードペア回路２９０は、入力端子ＩＮと出力端子ＯＵＴとの間において直列に接続される。それぞれのダイオードペア回路２９０は、抵抗素子２９１と、ダイオード２９２および２９３とを備える。
　ダイオード２９２のアノードは、ダイオード２９３のアノードと接続される。ダイオード２９２および２９３の接続点（アノード）は、バイアス回路２４０に接続される。また、抵抗素子２９１の両端は、ダイオード２９２のカソードと、ダイオード２９３のカソードとに接続される。また、抵抗素子２２７は、ダイオード２９３のいずれかのカソードと接地端子との間に挿入される。
　バイアス回路２４０は、ダイオードペア回路２９０のそれぞれに個別にバイアス電圧を印加する。このバイアス回路２４０は、例えば、ダイオード２９２および２９３のそれぞれのカソード電位をＶＫとして、カソード電位ＶＫより高いアノード電位ＶＡＨと、カソード電位ＶＫより低いアノード電位ＶＡＬとのいずれかを印加する。カソードは、抵抗素子２２７を介して設置されているため、カソード電位ＶＫは、例えば、接地電位である。
　図１９は、本技術の第５の実施の形態におけるダイオードペア回路２９０の等価回路の一例である。同図におけるａは、カソード電位ＶＫより低いアノード電位ＶＡＬを印加した場合のダイオードペア回路２９０の等価回路の一例である。同図におけるｂは、カソード電位ＶＫより高いアノード電位ＶＡＨを印加した場合のダイオードペア回路２９０の等価回路の一例である。
　バイアス回路２４０が、カソード電位ＶＫより低いアノード電位ＶＡＬを印加した場合にはダイオード２９２および２９３のそれぞれのカソード－アノード間に逆方向電圧が印加される。このため、ダイオード２９２および２９３のそれぞれに、逆方向電圧に応じた値の容量が生じる。
　一方、バイアス回路２４０が、カソード電位ＶＫより高いアノード電位ＶＡＨを印加した場合にはダイオード２９２および２９３のそれぞれのカソード－アノード間に順方向電圧が印加される。このため、ダイオード２９２および２９３のそれぞれの抵抗値は一定の値となる。また、ダイオード２９２および２９３の寄生インダクタンスはインターデジタルキャパシタよりも低い。このため、ダイオードペア回路２９０を用いることにより、インターデジタルキャパシタを用いる場合と比較して、可変容量回路２００の自己共振周波数を高くすることができる。
　なお、第５の実施の形態において、第２の実施の形態のようにダイオードのそれぞれの容量値を３段階以上で制御することもできる。また、第４の実施の形態のようにアレイ回路２６０等を並列に接続し、そのアレイ回路のそれぞれに、直列に接続した複数のダイオードペア回路２９０を配置することもできる。
　このように、本技術の第５の実施の形態によれば、バイアス回路２４０は、直列に接続した複数のダイオードペア回路２９０のそれぞれに順方向電圧または逆方向電圧を印加して容量値を制御する。このため、寄生インダクタンスがダイオードよりも大きなインターデジタルキャパシタを用いる場合と比較して、自己共振周波数を高くすることができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、容量部２２０をインピーダンス整合回路１２０に配置していたが、アンテナチューニング回路に配置することもできる。この第６の実施の形態の無線通信装置１００は、容量部２２０をアンテナチューニング回路に配置した点において第１の実施の形態と異なる。
　図２０は、本技術の第６の実施の形態における無線通信装置１００の一構成例を示す回路図である。この第６の実施の形態の無線通信装置１００は、インピーダンス整合回路１２０の代わりに、アンテナラジエーターの共振周波数を調整するためのアンテナチューニング回路１３０を備える点において第１の実施の形態と異なる。
　アンテナチューニング回路１３０は、容量部２２０およびバイアス回路２４０を備える。抵抗素子１２１および信号源１２２は、インピーダンス整合回路（不図示）を通してアンテナラジエーター１１０に直列に接続される。また、容量部２２０の一端は、アンテナラジエーター１１０に接続され、他端は接地される。アンテナラジエーター１１０は、リアクタンス成分を有するため、アンテナラジエーター１１０、容量部２２０およびバイアス回路２４０は、可変容量回路２００を構成する。なお、アンテナラジエーター１１０は、特許請求の範囲に記載のリアクタンス素子の一例である。
　このように、本技術の第６の実施の形態によれば、アンテナチューニング回路１３０に容量部２２０を配置したため、高周波数の無線信号を受信する無線通信装置１００のアンテナ共振周波数を調整することができる。
　＜７．第７の実施の形態＞
　可変容量回路２００は、アンテナ整合回路に配置することもできる。この第７の実施の形態の無線通信装置１００は、アンテナ整合回路に可変容量回路２００を配置した点において第１の実施の形態と異なる。
　図２１は、本技術の第７の実施の形態における無線通信装置１００の一構成例を示す回路図である。この第７の実施の形態の無線通信装置１００は、アンテナ整合回路１４０および後段回路１５０を備える。
　アンテナ整合回路１４０は、リアクタンス素子２１０と、容量部１４１および２２０と、バイアス回路２４０とを備える。リアクタンス素子２１０は、アンテナラジエーター１１０と後段回路１５０との間に挿入される。容量部１４１は、リアクタンス素子２１０の一端に接続され、容量部２２０は、リアクタンス素子２１０の他端に接続される。バイアス回路２４０は、容量部１４１および２２０のそれぞれにバイアス電圧を供給する。容量部１４１の構成は、容量部２２０と同様である。
　また、リアクタンス素子２１０、容量部２２０およびバイアス回路２４０は、可変容量回路２００を構成する。
　このように、本技術の第７の実施の形態では、可変容量回路２００をアンテナ整合回路１４０内に配置したため、その容量値を変更することにより、後段回路とアンテナ間のインピーダンス整合を行うことができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本技術は以下のような構成もとることができる。
（１）印加されたバイアス電圧に応じた値の容量を有する複数の半導体素子を直列に接続した容量部と、
　前記容量部に接続されたリアクタンス素子と、
　前記複数の半導体素子のそれぞれに前記バイアス電圧を印加するバイアス回路と
を具備する可変容量回路。
（２）前記複数の半導体素子のそれぞれは、トランジスタであり、
　前記バイアス回路は、前記トランジスタをオン状態にするためのオン電圧と前記トランジスタをオフ状態にするためのオフ電圧とのいずれかを前記バイアス電圧として印加する
前記（１）記載の可変容量回路。
（３）前記オフ電圧は、互いに異なる複数の電圧を含み、
　前記バイアス回路は、前記オン電圧と前記複数の電圧とのいずれかを前記バイアス電圧として印加する
前記（２）記載の可変容量回路。
（４）前記トランジスタのうち少なくとも２つのそれぞれのゲート幅が異なる
前記（２）または（３）に記載の可変容量回路。
（５）前記トランジスタは、ゲート電極を一直線形状としたトランジスタである
前記（２）から（４）のいずれかに記載の可変容量回路。
（６）前記複数の半導体素子のそれぞれは、アノードが接続された一対のダイオードを含むダイオードペア回路であり、
　前記バイアス回路は、前記一対のダイオードのそれぞれに順方向電圧および逆方向電圧のいずれかを前記バイアス電圧として印加する
前記（１）記載の可変容量回路。
（７）前記容量部には、並列に接続された複数のアレイ回路が配置され、
　前記複数の半導体素子は、前記複数のアレイ回路のそれぞれに配置される
前記（１）から（６）のいずれかに記載の可変容量回路。
（８）前記リアクタンス素子は、前記容量部に直列に接続される
前記（１）から（７）のいずれかに記載の可変容量回路。
（９）前記リアクタンス素子は、アンテナラジエーターである
前記（８）記載の可変容量回路。
（１０）前記容量部は、前記リアクタンス素子の両端のそれぞれに接続される
前記（８）記載の可変容量回路。
（１１）前記リアクタンス素子は、前記容量部に並列に接続される
前記（１）から（７）のいずれかに記載の可変容量回路。
（１２）印加されたバイアス電圧に応じた値の容量を有する複数の半導体素子を直列に接続した容量部と、
　前記容量部に接続されたリアクタンス素子と、
　前記複数の半導体素子のそれぞれに前記バイアス電圧を印加するバイアス回路と、
　前記容量部および前記リアクタンス素子の少なくとも一方に接続されたアンテナラジエーターと
を具備する無線通信装置。
　１００　無線通信装置
　１１０　アンテナラジエーター
　１２０　インピーダンス整合回路
　１２１、２２１～２２７、２６３～２６６、２７３～２７６、２８３～２８６、２９１　抵抗素子
　１２２　信号源
　１３０　アンテナチューニング回路
　１４０　アンテナ整合回路
　１４１、２２０　容量部
　１５０　後段回路
　２００　可変容量回路
　２１０、２１１　リアクタンス素子
　２３１～２３３、２６１、２６２、２７１、２７２、２８１、２８２　ＭＯＳトランジスタ
　２４０　バイアス回路
　２４１、２４２、２５０　可変バイアス回路
　２５１　ｎＭＯＳトランジスタ
　２５２　ｐＭＯＳトランジスタ
　２５３　可変電圧供給部
　２６０、２７０、２８０　アレイ回路
　２９０　ダイオードペア回路
　２９２、２９３　ダイオード
　３１１　ドレイン電極
　３１２　ゲート電極
　３１３　ソース電極
　３１４　フィンガー
　３２１、３２５　寄生抵抗
　３２２、３２４　寄生インダクタンス
　３２３　ドレイン－ソース間容量
　３２６　ゲート－ドレイン間容量
　３２７　ゲート－ソース間容量

Claims (12)

  1. 　印加されたバイアス電圧に応じた値の容量を有する複数の半導体素子を直列に接続した容量部と、
    　前記容量部に接続されたリアクタンス素子と、
    　前記複数の半導体素子のそれぞれに前記バイアス電圧を印加するバイアス回路と
    を具備する可変容量回路。
  2. 　前記複数の半導体素子のそれぞれは、トランジスタであり、
    　前記バイアス回路は、前記トランジスタをオン状態にするためのオン電圧と前記トランジスタをオフ状態にするためのオフ電圧とのいずれかを前記バイアス電圧として印加する
    請求項１記載の可変容量回路。
  3. 　前記オフ電圧は、互いに異なる複数の電圧を含み、
    　前記バイアス回路は、前記オン電圧と前記複数の電圧とのいずれかを前記バイアス電圧として印加する
    請求項２記載の可変容量回路。
  4. 　前記トランジスタのうち少なくとも２つのそれぞれのゲート幅が異なる
    請求項２記載の可変容量回路。
  5. 　前記トランジスタは、ゲート電極を一直線形状としたトランジスタである
    請求項２記載の可変容量回路。
  6. 　前記複数の半導体素子のそれぞれは、アノードが接続された一対のダイオードを含むダイオードペア回路であり、
    　前記バイアス回路は、前記一対のダイオードのそれぞれに順方向電圧および逆方向電圧のいずれかを前記バイアス電圧として印加する
    請求項１記載の可変容量回路。
  7. 　前記容量部には、並列に接続された複数のアレイ回路が配置され、
    　前記複数の半導体素子は、前記複数のアレイ回路のそれぞれに配置される
    請求項１記載の可変容量回路。
  8. 　前記リアクタンス素子は、前記容量部に直列に接続される
    請求項１記載の可変容量回路。
  9. 　前記リアクタンス素子は、アンテナラジエーターである
    請求項８記載の可変容量回路。
  10. 　前記容量部は、前記リアクタンス素子の両端のそれぞれに接続される
    請求項８記載の可変容量回路。
  11. 　前記リアクタンス素子は、前記容量部に並列に接続される
    請求項１記載の可変容量回路。
  12. 　印加されたバイアス電圧に応じた値の容量を有する複数の半導体素子を直列に接続した容量部と、
    　前記容量部に接続されたリアクタンス素子と、
    　前記複数の半導体素子のそれぞれに前記バイアス電圧を印加するバイアス回路と、
    　前記容量部および前記リアクタンス素子の少なくとも一方に接続されたアンテナラジエーターと
    を具備する無線通信装置。
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