WO2010098255A1 - 高周波スイッチ回路 - Google Patents

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WO2010098255A1
WO2010098255A1 PCT/JP2010/052507 JP2010052507W WO2010098255A1 WO 2010098255 A1 WO2010098255 A1 WO 2010098255A1 JP 2010052507 W JP2010052507 W JP 2010052507W WO 2010098255 A1 WO2010098255 A1 WO 2010098255A1
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WO
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switch
circuit
frequency
field effect
terminal
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PCT/JP2010/052507
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English (en)
French (fr)
Inventor
裕之 高橋
和明 國弘
Original Assignee
日本電気株式会社
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    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/004—Switched capacitor networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET
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    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0054—Gating switches, e.g. pass gates

Definitions

  • the present invention relates to a high frequency switch circuit.
  • a switch circuit for controlling (passing or blocking) a high-frequency signal a circuit using a diode or a circuit using a field effect transistor (FET) is known.
  • FET field effect transistor
  • FIG. 12 shows an example of a switch circuit using an FET (SP3T (single pole (or triple) through) type switch circuit).
  • the SP3T type switch circuit includes a first switch unit 21, a second switch unit 22, and a third switch unit 23.
  • the switch units 21, 22, and 23 are SPST (singleSTpole single through) type switches that control high-frequency signals.
  • the first switch unit 21 is provided between the first high frequency terminal 1 and the second high frequency terminal 2.
  • the second switch unit 22 is provided between the first high-frequency terminal 1 and the third high-frequency terminal 3.
  • the third switch unit 23 is provided between the first high frequency terminal 1 and the fourth high frequency terminal 4.
  • the first switch unit 21, the second switch unit 22, and the third switch unit 23 share the first high-frequency terminal 1 for high-frequency signal input / output.
  • the first switch unit 21 includes a plurality of (for example, three) FETs 31, 32, and 33.
  • the FETs 31, 32, and 33 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 31 and 33 at both ends are connected to the high frequency terminals 1 and 2.
  • the gate electrodes of the FETs 31, 32, and 33 are connected to the control terminal 11 through resistance elements 41, 42, and 43.
  • the second switch unit 22 includes a plurality of (for example, three) FETs 34, 35, and 36.
  • the FETs 34, 35, and 36 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 34 and 36 at both ends are connected to the high frequency terminals 1 and 3.
  • the gate electrodes of the FETs 34, 35, and 36 are connected to the control terminal 12 through resistance elements 44, 45, and 46.
  • the third switch unit 23 includes a plurality of (for example, three) FETs 37, 38, and 39.
  • the FETs 37, 38, and 39 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 37 and 39 at both ends are connected to the high frequency terminals 1 and 4.
  • the gate electrodes of the FETs 37, 38 and 39 are connected to the control terminal 13 through resistance elements 47, 48 and 49.
  • the gate electrodes of the FETs 31 to 39 are formed with a large gate width in order to suppress the on resistance in the on state.
  • the resistance elements 41 to 49 connected to the gate electrodes of the FETs 31 to 39 have high resistance (several k ⁇ to several hundreds k ⁇ ).
  • a high level signal is input to any one of the control terminals 11, 12, and 13, and a low level control signal is input to the other two terminals, whereby the first switch unit 21, the second switch unit 22, And on / off of the 3rd switch part 23 is controlled.
  • a high level signal is input to any one of the control terminals 11, 12, and 13 and a low level binary control signal is complementarily input to the remaining two control terminals, the signal is input from the first high frequency terminal 1.
  • the high frequency signal is output from any one of the high frequency terminals 2, 3 and 4.
  • any one high-frequency signal input from the high-frequency terminals 2, 3, 4 is output from the high-frequency terminal 1.
  • the passage loss and isolation of the switch circuit depend on the resistance value of the path through which the signal of the switch circuit passes and the values of various capacitors connected to the path.
  • the passing frequency since the passing frequency is high, the power leaking through the connected capacitor cannot be ignored from the resistance value. For this reason, it is essential to reduce the capacity.
  • FIG. 18 An example of a switch circuit using CMOS is shown in FIG.
  • CMOS complementary metal-oxide-semiconductor
  • FIG. 18 An example of a switch circuit using CMOS is shown in FIG.
  • FIG. 1 An example of the SP3T switch circuit is shown in FIG.
  • inductors 51 to 59 are connected in parallel to FETs 31 to 39 of the switch circuit of FIG.
  • loss and isolation of a switch circuit having a large capacity is reduced.
  • the operation mechanism of the SP3T switch circuit of FIG. 13 and the operation mechanism of the switch circuit of FIG. 12 are basically the same.
  • the inductors 51 to 59 operate differently from the circuit of FIG. 12 in terms of loss and isolation during high-frequency signal passage.
  • Inductors 51 to 59 and FETs 31 to 39 are connected in parallel.
  • the FET When the FET is in an off state, the FET can be regarded as a capacitive element.
  • the impedance is ideally infinite, and there is no leakage via the capacitance at the resonance frequency.
  • the resonance frequency f is represented by 1 / ⁇ 2 ⁇ (LC) 1/2 ⁇ [where, the capacitance when the FET is off is Cfet, and the value of the inductor is L].
  • LC resonant switch circuits The LC resonant switch circuit is disclosed in the following patent document.
  • Japanese Utility Model Publication No. 03-120102 Japanese Patent Laid-Open No. 10-270903 JP 2002-271103 A JP 2005-31447 A Japanese Patent Laid-Open No. 11-046101 JP 2001-007604 A JP 2004-289228 A Japanese Patent Application Laid-Open No. 11-074703 JP 09-181641 A JP 2003-318717 A JP 2004-207437 A
  • This LC resonant switch circuit has two major problems in its circuit configuration.
  • the first problem is the area occupied by the inductor used. For example, in the case of FIG. 13, nine inductors are required. Even in the case of FIG. 14, three inductors are required. That is, the number of inductors is large. Therefore, a large area is required. As a result, the manufacturing cost increases.
  • the second problem is that since a parallel resonant circuit (inductor element and capacitive element) is used, the frequency characteristic at the resonance frequency is good, but the frequency characteristic other than the resonance frequency is deteriorated.
  • the semiconductor switch is used for a wireless device (for example, a mobile phone) or the like. Recent mobile phones require multi-band support and multi-mode support. For this reason, the switch also handles signals of a plurality of frequencies.
  • the resonance frequency is one. And it cannot cope with a plurality of frequencies. For this reason, it was difficult to support multiband and multimode.
  • the switch circuits in Patent Documents 1, 2, 3, and 4 are basically the circuit shown in FIG. As described above, this switch circuit cannot solve the first and second problems.
  • Patent Documents 5 and 6 are circuits in which an inductor and a capacitor are connected in parallel to an FET. This circuit has a slight effect of stabilizing the resonance frequency and reducing the inductor size. However, this is basically the same as Patent Documents 1, 2, 3, and 4. This switch circuit also cannot solve the first and second problems.
  • the switch circuit of Patent Document 7 is a circuit in which a series circuit of an inductor element and a capacitor element is connected to an FET. This circuit uses series resonance to improve the characteristics when the switch circuit is in the ON state. However, there is only one resonance frequency. This switch circuit cannot solve the first and second problems as well as the switch circuits of Patent Documents 1 to 6.
  • the switch circuit of Patent Document 8 is a circuit in which the switch circuits of FIGS.
  • This switch circuit is a circuit in which a plurality of inductors are connected to a high-frequency terminal, and the other terminal of the inductor is grounded.
  • the high-frequency terminal of the switch in the off state is terminated with a termination resistor when in use.
  • the inductor element of FIG. 14 has substantially the same configuration even when connected between the RF terminal and GND. Therefore, this switch circuit cannot solve the first and second problems.
  • Patent Document 9 is an improved version of the switch circuit of Patent Document 8. It can be considered that the plurality of inductors of Patent Document 8 are bundled into one. Patent Document 9 proposes connecting a variable capacitor and changing the variable capacitor. However, there is no description about the specific method. [0029] of Patent Document 9 has a description “For example, a configuration in which a diode or the like is voltage-controlled to make its junction capacitance variable” or the like can be used. However, in an actual switch circuit, an amplitude of several volts may pass. Therefore, it is not possible to use an element whose capacitance changes with a bias applied between terminals, such as a junction capacitance. That is, even in this case, the second problem “difficult to cope with multiband / multimode” cannot be solved. In other words, Patent Document 9 does not have an idea of having a plurality of resonance frequencies.
  • Patent Document 10 the inductor is varied by a switch, and the resonance frequency changes. In this method, a plurality of resonance frequencies can be switched. Therefore, the second problem can be solved. However, conversely, the number of FETs and inductor elements for switching the inductor increases. For this reason, the first problem occurs. That is, in the switch circuit of Patent Document 10, the area of the inductor switching switch and the inductor portion increases depending on the number of switching frequencies. Therefore, the switch circuit of Patent Document 10 has a trade-off relationship between the first problem and the second problem. There is no fundamental solution.
  • Patent Document 11 shows a countermeasure against substrate leakage in a CMOS switch. That is, in order to prevent leakage through the substrate, the n-type semiconductor 103 blocks the gap between the p-type semiconductor substrate 105 and the p-type semiconductor 104 having the back gate terminal (see FIG. 18). By supplying power to the internal p-type semiconductor 104, the circuit shown in FIG. 16 (corresponding to FIG. 4 in Patent Document 11) can be realized. However, in this method, although a direct current can be prevented, a capacitance is generated at the pn junction between the adjacent n layers 103. This results in a high frequency leak path.
  • the circuit of FIG. 17 is a circuit corresponding to FIG. This circuit uses an inductor element instead of a resistor. Thereby, leakage can be prevented by LC resonance. However, the first and second problems are not solved.
  • the problem to be solved by the present invention is to solve the first and second problems. That is, it is to provide a switch circuit that has characteristics of low loss and high isolation, can suppress an increase in the number of inductors, and can be used for multiband applications.
  • a high-frequency switch circuit having a plurality of switch units for controlling a high-frequency signal between a plurality of high-frequency terminals by the potential of one or more control terminals,
  • a circuit constituting an inductor element is connected between a high-frequency terminal and a ground terminal common to the plurality of switch parts,
  • the switch circuit is characterized in that a circuit constituting a variable capacitance element is connected between the plurality of high-frequency terminals.
  • the switch circuit of the present invention has low loss and high isolation characteristics. In addition, the number of inductors is small and the cost is low. It has a plurality of resonance frequencies and can support multiband and multimode.
  • a circuit diagram showing composition of a switch circuit of a 1st embodiment The circuit diagram which shows the structure of the switch circuit of 3rd Embodiment Circuit diagram showing an example of the third embodiment
  • the present invention is a high-frequency switch circuit.
  • it is a high-frequency switch circuit having a plurality of switch units for controlling a high-frequency signal between a plurality of high-frequency terminals (for example, controlling passage or blocking) by the potential of one or more control terminals.
  • a circuit constituting an inductor element is connected between a high frequency terminal and a ground terminal common to the plurality of switch portions.
  • a circuit constituting a variable capacitance element is connected between the plurality of high frequency terminals.
  • an inductor that uses the principle that the impedance increases at the resonance point of the parallel resonance circuit of the inductor and capacitor in order to improve the introduction loss and cutoff characteristics of the high-frequency signal path between the high-frequency terminals where the high-frequency signal can pass
  • a circuit constituting the element and a circuit constituting the capacitive element are connected between the high-frequency signal path and the ground terminal.
  • the resonance frequency of the high-frequency switch circuit is changed by changing the capacitance value of the circuit including the capacitive element in the high-frequency signal path selected by the control signal.
  • the switch unit preferably includes a field effect transistor. A drain and a source of the field effect transistor are connected between high frequency terminals, and a signal from a control terminal is input to the gate of the field effect transistor.
  • the switch unit preferably includes a plurality of field effect transistors.
  • the plurality of field effect transistors are connected in series.
  • the drain (or source) of a field effect transistor on one end side in the plurality of field effect transistors is connected to a common high-frequency terminal, and the field effect on the other end side in the plurality of field effect transistors.
  • a source (or drain) of the transistor is connected to another high frequency terminal.
  • a signal from a control terminal is input to the gate of the field effect transistor.
  • the capacitive element is preferably configured by a parasitic capacitance when the field effect transistor constituting the switch unit is in a cut-off state, and the resonance frequency is changed by changing the parasitic capacitance by changing the gate width of the field effect transistor. It is configured to change.
  • the capacitive element is preferably connected in parallel with a field effect transistor constituting the switch unit.
  • the resonance frequency is changed by changing the capacitance of the capacitive element.
  • the capacitive element is preferably composed of a variable capacitance circuit independent of the switch unit.
  • the variable capacitance circuit includes a plurality of field effect transistors. A signal from the control terminal is input to the gate terminal of each field effect transistor constituting the field effect transistor array.
  • a capacitive element is preferably connected between the drain and source of the field effect transistor constituting the variable capacitance circuit.
  • the switch circuit of the present invention is composed of a combination of two (generally two) elements.
  • the first element is a method of connecting an inductor element between a shared high frequency terminal and a ground terminal when bundling a plurality of switch parts (see FIG. 1). This reduces the number of inductors.
  • the second element is a method of changing the value of the capacitance instead of changing the value of the inductor. Thereby, the resonance frequency can be changed.
  • the method of changing the capacitance value is roughly divided into two methods.
  • One is a method (A) for controlling the gate width of the FET.
  • the capacitance of the FET in the off state is proportional to the gate width.
  • the resonant frequency is determined by the off-state FET capacitance and the inductor value. Therefore, the capacitance value is controlled by controlling the capacitance value of the route excluding the route that is turned on, that is, the gate width.
  • the other is a method (B) of connecting the variable capacitor to the shared terminal of the antenna.
  • the signal passing through the switch circuit is high power.
  • the switch circuit itself is required to have low distortion. Therefore, it is difficult to use a general variable capacitor. Therefore, this variable capacitor was realized by connecting FETs in series. By switching on / off of each FET, the capacitance value can be changed while keeping the entire FET connected in series in the OFF state.
  • any of the above methods A and B by inserting a capacitive element in parallel with the FET, when the FET is in an off state, the capacitance value of the capacitive element inserted into the off capacitance of the FET, Low resistance. Therefore, the insertion capacitance value can be ignored, and a capacitance larger than the capacitance value that can be controlled by the gate width of the FET can be controlled.
  • the resonance frequency can be set over a wide range.
  • the FET used in the switch circuit usually has the same structure for the drain and source. Therefore, there is a case where the source and the drain are not distinguished from each other. However, in the following, for the sake of convenience, the drain and the source of the FET are distinguished from each other in order to clarify the connection relationship between the elements included in the switch circuit.
  • FIG. 1 shows a switch circuit (SP3T type switch circuit) according to a first embodiment of the present invention.
  • the switch circuit of the present embodiment includes a first switch unit 21, a second switch unit 22, and a third switch unit 23.
  • Each switch unit 21, 22, 23 controls a high frequency signal (controls the passage or blocking of the high frequency signal).
  • Each switch unit 21, 22, 23 is an SPST type switch.
  • the switch circuit further includes an inductor circuit 71.
  • the inductor circuit 71 is connected between the terminal (high frequency terminal) 1 and the ground terminal (GND).
  • the terminal 1 is a common terminal when high-frequency signals are input to and output from the switch units 21, 22, and 23.
  • the first switch unit 21 includes a plurality of (for example, three) FETs 31, 32, and 33.
  • the FETs 31, 32, and 33 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 31 and 33 at both ends are connected to the high frequency terminals 1 and 2.
  • the gate electrodes of the FETs 31, 32, and 33 are connected to the control terminal 11 through resistance elements 41, 42, and 43.
  • the second switch unit 22 includes a plurality of (for example, three) FETs 34, 35, and 36.
  • the FETs 34, 35, and 36 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 34 and 36 at both ends are connected to the high frequency terminals 1 and 3.
  • the gate electrodes of the FETs 34, 35, and 36 are connected to the control terminal 12 through resistance elements 44, 45, and 46.
  • the third switch unit 23 includes a plurality of (for example, three) FETs 37, 38, and 39.
  • the FETs 37, 38, and 39 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 37 and 39 at both ends are connected to the high frequency terminals 1 and 4.
  • the gate electrodes of the FETs 37, 38, 39 are connected to the control terminal 13 via resistance elements 47, 48, 49.
  • the gate widths of the gate electrodes of the FETs 31 to 39 used in the switch circuit are different in each of the switch units 21, 22, and 23.
  • the gate width Wg21 of the FETs 31, 32, 33 of the switch unit 21 the gate width Wg22 of the FETs 34, 35, 36 of the switch unit 22, and the gate width Wg23 of the FETs 37, 38, 39 of the switch unit 23 are all Different.
  • the resistance elements 41 to 49 connected to the gate electrode have high resistance (several k ⁇ to several hundred k ⁇ ).
  • the inductor circuit 71 is connected to the high frequency terminal 1 shared by the switch units 21, 22, and 23.
  • the elements shown in FIGS. FIG. 7 shows an example in which only the inductor element 51 is used.
  • 8 and 9 are examples in which an inductor element 51 and a capacitive element 61 are connected in series.
  • FIG. 10 shows an example in which the inductor element 51 and the inductor element 52 are connected in parallel, and the switch element 81 is connected to one inductor element 51.
  • FIG. 11 shows an example in which an FET 31 is used for the switch element of FIG.
  • the inductor circuit 71 the one shown in FIG. 7 is basically sufficient.
  • the examples of FIGS. 8 and 9 are used when the potential of the high frequency terminal cannot be set to the GND potential. In this case, the series resonance frequency of the inductor element 51 and the capacitive element 61 is set to a value away from the signal frequency that passes through the switch circuit.
  • a high level signal is first supplied to the control terminal 11 (control terminal of the first switch unit 21), and the control terminals 12 (control terminal of the second switch unit 22) and 13 (of the third switch unit 23).
  • a case where a low level signal is input to the control terminal) is considered.
  • the switch unit 21 is in an on state, and the switch units 22 and 23 are in an off state.
  • C23 (off capacity of the switch unit 23) S ⁇ Wg23.
  • S is a proportionality constant.
  • f21 (resonance frequency when the switch unit 21 is on) 1 / [2 ⁇ ⁇ LS (Wg22 + Wg23) ⁇ 1/2 ].
  • L is the value of the inductor of the inductor circuit 71.
  • a high level signal is supplied to the control terminal 12 (control terminal of the second switch unit 22), and a low level signal is supplied to the control terminals 11 (control terminal of the first switch unit 21) and 13 (control terminal of the third switch unit 23). It is conceivable that this signal is input.
  • a high level signal is supplied to the control terminal 13 (control terminal of the third switch unit 23), and a low level signal is supplied to the control terminals 11 (control terminal of the first switch unit 21) and 12 (control terminal of the second switch unit 22). It is conceivable that this signal is input.
  • the number of inductors has decreased. Since the number of inductors is small, there is no need for a large area. As a result, the manufacturing cost is low. Three resonance frequencies are secured. Therefore, it becomes possible to cope with multiband / multimode applications.
  • FIG. 4 shows a switch circuit (SP3T type switch circuit) according to the second embodiment of the present invention.
  • the switch circuit of the present embodiment includes a first switch unit 21, a second switch unit 22, and a third switch unit 23.
  • Each switch unit 21, 22, 23 controls a high frequency signal (controls the passage or blocking of the high frequency signal).
  • Each switch unit 21, 22, 23 is an SPST type switch.
  • the switch circuit further includes an inductor circuit 71.
  • the inductor circuit 71 is connected between the terminal (high frequency terminal) 1 and the ground terminal (GND).
  • the terminal 1 is a common terminal when high-frequency signals are input to and output from the switch units 21, 22, and 23.
  • the first switch unit 21 includes a plurality of (for example, three) FETs 31, 32, and 33.
  • the FETs 31, 32, and 33 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 31 and 33 at both ends are connected to the high frequency terminals 1 and 2.
  • the gate electrodes of the FETs 31, 32, and 33 are connected to the control terminal 11 through resistance elements 41, 42, and 43.
  • a capacitive element 61 is connected in parallel to the FETs 31, 32 and 33.
  • the second switch unit 22 includes a plurality of (for example, three) FETs 34, 35, and 36.
  • the FETs 34, 35, and 36 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 34 and 36 at both ends are connected to the high frequency terminals 1 and 3.
  • the gate electrodes of the FETs 34, 35, and 36 are connected to the control terminal 12 through resistance elements 44, 45, and 46.
  • a capacitive element 64 is connected in parallel to the FETs 34, 35 and 36.
  • the third switch unit 23 includes a plurality of (for example, three) FETs 37, 38, and 39.
  • the FETs 37, 38, and 39 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 37 and 39 at both ends are connected to the high frequency terminals 1 and 4.
  • the gate electrodes of the FETs 37, 38, 39 are connected to the control terminal 13 via resistance elements 47, 48, 49.
  • a capacitive element 67 is connected between the drain and source of the FET 37.
  • a capacitive element 68 is connected between the drain and source of the FET 38.
  • a capacitive element 69 is connected between the drain and source of the FET 39.
  • the gate widths of the gate electrodes of the FETs 31 to 39 used in the switch circuit may be different or the same in each of the switch portions 21, 22, and 23.
  • the resistance elements 41 to 49 connected to the gate electrode have high resistance (several k ⁇ to several hundred k ⁇ ).
  • the inductor circuit 71 is connected to the high frequency terminal 1 shared by the switch units 21, 22, and 23.
  • the gate width of the FET is different.
  • a capacitive element such as a capacitor is connected. Therefore, the gate widths of the FETs may be the same.
  • the gate widths of all FETs have the same value Wg.
  • the capacitance value C61 of the capacitive element 61, the capacitance value C64 of the capacitive element 64, and the capacitive elements 67, 68, 69 are all described as the same C67.
  • a high level signal is supplied to the control terminal 11 (control terminal of the first switch unit 21), and the control terminals 12 (control terminal of the second switch unit 22) and 13 (control terminals of the third switch unit 23). ), A low level signal may be input.
  • the switch unit 21 is in an on state, and the switch units 22 and 23 are in an off state.
  • C23 (off-capacitance of the switch unit 23) S ⁇ Wg + (1/3) C67. S is a proportionality constant.
  • a high level signal is supplied to the control terminal 12 (control terminal of the second switch unit 22), and a low level signal is supplied to the control terminals 11 (control terminal of the first switch unit 21) and 13 (control terminal of the third switch unit 23). It is conceivable that this signal is input.
  • f21 (resonance frequency when the switch unit 21 is on) 1 / [2 ⁇ ⁇ L (SWg + C61) ⁇ 1/2 ].
  • f22 (resonance frequency when the switch unit 22 is in the ON state) 1 / [2 ⁇ ⁇ L (SWg + C64) ⁇ 1/2 ].
  • f23 (resonance frequency when the switch unit 23 is in the ON state) 1 / [2 ⁇ ⁇ L (SWg + C67 / 3) ⁇ 1/2 ].
  • the capacitance of the capacitive element can be determined.
  • the capacitive element may be connected in parallel to the FET array (see the switch units 21 and 22 in FIG. 4). Or you may connect in parallel with respect to each FET (refer the switch part 23 of FIG. 4). Or these may be mixed. Although not shown, capacitive elements may be connected in parallel only to some FETs or FET rows. The capacitive element 68 of the switch unit 23 may be removed (see FIG. 4).
  • the capacitive element used in this embodiment can be ignored when the FET is in the on state because the on resistance of the FET is very small. There is no adverse effect on the operation.
  • the number of inductors is small. Since the number of inductors is small, there is no need for a large area. As a result, the manufacturing cost is low. In addition, it is possible to cope with a plurality of frequencies by setting the capacitance value connected to each switch unit to a capacitance value corresponding to the passing frequency. As a result, it is possible to cope with multiband / multimode applications.
  • FIG. 2 shows a switch circuit (SP3T type switch circuit) according to a third embodiment of the present invention.
  • the switch circuit of the present embodiment includes a first switch unit 21, a second switch unit 22, and a third switch unit 23.
  • Each switch unit 21, 22, 23 controls a high frequency signal (controls the passage or blocking of the high frequency signal).
  • Each switch unit 21, 22, 23 is an SPST type switch.
  • the switch circuit further includes an inductor circuit 71.
  • the inductor circuit 71 is connected between the terminal (high frequency terminal) 1 and the ground terminal (GND).
  • the switch circuit further includes a variable capacitance circuit 91.
  • the variable capacitance circuit 91 is connected between a terminal (high frequency terminal) 1 and a ground terminal (GND).
  • the terminal 1 is a common terminal when high-frequency signals are input to and output from the switch units 21, 22, and 23.
  • the first switch unit 21 includes a plurality of (for example, three) FETs 31, 32, and 33.
  • the FETs 31, 32, and 33 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 31 and 33 at both ends are connected to the high frequency terminals 1 and 2.
  • the gate electrodes of the FETs 31, 32, and 33 are connected to the control terminal 11 through resistance elements 41, 42, and 43.
  • the second switch unit 22 includes a plurality of (for example, three) FETs 34, 35, and 36.
  • the FETs 34, 35, and 36 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 34 and 36 at both ends are connected to the high frequency terminals 1 and 3.
  • the gate electrodes of the FETs 34, 35, and 36 are connected to the control terminal 12 through resistance elements 44, 45, and 46.
  • the third switch unit 23 includes a plurality of (for example, three) FETs 37, 38, and 39.
  • the FETs 37, 38, and 39 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 37 and 39 at both ends are connected to the high frequency terminals 1 and 4.
  • the gate electrodes of the FETs 37, 38, 39 are connected to the control terminal 13 via resistance elements 47, 48, 49.
  • the gate widths of the gate electrodes of the FETs 31 to 39 used in the switch circuit may be different or the same in each of the switch portions 21, 22, and 23.
  • the resistance elements 41 to 49 connected to the gate electrode have high resistance (several k ⁇ to several hundred k ⁇ ).
  • the inductor circuit 71 and the variable capacitance circuit 91 are connected to the high frequency terminal 1 shared by the switch units 21, 22, and 23.
  • the variable capacitance circuit 91 has control terminals 14-19. Resistance elements 141 to 146 are connected between the control terminals 14 to 19 and the gate terminals of the FETs 131 to 136.
  • the drains (or sources) of the FETs 131 to 136 are connected (shared) in series with the sources (or drains) of the adjacent FETs.
  • the FETs 131 to 136 are connected between the high frequency terminal 1 and GND.
  • the number of FETs is six, but is not limited thereto. Even if a capacitive element is connected in series to the series circuit of FETs 131 to 136, it can serve as a variable capacitor.
  • the gate widths of the FETs 131 to 136 may all be the same or different. Signals (high level / low level) logically operated from the control terminals 11, 12, and 13 of the switch units 21, 22, and 23 are applied to the control terminals 14 to 19. As a result, the on / off states of the FETs 131 to 136 are switched by the switch portion in the on state, and the overall capacitance changes.
  • the inductor 51 shown in FIG. 7 is used for the inductor circuit 71.
  • a logic circuit unit 92 is connected to the control terminals 14-19.
  • the logic circuit unit 92 generates control signals for the control terminals 14 to 19 of the variable capacitance circuit 91 using the logic circuits 151 to 154 based on the inputs of the control terminals 11 to 13 of the switch units 21 to 23.
  • the following truth table is assumed.
  • the gate widths of all the FETs in the variable capacitance circuit 91 and the switch units 21, 22, and 23 are assumed to be the same value Wg in order to simplify the explanation of the operation.
  • a high level signal is sent to the control terminal 11 (control terminal of the first switch unit 21), and the control terminals 12 (control terminal of the second switch unit 22) and 13 (control terminals of the third switch unit 23). ), A low level signal may be input.
  • the switch unit 21 is in an on state, and the switch units 22 and 23 are in an off state.
  • the off-state capacitance is proportional to the gate width.
  • S is a proportionality constant.
  • Cvar (capacitance of the variable capacitance circuit) S ⁇ Wg / 2.
  • f21 (resonance frequency when the switch unit 21 is in the ON state) 1 / ⁇ 2 ⁇ (2.5LSWg) 1/2 ⁇ .
  • a high level signal is supplied to the control terminal 12 (control terminal of the second switch unit 22), and the control terminals 11 (control terminal of the first switch unit 21) and 13 (control terminal of the third switch unit 23). ), A low level signal may be input.
  • the switch unit 22 is turned on, and the switch units 21 and 23 are turned off.
  • the FETs 131 to 135 are turned off and the FET 136 is turned on.
  • the off-state capacitance is proportional to the gate width.
  • Cvar (capacitance of the variable capacitance circuit) 3S ⁇ Wg / 5.
  • a high level signal is supplied to the control terminal 13 (control terminal of the third switch unit 23), and the control terminals 11 (control terminal of the first switch unit 21) and 12 (control terminals of the second switch unit 22). ), A low level signal may be input.
  • the switch unit 23 is turned on, and the switch units 21 and 22 are turned off.
  • the FETs 131 to 133 are turned off and the FETs 134 to 136 are turned on.
  • the off-state capacitance is proportional to the gate width.
  • the number of inductors has decreased. Since the number of inductors is small, there is no need for a large area. As a result, the manufacturing cost is low.
  • the resonance frequency can be changed by turning on and off the control terminal of the variable capacitance circuit. That is, it is possible to cope with a plurality of frequencies. As a result, it is possible to cope with multiband / multimode applications.
  • the logic circuit is not limited to this.
  • the truth table of the logic circuit is not limited to this.
  • the gate width is the same. However, in order to change the capacitance value in a wide range, it is preferable to make the gate widths of the FETs 131 to 136 in the variable capacitance circuit 91 different from each other.
  • FIG. 5 shows a switch circuit (SP3T type switch circuit) according to a fourth embodiment of the present invention.
  • the switch circuit of the present embodiment includes a first switch unit 21, a second switch unit 22, and a third switch unit 23.
  • Each switch unit 21, 22, 23 controls a high frequency signal (controls the passage or blocking of the high frequency signal).
  • Each switch unit 21, 22, 23 is an SPST type switch.
  • the switch circuit further includes an inductor circuit 71.
  • the inductor circuit 71 is connected between the terminal (high frequency terminal) 1 and the ground terminal (GND).
  • the switch circuit further includes a variable capacitance circuit 91.
  • the variable capacitance circuit 91 is connected between a terminal (high frequency terminal) 1 and a ground terminal (GND).
  • the terminal 1 is a common terminal when high-frequency signals are input to and output from the switch units 21, 22, and 23.
  • the first switch unit 21 includes a plurality of (for example, three) FETs 31, 32, and 33.
  • the FETs 31, 32, and 33 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 31 and 33 at both ends are connected to the high frequency terminals 1 and 2.
  • the gate electrodes of the FETs 31, 32, and 33 are connected to the control terminal 11 through resistance elements 41, 42, and 43.
  • the second switch unit 22 includes a plurality of (for example, three) FETs 34, 35, and 36.
  • the FETs 34, 35, and 36 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 34.36 at both ends are connected to the high frequency terminals 1 and 3.
  • the gate electrodes of the FETs 34, 35, and 36 are connected to the control terminal 12 through resistance elements 44, 45, and 46.
  • the third switch unit 23 includes a plurality of (for example, three) FETs 37, 38, and 39.
  • the FETs 37, 38, and 39 are connected in series. That is, the drain (or source) and the adjacent source (or drain) are connected.
  • the FETs 37 and 39 at both ends are connected to the high frequency terminals 1 and 4.
  • the gate electrodes of the FETs 37, 38, 39 are connected to the control terminal 13 via resistance elements 47, 48, 49.
  • the gate widths of the gate electrodes of the FETs 31 to 39 used in the switch circuit may be different or the same in each of the switch portions 21, 22, and 23.
  • the resistance elements 41 to 49 connected to the gate electrode have high resistance (several k ⁇ to several hundred k ⁇ ).
  • the inductor circuit 71 and the variable capacitance circuit 91 are connected to the high frequency terminal 1 shared by the switch units 21, 22, and 23.
  • the variable capacitance circuit 91 has control terminals 14-19. Resistance elements 141 to 146 are connected between the control terminals 14 to 19 and the gate terminals of the FETs 131 to 136.
  • the drains (or sources) of the FETs 131 to 136 are connected (shared) in series with the sources (or drains) of the adjacent FETs.
  • the FETs 131 to 136 are connected between the high frequency terminal 1 and GND.
  • the number of FETs is not limited to six.
  • Capacitance elements 61 to 66 are connected between the sources and drains of the FETs 131 to 136. Although capacitive elements are connected to all FETs, a capacitive element may be connected to only one FET. That is, an arbitrary FET may be connected to any arbitrary number of capacitive elements. The capacitance values of the capacitive elements may all be the same or different. That is, the capacitance value may be an arbitrary value. The gate widths of the FETs 131 to 136 may all be the same or different. Signals (high level / low level) logically operated from the control terminals 11, 12, and 13 of the switch units 21, 22, and 23 are applied to the control terminals 14 to 19. As a result, the on / off states of the FETs 131 to 136 are switched by the switch portion in the on state, and the overall capacitance changes.
  • the inductor circuit 71 is the inductor 51 of FIG.
  • a logic circuit unit 92 is connected to the control terminals 14-19.
  • This logic circuit unit 92 has been described in the third embodiment.
  • the gate widths of all the FETs in the variable capacitance circuit 91 and the switch units 21, 22, and 23 are assumed to be the same value Wg in order to simplify the explanation of the operation.
  • the capacitance values of the capacitive elements 61 to 66 are set to the same value C61 for simplification of description.
  • a high level signal is supplied to the control terminal 11 (control terminal of the first switch unit 21), and the control terminals 12 (control terminal of the second switch unit 22) and 13 (control terminals of the third switch unit 23). ), A low level signal may be input.
  • the switch unit 21 is turned on, and the switch units 22 and 23 are turned off.
  • the variable capacitance circuit 91 all the FETs 131 to 136 are turned off.
  • Cvar capactance of the variable capacitance circuit
  • a high level signal is supplied to the control terminal 12 (control terminal of the second switch unit 22), and the control terminals 11 (control terminal of the first switch unit 21) and 13 (control terminal of the third switch unit 23). ), A low level signal may be input.
  • the switch unit 22 is turned on, and the switch units 21 and 23 are turned off.
  • the FETs 131 to 135 are turned off and the FET 136 is turned on.
  • the capacitor 66 inserted in parallel with the on-state FET can be ignored because the impedance of the on-state FET is small.
  • the off-state capacitance is proportional to the gate width.
  • S is a proportionality constant.
  • Cvar (capacitance of the variable capacitance circuit) (3S ⁇ Wg / 5) + (C61 / 5).
  • f22 (resonance frequency when the switch unit 22 is in the ON state) 1 / [2 ⁇ ⁇ L (2SWg + C61 / 5) ⁇ 1/2 ].
  • a high level signal is supplied to the control terminal 13 (control terminal of the third switch unit 23), and the control terminals 11 (control terminal of the first switch unit 21) and 12 (control terminals of the second switch unit 22). ), A low level signal may be input.
  • the switch unit 23 is turned on, and the switch units 21 and 22 are turned off.
  • the FETs 131 to 133 are turned off and the FETs 134 to 136 are turned on.
  • Capacitors 64, 65, and 66 inserted in parallel with the on-state FET can be ignored because the impedance of the on-state FET is small.
  • the off-state capacitance is proportional to the gate width.
  • S is a proportionality constant.
  • Cvar (capacitance of the variable capacitance circuit) (S ⁇ Wg) + (C61 / 3).
  • f23 (resonance frequency when the switch unit 23 is in the ON state) 1 / [2 ⁇ ⁇ L (2SWg + C61 / 3) ⁇ 1/2 ].
  • the number of inductors has decreased. Since the number of inductors is small, there is no need for a large area. As a result, the manufacturing cost is low.
  • the resonance frequency can be changed by turning on and off the control terminal of the variable capacitance circuit. That is, it is possible to cope with a plurality of frequencies. As a result, it is possible to cope with multiband / multimode applications.
  • the logic circuit is not limited to this.
  • the truth table of the logic circuit is not limited to this.
  • the gate width is assumed to be the same. However, in order to change the capacitance value in a wide range, the gate widths of the FETs 131 to 136 in the variable capacitance circuit 91 are preferably made different from each other.
  • any two or more of the first embodiment, the second embodiment, the third embodiment, and the fourth embodiment can be combined. This improves the degree of freedom in designing the gate width and other parameters. And it is also possible to make it compatible with designs other than loss and isolation.
  • the switch circuit has been described in SP3T. This is simply because SP3T was suitable for simply explaining the correspondence to a plurality of frequencies. Therefore, it is not limited to SP3T.
  • other switches for example, a switch with one input and multiple outputs such as SPDT and SPnT (n ⁇ 2)
  • SPnT SPnT
  • Multi-input multi-output switches switches represented by DPDT and DP3T
  • DPDT and DP3T can also be used.
  • the third and fourth embodiments are examples in which an input signal to the control terminal of the FET constituting the variable capacitance circuit is generated using a logic circuit.
  • a logic circuit is not the main element, and other methods may be used.
  • GaAs semiconductor and Si CMOS which are materials used as switches, have been described as examples, but the present invention is not limited to this.
  • a high-frequency switch circuit having a plurality of switch units for controlling a high-frequency signal between a plurality of high-frequency terminals by a potential of one or more control terminals, A circuit constituting an inductor element is connected between a high-frequency terminal and a ground terminal common to the plurality of switch parts, A switch circuit in which a circuit constituting a variable capacitance element is connected between the plurality of high frequency terminals.
  • the high-frequency switch circuit is configured such that the resonance frequency of the high-frequency switch circuit is changed by changing the capacitance value of the circuit formed of the capacitive element in the high-frequency signal path selected by the control signal.
  • the switch circuit according to appendix 1.
  • the said switch part comprises a field effect transistor,
  • the switch unit includes a plurality of field effect transistors connected in series, The drain (or source) of a field effect transistor on one end side in the plurality of field effect transistors is connected to a common high-frequency terminal, and the field effect on the other end side in the plurality of field effect transistors.
  • the said capacitive element is comprised by the parasitic capacitance when the field effect transistor which comprises the said switch part is the interruption
  • the capacitive element is composed of a variable capacitance circuit independent of the switch unit, 2.

Landscapes

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Abstract

　一つ以上の制御端子の電位により複数の高周波端子間の高周波信号を制御する為の複数のスイッチ部を有する高周波スイッチ回路であって、前記複数のスイッチ部に共通の高周波端子と接地端子との間にインダクタ素子を構成する回路が接続されてなり、前記複数の高周波端子間には可変容量素子を構成する回路が接続されてなる。

Description

高周波スイッチ回路
　本発明は高周波スイッチ回路に関する。
　高周波信号を制御（通過または遮断）するスイッチ回路として、ダイオードを用いた回路や、電界効果トランジスタ（ＦＥＴ）を用いた回路が知られている。
　ＦＥＴを用いたスイッチ回路（ＳＰ３Ｔ（single pole three(or triple) through）型のスイッチ回路）の一例が、図１２に示される。このＳＰ３Ｔ型のスイッチ回路は、第１のスイッチ部２１と、第２のスイッチ部２２と、第３のスイッチ部２３とを有する。スイッチ部２１，２２，２３は、高周波信号を制御するＳＰＳＴ（single pole single through）型のスイッチである。第１のスイッチ部２１は、第１の高周波端子１と第２の高周波端子２との間に設けられている。第２のスイッチ部２２は、第１の高周波端子１と第３の高周波端子３との間に設けられている。第３のスイッチ部２３は、第１の高周波端子１と第４の高周波端子４との間に設けられている。第１のスイッチ部２１、第２のスイッチ部２２、及び第３のスイッチ部２３は、高周波信号入・出力用の第１の高周波端子１を共有する。
　第１のスイッチ部２１は、複数（例えば、３個）のＦＥＴ３１，３２，３３を有する。ＦＥＴ３１，３２，３３は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端に在るＦＥＴ３１，３３は高周波端子１，２に接続されている。ＦＥＴ３１，３２，３３のゲート電極は、抵抗素子４１，４２，４３を介して制御端子１１に接続されている。
　第２のスイッチ部２２は、複数（例えば、３個）のＦＥＴ３４，３５，３６を有する。ＦＥＴ３４，３５，３６は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端に在るＦＥＴ３４，３６は高周波端子１，３に接続されている。ＦＥＴ３４，３５，３６のゲート電極は、抵抗素子４４，４５，４６を介して制御端子１２に接続されている。
　第３のスイッチ部２３は、複数（例えば、３個）のＦＥＴ３７，３８，３９を有する。ＦＥＴ３７，３８，３９は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端に在るＦＥＴ３７，３９は高周波端子１，４に接続されている。ＦＥＴ３７，３８，３９のゲート電極は、抵抗素子４７，４８，４９を介して制御端子１３に接続されている。
　ＦＥＴ３１～３９のゲート電極は、オン状態でのオン抵抗を抑える為に、大きなゲート幅で形成されている。ＦＥＴ３１～３９のゲート電極に接続される抵抗素子４１～４９は高抵抗（数ｋΩ～数百ｋΩ）である。
　図１２のスイッチ回路の動作が説明される。
　制御端子１１，１２，１３の何れか一つにハイレベルの信号が入力され、残り二つにロウレベルの制御信号が入力されることによって、第１のスイッチ部２１、第２のスイッチ部２２、及び第３のスイッチ部２３のオン・オフが制御される。制御端子１１，１２，１３の何れか一つにハイレベルの信号が入力され、残り二つの制御端子にロウレベルの２値の制御信号が相補入力されると、第１の高周波端子１から入力された高周波信号は、高周波端子２，３，４の何れか一つから出力する。逆に、高周波端子２，３，４から入力された何れか一つの高周波信号は、高周波端子１から出力する。
　図１２のスイッチ回路に要求される性能として、
（１）高周波信号の通過損失が少ないこと、
（２）高周波端子間のアイソレーションが大きいこと
が挙げられる。
　スイッチ回路の通過損失やアイソレーションは、スイッチ回路の信号が通過する経路の抵抗の値と、その経路に接続されている各種容量の値とに依存する。高周波スイッチでは、通過する周波数が高い為、抵抗の値より、接続された容量を経由して漏れる電力が無視できない。この為、容量の低減が必須である。容量の低減には、ＦＥＴのゲート幅を小さくすることが大事である。しかしながら、ゲート幅を小さくすると、オン状態の抵抗が増加する。この為、トレードオフの関係が有る。
　ＣＭＯＳを用いたスイッチ回路の一例が図１５に示される。ＣＭＯＳを用いた場合、上記トレードオフの関係が顕著に現われる。ＣＭＯＳを用いたＦＥＴには、基板電極(バックゲート)が存在している。この為、バックゲート経由での信号リークが存在する。そこで、ｎ層１０２，１０３による遮蔽(基板の深い場所にｎ層を打ち込むので、deep N-wellの名称で呼ばれる)の手法が用いられる（図１８参照）。この場合でも、ｐｎ接合の容量が存在する（図１８参照）。そして、前述の容量経由の信号リークの問題が有る。
　ＳＰ３Ｔスイッチ回路の一例が図１３に示される。このスイッチ回路は、図１２のスイッチ回路のＦＥＴ３１～３９にインダクタ５１～５９が並列接続されている。このスイッチ回路では、容量が大きいスイッチ回路のロスやアイソレーションが低減する。
　図１３のスイッチ回路の動作が説明される。
　図１３のＳＰ３Ｔ型のスイッチ回路の動作メカニズムと、図１２のスイッチ回路の動作メカニズムとは、基本的に、同じである。但し、インダクタ５１～５９は、高周波信号通過時のロスやアイソレーションにおいて、図１２の回路と異なる動作を示す。インダクタ５１～５９とＦＥＴ３１～３９とは並列に接続されている。ＦＥＴがオフ状態の場合、ＦＥＴは容量素子と見做すことが出来る。この結果、インダクタと容量との並列共振現象が生じる。インピーダンスが理想的には無限大となり、共振周波数における容量経由のリークが存在しなくなる。この共振周波数ｆは１／｛２π（ＬＣ）１／２｝［但し、ＦＥＴのオフ時の容量をＣfet、インダクタの値をＬ］で表される。このようなインダクタと容量との並列共振の原理を利用したスイッチ回路は存在している。これらのスイッチ回路は、ここでは、「ＬＣ共振スイッチ回路」と呼ばれる。ＬＣ共振スイッチ回路は下記の特許文献に開示が有る。
実開平０３－１２０１０２号公報 特開平１０－２７０９０３号公報 特開２００２－２７１１０３号公報 特開２００５－３１１４４７号公報 特開平１１－０４６１０１号公報 特開２００１－００７６０４号公報 特開２００４－２８９２２８号公報 特開平１１－０７４７０３号公報 特開平０９－１８１６４１号公報 特開２００３－３１８７１７号公報 特開２００４－２０７４３７号公報
　周波数が高い場合や、容量（使用している半導体材料の関係から）が大きい場合、図１２のスイッチ回路は利用され難い。このような場合、並列共振スイッチ回路(ＬＣ共振スイッチ回路：図１３参照)が利用される。
　このＬＣ共振スイッチ回路は、その回路構成上、二つの大きな問題が有る。
　第１の問題は、使用するインダクタが占める面積の問題である。例えば、図１３の場合、インダクタが９個必要である。図１４の場合でも、インダクタが３個必要である。すなわち、インダクタの数が多い。従って、大面積が必要である。この結果、製造コストが高くなる。
　第２の問題は、並列共振回路（インダクタ素子と容量素子）が用いられている為、共振周波数における周波数特性は良いが、共振周波数以外における周波数特性が悪化する。通常、半導体スイッチは、無線機器（例えば、携帯電話）等に使用される。近年の携帯電話は、マルチバンド対応やマルチモード対応を必要とする。この為、スイッチも複数の周波数の信号が取り扱われる。しかしながら、ＬＣ共振スイッチ回路では、共振周波数は一つである。そして、複数の周波数に対応できてない。この為、マルチバンド対応・マルチモード対応が困難であった。
　以下に、前記特許文献のスイッチ回路と前記問題点との関連が具体的に説明される。
　特許文献１，２，３，４のスイッチ回路は、基本的には、図１３の回路である。このスイッチ回路は、前述の通り、前記第１，２の問題を解決できない。
　特許文献５，６のスイッチ回路は、インダクタ及び容量がＦＥＴに並列接続された回路である。この回路は、共振周波数の安定やインダクタサイズの減少効果が僅かに認められる。しかしながら、基本的には、前記特許文献１，２，３，４と同じである。本スイッチ回路も前記第１，２の問題を解決できない。
　特許文献７のスイッチ回路は、インダクタ素子と容量素子との直列回路がＦＥＴに接続された回路である。この回路は、直列共振を利用して、スイッチ回路がオン状態である場合、特性改善が図れている。しかしながら、共振周波数は一つのみである。本スイッチ回路も、前記特許文献１～６のスイッチ回路と同様に、前記第１，２の問題を解決できない。
　特許文献８のスイッチ回路は、図１３，１４のスイッチ回路が変更された回路である。このスイッチ回路は、高周波端子に複数のインダクタが接続され、インダクタの他方の端子が接地された回路である。図１４のスイッチ回路にあっては、オフ状態のスイッチの高周波端子は、使用時に終端抵抗で終端される。この為、図１４のインダクタ素子はＲＦ端子とＧＮＤ間に接続してもほぼ同一の構成になる。従って、このスイッチ回路も前記第１，２の問題を解決できない。
　特許文献９のスイッチ回路は、特許文献８のスイッチ回路の改良版である。特許文献８の複数のインダクタを束ねて一つにすることが考えられる。特許文献９は、可変容量を接続し、この可変容量を変化させることを提案している。しかしながら、その具体的な方法に関しては記載が無い。特許文献９の［００２９］には、「例えば、ダイオード等を電圧制御して、その接合容量を可変とする構成のもの等を用いることができる。」の記載が有る。しかしながら、実際のスイッチ回路では、数ボルトの振幅が通過する場合も有る。従って、接合容量のように、端子間に印加するバイアスで容量が変化する素子を利用することは出来ない。すなわち、この場合でも、前記第２の問題「マルチバンド対応・マルチモード対応が困難」が解決できない。言い換えるならば、特許文献９は複数の共振周波数を持たせると言う考えを有さない。
　特許文献１０においては、インダクタがスイッチにより可変し、共振周波数が変化する。この手法では、複数の共振周波数の切り替えが可能である。従って、前記第２の問題は解決できる。しかしながら、逆に、インダクタを切り替える為のＦＥＴやインダクタ素子の数が増加する。この為、前記第１の問題が起きる。すなわち、特許文献１０のスイッチ回路は、切り替える周波数の数によってインダクタ切替用スイッチやインダクタ部分の面積が増大する。従って、特許文献１０のスイッチ回路は、前記第１の問題と前記第２の問題との間のトレードオフの関係が存在する。根本的な解決は出来て無い。
　特許文献１１は、ＣＭＯＳスイッチにおける基板リークの対策を示している。すなわち、基板経由のリークを防ぐ為、ｐ型半導体の基板１０５とバックゲート端子があるｐ型半導体１０４との間をｎ型半導体１０３で遮断した（図１８参照）。内部のｐ型半導体１０４に給電を行うことにより、図１６（特許文献１１における図４が対応）に示される回路が実現できる。しかしながら、この手法では、直流的な電流は防げるものの、隣接するｎ層１０３との間のｐｎ接合に容量が発生する。この結果、高周波のリークパスとなる。図１７の回路は特許文献１１の図５に相当する回路である。この回路は、抵抗の代わりにインダクタ素子を利用している。これによって、ＬＣ共振によりリークを防ぐことが出来る。しかしながら、前記第１，２の問題が解決されて無い。
　従って、本発明が解決しようとする課題は、前記第１，２の問題を解決することである。すなわち、低ロス、高アイソレーションの特性を持ち、インダクタの数の増加が抑えられ、そしてマルチバンド用途に対応可能なスイッチ回路を提供することである。
　前記課題は、
　一つ以上の制御端子の電位により複数の高周波端子間の高周波信号を制御する為の複数のスイッチ部を有する高周波スイッチ回路であって、
　前記複数のスイッチ部に共通の高周波端子と接地端子との間にインダクタ素子を構成する回路が接続されてなり、
　前記複数の高周波端子間には可変容量素子を構成する回路が接続されてなる
ことを特徴とするスイッチ回路によって解決される。
　本発明のスイッチ回路は、低ロス、高アイソレーションの特性を持つ。又、インダクタの数が少なく、コストが低廉である。そして、複数の共振周波数を持ち、マルチバンド・マルチモードに対応できる。
第１実施形態のスイッチ回路の構成を示す回路図 第３実施形態のスイッチ回路の構成を示す回路図 第３実施形態の実施例を示す回路図 第２実施形態のスイッチ回路の構成を示す回路図 第４実施形態のスイッチ回路の構成を示す回路図 第４実施形態の実施例を示す回路図 インダクタ回路の構成例を示す回路図 インダクタ回路の構成例を示す回路図 インダクタ回路の構成例を示す回路図 インダクタ回路の構成例を示す回路図 インダクタ回路の構成例を示す回路図 スイッチ回路を示す回路図 インダクタと容量との並列共振を利用したスイッチ回路の回路図 インダクタと容量との並列共振を利用したスイッチ回路の回路図 ＣＭＯＳを用いたスイッチ回路の回路図 ＣＭＯＳを用いたスイッチ回路の回路図 ＣＭＯＳを用いたスイッチ回路の回路図 ＣＭＯＳスイッチ回路に用いられた半導体の概略断面図
　本発明は高周波スイッチ回路である。特に、一つ以上の制御端子の電位により複数の高周波端子間の高周波信号を制御（例えば、通過または遮断を制御）する為の複数のスイッチ部を有する高周波スイッチ回路である。前記複数のスイッチ部に共通の高周波端子と接地端子との間にインダクタ素子を構成する回路が接続されている。前記複数の高周波端子間には可変容量素子を構成する回路が接続されている。或いは、高周波信号が通過可能な状態となった高周波端子間における高周波信号経路の導入損失と遮断特性を改善する為、インダクタ・容量の並列共振回路の共振点でインピーダンスが増加する原理を利用したインダクタ素子を構成する回路と容量素子を構成する回路とが、前記高周波信号経路と接地端子との間に接続されている。そして、制御信号により選択される高周波信号経路における前記容量素子から構成される回路の容量値を変化させることにより高周波スイッチ回路の共振周波数が変化するよう構成されている。前記スイッチ部は、好ましくは、電界効果トランジスタを具備する。前記電界効果トランジスタのドレインとソースとが高周波端子間に接続され、前記電界効果トランジスタのゲートに制御端子からの信号が入力されるよう構成されている。或いは、スイッチ部は、好ましくは、複数の電界効果トランジスタを具備する。前記複数の電界効果トランジスタは直列に接続されている。前記複数の電界効果トランジスタの中の一つの端部側の電界効果トランジスタにおけるドレイン（又はソース）が共通の高周波端子に接続され、前記複数の電界効果トランジスタの中の他の端部側の電界効果トランジスタにおけるソース（又はドレイン）が他の高周波端子に接続されている。前記電界効果トランジスタのゲートに制御端子からの信号が入力される。前記容量素子は、好ましくは、スイッチ部を構成する電界効果トランジスタが遮断状態の際の寄生容量により構成され、該電界効果トランジスタのゲート幅を変化させることで該寄生容量を変化させて共振周波数が変化するよう構成されている。前記容量素子は、好ましくは、スイッチ部を構成する電界効果トランジスタと並列に接続される。前記容量素子の容量を変化させることで共振周波数が変化する。前記容量素子は、好ましくは、スイッチ部とは独立の可変容量回路で構成される。前記可変容量回路は複数の電界効果トランジスタを具備する。制御端子からの信号は該電界効果トランジスタ列を構成する各電界効果トランジスタのゲート端子に入力される。前記可変容量回路を構成する電界効果トランジスタのドレインとソースとの間に、好ましくは、容量素子が接続される。
　以下、本発明について詳しく説明する。
　本発明のスイッチ回路は、二つ（大別して二つ）の要素の組み合わせで構成される。
　第１の要素は、複数のスイッチ部を束ねる際に、共有化した高周波端子と接地端子との間にインダクタ素子を接続する手法である（図１参照）。これにより、インダクタの数が少なくなる。
　第２の要素は、インダクタの値を変化させるのでなく、容量の値を変化させる手法である。これによって、共振周波数を変化させることが出来る。
　容量値を変化させる手法は大別して二つの手法が考えられる。
　一つは、ＦＥＴのゲート幅を制御する方法（Ａ）である。ＦＥＴのオフ状態での容量はゲート幅に比例する。ＬＣ共振型スイッチ回路において、共振周波数はオフ状態のＦＥＴ容量とインダクタの値とで決まる。従って、信号が通過するオンとなっている経路を除く経路の容量値、即ち、ゲート幅を制御することで、容量値が制御される。
　もう一つは、可変容量をアンテナの共用端子に接続する方法（Ｂ）である。一般に、スイッチ回路を通過する信号は高パワーである。スイッチ回路自体は低歪が条件である。従って、一般的な可変容量を利用することは困難である。そこで、この可変容量をＦＥＴの直列接続で実現した。各ＦＥＴのオン・オフを切り替えることによって、直列接続されたＦＥＴ全体をオフ状態に保ったまま容量値を変化させることが出来る。
　上記手法Ａ，Ｂの何れにおいても、ＦＥＴと並列に容量素子が挿入されることにより、ＦＥＴがオフ状態の場合は、ＦＥＴのオフ容量に挿入した容量素子の容量値、オン状態の場合は、低抵抗となる。従って、挿入容量値を無視可能とし、ＦＥＴのゲート幅で制御可能な容量値より大きな容量の制御が可能である。
　上記Ａの手法とＢの手法とを併用することも出来る。併用した場合は、共振周波数を広い範囲に亘って設定できる。
　スイッチ回路で用いるＦＥＴは、通常、ドレインとソースとが同じ構造である。従って、ソースとドレインとを区別しない場合も有る。しかしながら、以下では、スイッチ回路が備える各素子の接続関係を明確にする為、ＦＥＴのドレインとソースとは、便宜上、区別して記載される。
　　［第１実施形態］
　図１は、本発明の第１実施形態のスイッチ回路（ＳＰ３Ｔ型のスイッチ回路）である。
　本実施形態のスイッチ回路は、第１のスイッチ部２１と、第２のスイッチ部２２と、第３のスイッチ部２３とを備える。各スイッチ部２１，２２，２３は高周波信号を制御（高周波信号の通過または遮断を制御）する。各スイッチ部２１，２２，２３はＳＰＳＴ型のスイッチである。前記スイッチ回路は、更に、インダクタ回路７１も備える。インダクタ回路７１は、端子（高周波端子）１と、接地端子（ＧＮＤ）との間に接続されている。端子１は、スイッチ部２１，２２，２３に高周波信号が入出力する際の共通な端子である。
　第１のスイッチ部２１は、複数（例えば、３個）のＦＥＴ３１，３２，３３を備えている。ＦＥＴ３１，３２，３３は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３１，３３は高周波端子１，２に接続されている。ＦＥＴ３１，３２，３３のゲート電極は、抵抗素子４１，４２，４３を介して、制御端子１１に接続されている。
　第２のスイッチ部２２は、複数（例えば、３個）のＦＥＴ３４，３５，３６を備えている。ＦＥＴ３４，３５，３６は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３４，３６は高周波端子１，３に接続されている。ＦＥＴ３４，３５，３６のゲート電極は、抵抗素子４４，４５，４６を介して、制御端子１２に接続されている。
　第３のスイッチ部２３は、複数（例えば、３個）のＦＥＴ３７，３８，３９を備えている。ＦＥＴ３７，３８，３９は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３７，３９は高周波端子１，４に接続されている。ＦＥＴ３７，３８，３９のゲート電極は、抵抗素子４７，４８，４９を介して、制御端子１３に接続されている。
　スイッチ回路で用いられるＦＥＴ３１～３９のゲート電極のゲート幅は、各スイッチ部２１，２２，２３において、異なる。例えば、スイッチ部２１のＦＥＴ３１，３２，３３のゲート幅Ｗｇ21と、スイッチ部２２のＦＥＴ３４，３５，３６のゲート幅Ｗｇ22と、スイッチ部２３のＦＥＴ３７，３８，３９のゲート幅Ｗｇ23とは、全て、異なる。ゲート電極に接続される抵抗素子４１～４９は高抵抗（数ｋΩ～数百ｋΩ）である。
　上記スイッチ部２１，２２，２３が共有する高周波端子１にはインダクタ回路７１が接続されている。このインダクタ回路７１には、例えば図７，８，９，１０，１１に示される素子が用いられる。図７はインダクタ素子５１のみが用いられた例である。図８，９はインダクタ素子５１と容量素子６１とが直列接続された例である。図１０は、インダクタ素子５１とインダクタ素子５２とが並列接続され、一方のインダクタ素子５１にスイッチ素子８１が接続された例である。図１１は、図１０のスイッチ素子にＦＥＴ３１が用いられた例である。インダクタ回路７１は、基本的には、図７のもので十分である。図８，９の例は、高周波端子の電位をＧＮＤ電位に出来ない場合に用いられる。この場合、インダクタ素子５１と容量素子６１との直列共振周波数はスイッチ回路を通過する信号周波数から離れた値に設定される。
　次に、インダクタ素子５１がインダクタ回路７１に用いられた場合（図７参照）の動作が説明される。
　先ず、最初に、制御端子１１（第１のスイッチ部２１の制御端子）にハイレベルの信号が、制御端子１２（第２のスイッチ部２２の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２１はオン状態、スイッチ部２２，２３はオフ状態である。オフ状態の容量はゲート幅に比例する。従って、Ｃ22（スイッチ部２２のオフ容量）＝Ｓ・Ｗｇ22である。Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇ23である。Ｓは比例定数である。ｆ21（スイッチ部２１がオン状態の場合の共振周波数）＝１／［２π｛ＬＳ（Ｗｇ22＋Ｗｇ23）｝１／２］である。Ｌはインダクタ回路７１のインダクタの値である。
　制御端子１２（第２のスイッチ部２２の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。ｆ22（スイッチ部２２がオン状態の場合の共振周波数）＝１／［２π｛ＬＳ（Ｗｇ21＋Ｗｇ23）｝１／２］である。制御端子１３（第３のスイッチ部２３の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１２（第２のスイッチ部２２の制御端子）にロウレベルの信号が入力された場合が考えられる。ｆ23（スイッチ部２３がオン状態の場合の共振周波数）＝１／［２π｛ＬＳ（Ｗｇ21＋Ｗｇ22）｝１／２］である。
　複数のスイッチ部におけるＦＥＴのゲート幅を異なる値にすることにより、オン状態のスイッチ部に対して異なる共振周波数の設定が可能になる。共振周波数が決まれば、ゲート幅が決まる。これは下記の式Ａで表される。
Figure JPOXMLDOC01-appb-I000001
　　　α＝１／（８π２ＬＳ）である。
　上記説明から判る通り、インダクタの数は少なくなっている。インダクタの数が少ない分、大面積の必要が無い。この結果、製造コストは低廉である。共振周波数は三つ確保できている。従って、マルチバンド・マルチモード用途への対応が可能になる。
　　［第２実施形態］
　図４は、本発明の第２実施形態のスイッチ回路（ＳＰ３Ｔ型のスイッチ回路）である。
　本実施形態のスイッチ回路は、第１のスイッチ部２１と、第２のスイッチ部２２と、第３のスイッチ部２３とを備える。各スイッチ部２１，２２，２３は高周波信号を制御（高周波信号の通過または遮断を制御）する。各スイッチ部２１，２２，２３はＳＰＳＴ型のスイッチである。前記スイッチ回路は、更に、インダクタ回路７１も備えている。インダクタ回路７１は、端子（高周波端子）１と、接地端子（ＧＮＤ）との間に接続されている。端子１は、スイッチ部２１，２２，２３に高周波信号が入出力する際の共通な端子である。
　第１のスイッチ部２１は、複数（例えば、３個）のＦＥＴ３１，３２，３３を備えている。ＦＥＴ３１，３２，３３は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３１，３３は高周波端子１，２に接続されている。ＦＥＴ３１，３２，３３のゲート電極は、抵抗素子４１，４２，４３を介して、制御端子１１に接続されている。ＦＥＴ３１，３２，３３には容量素子６１が並列接続されている。
　第２のスイッチ部２２は、複数（例えば、３個）のＦＥＴ３４，３５，３６を備えている。ＦＥＴ３４，３５，３６は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３４，３６は高周波端子１，３に接続されている。ＦＥＴ３４，３５，３６のゲート電極は、抵抗素子４４，４５，４６を介して、制御端子１２に接続されている。ＦＥＴ３４，３５，３６には容量素子６４が並列接続されている。
　第３のスイッチ部２３は、複数（例えば、３個）のＦＥＴ３７，３８，３９を備えている。ＦＥＴ３７，３８，３９は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３７，３９は高周波端子１，４に接続されている。ＦＥＴ３７，３８，３９のゲート電極は、抵抗素子４７，４８，４９を介して、制御端子１３に接続されている。ＦＥＴ３７のドレインとソースとの間に容量素子６７が接続されている。ＦＥＴ３８のドレインとソースとの間に容量素子６８が接続されている。ＦＥＴ３９のドレインとソースとの間に容量素子６９が接続されている。
　本実施形態の場合、スイッチ回路で用いられるＦＥＴ３１～３９のゲート電極のゲート幅は、各スイッチ部２１，２２，２３において、異なっていても、同じであっても良い。本実施形態の場合、第１実施形態の如きの限定が無くなる。ゲート電極に接続される抵抗素子４１～４９は高抵抗（数ｋΩ～数百ｋΩ）である。
　上記スイッチ部２１，２２，２３が共有する高周波端子１にはインダクタ回路７１が接続されている。このインダクタ回路７１には、例えば図７，８，９，１０，１１に示される素子が用いられる。
　インダクタ素子５１（図７参照）がインダクタ回路７１に用いられた場合の動作が説明される。前記実施形態にあっては、ＦＥＴのゲート幅が異なる。しかしながら、本実施形態にあっては、コンデンサの如きの容量素子が接続されている。従って、ＦＥＴのゲート幅が同じであっても良い。説明を簡略化する為、全てのＦＥＴのゲート幅は同一値Ｗｇであるとする。容量素子６１の容量値Ｃ61、容量素子６４の容量値Ｃ64、容量素子６７，６８，６９容量値は、全て、同じＣ67として説明される。
　最初に、制御端子１１（第１のスイッチ部２１の制御端子）にハイレベルの信号が、制御端子１２（第２のスイッチ部２２の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２１はオン状態、スイッチ部２２，２３はオフ状態である。オフ状態の容量はゲート幅に比例する。従って、Ｃ22（スイッチ部２２のオフ容量）＝Ｓ・Ｗｇ＋Ｃ64である。Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇ＋（１／３）Ｃ67である。Ｓは比例定数である。制御端子１２（第２のスイッチ部２２の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。ｆ21（スイッチ部２１がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（ＳＷｇ＋Ｃ61）｝１／２］である。ｆ22（スイッチ部２２がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（ＳＷｇ＋Ｃ64）｝１／２］である。ｆ23（スイッチ部２３がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（ＳＷｇ＋Ｃ67／３）｝１／２］である。
　上記の如く、スイッチ部のＦＥＴに並列に容量を接続し、オフ容量を変化させることにより、オン状態のスイッチ部に異なる共振周波数の設定が可能となる。共振周波数が決まれば、容量素子の容量を決めることが出来る。容量素子は、ＦＥＴ列に対して並列に接続されても良い（図４のスイッチ部２１，２２参照）。或いは、各ＦＥＴに対して並列に接続されても良い（図４のスイッチ部２３参照）。又は、これらが混在しても良い。図示していないが、一部のＦＥＴやＦＥＴ列にのみ容量素子が並列に接続されても良い。スイッチ部２３の容量素子６８が除去されても良い（図４参照）。
　本実施形態で用いられた容量素子は、ＦＥＴがオン状態の場合、ＦＥＴのオン抵抗が非常に小さい為、無視できる。動作上、悪影響を及ぼすことは無い。
　上記説明から判る通り、インダクタの数は少ない。インダクタの数が少ない分、大面積の必要が無い。この結果、製造コストは低廉である。かつ、各スイッチ部に接続する容量値を通過周波数に対応した容量値に設定することによって、複数周波数への対応が可能である。この結果、マルチバンド・マルチモード用途への対応が可能である。
　　［第３実施形態］
　図２は、本発明の第３実施形態のスイッチ回路（ＳＰ３Ｔ型のスイッチ回路）である。
　本実施形態のスイッチ回路は、第１のスイッチ部２１と、第２のスイッチ部２２と、第３のスイッチ部２３とを備える。各スイッチ部２１，２２，２３は高周波信号を制御（高周波信号の通過または遮断を制御）する。各スイッチ部２１，２２，２３はＳＰＳＴ型のスイッチである。前記スイッチ回路は、更に、インダクタ回路７１も備えている。インダクタ回路７１は、端子（高周波端子）１と接地端子（ＧＮＤ）との間に接続されている。前記スイッチ回路は、更に、可変容量回路９１も備えている。可変容量回路９１は、端子（高周波端子）１と接地端子（ＧＮＤ）との間に接続されている。端子１は、スイッチ部２１，２２，２３に高周波信号が入出力する際の共通な端子である。
　第１のスイッチ部２１は、複数（例えば、３個）のＦＥＴ３１，３２，３３を備えている。ＦＥＴ３１，３２，３３は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３１，３３は高周波端子１，２に接続されている。ＦＥＴ３１，３２，３３のゲート電極は、抵抗素子４１，４２，４３を介して、制御端子１１に接続されている。
　第２のスイッチ部２２は、複数（例えば、３個）のＦＥＴ３４，３５，３６を備えている。ＦＥＴ３４，３５，３６は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３４，３６は高周波端子１，３に接続されている。ＦＥＴ３４，３５，３６のゲート電極は、抵抗素子４４，４５，４６を介して、制御端子１２に接続されている。
　第３のスイッチ部２３は、複数（例えば、３個）のＦＥＴ３７，３８，３９を備えている。ＦＥＴ３７，３８，３９は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３７，３９は高周波端子１，４に接続されている。ＦＥＴ３７，３８，３９のゲート電極は、抵抗素子４７，４８，４９を介して、制御端子１３に接続されている。
　本実施形態の場合、スイッチ回路で用いられるＦＥＴ３１～３９のゲート電極のゲート幅は、各スイッチ部２１，２２，２３において、異なっていても、同じであっても良い。本実施形態の場合、第１実施形態の場合の限定が無くなる。ゲート電極に接続される抵抗素子４１～４９は高抵抗（数ｋΩ～数百ｋΩ）である。
　上記スイッチ部２１，２２，２３が共有する高周波端子１には、インダクタ回路７１及び可変容量回路９１が接続されている。インダクタ回路７１には、例えば図７，８，９，１０，１１の如きの回路が用いられる。可変容量回路９１は、制御端子１４～１９を有する。各制御端子１４～１９とＦＥＴ１３１～１３６のゲート端子との間に、抵抗素子１４１～１４６が接続されている。ＦＥＴ１３１～１３６は、そのドレイン（又はソース）が隣接ＦＥＴのソース（又はドレイン）と直列に接続（共有）されている。ＦＥＴ１３１～１３６は、高周波端子１とＧＮＤとの間に接続される。図２では、ＦＥＴの数は６個であるが、これに限られ無い。ＦＥＴ１３１～１３６の直列回路に容量素子を直列に接続しても、可変容量の役割を果たすことが出来る。ＦＥＴ１３１～１３６のゲート幅は、全てが同一でも異なっていても良い。制御端子１４～１９には、スイッチ部２１，２２，２３の制御端子１１，１２，１３から論理演算された信号(ハイレベル／ロウレベル)が印加される。これによって、オン状態となっているスイッチ部により、ＦＥＴ１３１～１３６のオン・オフ状態が切り替わり、全体の容量が変化する。
　次に、本実施形態の動作が説明される（図３参照）。インダクタ回路７１には図７のインダクタ５１が用いられる。制御端子１４～１９には論理回路部９２が接続されている。論理回路部９２は、スイッチ部２１～２３の制御端子１１～１３の入力を元に、論理回路１５１～１５４を用いて、可変容量回路９１の制御端子１４～１９の制御信号を作り出す。ここでは、以下のような真理表の場合が仮定される。
Figure JPOXMLDOC01-appb-I000002
　可変容量回路９１、スイッチ部２１，２２，２３における全てのＦＥＴのゲート幅は、動作の説明の簡略化の為、同一値Ｗｇであるとした。
　最初に、制御端子１１（第１のスイッチ部２１の制御端子）にハイレベルの信号が、制御端子１２（第２のスイッチ部２２の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２１はオン状態、スイッチ部２２，２３はオフ状態である。可変容量回路９１においては、全てのＦＥＴ１３１～１３６がオフ状態となる。オフ状態の容量はゲート幅に比例する。Ｃ22（スイッチ部２２のオフ容量）＝Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝Ｓ・Ｗｇ/２である。ｆ21（スイッチ部２１がオン状態の場合の共振周波数）＝１／｛２π（２．５ＬＳＷｇ）１／２｝である。
　同様に、制御端子１２（第２のスイッチ部２２の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２２はオン状態、スイッチ部２１，２３はオフ状態となる。可変容量回路においては、ＦＥＴ１３１～１３５のＦＥＴがオフ状態、ＦＥＴ１３６がオン状態となる。オフ状態の容量はゲート幅に比例する。Ｃ21（スイッチ部２１のオフ容量）＝Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝３Ｓ・Ｗｇ/５である。ｆ22（スイッチ部２２がオン状態の場合の共振周波数）＝１／｛２π（２．６ＬＳＷｇ）１／２｝である。
　同様に、制御端子１３（第３のスイッチ部２３の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１２（第２のスイッチ部２２の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２３はオン状態、スイッチ部２１，２２はオフ状態となる。可変容量回路においては、ＦＥＴ１３１～１３３のＦＥＴがオフ状態、ＦＥＴ１３４～１３６がオン状態となる。オフ状態の容量はゲート幅に比例する。Ｃ21（スイッチ部２１のオフ容量）＝Ｃ22（スイッチ部２２のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝Ｓ・Ｗｇである。ｆ23（スイッチ部２３がオン状態の場合の共振周波数）＝１／｛２π（３ＬＳＷｇ）１／２｝である。
　上記説明から判る通り、インダクタの数は少なくなっている。インダクタの数が少ない分、大面積の必要が無い。この結果、製造コストは低廉である。かつ、可変容量回路の制御端子のオン・オフにより、共振周波数を変更できる。すなわち、複数周波数への対応が可能である。この結果、マルチバンド・マルチモード用途への対応が可能である。
　第３実施形態（図３のＳＰ３Ｔ）の動作の説明においては、制御端子１１～１３の中の何れか一つの制御端子のみがハイレベル、残りがロウレベルである。論理回路は、これに限定され無い。論理回路の真理表もこれに限定され無い。説明を容易にする為、ゲート幅を同一とした。しかしながらが、容量値を広い範囲で変更するには、可変容量回路９１内のＦＥＴ１３１～１３６のゲート幅は各々を異ならしめることが好ましい。
　　［第４実施形態］
　図５は、本発明の第４実施形態のスイッチ回路（ＳＰ３Ｔ型のスイッチ回路）である。
　本実施形態のスイッチ回路は、第１のスイッチ部２１と、第２のスイッチ部２２と、第３のスイッチ部２３とを備える。各スイッチ部２１，２２，２３は高周波信号を制御（高周波信号の通過または遮断を制御）する。各スイッチ部２１，２２，２３はＳＰＳＴ型のスイッチである。前記スイッチ回路は、更に、インダクタ回路７１も備えている。インダクタ回路７１は、端子（高周波端子）１と接地端子（ＧＮＤ）との間に接続されている。前記スイッチ回路は、更に、可変容量回路９１も備えている。可変容量回路９１は、端子（高周波端子）１と接地端子（ＧＮＤ）との間に接続されている。端子１は、スイッチ部２１，２２，２３に高周波信号が入出力する際の共通な端子である。
　第１のスイッチ部２１は、複数（例えば、３個）のＦＥＴ３１，３２，３３を備えている。ＦＥＴ３１，３２，３３は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３１，３３は高周波端子１，２に接続されている。ＦＥＴ３１，３２，３３のゲート電極は、抵抗素子４１，４２，４３を介して、制御端子１１に接続されている。
　第２のスイッチ部２２は、複数（例えば、３個）のＦＥＴ３４，３５，３６を備えている。ＦＥＴ３４，３５，３６は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３４．３６は高周波端子１，３に接続されている。ＦＥＴ３４，３５，３６のゲート電極は、抵抗素子４４，４５，４６を介して、制御端子１２に接続されている。
　第３のスイッチ部２３は、複数（例えば、３個）のＦＥＴ３７，３８，３９を備えている。ＦＥＴ３７，３８，３９は直列に接続されている。すなわち、ドレイン（又はソース）と隣接のソース（又はドレイン）とが繋がっている。両端のＦＥＴ３７，３９は高周波端子１，４に接続されている。ＦＥＴ３７，３８，３９のゲート電極は、抵抗素子４７，４８，４９を介して、制御端子１３に接続されている。
　本実施形態の場合、スイッチ回路で用いられるＦＥＴ３１～３９のゲート電極のゲート幅は、各スイッチ部２１，２２，２３において、異なっていても、同じであっても良い。本実施形態の場合、第１実施形態の場合の限定が無くなる。ゲート電極に接続される抵抗素子４１～４９は高抵抗（数ｋΩ～数百ｋΩ）である。
　上記スイッチ部２１，２２，２３が共有する高周波端子１には、インダクタ回路７１及び可変容量回路９１が接続されている。このインダクタ回路７１には、例えば図７，８，９，１０，１１に示される素子が用いられる。可変容量回路９１は制御端子１４～１９を有する。各制御端子１４～１９とＦＥＴ１３１～１３６のゲート端子との間に、抵抗素子１４１～１４６が接続されている。ＦＥＴ１３１～１３６は、そのドレイン（又はソース）が隣接ＦＥＴのソース（又はドレイン）と直列に接続（共有）されている。ＦＥＴ１３１～１３６は、高周波端子１とＧＮＤとの間に接続される。ＦＥＴの数は６個に限られ無い。ＦＥＴ１３１～１３６のソースとドレインとの間に容量素子６１～６６が接続されている。全てのＦＥＴに容量素子が接続されているが、一つのＦＥＴにのみ容量素子が接続されたものでも良い。すなわち、任意のＦＥＴに何れか任意の数の容量素子が接続されたものでも良い。容量素子の容量値は、全て同一でも、異なっていても良い。すなわち、容量値は任意な値であっても良い。ＦＥＴ１３１～１３６のゲート幅は、全てが同一でも異なっていても良い。制御端子１４～１９には、スイッチ部２１，２２，２３の制御端子１１，１２，１３から論理演算された信号(ハイレベル／ロウレベル)が印加される。これによって、オン状態となっているスイッチ部により、ＦＥＴ１３１～１３６のオン・オフ状態が切り替わり、全体の容量が変化する。
　次に、本実施形態の動作が説明される（図６参照）。インダクタ回路７１は図７のインダクタ５１である。制御端子１４～１９には論理回路部９２が接続されている。この論理回路部９２は第３実施形態で説明された。可変容量回路９１、スイッチ部２１，２２，２３における全てのＦＥＴのゲート幅は、動作の説明の簡略化の為、同一値Ｗｇであるとした。容量素子６１～６６の容量値は、説明の簡略化の為、同一値Ｃ61とした。
　最初に、制御端子１１（第１のスイッチ部２１の制御端子）にハイレベルの信号が、制御端子１２（第２のスイッチ部２２の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２１はオン状態、スイッチ部２２，２３はオフ状態となる。可変容量回路９１においては、全てのＦＥＴ１３１～１３６がオフ状態となる。オフ状態の容量はゲート幅に比例する。従って、Ｃ22（スイッチ部２２のオフ容量）＝Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝（Ｓ・Ｗｇ/２）＋（Ｃ61／６）である。ｆ21（スイッチ部２１がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（２ＳＷｇ＋Ｃ61／６）｝１／２］である。
　同様に、制御端子１２（第２のスイッチ部２２の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１３（第３のスイッチ部２３の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２２はオン状態、スイッチ部２１，２３はオフ状態となる。可変容量回路においては、ＦＥＴ１３１～１３５がオフ状態、ＦＥＴ１３６がオン状態となる。オン状態のＦＥＴに並列に挿入された容量６６は、オン状態のＦＥＴのインピーダンスが小さい為、無視できる。オフ状態の容量はゲート幅に比例する。従って、Ｃ21（スイッチ部２１のオフ容量）＝Ｃ23（スイッチ部２３のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝（３Ｓ・Ｗｇ/５）＋（Ｃ61／５）である。ｆ22（スイッチ部２２がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（２ＳＷｇ＋Ｃ61／５）｝１／２］である。
　同様に、制御端子１３（第３のスイッチ部２３の制御端子）にハイレベルの信号が、制御端子１１（第１のスイッチ部２１の制御端子），１２（第２のスイッチ部２２の制御端子）にロウレベルの信号が入力された場合が考えられる。この時、スイッチ部２３はオン状態、スイッチ部２１，２２はオフ状態となる。可変容量回路においては、ＦＥＴ１３１～１３３のＦＥＴがオフ状態、ＦＥＴ１３４～１３６がオン状態となる。オン状態のＦＥＴに並列に挿入された容量６４，６５，６６は、オン状態のＦＥＴのインピーダンスが小さい為、無視できる。オフ状態の容量はゲート幅に比例する。従って、Ｃ21（スイッチ部２１のオフ容量）＝Ｃ22（スイッチ部２１，２２のオフ容量）＝Ｓ・Ｗｇである。Ｓは比例定数である。Ｃvar（可変容量回路の容量）＝（Ｓ・Ｗｇ）＋（Ｃ61／３）である。ｆ23（スイッチ部２３がオン状態の場合の共振周波数）＝１／［２π｛Ｌ（２ＳＷｇ＋Ｃ61／３）｝１／２］である。
　上記説明から判る通り、インダクタの数は少なくなっている。インダクタの数が少ない分、大面積の必要が無い。この結果、製造コストは低廉である。かつ、可変容量回路の制御端子のオン・オフにより、共振周波数を変更できる。すなわち、複数周波数への対応が可能である。この結果、マルチバンド・マルチモード用途への対応が可能である。
　図６の第４実施形態の動作の説明においては、図６のＳＰ３Ｔでは、制御端子１１～１３の中の何れか一つの制御端子のみがハイレベル、残りがロウレベルである。論理回路は、これに限定され無い。論理回路の真理表もこれに限定され無い。説明を容易にする為、ゲート幅を同一としたが、容量値を広い範囲で変更するには、可変容量回路９１内のＦＥＴ１３１～１３６のゲート幅は各々を異ならしめることが好ましい。
　前記第１実施形態、前記第２実施形態、前記第３実施形態、前記第４実施の形態の中から任意のものを二つ以上組み合わせることも出来る。これにより、ゲート幅や他のパラメータの設計自由度が向上する。そして、ロスやアイソレーション以外の設計と両立させることも可能である。
　前記実施形態にあっては、スイッチ回路はＳＰ３Ｔで説明された。これは、単に、複数周波数への対応を簡単に説明する上で、ＳＰ３Ｔが適していたからに過ぎない。従って、ＳＰ３Ｔに限られるものでは無い。例えば、他のスイッチ（例えば、ＳＰＤＴや、ＳＰｎＴ(ｎ≧２)の様な１入力多出力のスイッチ）でも利用可能である。多入力多出力のスイッチ（ＤＰＤＴやＤＰ３Ｔに代表されるスイッチ）類でも利用可能である。
　前記第３，４実施形態は、可変容量回路を構成するＦＥＴの制御端子への入力信号を論理回路を用いて生成した例である。しかしながら、論理回路を使用することは主要な要素では無く、他の手法が用いられても良い。
　又、スイッチとして利用される材料であるＧａＡｓの半導体やＳｉのＣＭＯＳを例に説明したが、本発明はこれに限られ無い。
　上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
　（付記１）　一つ以上の制御端子の電位により複数の高周波端子間の高周波信号を制御する為の複数のスイッチ部を有する高周波スイッチ回路であって、
　前記複数のスイッチ部に共通の高周波端子と接地端子との間にインダクタ素子を構成する回路が接続されてなり、
　前記複数の高周波端子間には可変容量素子を構成する回路が接続されてなる
スイッチ回路。
　（付記２）前記高周波信号経路と前記接地端子との間に、前記高周波信号が通過可能な状態となった前記高周波端子間における高周波信号経路の導入損失と遮断特性を改善する為、インダクタ・容量の並列共振回路の共振点でインピーダンスが増加する原理を利用したインダクタ素子を構成する回路と容量素子を構成する回路とが接続されてなる付記１記載のスイッチ回路。
　（付記３）前記高周波スイッチ回路は、制御信号により選択される高周波信号経路における前記容量素子から構成される回路の容量値を変化させることにより高周波スイッチ回路の共振周波数が変化するよう構成されてなる付記１記載のスイッチ回路。
　（付記４）前記スイッチ部は電界効果トランジスタを具備してなり、
　前記電界効果トランジスタのドレインとソースとが高周波端子間に接続され、前記電界効果トランジスタのゲートに制御端子からの信号が入力されるよう構成されてなる付記１記載のスイッチ回路。
　（付記５）前記スイッチ部は直列に接続された複数の電界効果トランジスタを具備してなり、
　前記複数の電界効果トランジスタの中の一つの端部側の電界効果トランジスタにおけるドレイン（又はソース）が共通の高周波端子に接続され、前記複数の電界効果トランジスタの中の他の端部側の電界効果トランジスタにおけるソース（又はドレイン）が他の高周波端子に接続され、前記電界効果トランジスタのゲートに制御端子からの信号が入力されるよう構成されてなる付記１記載のスイッチ回路。
　（付記６）前記容量素子は前記スイッチ部を構成する電界効果トランジスタが遮断状態の際の寄生容量により構成されてなり、該電界効果トランジスタのゲート幅を変化させることで該寄生容量を変化させて共振周波数が変化するよう構成されてなる付記１記載のスイッチ回路。
　（付記７）前記容量素子がスイッチ部を構成する電界効果トランジスタと並列に接続され、前記容量素子の容量を変化させることで共振周波数が変化するよう構成されてなる付記１記載のスイッチ回路。
　（付記８）前記容量素子がスイッチ部とは独立の可変容量回路で構成されてなり、
　前記可変容量回路は複数の電界効果トランジスタを具備し、制御端子からの信号が該電界効果トランジスタ列を構成する各電界効果トランジスタのゲート端子に入力されるよう構成されてなる付記１記載のスイッチ回路。
　（付記９）前記容量素子は、可変容量回路を構成する電界効果トランジスタのドレインとソースとの間に接続されてなる付記１記載のスイッチ回路。
　この出願は、２００９年２月２４日に出願された日本出願特願２００９－４０５９６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１　　　　　　　　　　　　　　第１の高周波端子
２　　　　　　　　　　　　　　第２の高周波端子
３　　　　　　　　　　　　　　第３の高周波端子
４　　　　　　　　　　　　　　第４の高周波端子
１１～１９　　　　　　　　　　制御端子
２１　　　　　　　　　　　　　第１のスイッチ部
２２　　　　　　　　　　　　　第２のスイッチ部
２３　　　　　　　　　　　　　第３のスイッチ部
３１～３９，１３１～１３６　　ＦＥＴ
４１～４９，１４１～１４６　　抵抗素子
５１～５９　　　　　　　　　　インダクタ素子
６１～６９　　　　　　　　　　容量素子
７１　　　　　　　　　　　　　インダクタ回路
８１　　　　　　　　　　　　　スイッチ
９１　　　　　　　　　　　　　可変容量回路
９２　　　　　　　　　　　　　論理回路部
１０１，１０２，１０３　　　　ｎ層
１０４　　　　　　　　　　　　ｐ層
１０５　　　　　　　　　　　　ｐ基盤
１０６　　　　　　　　　　　　ドレイン電極
１０７　　　　　　　　　　　　ソース電極
１０８　　　　　　　　　　　　ゲート電極
１５１～１５４　　　　　　　　論理積回路
 

Claims (9)

  1. 　一つ以上の制御端子の電位により複数の高周波端子間の高周波信号を制御する為の複数のスイッチ部を有する高周波スイッチ回路であって、
    　前記複数のスイッチ部に共通の高周波端子と接地端子との間にインダクタ素子を構成する回路が接続されてなり、
    　前記複数の高周波端子間には可変容量素子を構成する回路が接続されてなる
    ことを特徴とするスイッチ回路。
  2. 　前記高周波信号経路と前記接地端子との間に、前記高周波信号が通過可能な状態となった前記高周波端子間における高周波信号経路の導入損失と遮断特性を改善する為、インダクタ・容量の並列共振回路の共振点でインピーダンスが増加する原理を利用したインダクタ素子を構成する回路と容量素子を構成する回路とが接続されてなる
    ことを特徴とする請求項１のスイッチ回路。
  3. 　前記高周波スイッチ回路は、制御信号により選択される高周波信号経路における前記容量素子から構成される回路の容量値を変化させることにより高周波スイッチ回路の共振周波数が変化するよう構成されてなる
    ことを特徴とする請求項１のスイッチ回路。
  4. 　前記スイッチ部は電界効果トランジスタを具備してなり、
    　前記電界効果トランジスタのドレインとソースとが高周波端子間に接続され、前記電界効果トランジスタのゲートに制御端子からの信号が入力されるよう構成されてなる
    ことを特徴とする請求項１のスイッチ回路。
  5. 　前記スイッチ部は直列に接続された複数の電界効果トランジスタを具備してなり、
    　前記複数の電界効果トランジスタの中の一つの端部側の電界効果トランジスタにおけるドレイン（又はソース）が共通の高周波端子に接続され、前記複数の電界効果トランジスタの中の他の端部側の電界効果トランジスタにおけるソース（又はドレイン）が他の高周波端子に接続され、前記電界効果トランジスタのゲートに制御端子からの信号が入力されるよう構成されてなる
    ことを特徴とする請求項１のスイッチ回路。
  6. 　前記容量素子は前記スイッチ部を構成する電界効果トランジスタが遮断状態の際の寄生容量により構成されてなり、該電界効果トランジスタのゲート幅を変化させることで該寄生容量を変化させて共振周波数が変化するよう構成されてなる
    ことを特徴とする請求項１のスイッチ回路。
  7. 　前記容量素子がスイッチ部を構成する電界効果トランジスタと並列に接続され、前記容量素子の容量を変化させることで共振周波数が変化するよう構成されてなる
    ことを特徴とする請求項１のスイッチ回路。
  8. 　前記容量素子がスイッチ部とは独立の可変容量回路で構成されてなり、
    　前記可変容量回路は複数の電界効果トランジスタを具備し、制御端子からの信号が該電界効果トランジスタ列を構成する各電界効果トランジスタのゲート端子に入力されるよう構成されてなる
    ことを特徴とする請求項１のスイッチ回路。
  9. 　前記容量素子は、可変容量回路を構成する電界効果トランジスタのドレインとソースとの間に接続されてなる
    ことを特徴とする請求項１のスイッチ回路。
     
     
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