JPH09181641A - 高周波スイッチ - Google Patents

Abstract

(57)【要約】 【課題】 高周波スイッチに於いて、回路面積の増大を
招くこと無く導通経路の電力ロスの低減を図ること。 【解決手段】 入力接続点にインダクタ１４を並列接続
する。そのインダクタンス値は、所定周波数に於いて、
ＦＥＴ７（９）のオフ時容量と並列共振する値に設定す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波ＩＣ等に於
いて用いられる高周波スイッチ（高周波信号の切り換え
スイッチ）に関するものである。例えば、通信機器のＲ
Ｆ送受信回路部のアンテナ−送信回路またはアンテナ−
受信回路の切り換えスイッチ等として用いられるもので
ある。

【０００２】

【従来の技術】図６に、従来の１入力２出力型の高周波
スイッチの回路図を示す。図に於いて、６１は高周波信
号の入力端子、６２及び６３は出力端子、６４及び６５
は制御電圧入力端子を示す。また、６６，６７，６８及
び６９はＦＥＴ、７０，７１，７２及び７３は数ＭΩ程
度の高抵抗である。

【０００３】制御電圧入力端子６４及び６５の電圧制御
により、入力端子６１に入力された高周波信号が、出力
端子６２及び６３の何れか一方に出力される。すなわ
ち、制御電圧入力端子６４の電圧をＦＥＴオンレベル、
制御電圧入力端子６５の電圧をＦＥＴオフレベルとする
ことにより、ＦＥＴ６６及び６９がオン状態に、また、
ＦＥＴ６７及び６８がオフ状態となり、入力端子６１に
入力された高周波信号は出力端子６２に出力される。一
方、制御電圧入力端子６４の電圧をＦＥＴオフレベル、
制御電圧入力端子６５の電圧をＦＥＴオンレベルとする
ことにより、ＦＥＴ６８及び６７がオン状態に、また、
ＦＥＴ６６及び６９がオフ状態となり、入力端子６１に
入力された高周波信号は出力端子６３に出力される。

【０００４】以上により、入力高周波信号が、出力端子
６２または６３に切り換え出力される。

【０００５】しかしながら、例えば、ＦＥＴ６６がオン
して、入力信号が出力端子６２に出力されるときに、Ｆ
ＥＴ６７のオフ時容量のため、該ＦＥＴ６７を介して信
号が接地側に漏れ、導通ロスが発生する。同様に、ＦＥ
Ｔ６８がオンして、入力信号が出力端子６３に出力され
るときに、ＦＥＴ６９のオフ時容量のために導通ロスが
発生する。

【０００６】この問題点を解決する従来の手法として、
例えば、特開平５−３２７４４７号公報に示される、各
接地側ＦＥＴと並列に、そのオフ時容量と並列共振する
インダクタンスを接続する手法がある。図７に、その回
路図を示す。図６の構成に加えて、各接地側ＦＥＴ６７
及び６９と並列に、それぞれ、該ＦＥＴのオフ時容量と
並列共振するインダクタンス７４及び７５が付加されて
いる。

【０００７】上記構成により、導通ロスの低減を図るこ
とができる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記特
開平５−３２７４４７号公報に示される手法では、出力
端子の個数分のインダクタンスを必要とするという問題
点があった。例えば、１入力２出力スイッチでは、２個
のインダクタンスを必要とする。また、１入力３出力の
スイッチでは、３個のインダクタンスを必要とする。更
に、出力端子数が増加すれば、更に多くのインダクタン
スを必要とする。このような、インダクタンス数の増大
は、回路面積（ＩＣチップ上、または基板上に於ける）
の増大を招き、また、インダクタンス数の増大に伴っ
て、インダクタンスのロスの影響による導通ロスも増大
してくる。

【０００９】本発明は、かかる従来技術の問題点を解決
すべくなされたものである。

【００１０】

【課題を解決するための手段】本発明の高周波スイッチ
は、信号経路に設けた第１のＦＥＴと、該第１のＦＥＴ
の出力端側と接地間に設けた第２のＦＥＴとを単位とし
た回路を、上記第１のＦＥＴの入力端側を接続点として
複数並列接続した直並列構成の１入力多出力スイッチに
おいて、上記並列接続点にインダクティブ素子を並列に
接続して成ることを特徴とするものである。

【００１１】また、上記インダクティブ素子が、インダ
クタンスと可変容量の並列接続回路から成ることを特徴
とするものである。

【００１２】図１は、本発明に係る高周波スイッチの回
路構成図である。図に示すように、本発明においては、
入力側に唯一個のインダクティブ素子１４を設けるもの
である。また、本発明においては、制御電圧の制御によ
り選択された単一の出力端子に入力高周波信号が出力さ
れる。そのときの信号導通経路の等価回路図は図２に示
すものとなる。同図において、１４はインダクティブ素
子、１８はオンＦＥＴ、１９はオフＦＥＴである。イン
ダクティブ素子１４のインダクタンス値は、所定の周波
数（例えば、入力高周波信号の周波数帯域の中心周波
数）において、オフＦＥＴ１９のオフ容量と並列共振す
る値に設定される。これにより、入力高周波信号の周波
数帯域に於ける、ＦＥＴのオフ時容量に起因する、導通
ロスの低減を達成できる。

【００１３】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。

【００１４】（第１の実施形態）図１は、本発明の一実
施形態である１入力２出力の高周波スイッチの回路構成
図である。

【００１５】図において、１は高周波信号の入力端子、
２及び３は出力端子、４及び５は制御電圧入力端子を示
す。また、６，７，８及び９はＦＥＴ（ＭＯＳ型ＦＥＴ
又は接合ゲート型ＦＥＴ）、１０，１１，１２及び１３
は数ＭΩ程度の高抵抗である。そして、１４が、本発明
の特徴であるインダクタであり、各信号経路の入力側並
列接続点に並列に接続されている。また、そのインダク
タンス値は、入力高周波信号の周波数帯域の中心周波数
において、ＦＥＴ７，９（同一特性を有する）のオフ時
容量と並列共振する値に設定されている。

【００１６】ＦＥＴは、ゲートに高抵抗が接続されてい
るので、ゲートから接地側はオープンとみなすことがで
きる。したがって、オン状態ＦＥＴは、等価的に、ソー
ス−ドレイン間のオン抵抗（Ｒｏｎ）及びオン容量（Ｃ
ｏｎ）の並列回路として表すことができ、オフ状態ＦＥ
Ｔは、等価的に、ソース−ドレイン間のオフ容量（Ｃｏ
ｆｆ）として表すことができる。また、不通経路はオー
プンとみなすことができるので、導通経路はπ型等価回
路として図２のように表現できる。図２の回路に於け
る、入力端子１−出力端子２又は３間のＳパラメータ順
方向電力伝達係数Ｓtrans は、一般的に、Ｓtrans ＝
（２・ｙ₃）／［１＋（ｙ₁＋ｙ₂）²−ｙ₁・ｙ₂＋（２＋
ｙ₁＋ｙ₂）・ｙ₃］と表わされ、今の場合、 ｙ₁＝［ｊ／（ｗ・Ｌ₁₄）］Ｚ₀ ｙ₂＝［ｊ・ｗ・Ｃｏｆｆ］Ｚ₀ ｙ₃＝［１／Ｒｏｎ＋ｊ・ｗ・Ｃｏｎ］Ｚ₀ ｙ₁＋ｙ₂＝０であるので、 （但し、ｗ：角周波数、Ｚ₀ ：規格化インピーダンス） Ｓ（本発明）＝２・ｙ₃／［１＋ｙ₂ ²＋２・ｙ₃］ となる。

【００１７】一方、図６の従来技術１の場合は、 ｙ₁＝０ ｙ₂＝［ｊ・ｗ・Ｃｏｆｆ］Ｚ₀ ｙ₃＝［１／Ｒｏｎ＋ｊ・ｗ・Ｃｏｎ］Ｚ₀ であるので、 Ｓ（従来１）＝２・ｙ₃／［１＋ｙ₂ ²＋（２＋ｙ₂）・ｙ
₃］ となる。

【００１８】また、図７の従来技術２の場合は、 ｙ₁＝０ ｙ₂＝［ｊ・ｗ・Ｃｏｆｆ−ｊ／（ｗ・Ｌ₇₄₍₇₅₎）］Ｚ₀
＝０ ｙ₃＝［１／Ｒｏｎ＋ｊ・ｗ・Ｃｏｎ］Ｚ₀ であるので、 Ｓ（従来２）＝２・ｙ₃／［１＋２・ｙ₃］ となる。

【００１９】したがって、Ｓ（従来２）≧Ｓ（本発明）
＞Ｓ（従来１）である。ところで、スイッチに使用する
ＦＥＴは、ロスの低減のため、オフ時容量Ｃｏｆｆはで
きるだけ小さくなるよう（数百ｆＦ程度）に作成され
る。したがって、着目周波数帯域においては、Ｓ（本発
明）とＳ（従来２）は、ほぼ等しくなる。

【００２０】導通経路の電力ロスをシミュレーションし
た結果を図３に示す。横軸は周波数、縦軸は導通経路の
電力ロスである。ここで、ＦＥＴはすべて同一のＧａＡ
ｓＦＥＴで、ゲート長０．６μｍ、ゲート幅５００μ
ｍ、Ｒｏｎ＝４．８Ω、Ｃｏｎ＝２００ｆＦ、Ｃｏｆｆ
＝２５０ｆＦのものを用いている。また、Ｌ₁₄ 及びＬ
₇₄₍₇₅₎の値は、着目周波数５ＧＨｚに於いて、ＦＥＴの
オフ時容量Ｃｏｆｆ（＝２５０ｆＦ）と並列共振する値
に設定している。

【００２１】図３に示すように、着目周波数（５ＧＨ
ｚ）の近傍帯域に於いて、上記図７の従来技術と同程度
の電力ロスの低減が達成されている。すなわち、従来よ
りも少ない個数のインダクタによって、同等の電力ロス
の低減が達成されるものである。

【００２２】図１は１入力２出力スイッチであったが、
単位回路（ＦＥＴ６，７及び高抵抗１０，１１［ＦＥＴ
８，９及び高抵抗１２，１３］）を更に一つ、接続点に
並列接続することにより、１入力３出力スイッチを構成
することができる。図８に、その構成を示す。図に於い
て、２１は高周波信号の入力端子、２２，２３及び２４
は出力端子、２５，２６及び２７は制御電圧入力端子を
示す。また、２８，２９，３０，３１，３２及び３３は
ＦＥＴ、３４，３５，３６，３７，３８及び３９は高抵
抗、４０はインダクタである。

【００２３】該１入力３出力スイッチに於ける導通経路
の電力ロスをシミュレーションした結果を図４に示す。
横軸は周波数、縦軸は導通経路の電力ロスである。ここ
で、ＦＥＴは図３で使用したものと同一である。また、
Ｌ₄₀ の値は、着目周波数４ＧＨｚに於いて、ＦＥＴの
オフ時容量Ｃｏｆｆ（＝２５０ｆＦ）と並列共振する値
に設定している。

【００２４】図４に示すように、着目周波数（４ＧＨ
ｚ）の近傍領域に於いて、上記図７の従来技術よりも更
に電力ロスの低減が達成されている。本実施形態によれ
ば、インダクタ個数低減の効果、すなわち、回路面積低
減効果、及びインダクタによる導通ロス低減の効果は更
に大きいものである。

【００２５】本発明に於けるインダクタは、集積回路内
部に作り込んでもよいし、外付けとしてもよいが、内部
に作り込む場合は、例えば、半絶縁性基板上に金属配線
をスパイラル状（渦状）、或はメアンダ状（蛇行配線）
に形成することによってインダクタを構成することがで
きる。

【００２６】なお、上記実施形態に於いては、インダク
ティブ素子として、インダクタを使用しているが、イン
ダクティブスタブなどインダクタティブな素子であれば
同様の効果が得られる。また、上記実施形態では、各出
力回路に於いて、直列接続ＦＥＴ及び並列接続ＦＥＴを
各々１つずつ使用しているが、複数個のＦＥＴを直列接
続または並列接続した回路であっても同様の効果が得ら
れる。

【００２７】（第２の実施形態）図５に本発明の第二実
施形態の構成図を示す。

【００２８】図１或は図８に示す実施形態に於いては、
入力高周波信号の周波数帯域等に基づき、インダクタの
インダクタンス値を可変設定した後は、その値は固定と
なる。第二の実施形態は、インダクティブ素子の値を適
宜変更できる構成とすることにより、例えば、種々の入
力信号帯域に対して対応可能としたものである。

【００２９】図５に於いて、図１との構成上の相違点
は、入力側接続点に並列接続されるインダクタティブ素
子１５が、インダクタ１６と可変容量１７の並列接続回
路からなる点である。上記可変容量の値を適宜設定する
ことにより、共振周波数の値を適宜変更することができ
る。なお、上記可変容量は、集積回路内部に作り込んで
もよいし、外付けとしてもよいが、内部に作り込む場合
は、例えば、ダイオード等を電圧制御して、その接合容
量を可変とする構成のもの等を用いることができる。

【００３０】

【発明の効果】以上詳細に説明したように、本発明の高
周波スイッチは、信号経路に設けた第１のＦＥＴと、該
第１のＦＥＴの出力端側と接地間に設けた第２のＦＥＴ
とを単位とした回路を、上記第１のＦＥＴの入力端側を
接続点として複数並列接続した直並列構成の１入力多数
出力スイッチに於いて、上記並列接続点にインダクティ
ブ素子を並列に接続してなることを特徴とするものであ
り、本発明によれば、従来と比較して、より少ない個数
のインダクティブ素子で、導通経路に於ける電力ロスの
低減を図ることができるため、回路面積の低減、ひいて
は、コストの低減、更には、インダクティブ素子による
導通ロスの低減を図ることができるものである。

【００３１】更に、インダクティブ素子を、インダクタ
と可変容量との並列接続回路によって構成することによ
り、その値を可変とすることができるので、種々の入力
信号帯域に対して対応可能な極めて有用な高周波スイッ
チを提供することができるものである。

【図面の簡単な説明】

【図１】本発明の第一の実施形態（１入力２出力スイッ
チ）の回路構成図である。

【図２】図１の実施形態の説明に供する等価回路図であ
る。

【図３】１入力２出力スイッチのシミュレーション結果
を示す図である。

【図４】１入力３出力スイッチのシミュレーション結果
を示す図である。

【図５】本発明の第二の実施形態（１入力２出力スイッ
チ）の回路構成図である。

【図６】従来の高周波スイッチの回路構成図である。

【図７】従来の高周波スイッチの回路構成図である。

【図８】本発明の第一の実施形態（１入力３出力スイッ
チ）の回路構成図である。

【符号の説明】

１，２１ 入力端子 ２，３，２２，２３，２４ 出力端子 ６，７，８，９，２８，２９，３０，３１，３２，３３
ＦＥＴ １４，４０ インダクタ １５ インダクティブ素子 １６ インダクタ １７ 可変容量

Claims (2)

【特許請求の範囲】
1. 【請求項１】 信号経路に設けた第１のＦＥＴと、該第
   １のＦＥＴの出力端側と接地間に設けた第２のＦＥＴと
   を単位とした回路を、上記第１のＦＥＴの入力端側を接
   続点として複数並列接続した直並列構成の１入力多数出
   力スイッチに於いて、上記並列接続点にインダクティブ
   素子を並列に接続してなることを特徴とする高周波スイ
   ッチ。
2. 【請求項２】 上記インダクティブ素子が、インダクタ
   ンスと可変容量の並列接続回路からなることを特徴とす
   る、請求項１に記載の高周波スイッチ。