JPH1155059A - 可変減衰器 - Google Patents

Abstract

(57)【要約】 【課題】 減衰量をデジタル的に変化させる可変減衰器
において、小形でかつビット間で信号の干渉の少ない回
路を提供する。 【解決手段】 多ビット構成の可変減衰器において、単
ビットの可変減衰器３０を、信号線に対してＦＥＴスイ
ッチ４を直列に接続し、上記ＦＥＴスイッチ４の入出力
端子間に直列抵抗３を挿入し、かつ上記信号線にＦＥＴ
スイッチ１０の一端を接続し、上記ＦＥＴスイッチ１０
の他端と接地との間に並列抵抗９を挿入して構成する。 【効果】 ２つの抵抗と２つのＦＥＴスイッチで単ビッ
トの可変減衰器が実現でき、ＩＣ化した際にチップ面積
を小さくでき、さらに信号の干渉による減衰量の変化も
低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＵＨＦ、マイク
ロ波、ミリ波などの高周波信号を所定の減衰量に減衰さ
せる機能を有する可変減衰器に関するものである。

【０００２】

【従来の技術】従来の可変減衰器について図１２及び図
１３を参照しながら説明する。図１２は、例えば、電子
情報通信学会１９９６年エレクトロニクスソサエティ大
会講演論文集２分冊５８ページの講演番号Ｃ−５８の図
１に示された従来の単ビット可変減衰器の回路構成を示
す図である。また、図１３は、図１２に示した単ビット
可変減衰器を多段に接続した多ビット可変減衰器を示す
図である。

【０００３】図１２において、１は信号の入力端子、２
は信号の出力端子、３は直列抵抗、４は直列抵抗３を制
御するためのＦＥＴスイッチ、５はＦＥＴスイッチ４の
制御端子である。

【０００４】また、同図において、６は抵抗３の入力側
に信号線と接地間に挿入された抵抗、７は抵抗６を制御
するＦＥＴスイッチ、８はＦＥＴスイッチ７の制御端子
である。

【０００５】さらに、同図において、９は抵抗３の出力
側に信号線と接地間に挿入された抵抗、１０は抵抗９を
制御するＦＥＴスイッチ、１１はＦＥＴスイッチ１０の
制御端子である。以下、この構成の単ビット可変減衰器
２０を「π形単ビット可変減衰器」と呼ぶ。

【０００６】図１３において、２１、２２、２３はπ形
単ビット可変減衰器である。

【０００７】つぎに、この従来の可変減衰器の動作につ
いて説明する。図１２において、信号は入力端子１より
入力される。まず、ＦＥＴスイッチ４の制御端子５をＦ
ＥＴのピンチオフ電圧以下にするとＦＥＴスイッチ４は
オフ状態となり、同時に制御端子８及び１１を０Ｖとす
るとＦＥＴスイッチ７及び１０はオン状態となる。この
ときのπ形単ビット可変減衰器２０はオン状態であり、
抵抗３、６、９により入力端子１より入力された信号は
減衰して出力端子２に出力される。

【０００８】一方、制御端子５を０ＶとするとＦＥＴス
イッチ４はオン状態となり、同時に制御端子８及び１１
をＦＥＴのピンチオフ電圧以下とするとＦＥＴスイッチ
７及び１０はオフ状態となる。このときにはＦＥＴスイ
ッチ４のオン時の抵抗値が抵抗３の抵抗値に比べて十分
に小さいため信号はＦＥＴスイッチ４側を通りかつ抵抗
６、９は接続されていない状態であるため、減衰量はＦ
ＥＴスイッチ４のオン時の抵抗値による損失のみとな
る。この時、π形単ビット可変減衰器２０はオフ状態で
あり、入力端子１より入力された信号は減衰せずに出力
端子２に出力される。

【０００９】つづいて、π形単ビット可変減衰器を多段
に接続したときの動作を説明する。図１３において、初
段のπ形単ビット可変減衰器２１の減衰量を４ｄＢ、次
段のπ形単ビット可変減衰器２２の減衰量を２ｄＢ、３
段目のπ形単ビット可変減衰器２３の減衰量を１ｄＢと
して、各π形単ビット可変減衰器２１〜２３のＦＥＴの
制御端子電圧をそれぞれに制御する。例えば、４ｄＢの
初段のπ形単ビット可変減衰器２１をオン、２ｄＢの次
段のπ形単ビット可変減衰器２２をオフ、１ｄＢの３段
目のπ形単ビット可変減衰器２３をオンとすると、入力
端子１に入力された高周波信号は５ｄＢ（＝４ｄＢ＋１
ｄＢ）減衰して出力端子２に出力される。

【００１０】また、高周波信号において、このπ形単ビ
ット可変減衰器を半導体基板上で図１３のように配置し
ていくと、並列に接続された、π形単ビット可変減衰器
２１の抵抗９及びＦＥＴスイッチ１０と、π形単ビット
可変減衰器２２の抵抗６及びＦＥＴスイッチ７の間で信
号が干渉しあい、多段接続時の減衰量はπ形単ビット可
変減衰器がオン状態となっている各π形単ビット可変減
衰器の減衰量を加算した値からずれることがある。

【００１１】

【発明が解決しようとする課題】上述したような従来の
可変減衰器では、π形単ビット可変減衰器が抵抗３素
子、ＦＥＴ３素子で構成されるため、特に多ビット構成
とした場合において、回路素子数が多く寸法も大きくな
るというという問題点があった。

【００１２】また、多段構成とした場合に隣り合うビッ
トの信号線と接地間に挿入されたＦＥＴスイッチ及び抵
抗（図１３におけるＦＥＴスイッチ１０、７、抵抗９、
６）が近くになるために信号がビット間で干渉し、減衰
量が所定の減衰量からずれるという問題点があった。

【００１３】この発明は、前述した問題点を解決するた
めになされたもので、小形で多段接続時にも減衰量のず
れを小さくすることができる可変減衰器を得ることを目
的とする。

【００１４】

【課題を解決するための手段】この発明に係る可変減衰
器は、多ビット構成の可変減衰器において、信号線に対
して直列に接続された第１のスイッチング素子と、前記
第１のスイッチング素子の入出力側間に挿入された第１
の抵抗と、前記信号線に一端が接続された第２のスイッ
チング素子と、前記第２のスイッチング素子の他端と接
地との間に挿入された第２の抵抗とを有する単ビット可
変減衰器を備えたものである。

【００１５】また、この発明に係る可変減衰器は、前記
単ビット可変減衰器を、前記第２のスイッチング素子
が、前記第１のスイッチング素子の出力側に接続された
Ｌ形単ビット可変減衰器としたものである。

【００１６】また、この発明に係る可変減衰器は、前記
単ビット可変減衰器を、前記第２のスイッチング素子
が、前記第１のスイッチング素子の入力側に接続された
逆Ｌ形単ビット可変減衰器としたものである。

【００１７】この発明に係る可変減衰器は、多ビット構
成の可変減衰器において、信号線に対して直列に接続さ
れた第１のスイッチング素子と、前記第１のスイッチン
グ素子の入出力側間に挿入された第１の抵抗と、前記第
１のスイッチング素子の入力側の前記信号線に一端が接
続された第２のスイッチング素子と、前記第２のスイッ
チング素子の他端と接地との間に挿入された第２の抵抗
と、前記第１のスイッチング素子の出力側の前記信号線
に一端が接続された第３のスイッチング素子と、前記第
３のスイッチング素子の他端と接地との間に挿入された
第３の抵抗とを有するπ形単ビット可変減衰器、及び前
記π形単ビット可変減衰器に接続され、前記信号線に対
して直列に接続された第４のスイッチング素子と、前記
第４のスイッチング素子の入出力側間に挿入された第４
の抵抗と、前記信号線に一端が接続された第５のスイッ
チング素子と、前記第５のスイッチング素子の他端と接
地との間に挿入された第５の抵抗とを有する単ビット可
変減衰器を備えたものである。

【００１８】また、この発明に係る可変減衰器は、前記
単ビット可変減衰器を、前記π形単ビット可変減衰器の
入力側に接続し、前記第５のスイッチング素子が、前記
第４のスイッチング素子の出力側に接続されたＬ形単ビ
ット可変減衰器としたものである。

【００１９】また、この発明に係る可変減衰器は、前記
単ビット可変減衰器を、前記π形単ビット可変減衰器の
出力側に接続し、前記第５のスイッチング素子が、前記
第４のスイッチング素子の入力側に接続された逆Ｌ形単
ビット可変減衰器としたものである。

【００２０】この発明に係る可変減衰器は、多ビット構
成の可変減衰器において、信号線に対して直列に接続さ
れた第１のスイッチング素子と、前記第１のスイッチン
グ素子の入出力側間に挿入された第１の抵抗と、前記第
１のスイッチング素子の入力側の前記信号線に一端が接
続された第２のスイッチング素子と、前記第２のスイッ
チング素子の他端と接地との間に挿入された第２の抵抗
と、前記第１のスイッチング素子の出力側の前記信号線
に一端が接続された第３のスイッチング素子と、前記第
３のスイッチング素子の他端と接地との間に挿入された
第３の抵抗とを有するπ形単ビット可変減衰器、前記π
形単ビット可変減衰器の入力側に接続され、前記信号線
に対して直列に接続された第４のスイッチング素子と、
前記第４のスイッチング素子の入出力側間に挿入された
第４の抵抗と、前記第４のスイッチング素子の出力側の
前記信号線に一端が接続された第５のスイッチング素子
と、前記第５のスイッチング素子の他端と接地との間に
挿入された第５の抵抗とを有するＬ形単ビット可変減衰
器、及び前記π形単ビット可変減衰器の出力側に接続さ
れ、前記信号線に対して直列に接続された第６のスイッ
チング素子と、前記第６のスイッチング素子の入出力側
間に挿入された第６の抵抗と、前記第６のスイッチング
素子の入力側の前記信号線に一端が接続された第７のス
イッチング素子と、前記第７のスイッチング素子の他端
と接地との間に挿入された第７の抵抗とを有する逆Ｌ形
単ビット可変減衰器を備えたものである。

【００２１】この発明に係る可変減衰器は、多ビット構
成の可変減衰器において、信号線に対して直列に接続さ
れた第１のスイッチング素子と、前記第１のスイッチン
グ素子の入出力側間に挿入された第１の抵抗と、前記第
１のスイッチング素子の出力側の前記信号線に一端が接
続された第２のスイッチング素子と、前記第２のスイッ
チング素子の他端と接地との間に挿入された第２の抵抗
と、前記第１のスイッチング素子の出力側の前記信号線
に対して直列に接続された第３のスイッチング素子と、
前記第３のスイッチング素子の入出力側間に挿入された
第３の抵抗とを有するＴ形単ビット可変減衰器、及び前
記Ｔ形単ビット可変減衰器に接続され、前記信号線に対
して直列に接続された第４のスイッチング素子と、前記
第４のスイッチング素子の入出力側間に挿入された第４
の抵抗と、前記信号線に一端が接続された第５のスイッ
チング素子と、前記第５のスイッチング素子の他端と接
地との間に挿入された第５の抵抗とを有する単ビット可
変減衰器を備えたものである。

【００２２】また、この発明に係る可変減衰器は、前記
単ビット可変減衰器を、前記Ｔ形単ビット可変減衰器の
入力側に接続し、前記第５のスイッチング素子が、前記
第４のスイッチング素子の出力側に接続されたＬ形単ビ
ット可変減衰器としたものである。

【００２３】また、この発明に係る可変減衰器は、前記
単ビット可変減衰器を、前記Ｔ形単ビット可変減衰器の
出力側に接続し、前記第５のスイッチング素子が、前記
第４のスイッチング素子の入力側に接続された逆Ｌ形単
ビット可変減衰器としたものである。

【００２４】この発明に係る可変減衰器は、多ビット構
成の可変減衰器において、信号線に対して直列に接続さ
れた第１のスイッチング素子と、前記第１のスイッチン
グ素子の入出力側間に挿入された第１の抵抗と、前記第
１のスイッチング素子の出力側の前記信号線に一端が接
続された第２のスイッチング素子と、前記第２のスイッ
チング素子の他端と接地との間に挿入された第２の抵抗
と、前記第１のスイッチング素子の出力側の前記信号線
に対して直列に接続された第３のスイッチング素子と、
前記第３のスイッチング素子の入出力側間に挿入された
第３の抵抗とを有するＴ形単ビット可変減衰器、前記Ｔ
形単ビット可変減衰器の入力側に接続され、前記信号線
に対して直列に接続された第４のスイッチング素子と、
前記第４のスイッチング素子の入出力側間に挿入された
第４の抵抗と、前記第４のスイッチング素子の出力側の
前記信号線に一端が接続された第５のスイッチング素子
と、前記第５のスイッチング素子の他端と接地との間に
挿入された第５の抵抗とを有するＬ形単ビット可変減衰
器、及び前記Ｔ形単ビット可変減衰器の出力側に接続さ
れ、前記信号線に対して直列に接続された第６のスイッ
チング素子と、前記第６のスイッチング素子の入出力側
間に挿入された第６の抵抗と、前記第６のスイッチング
素子の入力側の前記信号線に一端が接続された第７のス
イッチング素子と、前記第７のスイッチング素子の他端
と接地との間に挿入された第７の抵抗とを有する逆Ｌ形
単ビット可変減衰器を備えたものである。

【００２５】この発明に係る可変減衰器は、多ビット構
成の可変減衰器において、信号線に一端が接続された第
１のスイッチング素子と、前記第１のスイッチング素子
の他端と接地との間に挿入された第１の抵抗とを有する
Ｉ形単ビット可変減衰器、及び前記Ｉ形単ビット可変減
衰器に接続され、前記信号線に対して直列に接続された
第２のスイッチング素子と、前記第２のスイッチング素
子の入出力側間に挿入された第２の抵抗と、前記信号線
に一端が接続された第３のスイッチング素子と、前記第
３のスイッチング素子の他端と接地との間に挿入された
第３の抵抗とを有する単ビット可変減衰器を備えたもの
である。

【００２６】また、この発明に係る可変減衰器は、前記
単ビット可変減衰器を、前記Ｉ形単ビット可変減衰器の
出力側に接続し、前記第３のスイッチング素子が、前記
第２のスイッチング素子の出力側に接続されたＬ形単ビ
ット可変減衰器としたものである。

【００２７】また、この発明に係る可変減衰器は、前記
単ビット可変減衰器を、前記Ｉ形単ビット可変減衰器の
入力側に接続し、前記第３のスイッチング素子が、前記
第２のスイッチング素子の入力側に接続された逆Ｌ形単
ビット可変減衰器としたものである。

【００２８】この発明に係る可変減衰器は、多ビット構
成の可変減衰器において、信号線に一端が接続された第
１のスイッチング素子と、前記第１のスイッチング素子
の他端と接地との間に挿入された第１の抵抗とを少なく
とも有する第１の単ビット可変減衰器、及び前記信号線
に一端が接続された第２のスイッチング素子と、前記第
２のスイッチング素子の他端と接地との間に挿入された
第２の抵抗とを少なくとも有する第２の単ビット可変減
衰器を備え、前記第１のスイッチング素子及び前記第１
の抵抗と、前記第２のスイッチング素子及び前記第２の
抵抗とが隣接するときには、前記第１のスイッチング素
子及び前記第１の抵抗と、前記第２のスイッチング素子
及び前記第２の抵抗とを前記信号線の両側に配置するも
のである。

【００２９】この発明に係る可変減衰器は、多ビット構
成の可変減衰器において、信号線に対して直列に接続さ
れた第１のスイッチング素子と、前記第１のスイッチン
グ素子の入出力側間に挿入された第１の抵抗とを少なく
とも有する第１の単ビット可変減衰器、及び前記信号線
に対して直列に接続された第２のスイッチング素子と、
前記第２のスイッチング素子の入出力側間に挿入された
第２の抵抗とを少なくとも有する第２の単ビット可変減
衰器を備え、前記第１の単ビット可変減衰器の減衰量が
前記第２の単ビット可変減衰器の減衰量より大きい場合
には、前記第１のスイッチング素子のゲート幅を前記第
２のスイッチング素子のゲート幅より小さくするもので
ある。

【００３０】この発明に係る可変減衰器は、多ビット構
成の可変減衰器において、信号線に対して直列に接続さ
れた第１のスイッチング素子と、前記第１のスイッチン
グ素子の入出力側間に挿入された第１の抵抗とを少なく
とも有する第１の単ビット可変減衰器、及び前記信号線
に対して直列に接続された第２のスイッチング素子と、
前記第２のスイッチング素子の入出力側間に挿入された
第２の抵抗とを少なくとも有する第２の単ビット可変減
衰器を備え、前記第１の単ビット可変減衰器の減衰量が
前記第２の単ビット可変減衰器の減衰量より大きい場合
には、前記第１のスイッチング素子の入出力側間にイン
ダクタンスを挿入するものである。

【００３１】

【発明の実施の形態】

実施の形態１．この発明の実施の形態１について図１及
び図２を参照しながら説明する。図１は、この発明の実
施の形態１の回路構成を示す図である。また、図２は、
図１の単ビット可変減衰器を多段に接続した多ビット可
変減衰器を示す図である。なお、各図中、同一符号は同
一又は相当部分を示す。

【００３２】図１において、１は信号の入力端子、２は
信号の出力端子、３は直列抵抗、４は直列抵抗３を制御
するためのＦＥＴスイッチ、５はＦＥＴスイッチ４の制
御端子である。

【００３３】また、同図において、９は抵抗３の出力側
に信号線と接地間に挿入された抵抗、１０は抵抗９を制
御するＦＥＴスイッチ、１１はＦＥＴスイッチ１０の制
御端子である。なお、３０は単ビット可変減衰器であ
る。

【００３４】図２において、３１、３２、３３は１ビッ
トの単ビット可変減衰器である。

【００３５】つぎに、この実施の形態１の動作について
説明する。図１において、信号は入力端子１より入力さ
れる。まず、ＦＥＴスイッチ４の制御端子５をＦＥＴの
ピンチオフ電圧以下にするとＦＥＴスイッチ４はオフ状
態となり、同時に制御端子１１を０ＶとするとＦＥＴス
イッチ１０はオン状態となる。このときの単ビット可変
減衰器３０はオン状態であり、抵抗３及び９により入力
端子１より入力された高周波信号は減衰して出力端子２
に出力される。

【００３６】一方、制御端子５を０ＶとするとＦＥＴス
イッチ４はオン状態となり、同時に制御端子１１をＦＥ
Ｔのピンチオフ電圧以下とするとＦＥＴスイッチ１０は
オフ状態となる。このときにはＦＥＴスイッチ４のオン
時の抵抗値が抵抗９の抵抗値に比べて十分に小さいため
信号はＦＥＴスイッチ４側を通り、かつ抵抗９は接続さ
れていない状態であるため、減衰量はＦＥＴスイッチ４
のオン時の抵抗値による損失のみとなる。このため、単
ビット可変減衰器３０がオフ時は入力端子１より入力さ
れた信号は減衰せずに出力端子２に出力される。このよ
うに、従来の単ビット可変減衰器から抵抗とＦＥＴスイ
ッチを１つづつ減らして２つの抵抗と２つのＦＥＴで単
ビット減衰器を構成できるという特徴がある。

【００３７】なお、ここでは、抵抗３及びＦＥＴスイッ
チ４の出力側であって信号線と接地の間に抵抗９を挿入
する構成（以下、「Ｌ形単ビット可変減衰器」と呼
ぶ。）で１ビットの可変減衰器３０を説明したが、抵抗
３及びＦＥＴスイッチ４の入力側であって信号線と接地
の間に抵抗を挿入する構成（以下、「逆Ｌ形単ビット可
変減衰器」と呼ぶ。）にしても、同様に抵抗とＦＥＴス
イッチを１つづつ減らして２つの抵抗と２つのＦＥＴス
イッチで単ビット可変減衰器が構成できるという特徴が
ある。

【００３８】この実施の形態１によれば、抵抗とＦＥＴ
スイッチの数を１つずつ減らして２つの抵抗と２つのＦ
ＥＴスイッチで単ビットの可変減衰器が実現できる効果
がある。また、多段接続した時の信号の干渉による減衰
量の変化も低減できる効果がある。

【００３９】実施の形態２．この発明の実施の形態２に
ついて図３を参照しながら説明する。図３は、この発明
の実施の形態２の回路構成を示す図である。

【００４０】図２において、３０はＬ形で構成された単
ビット可変減衰器、２０は従来のπ形で構成された単ビ
ット可変減衰器である。

【００４１】単ビット可変減衰器の動作は上記の従来例
及び実施の形態１と同様である。単ビット可変減衰器を
π形で構成することで大きな減衰量を得て、かつ減衰量
の小さい単ビット可変減衰器はＬ形で構成することで抵
抗及びＦＥＴスイッチの数を減らすことができるという
特徴がある。

【００４２】この実施の形態２によれば、π形の単ビッ
ト可変減衰器２０の入力側にＬ形の単ビット可変減衰器
３０を接続することで、大きな減衰量を実現し、かつ、
抵抗及びＦＥＴスイッチの数を減らせる効果がある。

【００４３】なお、π形の単ビット可変減衰器２０の出
力側に逆Ｌ形の単ビット可変減衰器を接続してもよいこ
とはもちろんである。

【００４４】実施の形態３．この発明の実施の形態３に
ついて図４を参照しながら説明する。図４は、この発明
の実施の形態３の回路構成を示す図である。

【００４５】図４において、３０はＬ形で構成された単
ビット可変減衰器、２０は従来のπ形で構成された単ビ
ット可変減衰器、３４は逆Ｌ形で構成された単ビット可
変減衰器である。

【００４６】単ビット可変減衰器の動作は上記従来例及
び実施の形態１と同様である。単ビット可変減衰器をπ
形の構成で１０ｄＢ以上の高減衰量のブロックを実現す
ると入出力のインピーダンスが高くなるが、入力インピ
ーダンスが低く出力インピーダンスが高いＬ形の単ビッ
ト可変減衰器３０をπ形単ビット可変減衰器２０の入力
側に接続することで回路全体の入力インピーダンスを下
げることができるという効果がある。同様に、π形単ビ
ット可変減衰器２０の出力側に逆Ｌ形の単ビット可変減
衰器３４を接続することで出力側のインピーダンスも低
くすることができるという特徴がある。

【００４７】この実施の形態３によれば、高減衰量のπ
形の単ビット可変減衰器２０のインピーダンスを、前後
に接続するＬ形単ビット可変減衰器３０及び逆Ｌ形単ビ
ット可変減衰器３４で下げることができ、多段可変減衰
器の前後に接続される回路とのインピーダンス整合が取
り易くなる効果がある。

【００４８】実施の形態４．この発明の実施の形態４に
ついて図５を参照しながら説明する。図５は、この発明
の実施の形態４の回路構成を示す図である。

【００４９】図５において、３０はＬ形で構成された単
ビット可変減衰器、３５はＴ形で構成された単ビット可
変減衰器である。

【００５０】単ビット可変減衰器の動作は上記実施の形
態１と同様である。単ビット可変減衰器をＴ形で構成す
ることで大きな減衰量を得て、かつ、減衰量の小さい単
ビット可変減衰器はＬ形で構成することで抵抗及びＦＥ
Ｔスイッチの数を減らすことができるという特徴があ
る。

【００５１】この実施の形態４によれば、Ｔ形の単ビッ
ト可変減衰器３５の入力側に、Ｌ形の単ビット可変減衰
器３０を接続することで、大きな減衰量を実現し、か
つ、抵抗及びＦＥＴスイッチの数を減らせる効果があ
る。

【００５２】なお、Ｔ形の単ビット可変減衰器３５の出
力側に逆Ｌ形の単ビット可変減衰器３４を接続してもよ
いことはもちろんである。

【００５３】実施の形態５．この発明の実施の形態５に
ついて図６を参照しながら説明する。図６は、この発明
の実施の形態５の回路構成を示す図である。

【００５４】図６において、３０はＬ形構成の単ビット
可変減衰器、３５はＴ形構成の単ビット可変減衰器、３
４は逆Ｌ形の単ビット可変減衰器である。

【００５５】この実施の形態５の構成および動作は、基
本的に上記実施の形態３と同様である。Ｔ形構成の単ビ
ット可変減衰器３５も１０ｄＢ以上の高減衰量のブロッ
クを実現すると入出力のインピーダンスが高くなるため
に、前段にＬ形の単ビット可変減衰器３０、後段に逆Ｌ
形の単ビット可変減衰器３４を接続することで入出力の
インピーダンスを下げることができるという特徴があ
る。

【００５６】この実施の形態５によれば、高減衰量のＴ
形の単ビット可変減衰器３５のインピーダンスを、前後
に接続するＬ形及び逆Ｌ形単ビット可変減衰器３０、３
４で下げることができ、多段可変減衰器の前後に接続さ
れる回路とのインピーダンス整合が取り易くなる効果が
ある。

【００５７】実施の形態６．この発明の実施の形態６に
ついて図７を参照しながら説明する。図７は、この発明
の実施の形態６の回路構成を示す図である。

【００５８】図７において、３６はＩ形で構成された低
減衰量の単ビット可変減衰器、３０、３１はＬ形で構成
された単ビット可変減衰器である。

【００５９】以下、この実施の形態６の動作について説
明する。減衰量が１ｄＢ程度と小さい単ビット可変減衰
器は、Ｌ形の構成では直列抵抗による減衰量の精度が出
ないため、信号線に直列に挿入される抵抗及びＦＥＴス
イッチを削除し、上記信号線と接地との間に直列に挿入
されるＦＥＴスイッチ１０と抵抗９で構成される。

【００６０】この実施の形態６の動作はＬ形の単ビット
可変減衰器と同じである。この低減衰量の単ビット可変
減衰器３６をＬ形の単ビット可変減衰器３０の前に接続
することで、従来のπ形の単ビット可変減衰器２０と同
様のパターン配置を半導体基板上で行うことで２ビット
分の減衰を実現することができるという特徴がある。

【００６１】この実施の形態６によれば、半導体基板上
に小形な回路を構成できる効果がある。なお、図７で
は、Ｉ形の単ビット可変減衰器３６の出力側に、Ｌ形の
単ビット可変減衰器３０を接続しているが、Ｉ形の単ビ
ット可変減衰器３６の入力側に逆Ｌ形の単ビット可変減
衰器３４を接続してもよいことはもちろんである。

【００６２】実施の形態７．この発明の実施の形態７に
ついて図８を参照しながら説明する。図８は、この発明
の実施の形態７の回路構成を示す図である。本図は、図
４に示す上記実施の形態３の回路を半導体基板上に構成
した状態を示す図である。

【００６３】以下、動作について説明する。この回路で
は、信号線と接地との間に直列に挿入されるＦＥＴスイ
ッチ及び抵抗が２組隣り合う場合には、両者を信号線の
両側に配置している。本回路では、並列に挿入される素
子をブロックごとに信号線をはさんで両側に配置するこ
とで高周波信号の干渉を低減することができ、可変減衰
器を多段接続した時の減衰量が、オン状態の可変減衰器
の減衰量のたしあわせた値にできるという特徴がある。

【００６４】この実施の形態７によれば、上記各実施の
形態の高周波可変減衰器を半導体基板上に構成する際
に、信号線と接地との間に直列に挿入されるＦＥＴスイ
ッチ及び抵抗が２組隣り合う場合は、ビット間での高周
波信号の干渉をなくして安定した減衰量が得られかつ、
回路を小形にできる効果がある。

【００６５】実施の形態８．この発明の実施の形態８に
ついて図９及び図１０を参照しながら説明する。図９及
び図１０は、この発明の実施の形態８の回路構成を示す
図である。

【００６６】図９は、図１で示したＬ形単ビット可変減
衰器３０がオフ状態のときのＦＥＴスイッチ４及び１０
を等価抵抗５１及び等価コンデンサ５２で表した等価回
路である。また、図１０は、図１で示したＬ形単ビット
可変減衰器３０がオン状態のときのＦＥＴスイッチ４及
び１０を等価コンデンサ５３及び等価抵抗５４で表した
等価回路である。

【００６７】以下、この実施の形態８の動作について説
明する。Ｌ形単ビット可変減衰器３０がオフ（ＯＦＦ）
の場合は、等価コンデンサ５２のインピーダンスは信号
に対して非常に高く、並列抵抗９には信号はほとんど流
れない。さらに、直列抵抗３については、ＦＥＴスイッ
チ４がオンのときの等価抵抗５１が抵抗３に比べて十分
低くなり、信号はＦＥＴスイッチ４側を通過する。

【００６８】一方、Ｌ形単ビット可変減衰器３０がオン
（ＯＮ）の場合には、等価コンデンサ５３のインピーダ
ンスは抵抗３に比べて十分高くなり信号は抵抗３を通過
する。さらに、並列抵抗９と直列に挿入されたＦＥＴス
イッチ１０はオンのときの等価抵抗５４が抵抗９に比べ
て十分低くなり、信号の一部は抵抗９を通過する。

【００６９】多段接続された可変減衰器では、可変減衰
器がオンのブロックにおいて、減衰量が大きいブロック
ほど直列抵抗３の抵抗値は大きくなり、ＦＥＴスイッチ
４がオフのときの等価回路の等価コンデンサ５３のイン
ピーダンスと同程度またはそれ以上になると信号の一部
が等価コンデンサ５３を通過するために減衰量が下がっ
てしまう。

【００７０】ＦＥＴスイッチがオフ時の等価コンデンサ
の容量はＦＥＴのゲート幅に比例するため、減衰量が大
きいビットのみ信号線に直列に挿入されるＦＥＴのゲー
ト幅を他のビットの信号線に直列に挿入されるＦＥＴの
ゲート幅に比べて小さくすることを特徴としている。

【００７１】なお、ここでは実施の形態１で示したＬ形
の単ビット可変減衰器３０で説明を行ったが、本実施の
形態８は逆Ｌ形の単ビット可変減衰器３４やＴ形単ビッ
ト可変減衰器３５、従来技術で示したπ形単ビット可変
減衰器２０にも用いることができる。

【００７２】この実施の形態８によれば、上記実施の形
態１から実施の形態６の可変減衰器において、高減衰量
のビットを実現でき、かつ、挿入損失を小さくすること
ができる効果がある。

【００７３】実施の形態９．この発明の実施の形態９に
ついて図１１を参照しながら説明する。図１１は、この
発明の実施の形態９の回路構成を示す図である。

【００７４】図１１において、１２は信号線に直列に挿
入されたＦＥＴスイッチ４の入出力端子間に挿入された
インダクタである。

【００７５】以下、この実施の形態９の動作について説
明する。上記実施の形態８で示したように、減衰量の大
きいブロックでは直列に挿入される抵抗値に比べてＦＥ
Ｔのオフ時の等価容量が小さく見えるため、ＦＥＴスイ
ッチのアイソレーションが悪くなる。そこで、ＦＥＴス
イッチ４の入出力端子間にインダクタ１２を挿入するこ
とで、ＦＥＴのオフ時にＦＥＴの等価容量Ｃとインダク
タンスＬによる共振周波数においてＦＥＴスイッチ４の
アイソレーションを無限大にすることができ、信号線に
は直列抵抗のみが挿入されているように見えるという特
徴がある。

【００７６】この実施の形態９によれば、上記実施の形
態１から実施の形態６の可変減衰器において、ＦＥＴと
インダクタ１２の共振周波数でＦＥＴのゲート幅を変え
ることなく高減衰量のビットを実現でき、かつ、挿入損
失を小さくすることができる効果がある。

【００７７】

【発明の効果】この発明に係る可変減衰器は、以上説明
したとおり、多ビット構成の可変減衰器において、信号
線に対して直列に接続された第１のスイッチング素子
と、前記第１のスイッチング素子の入出力側間に挿入さ
れた第１の抵抗と、前記信号線に一端が接続された第２
のスイッチング素子と、前記第２のスイッチング素子の
他端と接地との間に挿入された第２の抵抗とを有する単
ビット可変減衰器を備えたので、２つの抵抗と２つのス
イッチング素子で単ビットの可変減衰器が実現でき、こ
の単ビット可変減衰器を多段接続した時の信号の干渉に
よる減衰量の変化も低減できるという効果を奏する。

【００７８】また、この発明に係る可変減衰器は、以上
説明したとおり、前記単ビット可変減衰器を、前記第２
のスイッチング素子が、前記第１のスイッチング素子の
出力側に接続されたＬ形単ビット可変減衰器としたの
で、２つの抵抗と２つのスイッチング素子で単ビットの
可変減衰器が実現でき、この単ビット可変減衰器を多段
接続した時の信号の干渉による減衰量の変化も低減でき
るという効果を奏する。

【００７９】また、この発明に係る可変減衰器は、以上
説明したとおり、前記単ビット可変減衰器を、前記第２
のスイッチング素子が、前記第１のスイッチング素子の
入力側に接続された逆Ｌ形単ビット可変減衰器としたの
で、２つの抵抗と２つのスイッチング素子で単ビットの
可変減衰器が実現でき、この単ビット可変減衰器を多段
接続した時の信号の干渉による減衰量の変化も低減でき
るという効果を奏する。

【００８０】この発明に係る可変減衰器は、以上説明し
たとおり、多ビット構成の可変減衰器において、信号線
に対して直列に接続された第１のスイッチング素子と、
前記第１のスイッチング素子の入出力側間に挿入された
第１の抵抗と、前記第１のスイッチング素子の入力側の
前記信号線に一端が接続された第２のスイッチング素子
と、前記第２のスイッチング素子の他端と接地との間に
挿入された第２の抵抗と、前記第１のスイッチング素子
の出力側の前記信号線に一端が接続された第３のスイッ
チング素子と、前記第３のスイッチング素子の他端と接
地との間に挿入された第３の抵抗とを有するπ形単ビッ
ト可変減衰器、及び前記π形単ビット可変減衰器に接続
され、前記信号線に対して直列に接続された第４のスイ
ッチング素子と、前記第４のスイッチング素子の入出力
側間に挿入された第４の抵抗と、前記信号線に一端が接
続された第５のスイッチング素子と、前記第５のスイッ
チング素子の他端と接地との間に挿入された第５の抵抗
とを有する単ビット可変減衰器を備えたので、大きな減
衰量を実現し、かつ、抵抗及びスイッチング素子の数を
減らせるという効果を奏する。

【００８１】また、この発明に係る可変減衰器は、以上
説明したとおり、前記単ビット可変減衰器を、前記π形
単ビット可変減衰器の入力側に接続し、前記第５のスイ
ッチング素子が、前記第４のスイッチング素子の出力側
に接続されたＬ形単ビット可変減衰器としたので、大き
な減衰量を実現し、かつ、抵抗及びスイッチング素子の
数を減らせるという効果を奏する。

【００８２】また、この発明に係る可変減衰器は、以上
説明したとおり、前記単ビット可変減衰器を、前記π形
単ビット可変減衰器の出力側に接続し、前記第５のスイ
ッチング素子が、前記第４のスイッチング素子の入力側
に接続された逆Ｌ形単ビット可変減衰器としたので、大
きな減衰量を実現し、かつ、抵抗及びスイッチング素子
の数を減らせるという効果を奏する。

【００８３】この発明に係る可変減衰器は、以上説明し
たとおり、多ビット構成の可変減衰器において、信号線
に対して直列に接続された第１のスイッチング素子と、
前記第１のスイッチング素子の入出力側間に挿入された
第１の抵抗と、前記第１のスイッチング素子の入力側の
前記信号線に一端が接続された第２のスイッチング素子
と、前記第２のスイッチング素子の他端と接地との間に
挿入された第２の抵抗と、前記第１のスイッチング素子
の出力側の前記信号線に一端が接続された第３のスイッ
チング素子と、前記第３のスイッチング素子の他端と接
地との間に挿入された第３の抵抗とを有するπ形単ビッ
ト可変減衰器、前記π形単ビット可変減衰器の入力側に
接続され、前記信号線に対して直列に接続された第４の
スイッチング素子と、前記第４のスイッチング素子の入
出力側間に挿入された第４の抵抗と、前記第４のスイッ
チング素子の出力側の前記信号線に一端が接続された第
５のスイッチング素子と、前記第５のスイッチング素子
の他端と接地との間に挿入された第５の抵抗とを有する
Ｌ形単ビット可変減衰器、及び前記π形単ビット可変減
衰器の出力側に接続され、前記信号線に対して直列に接
続された第６のスイッチング素子と、前記第６のスイッ
チング素子の入出力側間に挿入された第６の抵抗と、前
記第６のスイッチング素子の入力側の前記信号線に一端
が接続された第７のスイッチング素子と、前記第７のス
イッチング素子の他端と接地との間に挿入された第７の
抵抗とを有する逆Ｌ形単ビット可変減衰器を備えたの
で、高減衰量のπ形の単ビット減衰器のインピーダンス
を前後に接続するＬ形、逆Ｌ形単ビット減衰器で下げる
ことができ、多ビット減衰器の前後に接続される回路と
のインピーダンス整合が取り易くなるという効果を奏す
る。

【００８４】この発明に係る可変減衰器は、以上説明し
たとおり、多ビット構成の可変減衰器において、信号線
に対して直列に接続された第１のスイッチング素子と、
前記第１のスイッチング素子の入出力側間に挿入された
第１の抵抗と、前記第１のスイッチング素子の出力側の
前記信号線に一端が接続された第２のスイッチング素子
と、前記第２のスイッチング素子の他端と接地との間に
挿入された第２の抵抗と、前記第１のスイッチング素子
の出力側の前記信号線に対して直列に接続された第３の
スイッチング素子と、前記第３のスイッチング素子の入
出力側間に挿入された第３の抵抗とを有するＴ形単ビッ
ト可変減衰器、及び前記Ｔ形単ビット可変減衰器に接続
され、前記信号線に対して直列に接続された第４のスイ
ッチング素子と、前記第４のスイッチング素子の入出力
側間に挿入された第４の抵抗と、前記信号線に一端が接
続された第５のスイッチング素子と、前記第５のスイッ
チング素子の他端と接地との間に挿入された第５の抵抗
とを有する単ビット可変減衰器を備えたので、大きな減
衰量を実現し、かつ、抵抗及びスイッチング素子の数を
減らせるという効果を奏する。

【００８５】また、この発明に係る可変減衰器は、以上
説明したとおり、前記単ビット可変減衰器を、前記Ｔ形
単ビット可変減衰器の入力側に接続し、前記第５のスイ
ッチング素子が、前記第４のスイッチング素子の出力側
に接続されたＬ形単ビット可変減衰器としたので、大き
な減衰量を実現し、かつ、抵抗及びスイッチング素子の
数を減らせるという効果を奏する。

【００８６】また、この発明に係る可変減衰器は、以上
説明したとおり、前記単ビット可変減衰器を、前記Ｔ形
単ビット可変減衰器の出力側に接続し、前記第５のスイ
ッチング素子が、前記第４のスイッチング素子の入力側
に接続された逆Ｌ形単ビット可変減衰器としたので、大
きな減衰量を実現し、かつ、抵抗及びスイッチング素子
の数を減らせるという効果を奏する。

【００８７】この発明に係る可変減衰器は、以上説明し
たとおり、多ビット構成の可変減衰器において、信号線
に対して直列に接続された第１のスイッチング素子と、
前記第１のスイッチング素子の入出力側間に挿入された
第１の抵抗と、前記第１のスイッチング素子の出力側の
前記信号線に一端が接続された第２のスイッチング素子
と、前記第２のスイッチング素子の他端と接地との間に
挿入された第２の抵抗と、前記第１のスイッチング素子
の出力側の前記信号線に対して直列に接続された第３の
スイッチング素子と、前記第３のスイッチング素子の入
出力側間に挿入された第３の抵抗とを有するＴ形単ビッ
ト可変減衰器、前記Ｔ形単ビット可変減衰器の入力側に
接続され、前記信号線に対して直列に接続された第４の
スイッチング素子と、前記第４のスイッチング素子の入
出力側間に挿入された第４の抵抗と、前記第４のスイッ
チング素子の出力側の前記信号線に一端が接続された第
５のスイッチング素子と、前記第５のスイッチング素子
の他端と接地との間に挿入された第５の抵抗とを有する
Ｌ形単ビット可変減衰器、及び前記Ｔ形単ビット可変減
衰器の出力側に接続され、前記信号線に対して直列に接
続された第６のスイッチング素子と、前記第６のスイッ
チング素子の入出力側間に挿入された第６の抵抗と、前
記第６のスイッチング素子の入力側の前記信号線に一端
が接続された第７のスイッチング素子と、前記第７のス
イッチング素子の他端と接地との間に挿入された第７の
抵抗とを有する逆Ｌ形単ビット可変減衰器を備えたの
で、高減衰量のＴ形の単ビット減衰器のインピーダンス
を前後に接続するＬ形、逆Ｌ形単ビット減衰器で下げる
ことができ、多ビット減衰器の前後に接続される回路と
のインピーダンス整合が取り易くなるという効果を奏す
る。

【００８８】この発明に係る可変減衰器は、以上説明し
たとおり、多ビット構成の可変減衰器において、信号線
に一端が接続された第１のスイッチング素子と、前記第
１のスイッチング素子の他端と接地との間に挿入された
第１の抵抗とを有するＩ形単ビット可変減衰器、及び前
記Ｉ形単ビット可変減衰器に接続され、前記信号線に対
して直列に接続された第２のスイッチング素子と、前記
第２のスイッチング素子の入出力側間に挿入された第２
の抵抗と、前記信号線に一端が接続された第３のスイッ
チング素子と、前記第３のスイッチング素子の他端と接
地との間に挿入された第３の抵抗とを有する単ビット可
変減衰器を備えたので、半導体基板上に小形な回路を構
成できるという効果を奏する。

【００８９】また、この発明に係る可変減衰器は、以上
説明したとおり、前記単ビット可変減衰器を、前記Ｉ形
単ビット可変減衰器の出力側に接続し、前記第３のスイ
ッチング素子が、前記第２のスイッチング素子の出力側
に接続されたＬ形単ビット可変減衰器としたので、半導
体基板上に小形な回路を構成できるという効果を奏す
る。

【００９０】また、この発明に係る可変減衰器は、以上
説明したとおり、前記単ビット可変減衰器を、前記Ｉ形
単ビット可変減衰器の入力側に接続し、前記第３のスイ
ッチング素子が、前記第２のスイッチング素子の入力側
に接続された逆Ｌ形単ビット可変減衰器としたので、半
導体基板上に小形な回路を構成できるという効果を奏す
る。

【００９１】この発明に係る可変減衰器は、以上説明し
たとおり、多ビット構成の可変減衰器において、信号線
に一端が接続された第１のスイッチング素子と、前記第
１のスイッチング素子の他端と接地との間に挿入された
第１の抵抗とを少なくとも有する第１の単ビット可変減
衰器、及び前記信号線に一端が接続された第２のスイッ
チング素子と、前記第２のスイッチング素子の他端と接
地との間に挿入された第２の抵抗とを少なくとも有する
第２の単ビット可変減衰器を備え、前記第１のスイッチ
ング素子及び前記第１の抵抗と、前記第２のスイッチン
グ素子及び前記第２の抵抗とが隣接するときには、前記
第１のスイッチング素子及び前記第１の抵抗と、前記第
２のスイッチング素子及び前記第２の抵抗とを前記信号
線の両側に配置するので、高周波減衰器を半導体基板上
に構成する際に、ビット間での高周波信号の干渉をなく
して安定した減衰量が得られ、かつ、回路を小形にでき
るという効果を奏する。

【００９２】この発明に係る可変減衰器は、以上説明し
たとおり、多ビット構成の可変減衰器において、信号線
に対して直列に接続された第１のスイッチング素子と、
前記第１のスイッチング素子の入出力側間に挿入された
第１の抵抗とを少なくとも有する第１の単ビット可変減
衰器、及び前記信号線に対して直列に接続された第２の
スイッチング素子と、前記第２のスイッチング素子の入
出力側間に挿入された第２の抵抗とを少なくとも有する
第２の単ビット可変減衰器を備え、前記第１の単ビット
可変減衰器の減衰量が前記第２の単ビット可変減衰器の
減衰量より大きい場合には、前記第１のスイッチング素
子のゲート幅を前記第２のスイッチング素子のゲート幅
より小さくするので、高減衰量のビットを実現でき、か
つ、挿入損失を小さくすることができるという効果を奏
する。

【００９３】この発明に係る可変減衰器は、以上説明し
たとおり、多ビット構成の可変減衰器において、信号線
に対して直列に接続された第１のスイッチング素子と、
前記第１のスイッチング素子の入出力側間に挿入された
第１の抵抗とを少なくとも有する第１の単ビット可変減
衰器、及び前記信号線に対して直列に接続された第２の
スイッチング素子と、前記第２のスイッチング素子の入
出力側間に挿入された第２の抵抗とを少なくとも有する
第２の単ビット可変減衰器を備え、前記第１の単ビット
可変減衰器の減衰量が前記第２の単ビット可変減衰器の
減衰量より大きい場合には、前記第１のスイッチング素
子の入出力側間にインダクタンスを挿入するので、スイ
ッチング素子とインダクタの共振周波数でスイッチング
素子のゲート幅を変えることなく高減衰量のビットを実
現でき、かつ、挿入損失を小さくすることができるとい
う効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に係る単ビットの可
変減衰器の回路構成を示す図である。

【図２】 図１の単ビット可変減衰器を多段に接続した
回路構成を示す図である。

【図３】 この発明の実施の形態２に係る可変減衰器の
回路構成を示す図である。

【図４】 この発明の実施の形態３に係る可変減衰器の
回路構成を示す図である。

【図５】 この発明の実施の形態４に係る可変減衰器の
回路構成を示す図である。

【図６】 この発明の実施の形態５に係る可変減衰器の
回路構成を示す図である。

【図７】 この発明の実施の形態６に係る可変減衰器の
回路構成を示す図である。

【図８】 この発明の実施の形態７に係る可変減衰器の
回路構成を示す図である。

【図９】 この発明の実施の形態８に係る、図１の可変
減衰器がオフ時の等価回路を示す図である。

【図１０】 この発明の実施の形態８に係る、図１の可
変減衰器がオン時の等価回路を示す図である。

【図１１】 この発明の実施の形態９に係る可変減衰器
の回路構成を示す図である。

【図１２】 従来の単ビットの可変減衰器の回路構成を
示す図である。

【図１３】 図１２の従来の単ビット可変減衰器を多段
に接続した回路構成を示す図である。

【符号の説明】 １ 入力端子、２ 出力端子、３ 直列抵抗、４ ＦＥ
Ｔスイッチ、５ 制御端子、６ 並列抵抗、７ ＦＥＴ
スイッチ、８ 制御端子、９ 並列抵抗、１０ＦＥＴス
イッチ、１１ 制御端子、１２ インダクタンス、２
０、２１、２２、２３ π形単ビット可変減衰器、３
０、３１、３２、３３ Ｌ形単ビット可変減衰器、３４
逆Ｌ形単ビット可変減衰器、３５ Ｔ形単ビット可変
減衰器、３６ Ｉ形単ビット可変減衰器、５１ ＦＥＴ
スイッチ４のオン時の等価抵抗、５２ ＦＥＴスイッチ
１０のオフ時の等価コンデンサ、５３ ＦＥＴスイッチ
４のオフ時の等価コンデンサ、５４ ＦＥＴスイッチ１
０のオン時の等価抵抗。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 多ビット構成の可変減衰器において、 信号線に対して直列に接続された第１のスイッチング素
   子と、 前記第１のスイッチング素子の入出力側間に挿入された
   第１の抵抗と、 前記信号線に一端が接続された第２のスイッチング素子
   と、 前記第２のスイッチング素子の他端と接地との間に挿入
   された第２の抵抗とを有する単ビット可変減衰器を備え
   たことを特徴とする可変減衰器。
2. 【請求項２】 前記単ビット可変減衰器は、前記第２の
   スイッチング素子が、前記第１のスイッチング素子の出
   力側に接続されたＬ形単ビット可変減衰器であることを
   特徴とする請求項１記載の可変減衰器。
3. 【請求項３】 前記単ビット可変減衰器は、前記第２の
   スイッチング素子が、前記第１のスイッチング素子の入
   力側に接続された逆Ｌ形単ビット可変減衰器であること
   を特徴とする請求項１記載の可変減衰器。
4. 【請求項４】 多ビット構成の可変減衰器において、 信号線に対して直列に接続された第１のスイッチング素
   子と、 前記第１のスイッチング素子の入出力側間に挿入された
   第１の抵抗と、 前記第１のスイッチング素子の入力側の前記信号線に一
   端が接続された第２のスイッチング素子と、 前記第２のスイッチング素子の他端と接地との間に挿入
   された第２の抵抗と、 前記第１のスイッチング素子の出力側の前記信号線に一
   端が接続された第３のスイッチング素子と、 前記第３のスイッチング素子の他端と接地との間に挿入
   された第３の抵抗とを有するπ形単ビット可変減衰器、 及び前記π形単ビット可変減衰器に接続され、 前記信号線に対して直列に接続された第４のスイッチン
   グ素子と、 前記第４のスイッチング素子の入出力側間に挿入された
   第４の抵抗と、 前記信号線に一端が接続された第５のスイッチング素子
   と、 前記第５のスイッチング素子の他端と接地との間に挿入
   された第５の抵抗とを有する単ビット可変減衰器を備え
   たことを特徴とする可変減衰器。
5. 【請求項５】 前記単ビット可変減衰器は、前記π形単
   ビット可変減衰器の入力側に接続され、前記第５のスイ
   ッチング素子が、前記第４のスイッチング素子の出力側
   に接続されたＬ形単ビット可変減衰器であることを特徴
   とする請求項４記載の可変減衰器。
6. 【請求項６】 前記単ビット可変減衰器は、前記π形単
   ビット可変減衰器の出力側に接続され、前記第５のスイ
   ッチング素子が、前記第４のスイッチング素子の入力側
   に接続された逆Ｌ形単ビット可変減衰器であることを特
   徴とする請求項４記載の可変減衰器。
7. 【請求項７】 多ビット構成の可変減衰器において、 信号線に対して直列に接続された第１のスイッチング素
   子と、 前記第１のスイッチング素子の入出力側間に挿入された
   第１の抵抗と、 前記第１のスイッチング素子の入力側の前記信号線に一
   端が接続された第２のスイッチング素子と、 前記第２のスイッチング素子の他端と接地との間に挿入
   された第２の抵抗と、 前記第１のスイッチング素子の出力側の前記信号線に一
   端が接続された第３のスイッチング素子と、 前記第３のスイッチング素子の他端と接地との間に挿入
   された第３の抵抗とを有するπ形単ビット可変減衰器、 前記π形単ビット可変減衰器の入力側に接続され、 前記信号線に対して直列に接続された第４のスイッチン
   グ素子と、 前記第４のスイッチング素子の入出力側間に挿入された
   第４の抵抗と、 前記第４のスイッチング素子の出力側の前記信号線に一
   端が接続された第５のスイッチング素子と、 前記第５のスイッチング素子の他端と接地との間に挿入
   された第５の抵抗とを有するＬ形単ビット可変減衰器、 及び前記π形単ビット可変減衰器の出力側に接続され、 前記信号線に対して直列に接続された第６のスイッチン
   グ素子と、 前記第６のスイッチング素子の入出力側間に挿入された
   第６の抵抗と、 前記第６のスイッチング素子の入力側の前記信号線に一
   端が接続された第７のスイッチング素子と、 前記第７のスイッチング素子の他端と接地との間に挿入
   された第７の抵抗とを有する逆Ｌ形単ビット可変減衰器
   を備えたことを特徴とする可変減衰器。
8. 【請求項８】 多ビット構成の可変減衰器において、 信号線に対して直列に接続された第１のスイッチング素
   子と、 前記第１のスイッチング素子の入出力側間に挿入された
   第１の抵抗と、 前記第１のスイッチング素子の出力側の前記信号線に一
   端が接続された第２のスイッチング素子と、 前記第２のスイッチング素子の他端と接地との間に挿入
   された第２の抵抗と、 前記第１のスイッチング素子の出力側の前記信号線に対
   して直列に接続された第３のスイッチング素子と、 前記第３のスイッチング素子の入出力側間に挿入された
   第３の抵抗とを有するＴ形単ビット可変減衰器、 及び前記Ｔ形単ビット可変減衰器に接続され、 前記信号線に対して直列に接続された第４のスイッチン
   グ素子と、 前記第４のスイッチング素子の入出力側間に挿入された
   第４の抵抗と、 前記信号線に一端が接続された第５のスイッチング素子
   と、 前記第５のスイッチング素子の他端と接地との間に挿入
   された第５の抵抗とを有する単ビット可変減衰器を備え
   たことを特徴とする可変減衰器。
9. 【請求項９】 前記単ビット可変減衰器は、前記Ｔ形単
   ビット可変減衰器の入力側に接続され、前記第５のスイ
   ッチング素子が、前記第４のスイッチング素子の出力側
   に接続されたＬ形単ビット可変減衰器であることを特徴
   とする請求項８記載の可変減衰器。
10. 【請求項１０】 前記単ビット可変減衰器は、前記Ｔ形
    単ビット可変減衰器の出力側に接続され、前記第５のス
    イッチング素子が、前記第４のスイッチング素子の入力
    側に接続された逆Ｌ形単ビット可変減衰器であることを
    特徴とする請求項８記載の可変減衰器。
11. 【請求項１１】 多ビット構成の可変減衰器において、 信号線に対して直列に接続された第１のスイッチング素
    子と、 前記第１のスイッチング素子の入出力側間に挿入された
    第１の抵抗と、 前記第１のスイッチング素子の出力側の前記信号線に一
    端が接続された第２のスイッチング素子と、 前記第２のスイッチング素子の他端と接地との間に挿入
    された第２の抵抗と、 前記第１のスイッチング素子の出力側の前記信号線に対
    して直列に接続された第３のスイッチング素子と、 前記第３のスイッチング素子の入出力側間に挿入された
    第３の抵抗とを有するＴ形単ビット可変減衰器、 前記Ｔ形単ビット可変減衰器の入力側に接続され、 前記信号線に対して直列に接続された第４のスイッチン
    グ素子と、 前記第４のスイッチング素子の入出力側間に挿入された
    第４の抵抗と、 前記第４のスイッチング素子の出力側の前記信号線に一
    端が接続された第５のスイッチング素子と、 前記第５のスイッチング素子の他端と接地との間に挿入
    された第５の抵抗とを有するＬ形単ビット可変減衰器、 及び前記Ｔ形単ビット可変減衰器の出力側に接続され、 前記信号線に対して直列に接続された第６のスイッチン
    グ素子と、 前記第６のスイッチング素子の入出力側間に挿入された
    第６の抵抗と、 前記第６のスイッチング素子の入力側の前記信号線に一
    端が接続された第７のスイッチング素子と、 前記第７のスイッチング素子の他端と接地との間に挿入
    された第７の抵抗とを有する逆Ｌ形単ビット可変減衰器
    を備えたことを特徴とする可変減衰器。
12. 【請求項１２】 多ビット構成の可変減衰器において、 信号線に一端が接続された第１のスイッチング素子と、 前記第１のスイッチング素子の他端と接地との間に挿入
    された第１の抵抗とを有するＩ形単ビット可変減衰器、 及び前記Ｉ形単ビット可変減衰器に接続され、 前記信号線に対して直列に接続された第２のスイッチン
    グ素子と、 前記第２のスイッチング素子の入出力側間に挿入された
    第２の抵抗と、 前記信号線に一端が接続された第３のスイッチング素子
    と、 前記第３のスイッチング素子の他端と接地との間に挿入
    された第３の抵抗とを有する単ビット可変減衰器を備え
    たことを特徴とする可変減衰器。
13. 【請求項１３】 前記単ビット可変減衰器は、前記Ｉ形
    単ビット可変減衰器の出力側に接続され、前記第３のス
    イッチング素子が、前記第２のスイッチング素子の出力
    側に接続されたＬ形単ビット可変減衰器であることを特
    徴とする請求項１２記載の可変減衰器。
14. 【請求項１４】 前記単ビット可変減衰器は、前記Ｉ形
    単ビット可変減衰器の入力側に接続され、前記第３のス
    イッチング素子が、前記第２のスイッチング素子の入力
    側に接続された逆Ｌ形単ビット可変減衰器であることを
    特徴とする請求項１２記載の可変減衰器。
15. 【請求項１５】 多ビット構成の可変減衰器において、 信号線に一端が接続された第１のスイッチング素子と、 前記第１のスイッチング素子の他端と接地との間に挿入
    された第１の抵抗とを少なくとも有する第１の単ビット
    可変減衰器、 及び前記信号線に一端が接続された第２のスイッチング
    素子と、 前記第２のスイッチング素子の他端と接地との間に挿入
    された第２の抵抗とを少なくとも有する第２の単ビット
    可変減衰器を備え、 前記第１のスイッチング素子及び前記第１の抵抗と、前
    記第２のスイッチング素子及び前記第２の抵抗とが隣接
    するときには、前記第１のスイッチング素子及び前記第
    １の抵抗と、前記第２のスイッチング素子及び前記第２
    の抵抗とを前記信号線の両側に配置することを特徴とす
    る可変減衰器。
16. 【請求項１６】 多ビット構成の可変減衰器において、 信号線に対して直列に接続された第１のスイッチング素
    子と、 前記第１のスイッチング素子の入出力側間に挿入された
    第１の抵抗とを少なくとも有する第１の単ビット可変減
    衰器、 及び前記信号線に対して直列に接続された第２のスイッ
    チング素子と、 前記第２のスイッチング素子の入出力側間に挿入された
    第２の抵抗とを少なくとも有する第２の単ビット可変減
    衰器を備え、 前記第１の単ビット可変減衰器の減衰量が前記第２の単
    ビット可変減衰器の減衰量より大きい場合には、前記第
    １のスイッチング素子のゲート幅を前記第２のスイッチ
    ング素子のゲート幅より小さくすることを特徴とする可
    変減衰器。
17. 【請求項１７】 多ビット構成の可変減衰器において、 信号線に対して直列に接続された第１のスイッチング素
    子と、 前記第１のスイッチング素子の入出力側間に挿入された
    第１の抵抗とを少なくとも有する第１の単ビット可変減
    衰器、 及び前記信号線に対して直列に接続された第２のスイッ
    チング素子と、 前記第２のスイッチング素子の入出力側間に挿入された
    第２の抵抗とを少なくとも有する第２の単ビット可変減
    衰器を備え、 前記第１の単ビット可変減衰器の減衰量が前記第２の単
    ビット可変減衰器の減衰量より大きい場合には、前記第
    １のスイッチング素子の入出力側間にインダクタンスを
    挿入することを特徴とする可変減衰器。