JPH0946176A - 減衰器 - Google Patents
減衰器Info
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- JPH0946176A JPH0946176A JP19194795A JP19194795A JPH0946176A JP H0946176 A JPH0946176 A JP H0946176A JP 19194795 A JP19194795 A JP 19194795A JP 19194795 A JP19194795 A JP 19194795A JP H0946176 A JPH0946176 A JP H0946176A
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- Japan
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- attenuator
- resistor
- drain electrode
- circuit
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Abstract
(57)【要約】
【目的】 小型で、周波数特性が小さく、設計の容易な
減衰器を得る。 【構成】 ソース電極とドレイン電極との間に抵抗を並
列に装荷したＦＥＴと、抵抗を直列に接続したＦＥＴと
を接続し、これらＦＥＴのゲート電極に印加するバイア
ス電圧を制御してＦＥＴのオン状態とオフ状態とを切換
えることにより、通過回路と抵抗により構成されるＴ型
減衰回路とを切換えて減衰を行なう。
減衰器を得る。 【構成】 ソース電極とドレイン電極との間に抵抗を並
列に装荷したＦＥＴと、抵抗を直列に接続したＦＥＴと
を接続し、これらＦＥＴのゲート電極に印加するバイア
ス電圧を制御してＦＥＴのオン状態とオフ状態とを切換
えることにより、通過回路と抵抗により構成されるＴ型
減衰回路とを切換えて減衰を行なう。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロ波帯やミリ
波帯で動作するＦＥＴ（電界効果トランジスタ）を切換
え素子として用いた減衰器に関するものである。
波帯で動作するＦＥＴ（電界効果トランジスタ）を切換
え素子として用いた減衰器に関するものである。
【０００２】
【従来の技術】ＦＥＴを用いた減衰器は、マイクロ波帯
やミリ波帯におけるレーダシステムや各種伝送回路にお
いて広く用いられている。従来から知られている減衰器
としては、例えばスイッチドライン型と呼ばれる図５に
示すような等価回路を有する減衰器がある。
やミリ波帯におけるレーダシステムや各種伝送回路にお
いて広く用いられている。従来から知られている減衰器
としては、例えばスイッチドライン型と呼ばれる図５に
示すような等価回路を有する減衰器がある。
【０００３】図中１は第１のＦＥＴ、３は第２のＦＥ
Ｔ、４は第３のＦＥＴ、１８は第４のＦＥＴ、１９は基
準伝送線路、２０は抵抗であり、入力端子６に第１のＦ
ＥＴ１のドレイン電極２２ａ及び第２のＦＥＴ３のドレ
イン電極２２ｂが接続され、出力端子７には第３のＦＥ
Ｔ４のドレイン電極２２ｃ及び第４のＦＥＴ１８のドレ
イン電極２２ｄが接続されている。また、第２のＦＥＴ
３のソース電極２１ｂと第４のＦＥＴ１８のソース電極
２１ｄとの間には、基準伝送線路１９が接続され、第１
のＦＥＴ１のソース電極２１ａと第３のＦＥＴ４のソー
ス電極２１ｃとの間には、抵抗２０が接続されている。
また、２３は各ＦＥＴのゲート電極である。
Ｔ、４は第３のＦＥＴ、１８は第４のＦＥＴ、１９は基
準伝送線路、２０は抵抗であり、入力端子６に第１のＦ
ＥＴ１のドレイン電極２２ａ及び第２のＦＥＴ３のドレ
イン電極２２ｂが接続され、出力端子７には第３のＦＥ
Ｔ４のドレイン電極２２ｃ及び第４のＦＥＴ１８のドレ
イン電極２２ｄが接続されている。また、第２のＦＥＴ
３のソース電極２１ｂと第４のＦＥＴ１８のソース電極
２１ｄとの間には、基準伝送線路１９が接続され、第１
のＦＥＴ１のソース電極２１ａと第３のＦＥＴ４のソー
ス電極２１ｃとの間には、抵抗２０が接続されている。
また、２３は各ＦＥＴのゲート電極である。
【０００４】次に従来の減衰器の動作を図５を用いて説
明する。一般に、ＦＥＴのゲートに０［Ｖ］のバイアス
電圧を印加するとＦＥＴはオン状態となり、ドレイン電
極とソース電極間インピーダンスは抵抗性の低インピー
ダンスとなる。逆に、ＦＥＴのゲートにピンチオフ電圧
相当のバイアス電圧を印加するとＦＥＴはオフ状態とな
り、ドレインとソース間インピーダンスは容量性の高イ
ンピーダンスとなる。この特性を利用してＦＥＴを高周
波信号に対してスイッチとして利用することができる。
ここで、オン状態時の抵抗値及びオフ状態時の容量値は
ＦＥＴの総ゲート電極長に依存しており、使用周波数に
応じて予め所望の値とすることが可能である。
明する。一般に、ＦＥＴのゲートに０［Ｖ］のバイアス
電圧を印加するとＦＥＴはオン状態となり、ドレイン電
極とソース電極間インピーダンスは抵抗性の低インピー
ダンスとなる。逆に、ＦＥＴのゲートにピンチオフ電圧
相当のバイアス電圧を印加するとＦＥＴはオフ状態とな
り、ドレインとソース間インピーダンスは容量性の高イ
ンピーダンスとなる。この特性を利用してＦＥＴを高周
波信号に対してスイッチとして利用することができる。
ここで、オン状態時の抵抗値及びオフ状態時の容量値は
ＦＥＴの総ゲート電極長に依存しており、使用周波数に
応じて予め所望の値とすることが可能である。
【０００５】まず、第１のＦＥＴ１及び第３のＦＥＴ４
のゲート電極２３ａ、２３ｃにピンチオフ電圧を印加
し、第２のＦＥＴ３及び第４のＦＥＴ１８のゲート電極
２３ｂ、２３ｄに０［Ｖ］を印加すると、第１のＦＥＴ
１のドレイン電極２２ａとソース電極２１ａ間及び第３
のＦＥＴ４のドレイン電極２２ｃとソース電極２１ｃ間
は容量性の高インピーダンス（オフ状態）となり、一方
第２のＦＥＴ３のドレイン電極２２ｂとソース電極２１
ｂ及び第４のＦＥＴ１８のドレイン電極２２ｄとソース
電極２１ｄ間は抵抗性の低インピーダンス（オン状態）
となる。この状態で、入力端子６より入力する高周波信
号は、オン状態となっている第２のＦＥＴ３、基準伝送
線路１９及びオン状態となっている第４のＦＥＴ１８を
通過して出力端子７より出力する。
のゲート電極２３ａ、２３ｃにピンチオフ電圧を印加
し、第２のＦＥＴ３及び第４のＦＥＴ１８のゲート電極
２３ｂ、２３ｄに０［Ｖ］を印加すると、第１のＦＥＴ
１のドレイン電極２２ａとソース電極２１ａ間及び第３
のＦＥＴ４のドレイン電極２２ｃとソース電極２１ｃ間
は容量性の高インピーダンス（オフ状態）となり、一方
第２のＦＥＴ３のドレイン電極２２ｂとソース電極２１
ｂ及び第４のＦＥＴ１８のドレイン電極２２ｄとソース
電極２１ｄ間は抵抗性の低インピーダンス（オン状態）
となる。この状態で、入力端子６より入力する高周波信
号は、オン状態となっている第２のＦＥＴ３、基準伝送
線路１９及びオン状態となっている第４のＦＥＴ１８を
通過して出力端子７より出力する。
【０００６】次に、第１のＦＥＴ１及び第３のＦＥＴ４
のゲート電極２３ａ、２３ｃに０［Ｖ］を印加し、第２
のＦＥＴ３及び第４のＦＥＴ１８のゲート電極２３ｂ、
２３ｄにピンチオフ電圧を印加すると、入力端子６より
入力する高周波信号は、オン状態となっている第１のＦ
ＥＴ１、抵抗２０及びオン状態となっている第３のＦＥ
Ｔ４を通過して出力端子７より出力する。このときの入
力端子６から出力端子７までの高周波信号の通過減衰量
は、上記の基準伝送線路１９を通過した場合の通過減衰
量に対し、基準伝送線路１９と抵抗２０との通過損失差
分だけ減衰されたことになる。
のゲート電極２３ａ、２３ｃに０［Ｖ］を印加し、第２
のＦＥＴ３及び第４のＦＥＴ１８のゲート電極２３ｂ、
２３ｄにピンチオフ電圧を印加すると、入力端子６より
入力する高周波信号は、オン状態となっている第１のＦ
ＥＴ１、抵抗２０及びオン状態となっている第３のＦＥ
Ｔ４を通過して出力端子７より出力する。このときの入
力端子６から出力端子７までの高周波信号の通過減衰量
は、上記の基準伝送線路１９を通過した場合の通過減衰
量に対し、基準伝送線路１９と抵抗２０との通過損失差
分だけ減衰されたことになる。
【０００７】このように、第１から第４のＦＥＴのオン
状態とオフ状態を、ゲート電極２３に印加する電圧によ
って制御することにより、高周波信号の通過経路を切り
換え減衰器として動作させることができる。
状態とオフ状態を、ゲート電極２３に印加する電圧によ
って制御することにより、高周波信号の通過経路を切り
換え減衰器として動作させることができる。
【０００８】
【発明が解決しようとする課題】従来の減衰器は以上の
ように構成されており、基準伝送線路と抵抗とを切換え
る３端子スイッチが２つ必要なため減衰器が大型化し、
また、所望の減衰量は抵抗値により決まり、減衰量が異
なれば抵抗値も異なるため、抵抗とスイッチを構成する
ＦＥＴとのインピーダンス整合設計を、減衰量が異なる
毎に行なう必要があり、設計が複雑になるという課題が
あった。更に、基準伝送線路や抵抗の前後に形成される
接続用線路により通過移相等の周波数特性が大きくなる
という課題もあった。
ように構成されており、基準伝送線路と抵抗とを切換え
る３端子スイッチが２つ必要なため減衰器が大型化し、
また、所望の減衰量は抵抗値により決まり、減衰量が異
なれば抵抗値も異なるため、抵抗とスイッチを構成する
ＦＥＴとのインピーダンス整合設計を、減衰量が異なる
毎に行なう必要があり、設計が複雑になるという課題が
あった。更に、基準伝送線路や抵抗の前後に形成される
接続用線路により通過移相等の周波数特性が大きくなる
という課題もあった。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、小型で設計の容易な減衰器を得る
ことを目的とする。
めになされたもので、小型で設計の容易な減衰器を得る
ことを目的とする。
【００１０】
【課題を解決するための手段】この発明の実施例１によ
る減衰器においては、抵抗を並列に装荷した第１のＦＥ
Ｔと抵抗を並列に装荷した第２のＦＥＴとを直列に接続
した回路を入出力端を結ぶ主線路に対し直列に配置し、
抵抗と第３のＦＥＴとによる直列回路を入出力端を結ぶ
主線路に対し並列に配置してＴ型回路を構成し、これら
ＦＥＴのゲート電極に所定のバイアス電圧を印加するよ
うにした。
る減衰器においては、抵抗を並列に装荷した第１のＦＥ
Ｔと抵抗を並列に装荷した第２のＦＥＴとを直列に接続
した回路を入出力端を結ぶ主線路に対し直列に配置し、
抵抗と第３のＦＥＴとによる直列回路を入出力端を結ぶ
主線路に対し並列に配置してＴ型回路を構成し、これら
ＦＥＴのゲート電極に所定のバイアス電圧を印加するよ
うにした。
【００１１】また、この発明の実施例２による減衰器に
おいては、ＦＥＴに並列に装荷される抵抗の入出力端を
形成する線路パターンを、ＦＥＴの指交差状に形成され
ているソース電極パターンとドレイン電極パターンとに
接続した。
おいては、ＦＥＴに並列に装荷される抵抗の入出力端を
形成する線路パターンを、ＦＥＴの指交差状に形成され
ているソース電極パターンとドレイン電極パターンとに
接続した。
【００１２】また、この発明の実施例３による減衰器に
おいては、ＦＥＴを形成する指交差状のソース電極パタ
ーンとドレイン電極パターンとの間隙の一部にゲート電
極パターンを形成し、残るソース電極パターンとドレイ
ン電極パターン間に抵抗を形成するようにした。
おいては、ＦＥＴを形成する指交差状のソース電極パタ
ーンとドレイン電極パターンとの間隙の一部にゲート電
極パターンを形成し、残るソース電極パターンとドレイ
ン電極パターン間に抵抗を形成するようにした。
【００１３】
【作用】この発明の実施例１によれば、抵抗が並列もし
くは直列に装荷されたＦＥＴのゲート電極に所定のバイ
アス電圧を印加してＦＥＴのオン状態とオフ状態との組
合せを選択することにより、通過回路と、抵抗で構成さ
れるＴ型減衰回路とを切換える。
くは直列に装荷されたＦＥＴのゲート電極に所定のバイ
アス電圧を印加してＦＥＴのオン状態とオフ状態との組
合せを選択することにより、通過回路と、抵抗で構成さ
れるＴ型減衰回路とを切換える。
【００１４】また、この発明の実施例２によれば、ＦＥ
Ｔに並列に装荷される抵抗の入出力端を形成する線路パ
ターンを指交差状に形成されるソース電極パターンとド
レイン電極パターンとに接続することで、抵抗の入出力
端を形成する線路パターンをソース及びドレインの両電
極パターン間に短く配置できるようにした。
Ｔに並列に装荷される抵抗の入出力端を形成する線路パ
ターンを指交差状に形成されるソース電極パターンとド
レイン電極パターンとに接続することで、抵抗の入出力
端を形成する線路パターンをソース及びドレインの両電
極パターン間に短く配置できるようにした。
【００１５】また、この発明の実施例３によれば、ＦＥ
Ｔのソース電極パターンとドレイン電極パターンとの間
隙の一部に、抵抗を設けたことにより、抵抗の入出力端
を形成する線路パターンをソース及びドレインの両電極
パターン間に更に短くして配置できる。
Ｔのソース電極パターンとドレイン電極パターンとの間
隙の一部に、抵抗を設けたことにより、抵抗の入出力端
を形成する線路パターンをソース及びドレインの両電極
パターン間に更に短くして配置できる。
【００１６】
実施例１．以下にこの発明の実施例１を図について説明
する。図１はこの発明の実施例１を示す回路図である。
図において、１は第１の抵抗２ａが並列に装荷された第
１のＦＥＴ、３は第２の抵抗２ｂが並列に装荷された第
２のＦＥＴ、４は第３の抵抗２ｃが直列に装荷された第
３のＦＥＴ、５は接地である。
する。図１はこの発明の実施例１を示す回路図である。
図において、１は第１の抵抗２ａが並列に装荷された第
１のＦＥＴ、３は第２の抵抗２ｂが並列に装荷された第
２のＦＥＴ、４は第３の抵抗２ｃが直列に装荷された第
３のＦＥＴ、５は接地である。
【００１７】つぎに、図１を用い動作について説明す
る。従来の実施例で説明したように、ＦＥＴのゲート電
極に印加する電圧を制御することでＦＥＴをオン状態と
オフ状態に切換えることができる。まず、第１のＦＥＴ
１、第２のＦＥＴ３をオン状態にし、第３のＦＥＴ４を
オフ状態とすると、ＦＥＴがオン状態ではＦＥＴが十分
に低インピーダンスとなり高周波信号はＦＥＴ側を通過
し、一方オフ状態ではＦＥＴが高インピーダンスとなる
ために、ＦＥＴは高周波信号に対して遮断の作用をす
る。よってこのときの減衰器の等価回路は、第３のＦＥ
Ｔ４が入力端子６と出力端子７とを結ぶ主線路に対して
開放端と見なせるため、オン状態でのＦＥＴの抵抗値が
十分に小さいとして省略すれば図２（ａ）の等価回路と
見なすことができ減衰器全体としては通過回路として作
用する。
る。従来の実施例で説明したように、ＦＥＴのゲート電
極に印加する電圧を制御することでＦＥＴをオン状態と
オフ状態に切換えることができる。まず、第１のＦＥＴ
１、第２のＦＥＴ３をオン状態にし、第３のＦＥＴ４を
オフ状態とすると、ＦＥＴがオン状態ではＦＥＴが十分
に低インピーダンスとなり高周波信号はＦＥＴ側を通過
し、一方オフ状態ではＦＥＴが高インピーダンスとなる
ために、ＦＥＴは高周波信号に対して遮断の作用をす
る。よってこのときの減衰器の等価回路は、第３のＦＥ
Ｔ４が入力端子６と出力端子７とを結ぶ主線路に対して
開放端と見なせるため、オン状態でのＦＥＴの抵抗値が
十分に小さいとして省略すれば図２（ａ）の等価回路と
見なすことができ減衰器全体としては通過回路として作
用する。
【００１８】つぎに、第１のＦＥＴ１、第２のＦＥＴ３
をオフ状態にし、第３のＦＥＴ４をオン状態とする。こ
のときの減衰器の等価回路は、オン状態でのＦＥＴの抵
抗値が十分に小さいとして省略すれば図２（ｂ）のよう
に第１の抵抗２ａ、第２の抵抗２ｂ及び第３の抵抗２ｃ
によりＴ型減衰回路として作用する。この場合の減衰量
Ｌは、第１の抵抗２ａ、第２の抵抗２ｂの抵抗値を共に
Ｒ１、第３の抵抗２ｃの抵抗値をＲ２とすれば数１で与
えられる。
をオフ状態にし、第３のＦＥＴ４をオン状態とする。こ
のときの減衰器の等価回路は、オン状態でのＦＥＴの抵
抗値が十分に小さいとして省略すれば図２（ｂ）のよう
に第１の抵抗２ａ、第２の抵抗２ｂ及び第３の抵抗２ｃ
によりＴ型減衰回路として作用する。この場合の減衰量
Ｌは、第１の抵抗２ａ、第２の抵抗２ｂの抵抗値を共に
Ｒ１、第３の抵抗２ｃの抵抗値をＲ２とすれば数１で与
えられる。
【００１９】
【数１】
【００２０】また、一般的な整合条件である入出力イン
ピーダンス５０Ωとした場合のＲ１とＲ２の関係は数２
により与えられることも知られている。
ピーダンス５０Ωとした場合のＲ１とＲ２の関係は数２
により与えられることも知られている。
【００２１】
【数２】
【００２２】このように、ＦＥＴのオン状態とオフ状態
とを制御し、通過回路とＴ型減衰回路とを切換えること
により、両回路の通過損失差分の減衰を行なうことがで
きる。また、本実施例の場合、所望の減衰量が異なる場
合でもＲ１、Ｒ２の値を数１及び数２を満たす値とすれ
ば、減衰器と接続される前後の回路との整合設計が容易
に行なえる。
とを制御し、通過回路とＴ型減衰回路とを切換えること
により、両回路の通過損失差分の減衰を行なうことがで
きる。また、本実施例の場合、所望の減衰量が異なる場
合でもＲ１、Ｒ２の値を数１及び数２を満たす値とすれ
ば、減衰器と接続される前後の回路との整合設計が容易
に行なえる。
【００２３】実施例２．図３はこの発明の実施例２を示
す構造図であり、実施例１で説明した図１中第１の抵抗
２ａが装荷された第１のＦＥＴ１を示す構造図である。
図において第１のＦＥＴ１の電極構造は、短冊形状のド
レイン電極パターン８と、同じく短冊形状をしたソース
電極パターン９とを複数本指交差状に配置し、ドレイン
電極パターン８とソース電極パターン９との間にゲート
電極パターン１０を配置した構造となっている。また、
ゲート電極パターン１０は相互に接続されかつ外部に引
き出されており、ソース電極パターン９はゲート電極パ
ターン１０との競合・干渉を避けるため、エアブリッジ
１１ａを介して他のＦＥＴとの接続パターン１５ｂに接
続されている。また、１６は図１における第１の抵抗２
ａに相当する抵抗体であり、この抵抗体１６は端子用線
路パターン１４により第１のＦＥＴ１に接続されてい
る。
す構造図であり、実施例１で説明した図１中第１の抵抗
２ａが装荷された第１のＦＥＴ１を示す構造図である。
図において第１のＦＥＴ１の電極構造は、短冊形状のド
レイン電極パターン８と、同じく短冊形状をしたソース
電極パターン９とを複数本指交差状に配置し、ドレイン
電極パターン８とソース電極パターン９との間にゲート
電極パターン１０を配置した構造となっている。また、
ゲート電極パターン１０は相互に接続されかつ外部に引
き出されており、ソース電極パターン９はゲート電極パ
ターン１０との競合・干渉を避けるため、エアブリッジ
１１ａを介して他のＦＥＴとの接続パターン１５ｂに接
続されている。また、１６は図１における第１の抵抗２
ａに相当する抵抗体であり、この抵抗体１６は端子用線
路パターン１４により第１のＦＥＴ１に接続されてい
る。
【００２４】端子用線路パターン１４ａは、ドレイン電
極パターン８ａの先端部に接続され、端子用線路パター
ン１４ｂは、ソース電極パターン９ａの先端部にエアブ
リッジ１２により接続されている。更に、くし形状に配
置されている複数のドレイン電極パターン８どうしをエ
アブリッジ１３にて橋絡接続しており、同様にソース電
極パターン９どうしをエアブリッジ１２にて橋絡接続し
た構造となっている。
極パターン８ａの先端部に接続され、端子用線路パター
ン１４ｂは、ソース電極パターン９ａの先端部にエアブ
リッジ１２により接続されている。更に、くし形状に配
置されている複数のドレイン電極パターン８どうしをエ
アブリッジ１３にて橋絡接続しており、同様にソース電
極パターン９どうしをエアブリッジ１２にて橋絡接続し
た構造となっている。
【００２５】以上のような構造とすれば、例えば端子用
線路パターン１４を、隣接するＦＥＴとの接続パターン
１５ａ及び１５ｂから引出す場合に比べ、端子用線路パ
ターン１４の線路長を極力短くできるため配置上小型化
が可能となり、更に、周波数特性を劣化させる要因であ
る端子用線路パターン１４に伴う寄生インダクタ成分が
低減でき、また、隣接するＦＥＴに装荷される回路との
電気的干渉も低減できる。
線路パターン１４を、隣接するＦＥＴとの接続パターン
１５ａ及び１５ｂから引出す場合に比べ、端子用線路パ
ターン１４の線路長を極力短くできるため配置上小型化
が可能となり、更に、周波数特性を劣化させる要因であ
る端子用線路パターン１４に伴う寄生インダクタ成分が
低減でき、また、隣接するＦＥＴに装荷される回路との
電気的干渉も低減できる。
【００２６】ここでは、図１中の第１の抵抗２ａを例に
とって説明したが、第２の抵抗２ｂについても同様の構
造で、同様の動作が可能である。また、図３では、ドレ
イン電極パターン８どうしをエアブリッジ１３にて接続
し、ソース電極パターン９どうしをエアブリッジ１２に
て接続しているが、エアブリッジ１２、１３による寄生
インダクタ成分を低減したい場合等は、端子用線路パタ
ーン１４を、ドレイン電極パターン８の少なくとも１本
以上と、ソース電極パターン９の少なくとも１本以上と
に接続しても同様な動作が可能である。
とって説明したが、第２の抵抗２ｂについても同様の構
造で、同様の動作が可能である。また、図３では、ドレ
イン電極パターン８どうしをエアブリッジ１３にて接続
し、ソース電極パターン９どうしをエアブリッジ１２に
て接続しているが、エアブリッジ１２、１３による寄生
インダクタ成分を低減したい場合等は、端子用線路パタ
ーン１４を、ドレイン電極パターン８の少なくとも１本
以上と、ソース電極パターン９の少なくとも１本以上と
に接続しても同様な動作が可能である。
【００２７】実施例３．図４はこの発明の実施例３を示
す回路図であり、実施例１で説明した図１中第１の抵抗
２ａが装荷された第１のＦＥＴ１を示す構造図である。
図４において、１７ａはドレイン電極パターン８ａとソ
ース電極パターン９ａとの間にゲート電極パターン１０
ａを形成した第１のＦＥＴセルであり、１７ｂはドレイ
ン電極パターン８ｃとソース電極パターン９ｂとの間に
ゲート電極パターン１０ｂを形成した第２のＦＥＴセル
である。また、１６は第１のＦＥＴセル１７ａと第２の
ＦＥＴセル１７ｂに挟まれる形で形成されている抵抗体
である。この抵抗体１６は、端子用線路パターン１４と
エアブリッジ１１ｂとにより接続パターン１５と接続さ
れている。このように、ＦＥＴの内部に抵抗体１６を配
置する構造としているため、端子用接続パターン１４を
更に短くすることができ、減衰器として更に小型も可能
となる。
す回路図であり、実施例１で説明した図１中第１の抵抗
２ａが装荷された第１のＦＥＴ１を示す構造図である。
図４において、１７ａはドレイン電極パターン８ａとソ
ース電極パターン９ａとの間にゲート電極パターン１０
ａを形成した第１のＦＥＴセルであり、１７ｂはドレイ
ン電極パターン８ｃとソース電極パターン９ｂとの間に
ゲート電極パターン１０ｂを形成した第２のＦＥＴセル
である。また、１６は第１のＦＥＴセル１７ａと第２の
ＦＥＴセル１７ｂに挟まれる形で形成されている抵抗体
である。この抵抗体１６は、端子用線路パターン１４と
エアブリッジ１１ｂとにより接続パターン１５と接続さ
れている。このように、ＦＥＴの内部に抵抗体１６を配
置する構造としているため、端子用接続パターン１４を
更に短くすることができ、減衰器として更に小型も可能
となる。
【００２８】以上、実施例１から実施例３までの減衰器
で使用しているＦＥＴの動作においては、ＦＥＴを構成
するドレイン電極とソース電極とは電気的に等価な働き
を行なうことから、説明におけるソース電極とドレイン
電極とを逆にしても、同様な効果が得られる。
で使用しているＦＥＴの動作においては、ＦＥＴを構成
するドレイン電極とソース電極とは電気的に等価な働き
を行なうことから、説明におけるソース電極とドレイン
電極とを逆にしても、同様な効果が得られる。
【００２９】更に、実施例１では１段構成のＴ型減衰回
路を用いた減衰器の例を示したが、段数を増した構成と
しても同様に減衰回路として動作し同様な効果が得られ
る。
路を用いた減衰器の例を示したが、段数を増した構成と
しても同様に減衰回路として動作し同様な効果が得られ
る。
【００３０】
【発明の効果】この発明は以上のように構成されている
ので、以下に記載するような効果がある。
ので、以下に記載するような効果がある。
【００３１】この発明の実施例１によれば、減衰器の構
成を通過回路とＴ型減衰回路とをＦＥＴを用いて切換え
る構成としたので、減衰量が異なる減衰器を設計する場
合でもＴ型減衰回路の抵抗値を所望の値とすることで、
他の回路との整合設計が容易にできる。
成を通過回路とＴ型減衰回路とをＦＥＴを用いて切換え
る構成としたので、減衰量が異なる減衰器を設計する場
合でもＴ型減衰回路の抵抗値を所望の値とすることで、
他の回路との整合設計が容易にできる。
【００３２】また、この発明の実施例２によれば、ＦＥ
Ｔに並列に装荷される抵抗の入出力端を形成する線路パ
ターンを短く配置できるようにしたので、回路を小型化
でき、且つ線路パターンによる寄生インダクタ量が低減
したことで、周波数特性の少ない減衰器の設計が可能と
なる。
Ｔに並列に装荷される抵抗の入出力端を形成する線路パ
ターンを短く配置できるようにしたので、回路を小型化
でき、且つ線路パターンによる寄生インダクタ量が低減
したことで、周波数特性の少ない減衰器の設計が可能と
なる。
【００３３】また、この発明の実施例３によれば、ＦＥ
Ｔの内部に抵抗を形成することで、ＦＥＴに並列に装荷
される抵抗の入出力端を形成する線路パターンを更に短
く配置できるようにしたので、回路を小型化でき、且つ
線路パターンによる寄生インダクタ量が低減したこと
で、周波数特性の少ない減衰器の設計が可能となる。
Ｔの内部に抵抗を形成することで、ＦＥＴに並列に装荷
される抵抗の入出力端を形成する線路パターンを更に短
く配置できるようにしたので、回路を小型化でき、且つ
線路パターンによる寄生インダクタ量が低減したこと
で、周波数特性の少ない減衰器の設計が可能となる。
【図１】 この発明の実施例１を示す回路図である。
【図２】 この発明の実施例１の動作を説明する回路図
である。
である。
【図３】 この発明の実施例２を示す構造図である。
【図４】 この発明の実施例３を示す構造図である。
【図５】 従来の減衰器を示す回路図である。
１ 第１のＦＥＴ、２ 抵抗、３ 第２のＦＥＴ、４
第３のＦＥＴ、５ 接地、６ 入力端子、７ 出力端
子、８ ドレイン電極パターン、９ ソース電極パター
ン、１０ ゲート電極パターン、１１ エアブリッジ、
１２ エアブリッジ、１３ エアブリッジ、１４ 端子
用線路パターン、１５ 接続パターン、１６ 抵抗体、
１７ ＦＥＴセル、１８ 第４のＦＥＴ、１９ 基準伝
送線路、２０ 抵抗、２１ ソース電極、２２ ドレイ
ン電極、２３ ゲート電極。
第３のＦＥＴ、５ 接地、６ 入力端子、７ 出力端
子、８ ドレイン電極パターン、９ ソース電極パター
ン、１０ ゲート電極パターン、１１ エアブリッジ、
１２ エアブリッジ、１３ エアブリッジ、１４ 端子
用線路パターン、１５ 接続パターン、１６ 抵抗体、
１７ ＦＥＴセル、１８ 第４のＦＥＴ、１９ 基準伝
送線路、２０ 抵抗、２１ ソース電極、２２ ドレイ
ン電極、２３ ゲート電極。
Claims (3)
- 【請求項１】 ドレイン電極とソース電極間に第１の抵
抗を装荷した第１のＦＥＴ（電界効果トランジスタ）
と、ドレイン電極とソース電極間に第２の抵抗を装荷し
た第２のＦＥＴとを、入出力間を結ぶ主線路に対して、
ドレイン電極及びソース電極を接続端子として直列に接
続すると共に、第３のＦＥＴのドレイン電極あるいはソ
ース電極に、第３の抵抗が直列に接続された直列回路
を、前記第１のＦＥＴと第２のＦＥＴの接続点に、入出
力間を結ぶ主線路に対して並列接続してＴ型回路を構成
し、前記第１から第３のＦＥＴの各々のゲート電極にバ
イアス電圧を印加する手段を具備したことを特徴とする
減衰器。 - 【請求項２】 前記第１のＦＥＴあるいは前記第２のＦ
ＥＴのソース電極及びドレイン電極が、少なくとも一本
以上の短冊形状パターンを並行に配置して形成した指交
差状であって、この指交差状の電極を有するＦＥＴに装
荷される前記第１の抵抗あるいは前記第２の抵抗が、ソ
ース電極パターンまたはドレイン電極パターンのうち一
極の少なくとも一本以上の電極パターンと、他極の少な
くとも一本以上の電極パターンとを接続するパターン上
に形成されることを特徴とする請求項１記載の減衰器。 - 【請求項３】 前記第１のＦＥＴあるいは前記第２のＦ
ＥＴのソース電極及びドレイン電極が、少なくとも一本
以上の短冊形状パターンを並行に配置して形成した指交
差状であって、これら指交差状のソース電極パターンと
ドレイン電極パターンとの間隙の一部にゲート電極パタ
ーンを配置してＦＥＴ部を形成すると共に、残るソース
電極パターンとドレイン電極パターン間に抵抗を形成し
て前記第１の抵抗あるいは前記第２の抵抗としたことを
特徴とする請求項１記載の減衰器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19194795A JPH0946176A (ja) | 1995-07-27 | 1995-07-27 | 減衰器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19194795A JPH0946176A (ja) | 1995-07-27 | 1995-07-27 | 減衰器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0946176A true JPH0946176A (ja) | 1997-02-14 |
Family
ID=16283113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19194795A Pending JPH0946176A (ja) | 1995-07-27 | 1995-07-27 | 減衰器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0946176A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003071680A1 (en) * | 2002-02-25 | 2003-08-28 | Koninklijke Philips Electronics N.V. | High-frequency signal switching |
| WO2005064791A1 (ja) * | 2003-12-25 | 2005-07-14 | Matsushita Electric Industrial Co., Ltd. | 可変アッテネータ |
| US6933783B2 (en) | 2001-11-29 | 2005-08-23 | Sanyo Electric Co., Ltd. | Variable gain differential amplifier and multiplication circuit |
| JP2013121122A (ja) * | 2011-12-08 | 2013-06-17 | Mitsubishi Electric Corp | 信号等化器 |
| WO2013178271A1 (en) * | 2012-05-31 | 2013-12-05 | Advantest (Singapore) Pte. Ltd. | Variable attenuator |
-
1995
- 1995-07-27 JP JP19194795A patent/JPH0946176A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6933783B2 (en) | 2001-11-29 | 2005-08-23 | Sanyo Electric Co., Ltd. | Variable gain differential amplifier and multiplication circuit |
| US6956435B2 (en) | 2001-11-29 | 2005-10-18 | Sanyo Electric Co., Ltd. | Variable gain differential amplifier and multiplication circuit |
| WO2003071680A1 (en) * | 2002-02-25 | 2003-08-28 | Koninklijke Philips Electronics N.V. | High-frequency signal switching |
| WO2005064791A1 (ja) * | 2003-12-25 | 2005-07-14 | Matsushita Electric Industrial Co., Ltd. | 可変アッテネータ |
| JP2013121122A (ja) * | 2011-12-08 | 2013-06-17 | Mitsubishi Electric Corp | 信号等化器 |
| WO2013178271A1 (en) * | 2012-05-31 | 2013-12-05 | Advantest (Singapore) Pte. Ltd. | Variable attenuator |
| US9369112B2 (en) | 2012-05-31 | 2016-06-14 | Advantest Corporation | Variable attenuator |
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