JP2001326558A - 移相器 - Google Patents
移相器Info
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- JP2001326558A JP2001326558A JP2000143093A JP2000143093A JP2001326558A JP 2001326558 A JP2001326558 A JP 2001326558A JP 2000143093 A JP2000143093 A JP 2000143093A JP 2000143093 A JP2000143093 A JP 2000143093A JP 2001326558 A JP2001326558 A JP 2001326558A
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Abstract
(57)【要約】
【課題】 小形で低損失な移相器を得る。
【解決手段】 ドレイン（またはソース）が高周波信号
入力端子２に接続されると共にソース（またはドレイ
ン）が高周波信号出力端子３に接続される第１のＦＥＴ
６ａと、一端が高周波信号入力端子に接続され他端が接
地される第１のキャパシタ２２ａと、一端が高周波信号
出力端子に接続され他端が接地される第２のキャパシタ
２２ｂと、ドレイン（またはソース）が接地された第２
のＦＥＴ６ｂと、第２のＦＥＴ６ｂのドレイン・ソース
間を接続する第３のキャパシタ２２ｃと、一端が高周波
信号入力端子に接続され他端が第２のＦＥＴ６ｂのソー
ス（またはドレイン）に接続される第１のインダクタ２
１ａと、一端が高周波信号出力端子に接続され他端が第
２のＦＥＴ６ａのソース（ドレイン）に接続される第２
のインダクタ２１ｂとを備える。
入力端子２に接続されると共にソース（またはドレイ
ン）が高周波信号出力端子３に接続される第１のＦＥＴ
６ａと、一端が高周波信号入力端子に接続され他端が接
地される第１のキャパシタ２２ａと、一端が高周波信号
出力端子に接続され他端が接地される第２のキャパシタ
２２ｂと、ドレイン（またはソース）が接地された第２
のＦＥＴ６ｂと、第２のＦＥＴ６ｂのドレイン・ソース
間を接続する第３のキャパシタ２２ｃと、一端が高周波
信号入力端子に接続され他端が第２のＦＥＴ６ｂのソー
ス（またはドレイン）に接続される第１のインダクタ２
１ａと、一端が高周波信号出力端子に接続され他端が第
２のＦＥＴ６ａのソース（ドレイン）に接続される第２
のインダクタ２１ｂとを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、小形で低損失な
移相器に関する。
移相器に関する。
【０００２】
【従来の技術】図９は、例えばIEEE Microwave and Mil
limeter-wave Monolithic Circuits Symposium Digest,
New York, 1988, pp 95-98に掲載された従来の移相器
を示す回路図である。図９において、２は高周波信号入
力端子、３は高周波信号出力端子、２１ｄ，２１ｅ，２
１ｆを総称する２１はインダクタ、２２ｄ，２２ｅを総
称する２２はキャパシタ、９１ａ，９１ｂ，９１ｃ，９
１ｄ，９１ｅを総称する９１はＦＥＴ、８ａ，８ｂを総
称する８はバイアス端子である。
limeter-wave Monolithic Circuits Symposium Digest,
New York, 1988, pp 95-98に掲載された従来の移相器
を示す回路図である。図９において、２は高周波信号入
力端子、３は高周波信号出力端子、２１ｄ，２１ｅ，２
１ｆを総称する２１はインダクタ、２２ｄ，２２ｅを総
称する２２はキャパシタ、９１ａ，９１ｂ，９１ｃ，９
１ｄ，９１ｅを総称する９１はＦＥＴ、８ａ，８ｂを総
称する８はバイアス端子である。
【０００３】図に示す回路は、５個のＦＥＴを用いてい
る。ＦＥＴ９１ｂ、ＦＥＴ９１ｄは、バイアス端子８ａ
から入力される制御信号によって駆動される。また、Ｆ
ＥＴ９１ａ、ＦＥＴ９１ｃ、ＦＥＴ９１ｅはバイアス端
子８ｂから入力される制御信号によって駆動される。
る。ＦＥＴ９１ｂ、ＦＥＴ９１ｄは、バイアス端子８ａ
から入力される制御信号によって駆動される。また、Ｆ
ＥＴ９１ａ、ＦＥＴ９１ｃ、ＦＥＴ９１ｅはバイアス端
子８ｂから入力される制御信号によって駆動される。
【０００４】スイッチとして動作するＦＥＴ９１のソー
スとドレインは同電位であり、ゲート電圧をピンチオフ
電圧以下にした場合に、ＦＥＴ９１は遮断状態となり、
ゲート電圧をソース・ドレインと同電位にした場合に、
ＦＥＴ９１は通過状態となる。
スとドレインは同電位であり、ゲート電圧をピンチオフ
電圧以下にした場合に、ＦＥＴ９１は遮断状態となり、
ゲート電圧をソース・ドレインと同電位にした場合に、
ＦＥＴ９１は通過状態となる。
【０００５】次に動作について説明する。ＦＥＴ９１ｂ
およびＦＥＴ９１ｄを通過状態とし、ＦＥＴ９１ａおよ
びＦＥＴ９１ｃおよびＦＥＴ９１ｅを遮断状態とする際
には、キャパシタ２２ｄおよびキャパシタ２２ｅおよび
インダクタ２１ｆおよびＦＥＴ９１ａが遮断状態の際に
現れるキャパシタを等価的に表現するオフ容量およびＦ
ＥＴ９１ｃが遮断状態の際に現れるキャパシタを等価的
に表現するオフ容量によりＴ型のハイパスフィルタを実
現する。
およびＦＥＴ９１ｄを通過状態とし、ＦＥＴ９１ａおよ
びＦＥＴ９１ｃおよびＦＥＴ９１ｅを遮断状態とする際
には、キャパシタ２２ｄおよびキャパシタ２２ｅおよび
インダクタ２１ｆおよびＦＥＴ９１ａが遮断状態の際に
現れるキャパシタを等価的に表現するオフ容量およびＦ
ＥＴ９１ｃが遮断状態の際に現れるキャパシタを等価的
に表現するオフ容量によりＴ型のハイパスフィルタを実
現する。
【０００６】また、ＦＥＴ９１ｂおよびＦＥＴ９１ｄを
遮断状態とし、ＦＥＴ９１ａおよびＦＥＴ９１ｃおよび
ＦＥＴ９１ｅを通過状態とする際には、インダクタ２１
ｄおよびインダクタ２１ｅおよびＦＥＴ９１ｄが遮断状
態の際に現れるキャパシタを等価的に表現するオフ容量
によりＴ型のローパスフィルタを実現する。
遮断状態とし、ＦＥＴ９１ａおよびＦＥＴ９１ｃおよび
ＦＥＴ９１ｅを通過状態とする際には、インダクタ２１
ｄおよびインダクタ２１ｅおよびＦＥＴ９１ｄが遮断状
態の際に現れるキャパシタを等価的に表現するオフ容量
によりＴ型のローパスフィルタを実現する。
【０００７】ＦＥＴ９１ｂおよびＦＥＴ９１ｄの通過／
遮断状態の切り換えは、バイアス端子８ａから入力され
る制御信号により行われる。また、ＦＥＴ９１ａおよび
ＦＥＴ９１ｃおよびＦＥＴ９１ｅの通過／遮断状態の切
り換えは、バイアス端子８ｂから入力される制御信号に
より行われる。
遮断状態の切り換えは、バイアス端子８ａから入力され
る制御信号により行われる。また、ＦＥＴ９１ａおよび
ＦＥＴ９１ｃおよびＦＥＴ９１ｅの通過／遮断状態の切
り換えは、バイアス端子８ｂから入力される制御信号に
より行われる。
【０００８】バイアス端子８ａおよびバイアス端子８ｂ
に印加する制御信号を切り換えることによって、高周波
信号入力端子２から入力した高周波信号は、ハイパスフ
ィルタまたはローパスフィルタを通過して高周波信号出
力端子３に出力される。インダクタ２１のインダクタン
スおよびキャパシタ２２のキャパシタンス等を適切に設
定することにより、高周波信号が、図９に示す回路を通
過する際に生じる位相差で所要の移相量を得るものであ
る。
に印加する制御信号を切り換えることによって、高周波
信号入力端子２から入力した高周波信号は、ハイパスフ
ィルタまたはローパスフィルタを通過して高周波信号出
力端子３に出力される。インダクタ２１のインダクタン
スおよびキャパシタ２２のキャパシタンス等を適切に設
定することにより、高周波信号が、図９に示す回路を通
過する際に生じる位相差で所要の移相量を得るものであ
る。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の移相器では、入力された高周波信号が３個のＦ
ＥＴを通過するために損失が大きいという問題点があ
る。また、ＦＥＴを５個用いるために回路が大型化する
という問題点がある。
た従来の移相器では、入力された高周波信号が３個のＦ
ＥＴを通過するために損失が大きいという問題点があ
る。また、ＦＥＴを５個用いるために回路が大型化する
という問題点がある。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、小形で低損失な移相器を得ること
を目的とする。
めになされたもので、小形で低損失な移相器を得ること
を目的とする。
【００１１】
【課題を解決するための手段】この発明に係る移相器
は、第１の非バイアス端子が高周波信号入力端子に接続
されるとともに第２の非バイアス端子が高周波信号出力
端子に接続される第１のスイッチング素子と、一方の端
子が前記高周波信号入力端子に接続され他方の端子が接
地される第１のキャパシタと、一方の端子が前記高周波
信号出力端子に接続され他方の端子が接地される第２の
キャパシタと、第１の非バイアス端子が接地された第２
のスイッチング素子と、前記第２のスイッチング素子の
第１と第２の非バイアス端子間を接続する第３のキャパ
シタと、一方の端子が前記高周波信号入力端子に接続さ
れ他方の端子が前記第２のスイッチング素子の第２の非
バイアス端子に接続される第１のインダクタと、一方の
端子が前記高周波信号出力端子に接続され他方の端子が
前記第２のスイッチング素子の第２の非バイアス端子に
接続される第２のインダクタとを備えることを特徴とす
るものである。
は、第１の非バイアス端子が高周波信号入力端子に接続
されるとともに第２の非バイアス端子が高周波信号出力
端子に接続される第１のスイッチング素子と、一方の端
子が前記高周波信号入力端子に接続され他方の端子が接
地される第１のキャパシタと、一方の端子が前記高周波
信号出力端子に接続され他方の端子が接地される第２の
キャパシタと、第１の非バイアス端子が接地された第２
のスイッチング素子と、前記第２のスイッチング素子の
第１と第２の非バイアス端子間を接続する第３のキャパ
シタと、一方の端子が前記高周波信号入力端子に接続さ
れ他方の端子が前記第２のスイッチング素子の第２の非
バイアス端子に接続される第１のインダクタと、一方の
端子が前記高周波信号出力端子に接続され他方の端子が
前記第２のスイッチング素子の第２の非バイアス端子に
接続される第２のインダクタとを備えることを特徴とす
るものである。
【００１２】また、前記第１のインダクタと第２のイン
ダクタとの間に、前記第２のスイッチング素子と前記第
３のキャパシタから構成される回路を接続用インダクタ
ンスを介して複数個並列に備えることを特徴とするもの
である。
ダクタとの間に、前記第２のスイッチング素子と前記第
３のキャパシタから構成される回路を接続用インダクタ
ンスを介して複数個並列に備えることを特徴とするもの
である。
【００１３】また、前記第３のキャパシタを取り除き、
前記第２のスイッチング素子のオフ容量を前記第３のキ
ャパシタの代わりに用いることを特徴とするものであ
る。
前記第２のスイッチング素子のオフ容量を前記第３のキ
ャパシタの代わりに用いることを特徴とするものであ
る。
【００１４】また、前記高周波信号入力端子と前記第１
のインダクタとの間に設けられた第１の抵抗と、前記高
周波信号出力端子と前記第２のインダクタとの間に設け
られた第２の抵抗とをさらに備えることを特徴とするも
のである。
のインダクタとの間に設けられた第１の抵抗と、前記高
周波信号出力端子と前記第２のインダクタとの間に設け
られた第２の抵抗とをさらに備えることを特徴とするも
のである。
【００１５】さらに、上述したいずれかの構成の移相器
を、高周波信号入力端子と高周波信号出力端子との間
に、多段接続して構成したことを特徴とするものであ
る。
を、高周波信号入力端子と高周波信号出力端子との間
に、多段接続して構成したことを特徴とするものであ
る。
【００１６】
【発明の実施の形態】以下、この発明の各実施の形態に
ついて図面を参照して説明する。 実施の形態１．図１は、この発明の実施の形態１による
移相器の構成を示す図である。図１において、１は誘電
体基板、２は高周波信号入力端子、３は高周波信号出力
端子、４はスパイラルインダクタ、５はＭＩＭキャパシ
タ、６ａは第１のＦＥＴ、６ｂは第２のＦＥＴ、７はス
ルーホール、８ａ、８ｂはバイアス端子、９は抵抗、１
０はマイクロストリップ線路である。
ついて図面を参照して説明する。 実施の形態１．図１は、この発明の実施の形態１による
移相器の構成を示す図である。図１において、１は誘電
体基板、２は高周波信号入力端子、３は高周波信号出力
端子、４はスパイラルインダクタ、５はＭＩＭキャパシ
タ、６ａは第１のＦＥＴ、６ｂは第２のＦＥＴ、７はス
ルーホール、８ａ、８ｂはバイアス端子、９は抵抗、１
０はマイクロストリップ線路である。
【００１７】また、図２は、図１に示されたこの発明の
実施の形態１による移相器に対する等価回路を示す図で
ある。図２において、図１に示す符号と同一部分は同一
符号を付してその説明は省略する。新たな符号として、
２１ａ、２１ｂは、それぞれスパイラルインダクタ４
ａ、４ｂに相当するインダクタ、２２はキャパシタ、２
３はキャパシタ２２ｃと第２のＦＥＴ６ｂによる回路で
あり、回路２３において、第２のＦＥＴ６ｂのソース
（またはドレイン）（なお、この明細書においては、ド
レイン（またはソース）を第１の非バイアス端子とも称
し、ソース（またはドレイン）を第２の非バイアス端子
とも称す）は接地され、ドレイン・ソース間はキャパシ
タ２２ｃで接続されている。
実施の形態１による移相器に対する等価回路を示す図で
ある。図２において、図１に示す符号と同一部分は同一
符号を付してその説明は省略する。新たな符号として、
２１ａ、２１ｂは、それぞれスパイラルインダクタ４
ａ、４ｂに相当するインダクタ、２２はキャパシタ、２
３はキャパシタ２２ｃと第２のＦＥＴ６ｂによる回路で
あり、回路２３において、第２のＦＥＴ６ｂのソース
（またはドレイン）（なお、この明細書においては、ド
レイン（またはソース）を第１の非バイアス端子とも称
し、ソース（またはドレイン）を第２の非バイアス端子
とも称す）は接地され、ドレイン・ソース間はキャパシ
タ２２ｃで接続されている。
【００１８】スイッチとして動作する第１のＦＥＴ６ａ
および第２のＦＥＴ６ｂのソースとドレインは同電位で
あり、ゲート電圧をピンチオフ電圧以下にした場合に、
第１のＦＥＴ６ａおよび第２のＦＥＴ６ｂは遮断状態と
なり、ゲート電圧をソース・ドレインと同電位にした場
合に、第１のＦＥＴ６ａおよび第２のＦＥＴ６ｂは通過
状態となる。
および第２のＦＥＴ６ｂのソースとドレインは同電位で
あり、ゲート電圧をピンチオフ電圧以下にした場合に、
第１のＦＥＴ６ａおよび第２のＦＥＴ６ｂは遮断状態と
なり、ゲート電圧をソース・ドレインと同電位にした場
合に、第１のＦＥＴ６ａおよび第２のＦＥＴ６ｂは通過
状態となる。
【００１９】次に動作について説明する。図３は、第１
のＦＥＴ６ａおよび第２のＦＥＴ６ｂを通過状態とした
際における移相器の等価回路を示す図である。図３にお
いて、図２と同一符号は同一または相当部分を示しその
説明は省略する。図３において、３１は第１のＦＥＴが
通過状態の際に現れる抵抗を等価的に表現するオン抵抗
である。したがって、図３に示されるように、第１のＦ
ＥＴ６ａおよび第２のＦＥＴ６ｂが通過状態の際には、
インダクタ２１のインダクタンスおよびキャパシタ２２
のキャパシタンスを適切に設定することにより、第１の
ＦＥＴのオン抵抗３１が理想的にはゼロであるため、高
周波信号入力端子２と高周波信号出力端子３は短絡さ
れ、位相の回転は生じない。
のＦＥＴ６ａおよび第２のＦＥＴ６ｂを通過状態とした
際における移相器の等価回路を示す図である。図３にお
いて、図２と同一符号は同一または相当部分を示しその
説明は省略する。図３において、３１は第１のＦＥＴが
通過状態の際に現れる抵抗を等価的に表現するオン抵抗
である。したがって、図３に示されるように、第１のＦ
ＥＴ６ａおよび第２のＦＥＴ６ｂが通過状態の際には、
インダクタ２１のインダクタンスおよびキャパシタ２２
のキャパシタンスを適切に設定することにより、第１の
ＦＥＴのオン抵抗３１が理想的にはゼロであるため、高
周波信号入力端子２と高周波信号出力端子３は短絡さ
れ、位相の回転は生じない。
【００２０】さらに、図４は、第１のＦＥＴ６ａおよび
第２のＦＥＴ６ｂを遮断状態とした際における移相器の
等価回路を示す図である。図４において、図２と同一符
号は同一または相当部分を示しその説明は省略する。し
たがって、図４に示されるように、第１のＦＥＴ６ａお
よび第２のＦＥＴ６ｂが遮断状態の際には、インダクタ
２１とキャパシタ２２とによりローパスフィルタが構成
される。高周波信号入力端子２から入力された高周波信
号が高周波信号出力端子３に出力される際に位相遅れが
生じる。
第２のＦＥＴ６ｂを遮断状態とした際における移相器の
等価回路を示す図である。図４において、図２と同一符
号は同一または相当部分を示しその説明は省略する。し
たがって、図４に示されるように、第１のＦＥＴ６ａお
よび第２のＦＥＴ６ｂが遮断状態の際には、インダクタ
２１とキャパシタ２２とによりローパスフィルタが構成
される。高周波信号入力端子２から入力された高周波信
号が高周波信号出力端子３に出力される際に位相遅れが
生じる。
【００２１】以上のように、実施の形態１によれば、第
１のＦＥＴ６ａおよび第２のＦＥＴ６ｂの通過状態／遮
断状態を切り換えることにより、得られる通過位相差か
ら所望の移相量を得ることができる。実施の形態１に示
す移相器は、従来の移相器に比べて回路素子数を低減で
きるので非常に小形化することができるとともに、入力
された高周波信号が出力されるまでに、通過するＦＥＴ
は１個であるため、低損失化することができるという効
果を奏する。
１のＦＥＴ６ａおよび第２のＦＥＴ６ｂの通過状態／遮
断状態を切り換えることにより、得られる通過位相差か
ら所望の移相量を得ることができる。実施の形態１に示
す移相器は、従来の移相器に比べて回路素子数を低減で
きるので非常に小形化することができるとともに、入力
された高周波信号が出力されるまでに、通過するＦＥＴ
は１個であるため、低損失化することができるという効
果を奏する。
【００２２】なお、第１のＦＥＴ６ａおよび第２のＦＥ
Ｔ６ｂは、スイッチとして機能させているが、通過状態
／遮断状態を切り換えることができるとともに遮断時の
オフ容量のキャパシタンスを適宜設定可能である機能を
有するものであれば、他の形態のスイッチング素子を用
いることも可能である。
Ｔ６ｂは、スイッチとして機能させているが、通過状態
／遮断状態を切り換えることができるとともに遮断時の
オフ容量のキャパシタンスを適宜設定可能である機能を
有するものであれば、他の形態のスイッチング素子を用
いることも可能である。
【００２３】また、この実施の形態１に示す移相器は、
受動素子と能動素子を半導体基板上に形成してモノリシ
ックに構成するようにしてもよい。
受動素子と能動素子を半導体基板上に形成してモノリシ
ックに構成するようにしてもよい。
【００２４】実施の形態２．図５は、この発明の実施の
形態２による移相器の構成を示す図である。図５におい
て、図２と同一符号は同一または相当部分を示しその説
明は省略する。図５において、５１は接続インダクタで
ある。インダクタ２１ａにおいて高周波信号入力端子２
に対して反対側の端子とインダクタ２１ｂにおいて高周
波信号出力端子３に対して反対側の端子との間に、接続
インダクタ５１を介してキャパシタ２２ｃとＦＥＴ６ｂ
による回路２３が複数個接続されている。回路２３内の
ＦＥＴの通過状態／遮断状態の切り換えに用いる制御信
号は、第１のＦＥＴのものと同一とする。
形態２による移相器の構成を示す図である。図５におい
て、図２と同一符号は同一または相当部分を示しその説
明は省略する。図５において、５１は接続インダクタで
ある。インダクタ２１ａにおいて高周波信号入力端子２
に対して反対側の端子とインダクタ２１ｂにおいて高周
波信号出力端子３に対して反対側の端子との間に、接続
インダクタ５１を介してキャパシタ２２ｃとＦＥＴ６ｂ
による回路２３が複数個接続されている。回路２３内の
ＦＥＴの通過状態／遮断状態の切り換えに用いる制御信
号は、第１のＦＥＴのものと同一とする。
【００２５】次に動作について説明する。実施の形態１
による移相器では、第１のＦＥＴ６ａおよび第２のＦＥ
Ｔ６ｂを遮断状態として動作させた際、２段のローパス
フィルタを構成する。そこで、図５に示すように、接続
インダクタ５１を介して回路２３を複数個接続し、回路
２３内のＦＥＴを遮断状態にすると、ＦＥＴが遮断状態
の際に現れるオフ容量を等価的に表現するキャパシタン
スとインダクタにより多段のローパスフィルタを構成す
る。これにより、実施の形態１によるものよりも大きな
移相量を得ることができる。
による移相器では、第１のＦＥＴ６ａおよび第２のＦＥ
Ｔ６ｂを遮断状態として動作させた際、２段のローパス
フィルタを構成する。そこで、図５に示すように、接続
インダクタ５１を介して回路２３を複数個接続し、回路
２３内のＦＥＴを遮断状態にすると、ＦＥＴが遮断状態
の際に現れるオフ容量を等価的に表現するキャパシタン
スとインダクタにより多段のローパスフィルタを構成す
る。これにより、実施の形態１によるものよりも大きな
移相量を得ることができる。
【００２６】以上のように、この実施の形態２によれ
ば、実施の形態１によるのと同等の効果が得られるとと
もに、ＦＥＴを遮断状態にして多段ローパスフィルタと
して動作させた際の位相回転量を大きくして、設定移相
量を大きくすることができるという効果を奏する。
ば、実施の形態１によるのと同等の効果が得られるとと
もに、ＦＥＴを遮断状態にして多段ローパスフィルタと
して動作させた際の位相回転量を大きくして、設定移相
量を大きくすることができるという効果を奏する。
【００２７】なお、回路２３内のＦＥＴはスイッチとし
て機能させているが、通過状態／遮断状態を切り換える
ことができるとともに遮断時のオフ容量のキャパシタン
スを適宜設定可能である機能を有するものであれば、他
の形態のスイッチを用いることも可能である。
て機能させているが、通過状態／遮断状態を切り換える
ことができるとともに遮断時のオフ容量のキャパシタン
スを適宜設定可能である機能を有するものであれば、他
の形態のスイッチを用いることも可能である。
【００２８】実施の形態３．図６は、この発明の実施の
形態３による移相器の構成を示す図である。以下、実施
の形態１による移相器を基にして動作および効果につい
て説明する。図６において、図２と同一符号は同一また
は相当部分を示しその説明は省略する。この図６に示す
実施の形態３は、キャパシタ２２ｃとＦＥＴ６ｂによる
回路２３内のキャパシタ２２ｃを取り除いている点が実
施の形態１と異なる。
形態３による移相器の構成を示す図である。以下、実施
の形態１による移相器を基にして動作および効果につい
て説明する。図６において、図２と同一符号は同一また
は相当部分を示しその説明は省略する。この図６に示す
実施の形態３は、キャパシタ２２ｃとＦＥＴ６ｂによる
回路２３内のキャパシタ２２ｃを取り除いている点が実
施の形態１と異なる。
【００２９】次に動作について説明する。実施の形態１
および実施の形態２による移相器では、第１のＦＥＴ６
ａおよび第２のＦＥＴ６ｂを遮断状態としてローパスフ
ィルタとして動作させる際、ローパスフィルタの回路構
成素子の一部として、回路２３内のキャパシタ２２ｃを
用いている。そこで、この実施の形態３では、回路２３
内のキャパシタ２２ｃの代わりに、回路２３内のＦＥＴ
６ｂが遮断状態の際に現れるオフ容量を等価的に表現す
るキャパシタンスをローパスフィルタの回路構成素子の
一部として利用する。このようにすれば、回路２３内の
ＦＥＴが通過状態の際に現れる抵抗および遮断状態の際
に現れるオフ容量のキャパシタンスを適切に設定するこ
とにより、所要の移相量を得ることができる。
および実施の形態２による移相器では、第１のＦＥＴ６
ａおよび第２のＦＥＴ６ｂを遮断状態としてローパスフ
ィルタとして動作させる際、ローパスフィルタの回路構
成素子の一部として、回路２３内のキャパシタ２２ｃを
用いている。そこで、この実施の形態３では、回路２３
内のキャパシタ２２ｃの代わりに、回路２３内のＦＥＴ
６ｂが遮断状態の際に現れるオフ容量を等価的に表現す
るキャパシタンスをローパスフィルタの回路構成素子の
一部として利用する。このようにすれば、回路２３内の
ＦＥＴが通過状態の際に現れる抵抗および遮断状態の際
に現れるオフ容量のキャパシタンスを適切に設定するこ
とにより、所要の移相量を得ることができる。
【００３０】以上のように、この実施の形態３によれ
ば、実施の形態１および実施の形態２によるのと同等の
効果が得られるとともに、回路２３内のＦＥＴのオフ容
量をローパスフィルタの回路構成素子の一部として利用
し、回路２３内のＦＥＴの通過状態／遮断状態における
回路定数を適切に設定することができれば所要移相量が
得ることができるとともに、回路を小形化できるという
効果を奏する。
ば、実施の形態１および実施の形態２によるのと同等の
効果が得られるとともに、回路２３内のＦＥＴのオフ容
量をローパスフィルタの回路構成素子の一部として利用
し、回路２３内のＦＥＴの通過状態／遮断状態における
回路定数を適切に設定することができれば所要移相量が
得ることができるとともに、回路を小形化できるという
効果を奏する。
【００３１】実施の形態４．図７は、この発明の実施の
形態４による移相器の構成を示す図である。以下、実施
の形態１による移相器を基にして動作および効果につい
て説明する。図７において、図２と同一符号は同一また
は相当部分を示しその説明は省略する。新たな符号とし
て、７１ａは、高周波信号入力端子２とインダクタ２１
ａとの間に介装される抵抗、７１ｂは、高周波信号出力
端子３とインダクタ２１ｂとの間に介装される抵抗であ
る。
形態４による移相器の構成を示す図である。以下、実施
の形態１による移相器を基にして動作および効果につい
て説明する。図７において、図２と同一符号は同一また
は相当部分を示しその説明は省略する。新たな符号とし
て、７１ａは、高周波信号入力端子２とインダクタ２１
ａとの間に介装される抵抗、７１ｂは、高周波信号出力
端子３とインダクタ２１ｂとの間に介装される抵抗であ
る。
【００３２】次に動作について説明する。実施の形態１
による移相器では、第１のＦＥＴ６ａおよび第２のＦＥ
Ｔ６ｂを通過状態として動作させた際、理想的には高周
波信号入力端子２と高周波信号出力端子３は短絡されて
いるが、実際には、図３に示すように、第１のＦＥＴ６
ａのオン抵抗があるために、高周波信号入力端子２から
入力された高周波信号は高周波信号出力端子３に出力さ
れるまでに減衰する。そこで、抵抗７１ａと抵抗７１ｂ
により、第１のＦＥＴ６ａおよび第２のＦＥＴ６ｂを遮
断状態にしてローパスフィルタとして動作させた際の減
衰量を増大させる。これにより、第１のＦＥＴ６ａおよ
び第２のＦＥＴ６ｂの通過状態／遮断状態における通過
損失差を小さくできる。
による移相器では、第１のＦＥＴ６ａおよび第２のＦＥ
Ｔ６ｂを通過状態として動作させた際、理想的には高周
波信号入力端子２と高周波信号出力端子３は短絡されて
いるが、実際には、図３に示すように、第１のＦＥＴ６
ａのオン抵抗があるために、高周波信号入力端子２から
入力された高周波信号は高周波信号出力端子３に出力さ
れるまでに減衰する。そこで、抵抗７１ａと抵抗７１ｂ
により、第１のＦＥＴ６ａおよび第２のＦＥＴ６ｂを遮
断状態にしてローパスフィルタとして動作させた際の減
衰量を増大させる。これにより、第１のＦＥＴ６ａおよ
び第２のＦＥＴ６ｂの通過状態／遮断状態における通過
損失差を小さくできる。
【００３３】以上のように、この実施の形態４によれ
ば、実施の形態１から実施の形態３によるのと同等の効
果が得られるとともに、第１のＦＥＴ６ａおよび第２の
ＦＥＴ６ｂを通過状態として動作させた際の減衰量と、
第１のＦＥＴ６ａおよび第２のＦＥＴ６ｂを遮断状態に
してローパスフィルタとして動作させた際の減衰量との
差が小さくなり、高周波出力信号のレベル補償を簡単に
実現できるという効果を奏する。
ば、実施の形態１から実施の形態３によるのと同等の効
果が得られるとともに、第１のＦＥＴ６ａおよび第２の
ＦＥＴ６ｂを通過状態として動作させた際の減衰量と、
第１のＦＥＴ６ａおよび第２のＦＥＴ６ｂを遮断状態に
してローパスフィルタとして動作させた際の減衰量との
差が小さくなり、高周波出力信号のレベル補償を簡単に
実現できるという効果を奏する。
【００３４】実施の形態５．図８は、この発明の実施の
形態５による移相器の構成を示す図である。図８におい
て、図１と同一符号は同一または相当部分を示しその説
明は省略する。新たな符号として、８１は移相回路であ
り、複数の移相回路８１が直列に多段接続されている。
移相回路８１としては、上記の実施の形態１から実施の
形態４に記載されたいずれかの移相器を用いる。
形態５による移相器の構成を示す図である。図８におい
て、図１と同一符号は同一または相当部分を示しその説
明は省略する。新たな符号として、８１は移相回路であ
り、複数の移相回路８１が直列に多段接続されている。
移相回路８１としては、上記の実施の形態１から実施の
形態４に記載されたいずれかの移相器を用いる。
【００３５】次に動作について説明する。図８におい
て、高周波信号入力端子２から入力された高周波信号が
高周波信号出力端子３に出力される際に、移相回路８１
内のＦＥＴの通過状態／遮断状態を切り換えることによ
って位相回転が生じ、所要の移相量が得られる。
て、高周波信号入力端子２から入力された高周波信号が
高周波信号出力端子３に出力される際に、移相回路８１
内のＦＥＴの通過状態／遮断状態を切り換えることによ
って位相回転が生じ、所要の移相量が得られる。
【００３６】以上のように、この実施の形態５によれ
ば、実施の形態１から実施の形態４によるのと同等の効
果が得られるとともに、複数の移相回路８１を多段接続
することによって複数の移相量を設定することが可能で
ある。
ば、実施の形態１から実施の形態４によるのと同等の効
果が得られるとともに、複数の移相回路８１を多段接続
することによって複数の移相量を設定することが可能で
ある。
【００３７】また、この実施の形態５に示す移相器は、
受動素子と能動素子を半導体基板上に形成してモノリシ
ックに構成するようにしてもよい。
受動素子と能動素子を半導体基板上に形成してモノリシ
ックに構成するようにしてもよい。
【００３８】
【発明の効果】以上のように、この発明によれば、第１
の非バイアス端子が高周波信号入力端子に接続されると
ともに第２の非バイアス端子が高周波信号出力端子に接
続される第１のスイッチング素子と、一方の端子が前記
高周波信号入力端子に接続され他方の端子が接地される
第１のキャパシタと、一方の端子が前記高周波信号出力
端子に接続され他方の端子が接地される第２のキャパシ
タと、第１の非バイアス端子が接地された第２のスイッ
チング素子と、前記第２のスイッチング素子の第１と第
２の非バイアス端子間を接続する第３のキャパシタと、
一方の端子が前記高周波信号入力端子に接続され他方の
端子が前記第２のスイッチング素子の第２の非バイアス
端子に接続される第１のインダクタと、一方の端子が前
記高周波信号出力端子に接続され他方の端子が前記第２
のスイッチング素子の第２の非バイアス端子に接続され
る第２のインダクタとを備えたので、第１と第２のスイ
ッチング素子の通過状態／遮断状態を切り換えることに
より、得られる通過位相差から所望の移相量を得ること
ができ、従来の移相器に比べて回路素子数を低減できる
ので非常に小形化することができるとともに、入力され
た高周波信号が出力されるまでに、通過するスイッチン
グ素子は１個であるため、低損失化することができると
いう効果を奏する。
の非バイアス端子が高周波信号入力端子に接続されると
ともに第２の非バイアス端子が高周波信号出力端子に接
続される第１のスイッチング素子と、一方の端子が前記
高周波信号入力端子に接続され他方の端子が接地される
第１のキャパシタと、一方の端子が前記高周波信号出力
端子に接続され他方の端子が接地される第２のキャパシ
タと、第１の非バイアス端子が接地された第２のスイッ
チング素子と、前記第２のスイッチング素子の第１と第
２の非バイアス端子間を接続する第３のキャパシタと、
一方の端子が前記高周波信号入力端子に接続され他方の
端子が前記第２のスイッチング素子の第２の非バイアス
端子に接続される第１のインダクタと、一方の端子が前
記高周波信号出力端子に接続され他方の端子が前記第２
のスイッチング素子の第２の非バイアス端子に接続され
る第２のインダクタとを備えたので、第１と第２のスイ
ッチング素子の通過状態／遮断状態を切り換えることに
より、得られる通過位相差から所望の移相量を得ること
ができ、従来の移相器に比べて回路素子数を低減できる
ので非常に小形化することができるとともに、入力され
た高周波信号が出力されるまでに、通過するスイッチン
グ素子は１個であるため、低損失化することができると
いう効果を奏する。
【００３９】また、前記第１のインダクタと第２のイン
ダクタとの間に、前記第２のスイッチング素子と前記第
３のキャパシタから構成される回路を接続用インダクタ
ンスを介して複数個並列に備えたので、スイッチング素
子を遮断状態にして多段ローパスフィルタとして動作さ
せた際の位相回転量を大きくして、設定移相量を大きく
することができるという効果を奏する。
ダクタとの間に、前記第２のスイッチング素子と前記第
３のキャパシタから構成される回路を接続用インダクタ
ンスを介して複数個並列に備えたので、スイッチング素
子を遮断状態にして多段ローパスフィルタとして動作さ
せた際の位相回転量を大きくして、設定移相量を大きく
することができるという効果を奏する。
【００４０】また、前記第３のキャパシタを取り除き、
前記第２のスイッチング素子のオフ容量を前記第３のキ
ャパシタの代わりに用いるようにしたので、第２のスイ
ッチング素子のオフ容量をローパスフィルタの回路構成
素子の一部として利用し、回路内のスイッチング素子の
通過状態／遮断状態における回路定数を適切に設定する
ことができれば所要移相量が得ることができるととも
に、回路を小形化できるという効果を奏する。
前記第２のスイッチング素子のオフ容量を前記第３のキ
ャパシタの代わりに用いるようにしたので、第２のスイ
ッチング素子のオフ容量をローパスフィルタの回路構成
素子の一部として利用し、回路内のスイッチング素子の
通過状態／遮断状態における回路定数を適切に設定する
ことができれば所要移相量が得ることができるととも
に、回路を小形化できるという効果を奏する。
【００４１】また、前記高周波信号入力端子と前記第１
のインダクタとの間に設けられた第１の抵抗と、前記高
周波信号出力端子と前記第２のインダクタとの間に設け
られた第２の抵抗とをさらに備えることにより、第１お
よび第２のスイッチング素子を通過状態として動作させ
た際の減衰量と、第１および第２のスイッチング素子を
遮断状態にしてローパスフィルタとして動作させた際の
減衰量との差が小さくなり、高周波出力信号のレベル補
償を簡単に実現できるという効果を奏する。
のインダクタとの間に設けられた第１の抵抗と、前記高
周波信号出力端子と前記第２のインダクタとの間に設け
られた第２の抵抗とをさらに備えることにより、第１お
よび第２のスイッチング素子を通過状態として動作させ
た際の減衰量と、第１および第２のスイッチング素子を
遮断状態にしてローパスフィルタとして動作させた際の
減衰量との差が小さくなり、高周波出力信号のレベル補
償を簡単に実現できるという効果を奏する。
【００４２】さらに、上述したいずれかの構成の移相器
を、高周波信号入力端子と高周波信号出力端子との間
に、多段接続して構成することにより、複数の移相量を
設定することが可能である。
を、高周波信号入力端子と高周波信号出力端子との間
に、多段接続して構成することにより、複数の移相量を
設定することが可能である。
【図１】 この発明の実施の形態１による移相器を示す
構成図である。
構成図である。
【図２】 図１に示された移相器に対する等価回路を示
す図である。
す図である。
【図３】 図２の第１のＦＥＴ６ａおよび第２のＦＥＴ
６ｂを通過状態とした際における移相器の等価回路を示
す図である。
６ｂを通過状態とした際における移相器の等価回路を示
す図である。
【図４】 図２の第１のＦＥＴ６ａおよび第２のＦＥＴ
６ｂを遮断状態とした際における移相器の等価回路を示
す図である。
６ｂを遮断状態とした際における移相器の等価回路を示
す図である。
【図５】 この発明の実施の形態２による移相器の構成
を示す図である。
を示す図である。
【図６】 この発明の実施の形態３による移相器の構成
を示す図である。
を示す図である。
【図７】 この発明の実施の形態４による移相器の構成
を示す図である。
を示す図である。
【図８】 この発明の実施の形態５による移相器の構成
を示す図である。
を示す図である。
【図９】 IEEE Microwave and Millimeter-wave Monol
ithic Circuits Symposium Digest, New York, 1988, p
p 95-98に掲載された従来の移相器を示す回路図であ
る。
ithic Circuits Symposium Digest, New York, 1988, p
p 95-98に掲載された従来の移相器を示す回路図であ
る。
２ 高周波信号入力端子、３ 高周波信号出力端子、６
ａ 第１のＦＥＴ（第１のスイッチング素子）、６ｂ
第２のＦＥＴ（第２のスイッチング素子）、２１ａ，２
１ｂ インダクタ、２２ａ，２２ｂ，２２ｃ キャパシ
タ、２３ キャパシタとＦＥＴによる回路、５１ 接続
用インダクタ、７１ａ，７１ｂ 抵抗。
ａ 第１のＦＥＴ（第１のスイッチング素子）、６ｂ
第２のＦＥＴ（第２のスイッチング素子）、２１ａ，２
１ｂ インダクタ、２２ａ，２２ｂ，２２ｃ キャパシ
タ、２３ キャパシタとＦＥＴによる回路、５１ 接続
用インダクタ、７１ａ，７１ｂ 抵抗。
フロントページの続き (72)発明者 中原 和彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 高木 直 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 谷口 英司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中畔 弘晶 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J012 HA01 5J098 AA03 AA14 AA16 AB31 AC04 AC14 AC20 AD03 AD25 DA03 DA09
Claims (5)
- 【請求項１】 第１の非バイアス端子が高周波信号入力
端子に接続されるとともに第２の非バイアス端子が高周
波信号出力端子に接続される第１のスイッチング素子
と、 一方の端子が前記高周波信号入力端子に接続され他方の
端子が接地される第１のキャパシタと、 一方の端子が前記高周波信号出力端子に接続され他方の
端子が接地される第２のキャパシタと、 第１の非バイアス端子が接地された第２のスイッチング
素子と、 前記第２のスイッチング素子の第１と第２の非バイアス
端子間を接続する第３のキャパシタと、 一方の端子が前記高周波信号入力端子に接続され他方の
端子が前記第２のスイッチング素子の第２の非バイアス
端子に接続される第１のインダクタと、 一方の端子が前記高周波信号出力端子に接続され他方の
端子が前記第２のスイッチング素子の第２の非バイアス
端子に接続される第２のインダクタとを備えることを特
徴とする移相器。 - 【請求項２】 請求項１に記載の移相器において、 前記第１のインダクタと第２のインダクタとの間に、前
記第２のスイッチング素子と前記第３のキャパシタから
構成される回路を接続用インダクタンスを介して複数個
並列に備えることを特徴とする移相器。 - 【請求項３】 請求項１または２に記載の移相器におい
て、 前記第３のキャパシタを取り除き、前記第２のスイッチ
ング素子のオフ容量を前記第３のキャパシタの代わりに
用いることを特徴とする移相器。 - 【請求項４】 請求項１ないし３のいずれかに記載の移
相器において、 前記高周波信号入力端子と前記第１のインダクタとの間
に設けられた第１の抵抗と、前記高周波信号出力端子と
前記第２のインダクタとの間に設けられた第２の抵抗と
をさらに備えることを特徴とする移相器。 - 【請求項５】 請求項１ないし４に記載された移相器
を、高周波信号入力端子と高周波信号出力端子との間
に、多段接続して構成したことを特徴とする移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143093A JP2001326558A (ja) | 2000-05-16 | 2000-05-16 | 移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143093A JP2001326558A (ja) | 2000-05-16 | 2000-05-16 | 移相器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326558A true JP2001326558A (ja) | 2001-11-22 |
Family
ID=18649958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000143093A Pending JP2001326558A (ja) | 2000-05-16 | 2000-05-16 | 移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001326558A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1729411A1 (en) * | 2004-03-26 | 2006-12-06 | Mitsubishi Denki Kabushiki Kaisha | Phase circuit, high-frequency switch, and phase device |
| WO2009025138A1 (ja) * | 2007-08-21 | 2009-02-26 | Murata Manufacturing Co., Ltd. | 半導体集積回路及び高周波回路モジュール |
| JP2010016551A (ja) * | 2008-07-02 | 2010-01-21 | Mitsubishi Electric Corp | 移相回路 |
| KR100990662B1 (ko) | 2007-08-22 | 2010-10-29 | 르네사스 일렉트로닉스 가부시키가이샤 | 스위치회로 및 이상기 |
| US8212632B2 (en) | 2008-11-07 | 2012-07-03 | Renesas Electronics Corporation | FET phase shifter for selectively phase shifting signals between different filtering characteristics |
| JP2012129721A (ja) * | 2010-12-14 | 2012-07-05 | Mitsubishi Electric Corp | 可変減衰器 |
| JP2013005076A (ja) * | 2011-06-14 | 2013-01-07 | Murata Mfg Co Ltd | 方向性結合器 |
| CN110212888A (zh) * | 2018-12-20 | 2019-09-06 | 佛山臻智微芯科技有限公司 | 一种微带高低通型数字移相器结构 |
| CN111404511A (zh) * | 2020-05-19 | 2020-07-10 | 成都天锐星通科技有限公司 | 超宽带高精度差分衰减器 |
-
2000
- 2000-05-16 JP JP2000143093A patent/JP2001326558A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN110212888A (zh) * | 2018-12-20 | 2019-09-06 | 佛山臻智微芯科技有限公司 | 一种微带高低通型数字移相器结构 |
| CN111404511A (zh) * | 2020-05-19 | 2020-07-10 | 成都天锐星通科技有限公司 | 超宽带高精度差分衰减器 |
| CN111404511B (zh) * | 2020-05-19 | 2021-07-23 | 成都天锐星通科技有限公司 | 超宽带高精度差分衰减器 |
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