JPH0733026U - 移相器 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＭｉｃに実装される移相器の回路には、Ｓ
ＰＤＴ型スイッチが用いられているため、性能が劣化し
実装面積が大きくなる。これを改善する。 【構成】 回路中のスイッチング素子として用いられる
ＦＥＴのゲート長およびゲート数を選択することで所望
のキャパシタンス値を得、このキャパシタンス値をフィ
ルタ定数の一部に利用する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は移相器、さらに詳しくはマイクロ波帯やミリ波帯を使用するマイクロ 波モノリジック集積回路（以下、ＭＭｉｃと略記する）等で構成される移相器の 回路構成に関する。

【０００２】

【従来の技術】

図７は従来のこの種の移相器の構成を示すブロック図であり、図において、１ は入力ポート、２は出力ポート、３はスイッチ、４はＬＰＦ、５はＨＰＦである 。 スイッチ３は、１入力２出力のいわゆるＳＰＤＴ型(single-pole-double- through)スイッチで構成され、また、それぞれのフィルタＬＰＦ４，ＨＰＦ５の フィルタ定数が整合されており、スイッチ５が切り替えられることで所望の位相 差が得られるように構成されている。

【０００３】 図８はＳＰＤＴ型スイッチ３の回路構成を示す図であり、図において、３０は 入力ポート、３１ａ，３１ｂは出力ポート、３２はそれぞれＦＥＴ、３３ａ，３ ３ｂはゲートバイアスポートである。 ＳＰＤＴ型スイッチ３は以上のように構成され、ゲートバイアス電圧を交互に 切り替えることで、出力ポート３１ａ，３１ｂを切り替えている。

【０００４】

【考案が解決しようとする課題】

以上のように構成されたＳＰＤＴ型スイッチを使用する従来の移相器では、１ 入力２出力を切り換えるというＳＰＤＴ型スイッチの性質上、スイッチ切換時の アイソレーションが完全でなく、そのためＬＰＦ，ＨＰＦのフィルタ定数を完全 に設計できても高性能な回路とできない。 また、ＳＰＤＴ型スイッチはＦＥＴを使用するアクティブ素子で構成され、Ｌ ＰＦ，ＨＰＦはパッシブ回路で構成されるため、ＭＭｉｃ等で構成する場合にチ ップ面積が大きくなってしまう等の問題点があった。

【０００５】 本考案はかかる問題点を解決するためになされたものであり、小型で高性能な 移相器を提供することを目的としている。

【０００６】

【課題を解決するための手段】

本考案に係わる移相器は、回路中のスイッチング素子として用いられるＦＥＴ のゲート長およびゲート数を選択することで所望のキャパシタンス値を得、この キャパシタンス値をフィルタ定数の一部に利用する手段を備え、 １回路中の２組のＦＥＴのゲート電圧を交互に切り換えることで、当該回路自 体がＬＰＦおよびＨＰＦを構成する回路に交互に切り換わる回路構成としたこと を特徴とする。

【０００７】

【実施例】

以下、本考案の実施例を図面を用いて説明する。図１は本考案の一実施例であ る移相器の回路構成を示す図であり、図において、１は入力ポート、２は出力ポ ート、１０ａ，１０ｂはフィルタ定数用キャパシタ、１１ａ〜１１ｃはフィルタ 定数用インダクタ、１２ａ〜１２ｅはＦＥＴ、１３，１４はゲートバイアスポー トである。

【０００８】 次に動作について説明する。本考案ではＦＥＴの特性を利用する。すなわち、 図２（Ａ）に示すようにＦＥＴのゲート（Ｇ）を０Ｖとすると、ソース（Ｓ）− ドレイン（Ｄ）間に抵抗が形成され、図２（Ｂ）に示すような等価回路となるこ とは良く知られている。 また、ゲート（Ｇ）にピンチオフ電圧（Ｖｐ）以上の値の、マイナスの電圧を 加えると、ソース（Ｓ）−ドレイン（Ｄ）間にキャパシタが形成され、図２（Ｃ ）に示すような等価回路となる。 すなわち、本考案ではＦＥＴのゲート長およびゲート数を選択することで、ソ ース（Ｓ）−ドレイン（Ｄ）間のチャネル容量を選択し、所定のキャパシタンス 値のキャパシタを形成し、このキャパシタをフィルタ定数の一部として用いるこ ととする。

【０００９】 以上の原理に従って、図１に示す回路のゲートバイアスポート１３を０Ｖとし 、ゲートバイアスポート１４にピンチオフ電圧（Ｖｐ）以上の値のマイナスの電 圧を加えると、図３に示すような等価回路が構成される。 ここで、１５ａ，１５ｃ，１５ｅはＦＥＴ１２ａ，１２ｃ，１２ｅで形成され た抵抗であり、１６ｂ，１６ｄはＦＥＴ１２ｂ，１２ｅで形成されたキャパシタ である。

【００１０】 また、逆にゲートバイアスポート１３にピンチオフ電圧（Ｖｐ）以上の値のマ イナスの電圧を加え、ゲートバイアスポート１４を０Ｖとすると、図４に示すよ うな等価回路が構成される。 ここで、１５ｂ，１５ｅはＦＥＴ１２ｂ，１２ｅで形成された抵抗であり、１ ６ａ，１６ｃ，１６ｅはＦＥＴ１２ａ，１２ｃ，１２ｅで形成されたキャパシタ である。

【００１１】 ここで、ＦＥＴで形成される抵抗は、その抵抗値が十分小さく、また十分小さ いものにできるので、これを無視することとすれば、図３に示す回路は図５に示 すような等価回路に置き変えることができ、図４に示す回路は図６（Ａ）に示す ような等価回路に置き変えることができる。 また、図６（Ａ）に示す回路は、キャパシタ１０ａ，１６ａの並列接続をキャ パシタ１７ａ、キャパシタ１０ｂ，１６ｃの並列接続をキャパシタ１７ｂ、イン ダクタ１１ａ，１１ｂの並列接続をインダクタ１８とに置き変えると、図６（Ｂ ）に示すような等価回路となる。

【００１２】 そして、図５はＬＦＰを構成する回路となり、図６（Ｂ）はＨＰＦを構成する 回路となるので、図１に示す回路は、ゲートバイアスポート１３，１４に入力す る電圧を上述のように選択することで移相器を構成する。 そして、各ＦＥＴ１２ａ〜１２ｅのゲート幅およびゲート数と、集中定数のイ ンダクタ１１ａ〜１１ｃとキャパシタ１０ａ，１０ｂの値を適当に選択すれば、 所望のフィルタ定数が選択でき、以上のようにして例えばＭＭｉｃを用いて小型 で性能の高い移相器が得られることになる。

【００１３】 なお、多ビットのディジタル移相器を構成したい場合には、上述のようにして 図１に示す回路のＬＰＦ，ＨＰＦの定数を各ビットで所望の移相値が得られるよ うに設定し、これを直列に接続すれば良い。

【００１４】

【考案の効果】

以上説明したように本考案の移相器は、移相性能が制限されるＳＰＤＴ型スイ ッチを持たない回路構成としたため性能の劣化を防ぎ高性能な移相器とできる。 また、アクティブ素子であるＦＥＴを、フィルタ定数のパッシブ素子の一部と して使用できるため、従来のＳＰＤＴ型スイッチを実装するためのチップ面積を 省略でき、小型な移相器が得られる等の効果がある。

【図面の簡単な説明】

【図１】本考案の一実施例を示す回路図である。

【図２】ＦＥＴの特性を説明するための図である。

【図３】本考案の動作を説明するための図である。

【図４】本考案の動作を説明するための図である。

【図５】本考案の動作を説明するための図である。

【図６】本考案の動作を説明するための図である。

【図７】従来のこの種の移相器の構成を示すブロック図
である。

【図８】図７に示すＳＰＤＴ型スイッチの回路構成を示
すブロック図である。

【符号の説明】

１ 入力ポート ２は出力ポート １０ａ，１０ｂ フィルタ定数用キャパシタ １１ａ〜１１ｃ フィルタ定数用インダクタ １２ａ〜１２ｅ ＦＥＴ １３，１４ ゲートバイアスポート

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 回路中のスイッチング素子として用いら
   れるＦＥＴのゲート長およびゲート数を選択することで
   所望のキャパシタンス値を得、このキャパシタンス値を
   フィルタ定数の一部に利用する手段を備え、 １回路中の２組のＦＥＴのゲート電圧を交互に切り換え
   ることで、当該回路自体がＬＰＦおよびＨＰＦを構成す
   る回路に交互に切り換わる回路構成を特徴とする移相
   器。
2. 【請求項２】 入力ポート１と出力ポート２との間に、
   フィルタ定数用キャパシタ１０ａとフィルタ定数用イン
   ダクタ１１ａおよび１１ｂとフィルタ定数用キャパシタ
   １０ｂとが順次直列に接続され、 上記キャパシタ１０ａがＦＥＴ１２ａを介してバイパス
   され、 上記インダクタ１１ａおよび１１ｂがＦＥＴ１２ｂを介
   してバイパスされ、 上記キャパシタ１０ｂがＦＥＴ１２ｃを介してバイパス
   され、 上記インダクタ１１ａとインダクタ１１ｂとの間と接地
   との間に、ＦＥＴ１２ｄのソース（またはドレイン）が
   接続され、このＦＥＴ１２ｄのドレイン（またはソー
   ス）にＦＥＴ１２ｅとフィルタ定数用インダクタ１１ｃ
   とが並列に接続された回路が挿入され、 上記ＦＥＴ１２ａ，ＦＥＴ１２ｃ，ＦＥＴ１２ｅのゲー
   トが第１のゲートバイアスポート１３に接続され、 上記ＦＥＴ１２ｂ，上記ＦＥＴ１２ｄのゲートが第２の
   ゲートバイアスポート１４に接続された回路構成から成
   り、 上記第１のゲートバイアスポート１３を略０Ｖとし、上
   記第２のゲートバイアスポート１４に上記各ＦＥＴのピ
   ンチオフ電圧値以上の値の負の電圧を与えることでＬＰ
   Ｆを構成する手段、 上記第２のゲートバイアスポート１４を略０Ｖとし、上
   記第１のゲートバイアスポート１３に上記各ＦＥＴのピ
   ンチオフ電圧値以上の値の負の電圧を与えることでＨＰ
   Ｆを構成する手段、 を備えたことを特徴とする請求項第１項記載の移相器。
3. 【請求項３】 上記各ＦＥＴのゲート幅とゲート数と、
   集中定数のインダクタとキャパシタとを適当に選択して
   各ビット所望の移相値を得る上記移相器を構成する回路
   を複数回路用い多ビットディジタルの移相を行う手段、 を備えたことを特徴とする請求項第１項または第２項記
   載の移相器。