JP2003101304A - 高周波スイッチ回路およびそれを用いた電子装置 - Google Patents
高周波スイッチ回路およびそれを用いた電子装置Info
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Abstract
単に取ることのできる高周波スイッチ回路およびそれを
用いた電子装置を提供する。 【解決手段】 高周波スイッチ回路を構成する4つの半
導体スイッチ素子Q1、Q2、Q3、Q4のそれぞれに
付加容量素子C3、C4、C5、C6を並列に接続す
る。 【効果】 スイッチとして機能中の半導体スイッチ回路
を付加容量素子によってインピーダンス整合回路として
動作させることができるため、接続される回路間のイン
ピーダンス整合を取ることができる。
Description
路およびそれを用いた電子装置に関する。
は、送受信の切換のために半導体スイッチを用いたSP
DT(Single Pole Dual Throu
gh、1対2)構成の高周波スイッチ回路が一般的に用
いられている。
6に示す。図6において、高周波スイッチ回路1は、共
通端子Pc、第1の端子P1、第2の端子P2を有し、
共通端子Pcと第1の端子P1および第2の端子P2の
いずれか一方とを接続するように動作する。
子L1を介して第1の半導体スイッチ素子Q1の一端に
接続されている。第2の端子P2は第2のインダクタン
ス素子L2を介して第2の半導体スイッチ素子Q2の一
端に接続されている。第3の半導体スイッチ素子Q3
は、その一端が第1のインダクタンス素子L1と第1の
半導体スイッチ素子Q1との接続点に接続され、他端が
第3のインダクタンス素子L3を介してグランドに接続
されている。第4の半導体スイッチ素子Q4は、その一
端が第2のインダクタンス素子L2と第2の半導体スイ
ッチ素子Q2との接続点に接続され、他端が第4のイン
ダクタンス素子L4を介してグランドに接続されてい
る。第1の半導体スイッチ素子Q1の他端と第2の半導
体スイッチ素子Q2の他端は互いに接続されるととも
に、共通インダクタンス素子Lcを介して共通端子Pc
に接続されている。第1、第2、第3および第4の半導
体スイッチ素子Q1、Q2、Q3およびQ4には、いず
れもGaAs基板上に形成されたFETが、ドレイン・
ソース間を信号の経路として用いられている。なお、各
FETのゲートは各FETを制御するための回路に接続
されているが、図示および説明は省略する。
素のうち、第1、第2、第3、および第4のインダクタ
ンス素子L1、L2、L3、L4、および共通インダク
タンス素子Lcは、いずれも主としてボンディングワイ
ヤーやパッケージのリードフレームなどの寄生インダク
タンス成分によるものである。なお、第1の半導体スイ
ッチ素子Q1、第2の半導体スイッチ素子Q2、第3の
半導体スイッチ素子Q3、第4の半導体スイッチ素子Q
4はいずれもFETであり、そのオン抵抗(オン時にお
けるドレイン・ソース間の抵抗)は十分に小さく、オフ
容量(オフ時におけるドレイン・ソース間の浮遊容量)
はほとんど無いものとする。
1において、例えば第1の端子P1は通信機の送信回路
に接続され、第2の端子P2は受信回路に接続され、共
通端子Pcはアンテナに接続される。そして、通信機の
送信時には、第1の半導体スイッチ素子Q1と第4の半
導体スイッチ素子Q4をオンにし、第2の半導体スイッ
チ素子Q2と第3の半導体スイッチ素子Q4をオフにす
る。この場合、第1の端子P1と共通端子Pcの間に
は、第1のインダクタンス素子L1とオン抵抗が十分に
小さい第1の半導体スイッチ素子Q1と、共通インダク
タンス素子Lcしか存在しないことになり、これらを通
って送信回路からアンテナへ送信信号が送られる。
スイッチ素子Q2と第3の半導体スイッチ素子Q3をオ
ンにし、第1の半導体スイッチ素子Q1と第4の半導体
スイッチ素子Q4をオフにする。この場合、第2の端子
P2と共通端子Pcの間には、第2のインダクタンス素
子L2とオン抵抗が十分に小さい第2の半導体スイッチ
素子Q2と、共通インダクタンス素子Lcしか存在しな
いことになり、これらを通ってアンテナから受信回路へ
受信信号が送られる。
送信信号と受信信号の切換を行うことができる。
1の端子P1と共通端子Pcを接続する状態を送信時と
表現し、第2の端子P2と共通端子Pcを接続する状態
を受信時と表現する。また、第1の端子P1と共通端子
Pcの間に流れる信号を送信信号、第2の端子P2と共
通端子Pcの間に流れる信号を受信信号と表現する。
回路1において、例えば送信時を考えてみると、第1の
半導体スイッチ素子Q1は抵抗が非常に小さいオン状態
にあり、第2の半導体スイッチ素子Q2と第3の半導体
スイッチ素子Q3がオフ状態にあるため、第1の端子P
1と共通端子Pcの間は第1のインダクタンス素子L1
と共通インダクタンス素子Lcが存在することになる。
厳密には第3の半導体スイッチ素子Q3とそれにつなが
る回路素子や、第2の半導体スイッチ素子Q2とそれに
つながる回路素子が並列に接続されることになるが、第
2の半導体スイッチ素子Q2や第3の半導体スイッチ素
子Q3のオフ容量は十分に小さいために、実質的には何
も並列に接続されていないことになる。なお、受信時の
場合も同様に2つのインダクタンス素子が間に存在する
ことになる。
ンス素子のインピーダンスは、信号の周波数が例えば1
GHz程度までの低いときには、その値が十分に小さい
ために、高周波スイッチ回路1に接続される回路間のイ
ンピーダンス整合が問題になることはほとんどない。し
かしながら、信号周波数が5GHz程度あるいはそれ以
上まで高くなると、インダクタンス素子のインピーダン
スが増加し、2つの端子間に接続される回路、例えば第
1の端子P1に接続された送信回路と共通端子Pcに接
続されたアンテナとの間でインピーダンスの不整合が大
きくなるという問題がある。すなわち、信号の周波数の
上昇にしたがって、高周波スイッチ回路にそれまでは無
かった新たな問題点が生じてきている。
的とするもので、接続される回路間のインピーダンス整
合を簡単に取ることのできる高周波スイッチ回路および
それを用いた電子装置を提供する。
に、本発明の高周波スイッチ回路は、共通端子と、第1
および第2の端子とを有し、前記共通端子と前記第1の
端子もしくは前記第2の端子との間を接続する高周波ス
イッチ回路であって、前記第1の端子と前記第2の端子
との間が、第1のインダクタンス素子、第1の半導体ス
イッチ素子、第2の半導体スイッチ素子、および第2の
インダクタンス素子を順に介して接続され、前記第1の
インダクタンス素子および前記第1の半導体スイッチ素
子の接続点とグランドとの間が、第3の半導体スイッチ
素子、および前記共通端子と前記第2の端子との間に流
れる信号の周波数で直列共振するように値が設定された
第3のインダクタンス素子と第1の容量素子を介して接
続され、前記第2のインダクタンス素子および前記第2
の半導体スイッチ素子の接続点とグランドとの間が、第
4の半導体スイッチ素子、および前記共通端子と前記第
1の端子との間に流れる信号の周波数で直列共振するよ
うに値が設定された第4のインダクタンス素子と第2の
容量素子を介して接続され、前記第1および第2の半導
体スイッチ素子の接続点と前記共通端子との間が共通イ
ンダクタンス素子を介して接続されてなり、前記第1、
第2、第3および第4の半導体スイッチ素子の少なくと
も1つが、並列に接続された付加容量素子を有すること
を特徴とする。
通端子と、第1および第2の端子とを有し、前記共通端
子と前記第1の端子もしくは前記第2の端子との間を接
続する高周波スイッチ回路であって、前記第1の端子と
前記第2の端子との間が、第1のインダクタンス素子、
第1の半導体スイッチ素子、第2の半導体スイッチ素
子、および第2のインダクタンス素子を順に介して接続
され、前記第1のインダクタンス素子および前記第1の
半導体スイッチ素子の接続点に第3の半導体スイッチ素
子の一端が接続され、前記第2のインダクタンス素子お
よび前記第2の半導体スイッチ素子の接続点に第4の半
導体スイッチ素子の一端が接続され、前記第3および第
4の半導体スイッチ素子の他端同士を接続するととも
に、その接続点とグランドとの間が、前記共通端子と前
記第1および第2の端子との間に流れる信号の周波数で
直列共振するように値が設定された第3のインダクタン
ス素子と第1の容量素子を介して接続され、前記第1お
よび第2の半導体スイッチ素子の接続点と前記共通端子
との間が共通インダクタンス素子を介して接続されてな
り、前記第1、第2、第3および第4の半導体スイッチ
素子の少なくとも1つが並列に接続された付加容量素子
を有することを特徴とする。
記第1ないし第4の半導体スイッチ素子がFETである
ことを特徴とする。
記第1ないし第4の半導体スイッチ素子が、ドレイン・
ソース間が直列に接続された複数のFETからなること
を特徴とする。
スイッチ回路を用いたことを特徴とする。
高周波スイッチ回路においては、接続される回路間のイ
ンピーダンス整合を簡単に取ることができる。
の向上を図ることができる。
回路の一実施例の回路図を示す。図1において、図6と
同一もしくは同等の部分には同じ記号を付し、その説明
を省略する。
いては、第1の半導体スイッチ素子Q1のドレイン・ソ
ース間に並列に付加容量素子C3が、第2の半導体スイ
ッチ素子Q2のドレイン・ソース間に並列に付加容量素
子C4が、第3の半導体スイッチ素子Q3のドレイン・
ソース間に並列に付加容量素子C5が、第4の半導体ス
イッチ素子Q4のドレイン・ソース間に並列に付加容量
素子C6が、それぞれ接続されている。なお、これらの
付加容量素子C3、C4、C5、C6は、各半導体スイ
ッチ素子が元々持っている浮遊容量ではなく、別途付加
されたものである。
1の容量素子C1を介してグランドに接続され、第4の
インダクタンス素子L4は第2の容量素子C2を介して
グランドに接続されている。第1の容量素子C1は、第
3のインダクタンス素子L3とともに、共通端子Pcと
第2の端子P2との間を流れる信号の周波数で直列共振
するように、その値が設定されている。また、第2の容
量素子C2は、第4のインダクタンス素子L4ととも
に、共通端子Pcと第1の端子P1との間を流れる信号
の周波数で直列共振するように、その値が設定されてい
る。
波スイッチ回路1と同じである。
導体スイッチ素子Q1、第2の半導体スイッチ素子Q
2、第3の半導体スイッチ素子Q3、第4の半導体スイ
ッチ素子Q4のオフ容量を、それぞれオフ容量C7、オ
フ容量C8、オフ容量C9、オフ容量C10と定義して
おく。
10において、例えば第1の端子P1は通信機の送信回
路に接続され、第2の端子P2は受信回路に接続され、
共通端子Pcはアンテナに接続される。そして、通信機
の送信時には、第1の半導体スイッチ素子Q1と第4の
半導体スイッチ素子Q4をオンにし、第2の半導体スイ
ッチ素子Q2と第3の半導体スイッチ素子Q4をオフに
する。
チ素子Q1はオン抵抗が十分に小さいために実質的に短
絡状態となる。また、オン状態の第4の半導体スイッチ
素子Q4も同様に実質的に短絡状態となる。一方、オフ
状態の第3の半導体スイッチ素子Q3は、そのドレイン
・ソース間にはオフ容量C9と付加容量素子C5の並列
回路が存在することになる。また、オフ状態の第2の半
導体スイッチ素子Q2も同様に、そのドレイン・ソース
間にはオフ容量C8と付加容量素子C4の並列回路が存
在することになる。また、すでに述べたように、第4の
インダクタンス素子L4と第2の容量素子C2の直列回
路は送信信号の周波数において直列共振するように値が
設定されているために、そのインピーダンスはゼロにな
っている。
の送信時の等価回路を示すと図2のようになる。すなわ
ち、第1の端子P1と共通端子Pcの間は第1のインダ
クタンス素子L1と共通インダクタンス素子Lcを直列
に介して接続されており、第1のインダクタンス素子L
1と共通インダクタンス素子Lcの接続点は、第1の容
量素子C1、第3のインダクタンス素子L3、付加容量
素子C4とC5、およびオフ容量C8とC9からなる回
路(ほとんどが容量素子で構成されているため、ここで
は複合容量回路11とする)を介してグランドに接続さ
れた状態になる。これはすなわち、T型のインピーダン
ス整合回路に他ならない。
送信時にはT型のインピーダンス整合回路になる。この
T型インピーダンス整合回路の各構成要素のうち、第1
のインダクタンス素子L1、第3のインダクタンス素子
L3、共通インダクタンス素子Lcはボンディングワイ
ヤーなどの形状でほぼ決まってしまい、オフ容量C8と
C9は第2および第3の半導体スイッチ素子Q2とQ3
の構造でほぼ決まってしまい、第1の容量素子C1は第
3のインダクタンス素子L1と受信信号の周波数によっ
て決まってしまうが、付加容量素子C4とC5の容量値
は適当に選択することができ、これによってT型インピ
ーダンス整合回路を所定の周波数で例えば特性インピー
ダンス50Ωに整合するように構成できる。
の、ほぼ同様のT型インピーダンス整合回路を構成する
ことができる。しかも、受信時には複合容量回路の構成
要素として付加容量素子C3とC6が利用され、付加容
量素子C4とC5は利用されないため、例えば送信時の
インピーダンス整合に合わせて決めた付加容量素子の容
量値が受信時のインピーダンス整合の妨げになるという
こともない。
している場合、すなわち第1の端子P1と共通端子Pc
との間に流れる信号の周波数と、第2の端子P2と共通
端子Pcとの間に流れる信号の周波数が一致している場
合には、第3のインダクタンス素子L3と第1の容量素
子C1の直列回路は送信時にも共振してインピーダンス
がゼロになるため、複合容量回路11の構成要素から外
れることになる。この場合は、付加容量素子C4とC5
の容量値を決めるときに考慮すべき要因が減少すること
になるため、インピーダンス整合がより取りやすくな
る。
の実施例の回路図を示す。図3において、図1と同一も
しくは同等の部分には同じ記号を付し、その説明を省略
する。
いては、第3の半導体スイッチ素子Q3と第4の半導体
スイッチ素子Q4の他端同士が接続されるとともに、第
3のインダクタンス素子L5と第1の容量素子C11を
順に介してグランドに接続されている。すなわち、図1
の高周波スイッチ回路10において、直列共振によって
インピーダンスがゼロになる2つの回路を、同じく直列
共振によってインピーダンスがゼロになる1つの回路に
置き換えている。この点を除いては、図1に示した高周
波スイッチ回路10と同じである。
列共振回路が、送信信号と受信信号の周波数においてそ
れぞれインピーダンスがゼロになることを目的に設けら
れていることから分かるように、それを1つの直列共振
回路で代用する高周波スイッチ回路20は、送信信号と
受信信号の周波数が同じ、あるいはこの直列共振回路の
インピーダンスがどちらの周波数においても十分に小さ
いとみなせる程度に近い場合に利用できる回路である。
20の送信時の等価回路を示すと図4のようになる。こ
の場合、図2に示した高周波スイッチ回路10の等価回
路の場合とほぼ同じT型のインピーダンス整合回路にお
いて、複合容量回路21にインダクタンス成分が存在し
ない。そしてこれは、高周波スイッチ回路10におい
て、送信信号と受信信号の周波数が一致している場合と
全く同じである。したがって、高周波スイッチ回路20
においては、高周波スイッチ回路10の場合と同様の作
用効果を奏することができる。
は高周波スイッチ回路10において送信信号と受信信号
の周波数が一致している場合の、各構成要素の具体的な
値について例示する。ここでは送信時について考える。
する。また、第1のインダクタンス素子L1と共通イン
ダクタンス素子Lcのインダクタンス値がいずれも1n
Hであるとする。このとき、第1の端子P1と共通端子
Pcに接続された回路間を50Ωでインピーダンス整合
するためには、複合容量回路21の合成容量を0.52
pFにする必要がある。各半導体スイッチ素子をGaA
s基板上に同じ形状で形成したとして、第2の半導体ス
イッチ素子Q2と第3の半導体スイッチ素子Q3の合成
のゲート幅を1.41mmにすると、その合成のオフ容
量(C8+C9)は0.32pFになる。したがって、
複合容量回路21の合成容量を0.52pFにするため
には付加容量素子C4とC5の合成の容量値を0.2p
Fにすればよいことが分かる。
ず、その分の容量を2つの半導体スイッチ素子のオフ容
量でカバーしようとすると、第2の半導体スイッチ素子
Q2と第3の半導体スイッチ素子Q3の合成のゲート幅
を2.33mmにする必要がある。しかしながら、これ
は半導体スイッチ素子のサイズを不必要に大きくするこ
とになり、半導体スイッチ素子の形成される半導体装置
の大型化、歩留低下、価格上昇などの原因になる。
半導体スイッチ素子Q1、第2の半導体スイッチ素子Q
2、第3の半導体スイッチ素子Q3、第4の半導体スイ
ッチ素子Q4の全てに並列に付加容量素子C3、C4、
C5、C6を接続している。しかしながら、例えば図4
における複合容量回路21の構成を見ても分かるよう
に、各容量素子は最終的には互いに並列に接続されるこ
とになるため、例えば第1の半導体スイッチ素子Q1と
第2の半導体スイッチ素子Q2にのみ付加容量素子を接
続し、第3の半導体スイッチ素子Q3と第4の半導体ス
イッチ素子Q4には付加容量素子を接続しないような構
成でも構わない。また、その逆の構成でも構わない。ま
た、第1の半導体スイッチ素子Q1と第3の半導体スイ
ッチ素子Q3にのみ付加容量素子を接続し、第2の半導
体スイッチ素子Q2と第4の半導体スイッチ素子Q4に
は付加容量素子を接続しないような構成や、その逆の構
成でも構わない。さらには、高周波スイッチ回路に接続
される回路によっては必ずしもインピーダンス整合を必
要としないものもあり得るので、そのような場合も含め
て、4つの半導体スイッチ素子の少なくとも1つが付加
容量を有している構成でも構わないものである。
ては、半導体スイッチ素子として1つのFETを用いて
いるが、耐圧の向上を目的として、ドレイン・ソース間
が直列に接続された複数のFETをそれぞれの半導体ス
イッチ素子として用いても構わないものである。
および受信時という表現で、信号が第1の端子から共通
端子へ、または共通端子から第2の端子へ流れる場合に
ついてのみ説明したが、それぞれ逆方向に信号が流れる
場合や双方向に信号が流れる場合もあり、本発明の高周
波スイッチ回路においては信号の方向は限定されるもの
ではない。
視図を示す。図5において、電子装置の1つである携帯
電話30は、筐体31と、その中に配置されたプリント
基板32と、プリント基板32上に実装された本発明の
高周波スイッチ回路10を備えている。高周波スイッチ
回路10はアンテナと送信回路および受信回路との間に
接続されている。
ては、本発明の高周波スイッチ回路を用いているため、
回路間のインピーダンス整合をきちんと取ることによっ
て不整合による損失の増加を防止し、性能の向上を図る
ことができる。
装置の1つである携帯電話を示したが、電子装置として
は携帯電話などの通信装置に限るものではなく、本発明
の高周波スイッチ回路を用いたものであれば何でも構わ
ないものである。
第1ないし第4の半導体スイッチ素子の少なくとも1つ
に並列に付加容量素子を接続することによって、接続さ
れる回路間のインピーダンス整合を取ることができる。
の高周波スイッチ回路を用いることによって、インピー
ダンスの不整合による損失の増加を防止し、性能の向上
を図ることができる。
回路図である。
を示す回路図である。
す回路図である。
を示す回路図である。
である。
る。
Claims (5)
- 【請求項1】 共通端子と、第1および第2の端子とを
有し、前記共通端子と前記第1の端子もしくは前記第2
の端子との間を接続する高周波スイッチ回路であって、 前記第1の端子と前記第2の端子との間が、第1のイン
ダクタンス素子、第1の半導体スイッチ素子、第2の半
導体スイッチ素子、および第2のインダクタンス素子を
順に介して接続され、 前記第1のインダクタンス素子および前記第1の半導体
スイッチ素子の接続点とグランドとの間が、第3の半導
体スイッチ素子、および前記共通端子と前記第2の端子
との間に流れる信号の周波数で直列共振するように値が
設定された第3のインダクタンス素子と第1の容量素子
を介して接続され、 前記第2のインダクタンス素子および前記第2の半導体
スイッチ素子の接続点とグランドとの間が、第4の半導
体スイッチ素子、および前記共通端子と前記第1の端子
との間に流れる信号の周波数で直列共振するように値が
設定された第4のインダクタンス素子と第2の容量素子
を介して接続され、 前記第1および第2の半導体スイッチ素子の接続点と前
記共通端子との間が共通インダクタンス素子を介して接
続されてなり、 前記第1、第2、第3および第4の半導体スイッチ素子
の少なくとも1つが、並列に接続された付加容量素子を
有することを特徴とする高周波スイッチ回路。 - 【請求項2】 共通端子と、第1および第2の端子とを
有し、前記共通端子と前記第1の端子もしくは前記第2
の端子との間を接続する高周波スイッチ回路であって、 前記第1の端子と前記第2の端子との間が、第1のイン
ダクタンス素子、第1の半導体スイッチ素子、第2の半
導体スイッチ素子、および第2のインダクタン ス素子を順に介して接続され、 前記第1のインダクタンス素子および前記第1の半導体
スイッチ素子の接続点に第3の半導体スイッチ素子の一
端が接続され、 前記第2のインダクタンス素子および前記第2の半導体
スイッチ素子の接続点に第4の半導体スイッチ素子の一
端が接続され、 前記第3および第4の半導体スイッチ素子の他端同士を
接続するとともに、その接続点とグランドとの間が、前
記共通端子と前記第1および第2の端子との間に流れる
信号の周波数で直列共振するように値が設定された第3
のインダクタンス素子と第1の容量素子を介して接続さ
れ、 前記第1および第2の半導体スイッチ素子の接続点と前
記共通端子との間が共通インダクタンス素子を介して接
続されてなり、 前記第1、第2、第3および第4の半導体スイッチ素子
の少なくとも1つが並列に接続された付加容量素子を有
することを特徴とする高周波スイッチ回路。 - 【請求項3】 前記第1ないし第4の半導体スイッチ素
子がFETであることを特徴とする、請求項1または2
に記載の高周波スイッチ回路。 - 【請求項4】 前記第1ないし第4の半導体スイッチ素
子が、ドレイン・ソース間が直列に接続された複数のF
ETからなることを特徴とする、請求項1または2に記
載の高周波スイッチ回路。 - 【請求項5】 請求項1乃至4のいずれかに記載の高周
波スイッチ回路を用いたことを特徴とする電子装置。
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