JP4644968B2 - 半導体スイッチ回路および半導体装置 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は半導体スイッチ回路、特に超短波帯から準マイクロ波帯での高周波信号の断続又は切り換えを行うための半導体スイッチ回路および半導体装置に関する。
【０００２】
【従来の技術】
携帯電話などの移動体通信における送受信の切り換えには、スイッチ回路として半導体スイッチ素子を用いた半導体スイッチ回路が従来から一般的に用いられている。半導体スイッチ素子に電界効果トランジスタを用いて構成した半導体スイッチ回路の一つとして、入力端子１つ、出力端子２つを持つＳＰＤＴ（Single Pole Dual Through）スイッチと呼ばれる半導体スイッチ回路がある。
【０００３】
図５に、このような半導体スイッチ回路の一例を示す。図５に示すように、この半導体スイッチ回路は、第１端子３１に第１インダクタンス素子３４の一端が接続されるとともに、第１インダクタンス素子３４の他端に第１半導体スイッチ素子３５の一端が接続され、第２端子３２に第２インダクタンス素子３６の一端が接続されるとともに、第２インダクタンス素子３６の他端に第２半導体スイッチ素子３７の一端が接続されている。さらに、第１インダクタンス素子３４の他端と第１半導体スイッチ素子３５の一端の接続点に第３半導体スイッチ素子３８の一端が接続されるとともに、第３半導体スイッチ素子３８の他端に第３インダクタンス素子３９の一端が接続され、さらに第３インダクタンス素子３９の他端に第１キャパシタ素子４０の一端が接続され、さらに第１キャパシタ素子４０の他端がグランドに接続されている。さらに、第２インダクタンス素子３６の他端と第２半導体スイッチ素子３７の一端の接続点に第４半導体スイッチ素子４１の一端が接続されるとともに、第４半導体スイッチ素子４１の他端に第４インダクタンス素子４２の一端が接続され、さらに第４インダクタンス素子４２の他端に第２キャパシタ素子４３の一端が接続され、さらに第２キャパシタ素子４３の他端がグランドに接続されている。さらに、第１半導体スイッチ素子３５の他端と第２半導体スイッチ素子３７の他端どうしが接続され、この接続点に第５インダクタンス素子４４の一端が接続され、第５インダクタンス素子４４の他端には第３端子３３が接続されている。また、第１端子３１は送信回路と接続され、第２端子３２は受信回路と接続され、第３端子３３はアンテナと接続されている。
【０００４】
ここで、第１半導体スイッチ素子３５と第４半導体スイッチ素子４１とが導通状態で、かつ第２半導体スイッチ素子３７と第３半導体スイッチ素子３８とを非導通状態にすることによって、第１端子３１と第３端子３３の間を導通状態にし、かつ第２端子３２と第３端子３３の間を非導通状態にすることことができるので、第１端子３１に入力された送信信号が第３端子３３から出力される。また、第１半導体スイッチ素子３５と第４半導体スイッチ素子４１とが非導通状態で、かつ第２半導体スイッチ素子３７と第３半導体スイッチ素子３８とを導通状態にすることによって、第１端子３１と第３端子３３の間を非導通状態にし、かつ第２端子３２と第３端子３３の間を導通状態にすることができるので、第３端子３３に入力された受信信号が第２端子３２から出力される。
【０００５】
また、第１端子３１と第２端子３２のアイソレーションを向上させるために、第１端子３１と第３端子３３の間を導通状態にし、かつ第２端子３２と第３端子３３の間を非導通状態にした場合に、第１端子３１に入力される送信信号の周波数帯において第４インダクタンス素子４２と第４キャパシタ素子４３の直列共振回路のインピーダンスがほぼ０になるように設定されている。同様に、第１端子３１と第３端子３３の間を非導通状態にし、かつ第２端子３２と第３端子３３の間を導通状態にした場合に、第３端子３１に入力される受信信号の周波数帯において第３インダクタンス素子３９と第３キャパシタ素子４０の直列共振回路のインピーダンスがほぼ０になるように設定されている。
【０００６】
また、スイッチ回路の半導体スイッチ素子に電界効果トランジスタを用いた場合に、半導体スイッチ回路の挿入損失を低減するために、第１端子３１、第２端子３２、第３端子３３から見た使用周波数でのインピーダンスを５０Ωにする必要があった。
【０００７】
【発明が解決しようとする課題】
しかしながら、第１端子３１、第２端子３２、第３端子３３から見た使用周波数でのインピーダンスを５０Ωに合わせるためには、使用する電界効果トランジスタのゲート幅を大きくする必要があり、半導体スイッチ素子が大きくなるという問題があった。また、半導体スイッチ素子の小型化のために電界効果トランジスタのゲート幅を小さくすると、第１端子３１、第２端子３２、第３端子３３から見た使用周波数でのインピーダンスが５０Ωからずれるため、半導体スイッチ回路の挿入損失が劣化してしまという問題があった。
【０００８】
本発明の半導体スイッチ回路および半導体装置は、上述の問題を鑑みてなされたものであり、これらの問題を解決し、挿入損失の劣化を防ぎ、かつ半導体スイッチ素子を小型化することができる半導体スイッチ回路および半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するため本発明のスイッチ回路は、複数の半導体スイッチ素子と、複数のインダクタンス素子と、複数のキャパシタ素子とを備えてなり、第１端子と第３端子の間を導通状態または非導通状態に切り換える機能と、第２端子と第３端子の間を導通状態または非導通状態に切り換える機能を有する半導体スイッチ回路において、第１端子に第１インダクタンス素子の一端が接続されるとともに、第１インダクタンス素子の他端に第１半導体スイッチ素子の一端が接続され、第２端子に第２インダクタンス素子の一端が接続されるとともに、第２インダクタンス素子の他端に第２半導体スイッチ素子の一端が接続され、第１インダクタンス素子の他端と第１半導体スイッチ素子の一端の接続点に第３半導体スイッチ素子の一端が接続されるとともに、第３半導体スイッチ素子の他端に第３インダクタンス素子の一端が接続され、さらに第３インダクタンス素子の他端に第１キャパシタ素子の一端が接続され、さらに第１キャパシタ素子の他端がグランドに接続され、第２インダクタンス素子の他端と第２半導体スイッチ素子の一端の接続点に第４半導体スイッチ素子の一端が接続されるとともに、第４半導体スイッチ素子の他端に第４インダクタンス素子の一端が接続され、さらに第４インダクタンス素子の他端に第２キャパシタ素子の一端が接続され、さらに第２キャパシタ素子の他端がグランドに接続され、さらに、第１半導体スイッチ素子の他端と第２半導体スイッチ素子の他端どうしが接続され、この接続点に第５インダクタンス素子の一端および第３キャパシタ素子の一端が接続され、第５インダクタンス素子の他端には第３端子が接続され、第３キャパシタ素子の他端が第３半導体スイッチの他端と第３インダクタンス素子の一端の接続点、および第４半導体スイッチの他端と第４インダクタンス素子の一端の接続点に接続されていることを特徴とする。
【００１０】
これにより、本発明の半導体スイッチ回路および半導体装置は、第１端子、第２端子、第３端子から見た使用周波数でのインピーダンスを５０Ωに合わせるために、インピーダンスマッチング用の第３キャパシタ素子を付加することで、半導体スイッチ素子に用いる電界効果トランジスタのゲート幅を小さくすることができる。これにより、半導体スイッチ素子の小型化を図り、挿入損失の劣化を防ぐことができる。
【００１１】
【発明の実施の形態】
［第１実施例、図１］
以下、本発明の実施例である半導体スイッチ回路を、図１に基づいて説明する。
【００１２】
図１に示すように、第１端子１に第１インダクタンス素子４の一端が接続されるとともに、第１インダクタンス素子４の他端に第１半導体スイッチ素子５の一端が接続され、第２端子２に第２インダクタンス素子６の一端が接続されるとともに、第２インダクタンス素子６の他端に第２半導体スイッチ素子７の一端が接続されている。さらに、第１インダクタンス素子４の他端と第１半導体スイッチ素子５の一端の接続点に第３半導体スイッチ素子８の一端が接続されるとともに、第３半導体スイッチ素子８の他端に第３インダクタンス素子９の一端が接続され、さらに第３インダクタンス素子９の他端に第１キャパシタ素子１０の一端が接続され、さらに第１キャパシタ素子１０の他端がグランドに接続されている。さらに、第２インダクタンス素子６の他端と第２半導体スイッチ素子７の一端の接続点に第４半導体スイッチ素子１１の一端が接続されるとともに、第４半導体スイッチ素子１１の他端に第４インダクタンス素子１２の一端が接続され、さらに第４インダクタンス素子１２の他端に第２キャパシタ素子１３の一端が接続され、さらに第２キャパシタ素子１２の他端がグランドに接続されている。さらに、第１半導体スイッチ素子５の他端と第２半導体スイッチ素子７の他端どうしが接続され、この接続点に第５インダクタンス素子１４の一端および第３キャパシタ素子１５の一端が接続され、第５インダクタンス素子１４の他端には第３端子３が接続され、第３キャパシタ素子１５の他端がグランドに接続されている。また、各インダクタンス素子は、ボンディングワイヤのインダクタンス成分およびパッケージのリードフレームなどの寄生インダクタンス成分から構成されている。また、第１端子１は送信回路と接続され、第２端子２は受信回路と接続され、第３端子３はアンテナと接続されている。また、第３キャパシタ素子１５はインピーダンスマッチング用の素子の役目を有している。
【００１３】
ここで、送信信号が第１端子１に入力され第３端子３から出力される送信状態のとき、第１半導体スイッチ素子５と第４半導体スイッチ素子１１は導通状態であり、第２半導体スイッチ素子７と第３半導体スイッチ素子８は非導通状態である。また、受信信号が第３端子３に入力され第２端子３から出力される受信状態のとき、第１半導体スイッチ素子５と第４半導体スイッチ素子１１は非導通状態であり、第２半導体スイッチ素子７と第３半導体スイッチ素子８は導通状態である。このとき、半導体スイッチ素子に電界効果トランジスタを用いると導通状態の半導体スイッチ素子は微小な抵抗成分のみになり、非導通状態の半導体スイッチ素子は電界効果トランジスタの容量成分のみになる。
【００１４】
また、第１端子１と第２端子２のアイソレーションを向上させるために、第１端子１と第３端子３の間を導通状態にし、第２端子２と第３端子３の間を非導通状態にした場合に、第１端子１に入力される送信信号の周波数帯において第４インダクタンス素子１２と第４キャパシタ素子１３の直列共振回路のインピーダンスがほぼ０になるように設定されている。同様に、第１端子１と第３端子３の間を非導通状態にし、第２端子２と第３端子３の間を導通状態にした場合に、第３端子３に入力される受信信号の周波数帯において第３インダクタンス素子９と第３キャパシタ素子１０の直列共振回路のインピーダンスがほぼ０になるように設定されている。また、携帯電話等の移動体通信機においては送信周波数と受信周波数が同一または非常に近いため、半導体スイッチ回路のそれぞれの直列共振回路のインピーダンスは、送信周波数と受信周波数のどちらの帯域においてもインピーダンスがほぼ０の状態になっている。このため、送信および受信の状態では、直列共振回路を構成している第３インダクタンス素子９、第１キャパシタ素子１０、および第４インダクタンス素子１２、第２キャパシタ素子１３を省いたものを、半導体スイッチ回路の等価回路として示すことができる。
【００１５】
次に、図１に示す半導体スイッチ回路において、各半導体スイッチ素子に電界効果トランジスタを用いた場合における、送信状態の等価回路を図２に示す。図２に示す抵抗２３は図１に示す第１半導体スイッチ素子５の導通状態の電界効果トランジスタ抵抗成分であり、図２に示す抵抗２４は図１に示す第４半導体スイッチ素子１１の導通状態の電界効果トランジスタ抵抗成分である。また、図２に示す容量２１は図１に示す第３半導体スイッチ素子８の非導通状態の電界効果トランジスタ容量成分であり、図２に示す容量２２は図１に示す第２半導体スイッチ素子７の非導通状態の電界効果トランジスタ容量成分である。また、図１に示す半導体スイッチ回路の直列共振回路部分を構成している第３インダクタンス素子９、第１キャパシタ素子１０、および第４インダクタンス素子１２、第２キャパシタ素子１３は、直列共振回路のインピーダンスがほぼ０になるため、図２においては、これらの素子を省いた等価回路で示している。さらに、導通状態の電界効果トランジスタ抵抗成分である抵抗２３と抵抗２４は、非常に小さい抵抗値なので、抵抗を短絡状態として扱うことができるため、図２に示した等価回路は、更に簡単な図３に示す等価回路で表わすことができる。
【００１６】
次に、図３に示す等価回路において、送信周波数５．８ＧＨｚ、第１インダクタンス素子４と第５インダクタンス素子１４のインダクタンス成分がそれぞれ１ｎＨのとき、第１端子１および第３端子３から見たそれぞれの入力インピーダンスを５０Ωに維持するためには、図３おける容量２１（図１に示す第３半導体スイッチ素子８の非導通状態の電界効果トランジスタ容量成分）と容量２２（図１に示す第３半導体スイッチ素子８の非導通状態の電界効果トランジスタ容量成分）と第３キャパシタ１５との合成容量を０．５２ｐＦにする必要がある。ここで、電界効果トランジスタの非導通状態のときの容量成分Ｃは、Ｃ＝Ａ×Ｗｇ＋Ｂという関係式で表わすことができる（Ｗｇは電界効果トランジスタのゲート幅、Ａ，Ｂは電界効果トランジスタの材料などに起因して変わる任意の定数）。例えば、本実施例の半導体スイッチ回路をＧａＡｓ基板上に形成した半導体装置の場合にはＡ＝０．２１８、Ｂ＝０．００６とすることができる。このＡ，Ｂの値のときに、合成容量０．５２ｐＦをすべて電界効果トランジスタの非導通状態の合成容量で確保した場合には、２つの電界効果トランジスタの合成のゲート幅Ｗｇは、２．３３ｍｍになる。
【００１７】
次に、インピーダンスマッチングの第３キャパシタ素子１５が、例えば、０．２ｐＦの容量を持っているとすると、非導通状態の電界効果トランジスタの容量成分である容量２１と容量２２の合成容量は０．３２ｐＦ必要である。この合成容量を０．３２ｐＦにするためには、２つの電界効果トランジスタの合成のゲート幅Ｗｇが１．４１ｍｍになる。これにより、電界効果トランジスタのゲート幅を２．３３ｍｍから１．４１ｍｍに小さくできることがわかる。また、受信状態の時にも送信状態の等価回路と同様な等価回路として示すことができるため、同じように第１半導体スイッチ素子５と第４半導体スイッチ素子１１に用いる電界効果トランジスタのゲート幅も小さくできることがわかる。このように電界効果トランジスタのゲート幅を小さくできるため、この半導体スイッチ回路で構成される半導体装置を小型にすることができる。また、インピーダンスが５０Ωにマッチングしているため、低損失の半導体装置とすることができる。
【００１８】
なお、図１に示した半導体スイッチ回路の半導体スイッチ素子に用いた各電界効果トランジスタのゲート幅は、通過する信号の最大電流値より大きな飽和電流値を持つゲート幅を選択している。
【００１９】
また、本実施例においては、半導体スイッチ素子を電界効果トランジスタにするとともに第３キャパシタ素子１５を付加して各端子から見た入力インピーダンスをマッチングされることを述べたが、本実施例の半導体スイッチ回路の半導体スイッチ素子は、半導体スイッチ素子が非導通状態において容量成分を有するものであれば良く、電界効果トランジスタ以外の半導体スイッチ素子を用いても良い。また、本実施例の半導体スイッチ素子に用いた電界効果トランジスタの耐圧を向上させるために、電界効果トランジスタを２段直列接続に構成したものを半導体スイッチ素子に用いても良い。
【００２０】
［第２実施例、図２］
以下、本発明の第２実施例である半導体スイッチ回路を、図４に基づいて説明する。
【００２１】
図４に示すように、第２実施例は第１実施例とほとんど同じで、異なる点は、第３キャパシタ１５の他端が第３半導体スイッチ８の他端と第３インダクタンス素子９の一端の接続点、および第４半導体スイッチ１１の他端と第４インダクタンス素子１２の一端の接続点に接続されている点である。
【００２２】
ここで、第１端子１と第３端子３の間を導通状態にし、第２端子２と第３端子３の間を非導通状態にした場合に、第１端子１に入力される送信信号の周波数帯において第４インダクタンス素子１２と第４キャパシタ素子１３の直列共振回路のインピーダンスがほぼ０になるように設定されている。同様に、第１端子１と第３端子３の間を非導通状態にし、第２端子２と第３端子３の間を導通状態にした場合に、第３端子３に入力される受信信号の周波数帯において第３インダクタンス素子９と第３キャパシタ素子１０の直列共振回路のインピーダンスがほぼ０になるように設定されている。このため、第３キャパシタ１５の他端は、第１実施例と同じようにグランドに接続された状態と同じようになるため、第１実施例と同じ効果をえることができる。
【００２３】
また、この半導体スイッチ回路を用いて半導体装置を作製した場合に、第３キャパシタ１５の他端の配線が容易になり、半導体装置の小型化を行なうことができる。
【００２４】
また、送信の周波数と受信の周波数が同一であるＰＨＳなどの通信システムにおいては、第３インダクタンス素子９と第１キャパシタ素子１０とで構成される共振回路の周波数と、第４インダクタンス素子１２と第２キャパシタ素子１３とで構成される共振回路の周波数とが同一の周波数になるため、どちらか一方の共振回路を構成するだけでスイッチ回路の特性を得ることができる。このため、図４に示す半導体スイッチ回路から、共振回路を構成する第３インダクタンス素子９および第１キャパシタ素子１０、または共振回路を構成する前記第４インダクタンス素子１２および第２キャパシタ素子１３のどちらか一方の共振回路を構成するインダクタンス素子およびキャパシタンス素子を取り除いた半導体スイッチ回路を構成することができ、このようなインダクタンス素子とキャパシタ素子とをそれそれ１個ずつ省いた半導体スイッチ回路を用いて半導体装置を作製した場合に、さらに半導体装置の小型化を行なうことができる。
【００２５】
【発明の効果】
以上のように、本発明の半導体スイッチ回路は、半導体スイッチ回路の第１端子、第２端子、第３端子から見た使用周波数でのインピーダンスを５０Ωに合わせるために、インピーダンスマッチング用の第３キャパシタ素子を付加している。これにより、半導体素子に用いる電界効果トランジスタのゲート幅を小さくすることができるので、半導体装置の小型化ができるとともに、低損失の良好なスイッチ特性を得ることができる。
【図面の簡単な説明】
【図１】第１実施例の半導体スイッチ回路を示す回路図。
【図２】送信状態の本発明の半導体スイッチ回路を示す等価回路図。
【図３】図２に示す等価回路を更に簡略した等価回路図。
【図４】第２実施例の半導体スイッチ回路を示す回路図。
【図５】従来の半導体スイッチ回路を示す回路図。
【符号の説明】
１，２，３，３１，３２，３３ ---- 端子
５，７，８，１１，３５，３７，３８，４１ ---- 半導体スイッチ素子
４，６，９，１２，１４，３４，３６，３９，
４２，４４ ---- インダクタンス素子
１０，１３，１５，４０，４３ ---- キャパシタ素子
【発明の属する技術分野】
本発明は半導体スイッチ回路、特に超短波帯から準マイクロ波帯での高周波信号の断続又は切り換えを行うための半導体スイッチ回路および半導体装置に関する。
【０００２】
【従来の技術】
携帯電話などの移動体通信における送受信の切り換えには、スイッチ回路として半導体スイッチ素子を用いた半導体スイッチ回路が従来から一般的に用いられている。半導体スイッチ素子に電界効果トランジスタを用いて構成した半導体スイッチ回路の一つとして、入力端子１つ、出力端子２つを持つＳＰＤＴ（Single Pole Dual Through）スイッチと呼ばれる半導体スイッチ回路がある。
【０００３】
図５に、このような半導体スイッチ回路の一例を示す。図５に示すように、この半導体スイッチ回路は、第１端子３１に第１インダクタンス素子３４の一端が接続されるとともに、第１インダクタンス素子３４の他端に第１半導体スイッチ素子３５の一端が接続され、第２端子３２に第２インダクタンス素子３６の一端が接続されるとともに、第２インダクタンス素子３６の他端に第２半導体スイッチ素子３７の一端が接続されている。さらに、第１インダクタンス素子３４の他端と第１半導体スイッチ素子３５の一端の接続点に第３半導体スイッチ素子３８の一端が接続されるとともに、第３半導体スイッチ素子３８の他端に第３インダクタンス素子３９の一端が接続され、さらに第３インダクタンス素子３９の他端に第１キャパシタ素子４０の一端が接続され、さらに第１キャパシタ素子４０の他端がグランドに接続されている。さらに、第２インダクタンス素子３６の他端と第２半導体スイッチ素子３７の一端の接続点に第４半導体スイッチ素子４１の一端が接続されるとともに、第４半導体スイッチ素子４１の他端に第４インダクタンス素子４２の一端が接続され、さらに第４インダクタンス素子４２の他端に第２キャパシタ素子４３の一端が接続され、さらに第２キャパシタ素子４３の他端がグランドに接続されている。さらに、第１半導体スイッチ素子３５の他端と第２半導体スイッチ素子３７の他端どうしが接続され、この接続点に第５インダクタンス素子４４の一端が接続され、第５インダクタンス素子４４の他端には第３端子３３が接続されている。また、第１端子３１は送信回路と接続され、第２端子３２は受信回路と接続され、第３端子３３はアンテナと接続されている。
【０００４】
ここで、第１半導体スイッチ素子３５と第４半導体スイッチ素子４１とが導通状態で、かつ第２半導体スイッチ素子３７と第３半導体スイッチ素子３８とを非導通状態にすることによって、第１端子３１と第３端子３３の間を導通状態にし、かつ第２端子３２と第３端子３３の間を非導通状態にすることことができるので、第１端子３１に入力された送信信号が第３端子３３から出力される。また、第１半導体スイッチ素子３５と第４半導体スイッチ素子４１とが非導通状態で、かつ第２半導体スイッチ素子３７と第３半導体スイッチ素子３８とを導通状態にすることによって、第１端子３１と第３端子３３の間を非導通状態にし、かつ第２端子３２と第３端子３３の間を導通状態にすることができるので、第３端子３３に入力された受信信号が第２端子３２から出力される。
【０００５】
また、第１端子３１と第２端子３２のアイソレーションを向上させるために、第１端子３１と第３端子３３の間を導通状態にし、かつ第２端子３２と第３端子３３の間を非導通状態にした場合に、第１端子３１に入力される送信信号の周波数帯において第４インダクタンス素子４２と第４キャパシタ素子４３の直列共振回路のインピーダンスがほぼ０になるように設定されている。同様に、第１端子３１と第３端子３３の間を非導通状態にし、かつ第２端子３２と第３端子３３の間を導通状態にした場合に、第３端子３１に入力される受信信号の周波数帯において第３インダクタンス素子３９と第３キャパシタ素子４０の直列共振回路のインピーダンスがほぼ０になるように設定されている。
【０００６】
また、スイッチ回路の半導体スイッチ素子に電界効果トランジスタを用いた場合に、半導体スイッチ回路の挿入損失を低減するために、第１端子３１、第２端子３２、第３端子３３から見た使用周波数でのインピーダンスを５０Ωにする必要があった。
【０００７】
【発明が解決しようとする課題】
しかしながら、第１端子３１、第２端子３２、第３端子３３から見た使用周波数でのインピーダンスを５０Ωに合わせるためには、使用する電界効果トランジスタのゲート幅を大きくする必要があり、半導体スイッチ素子が大きくなるという問題があった。また、半導体スイッチ素子の小型化のために電界効果トランジスタのゲート幅を小さくすると、第１端子３１、第２端子３２、第３端子３３から見た使用周波数でのインピーダンスが５０Ωからずれるため、半導体スイッチ回路の挿入損失が劣化してしまという問題があった。
【０００８】
本発明の半導体スイッチ回路および半導体装置は、上述の問題を鑑みてなされたものであり、これらの問題を解決し、挿入損失の劣化を防ぎ、かつ半導体スイッチ素子を小型化することができる半導体スイッチ回路および半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するため本発明のスイッチ回路は、複数の半導体スイッチ素子と、複数のインダクタンス素子と、複数のキャパシタ素子とを備えてなり、第１端子と第３端子の間を導通状態または非導通状態に切り換える機能と、第２端子と第３端子の間を導通状態または非導通状態に切り換える機能を有する半導体スイッチ回路において、第１端子に第１インダクタンス素子の一端が接続されるとともに、第１インダクタンス素子の他端に第１半導体スイッチ素子の一端が接続され、第２端子に第２インダクタンス素子の一端が接続されるとともに、第２インダクタンス素子の他端に第２半導体スイッチ素子の一端が接続され、第１インダクタンス素子の他端と第１半導体スイッチ素子の一端の接続点に第３半導体スイッチ素子の一端が接続されるとともに、第３半導体スイッチ素子の他端に第３インダクタンス素子の一端が接続され、さらに第３インダクタンス素子の他端に第１キャパシタ素子の一端が接続され、さらに第１キャパシタ素子の他端がグランドに接続され、第２インダクタンス素子の他端と第２半導体スイッチ素子の一端の接続点に第４半導体スイッチ素子の一端が接続されるとともに、第４半導体スイッチ素子の他端に第４インダクタンス素子の一端が接続され、さらに第４インダクタンス素子の他端に第２キャパシタ素子の一端が接続され、さらに第２キャパシタ素子の他端がグランドに接続され、さらに、第１半導体スイッチ素子の他端と第２半導体スイッチ素子の他端どうしが接続され、この接続点に第５インダクタンス素子の一端および第３キャパシタ素子の一端が接続され、第５インダクタンス素子の他端には第３端子が接続され、第３キャパシタ素子の他端が第３半導体スイッチの他端と第３インダクタンス素子の一端の接続点、および第４半導体スイッチの他端と第４インダクタンス素子の一端の接続点に接続されていることを特徴とする。
【００１０】
これにより、本発明の半導体スイッチ回路および半導体装置は、第１端子、第２端子、第３端子から見た使用周波数でのインピーダンスを５０Ωに合わせるために、インピーダンスマッチング用の第３キャパシタ素子を付加することで、半導体スイッチ素子に用いる電界効果トランジスタのゲート幅を小さくすることができる。これにより、半導体スイッチ素子の小型化を図り、挿入損失の劣化を防ぐことができる。
【００１１】
【発明の実施の形態】
［第１実施例、図１］
以下、本発明の実施例である半導体スイッチ回路を、図１に基づいて説明する。
【００１２】
図１に示すように、第１端子１に第１インダクタンス素子４の一端が接続されるとともに、第１インダクタンス素子４の他端に第１半導体スイッチ素子５の一端が接続され、第２端子２に第２インダクタンス素子６の一端が接続されるとともに、第２インダクタンス素子６の他端に第２半導体スイッチ素子７の一端が接続されている。さらに、第１インダクタンス素子４の他端と第１半導体スイッチ素子５の一端の接続点に第３半導体スイッチ素子８の一端が接続されるとともに、第３半導体スイッチ素子８の他端に第３インダクタンス素子９の一端が接続され、さらに第３インダクタンス素子９の他端に第１キャパシタ素子１０の一端が接続され、さらに第１キャパシタ素子１０の他端がグランドに接続されている。さらに、第２インダクタンス素子６の他端と第２半導体スイッチ素子７の一端の接続点に第４半導体スイッチ素子１１の一端が接続されるとともに、第４半導体スイッチ素子１１の他端に第４インダクタンス素子１２の一端が接続され、さらに第４インダクタンス素子１２の他端に第２キャパシタ素子１３の一端が接続され、さらに第２キャパシタ素子１２の他端がグランドに接続されている。さらに、第１半導体スイッチ素子５の他端と第２半導体スイッチ素子７の他端どうしが接続され、この接続点に第５インダクタンス素子１４の一端および第３キャパシタ素子１５の一端が接続され、第５インダクタンス素子１４の他端には第３端子３が接続され、第３キャパシタ素子１５の他端がグランドに接続されている。また、各インダクタンス素子は、ボンディングワイヤのインダクタンス成分およびパッケージのリードフレームなどの寄生インダクタンス成分から構成されている。また、第１端子１は送信回路と接続され、第２端子２は受信回路と接続され、第３端子３はアンテナと接続されている。また、第３キャパシタ素子１５はインピーダンスマッチング用の素子の役目を有している。
【００１３】
ここで、送信信号が第１端子１に入力され第３端子３から出力される送信状態のとき、第１半導体スイッチ素子５と第４半導体スイッチ素子１１は導通状態であり、第２半導体スイッチ素子７と第３半導体スイッチ素子８は非導通状態である。また、受信信号が第３端子３に入力され第２端子３から出力される受信状態のとき、第１半導体スイッチ素子５と第４半導体スイッチ素子１１は非導通状態であり、第２半導体スイッチ素子７と第３半導体スイッチ素子８は導通状態である。このとき、半導体スイッチ素子に電界効果トランジスタを用いると導通状態の半導体スイッチ素子は微小な抵抗成分のみになり、非導通状態の半導体スイッチ素子は電界効果トランジスタの容量成分のみになる。
【００１４】
また、第１端子１と第２端子２のアイソレーションを向上させるために、第１端子１と第３端子３の間を導通状態にし、第２端子２と第３端子３の間を非導通状態にした場合に、第１端子１に入力される送信信号の周波数帯において第４インダクタンス素子１２と第４キャパシタ素子１３の直列共振回路のインピーダンスがほぼ０になるように設定されている。同様に、第１端子１と第３端子３の間を非導通状態にし、第２端子２と第３端子３の間を導通状態にした場合に、第３端子３に入力される受信信号の周波数帯において第３インダクタンス素子９と第３キャパシタ素子１０の直列共振回路のインピーダンスがほぼ０になるように設定されている。また、携帯電話等の移動体通信機においては送信周波数と受信周波数が同一または非常に近いため、半導体スイッチ回路のそれぞれの直列共振回路のインピーダンスは、送信周波数と受信周波数のどちらの帯域においてもインピーダンスがほぼ０の状態になっている。このため、送信および受信の状態では、直列共振回路を構成している第３インダクタンス素子９、第１キャパシタ素子１０、および第４インダクタンス素子１２、第２キャパシタ素子１３を省いたものを、半導体スイッチ回路の等価回路として示すことができる。
【００１５】
次に、図１に示す半導体スイッチ回路において、各半導体スイッチ素子に電界効果トランジスタを用いた場合における、送信状態の等価回路を図２に示す。図２に示す抵抗２３は図１に示す第１半導体スイッチ素子５の導通状態の電界効果トランジスタ抵抗成分であり、図２に示す抵抗２４は図１に示す第４半導体スイッチ素子１１の導通状態の電界効果トランジスタ抵抗成分である。また、図２に示す容量２１は図１に示す第３半導体スイッチ素子８の非導通状態の電界効果トランジスタ容量成分であり、図２に示す容量２２は図１に示す第２半導体スイッチ素子７の非導通状態の電界効果トランジスタ容量成分である。また、図１に示す半導体スイッチ回路の直列共振回路部分を構成している第３インダクタンス素子９、第１キャパシタ素子１０、および第４インダクタンス素子１２、第２キャパシタ素子１３は、直列共振回路のインピーダンスがほぼ０になるため、図２においては、これらの素子を省いた等価回路で示している。さらに、導通状態の電界効果トランジスタ抵抗成分である抵抗２３と抵抗２４は、非常に小さい抵抗値なので、抵抗を短絡状態として扱うことができるため、図２に示した等価回路は、更に簡単な図３に示す等価回路で表わすことができる。
【００１６】
次に、図３に示す等価回路において、送信周波数５．８ＧＨｚ、第１インダクタンス素子４と第５インダクタンス素子１４のインダクタンス成分がそれぞれ１ｎＨのとき、第１端子１および第３端子３から見たそれぞれの入力インピーダンスを５０Ωに維持するためには、図３おける容量２１（図１に示す第３半導体スイッチ素子８の非導通状態の電界効果トランジスタ容量成分）と容量２２（図１に示す第３半導体スイッチ素子８の非導通状態の電界効果トランジスタ容量成分）と第３キャパシタ１５との合成容量を０．５２ｐＦにする必要がある。ここで、電界効果トランジスタの非導通状態のときの容量成分Ｃは、Ｃ＝Ａ×Ｗｇ＋Ｂという関係式で表わすことができる（Ｗｇは電界効果トランジスタのゲート幅、Ａ，Ｂは電界効果トランジスタの材料などに起因して変わる任意の定数）。例えば、本実施例の半導体スイッチ回路をＧａＡｓ基板上に形成した半導体装置の場合にはＡ＝０．２１８、Ｂ＝０．００６とすることができる。このＡ，Ｂの値のときに、合成容量０．５２ｐＦをすべて電界効果トランジスタの非導通状態の合成容量で確保した場合には、２つの電界効果トランジスタの合成のゲート幅Ｗｇは、２．３３ｍｍになる。
【００１７】
次に、インピーダンスマッチングの第３キャパシタ素子１５が、例えば、０．２ｐＦの容量を持っているとすると、非導通状態の電界効果トランジスタの容量成分である容量２１と容量２２の合成容量は０．３２ｐＦ必要である。この合成容量を０．３２ｐＦにするためには、２つの電界効果トランジスタの合成のゲート幅Ｗｇが１．４１ｍｍになる。これにより、電界効果トランジスタのゲート幅を２．３３ｍｍから１．４１ｍｍに小さくできることがわかる。また、受信状態の時にも送信状態の等価回路と同様な等価回路として示すことができるため、同じように第１半導体スイッチ素子５と第４半導体スイッチ素子１１に用いる電界効果トランジスタのゲート幅も小さくできることがわかる。このように電界効果トランジスタのゲート幅を小さくできるため、この半導体スイッチ回路で構成される半導体装置を小型にすることができる。また、インピーダンスが５０Ωにマッチングしているため、低損失の半導体装置とすることができる。
【００１８】
なお、図１に示した半導体スイッチ回路の半導体スイッチ素子に用いた各電界効果トランジスタのゲート幅は、通過する信号の最大電流値より大きな飽和電流値を持つゲート幅を選択している。
【００１９】
また、本実施例においては、半導体スイッチ素子を電界効果トランジスタにするとともに第３キャパシタ素子１５を付加して各端子から見た入力インピーダンスをマッチングされることを述べたが、本実施例の半導体スイッチ回路の半導体スイッチ素子は、半導体スイッチ素子が非導通状態において容量成分を有するものであれば良く、電界効果トランジスタ以外の半導体スイッチ素子を用いても良い。また、本実施例の半導体スイッチ素子に用いた電界効果トランジスタの耐圧を向上させるために、電界効果トランジスタを２段直列接続に構成したものを半導体スイッチ素子に用いても良い。
【００２０】
［第２実施例、図２］
以下、本発明の第２実施例である半導体スイッチ回路を、図４に基づいて説明する。
【００２１】
図４に示すように、第２実施例は第１実施例とほとんど同じで、異なる点は、第３キャパシタ１５の他端が第３半導体スイッチ８の他端と第３インダクタンス素子９の一端の接続点、および第４半導体スイッチ１１の他端と第４インダクタンス素子１２の一端の接続点に接続されている点である。
【００２２】
ここで、第１端子１と第３端子３の間を導通状態にし、第２端子２と第３端子３の間を非導通状態にした場合に、第１端子１に入力される送信信号の周波数帯において第４インダクタンス素子１２と第４キャパシタ素子１３の直列共振回路のインピーダンスがほぼ０になるように設定されている。同様に、第１端子１と第３端子３の間を非導通状態にし、第２端子２と第３端子３の間を導通状態にした場合に、第３端子３に入力される受信信号の周波数帯において第３インダクタンス素子９と第３キャパシタ素子１０の直列共振回路のインピーダンスがほぼ０になるように設定されている。このため、第３キャパシタ１５の他端は、第１実施例と同じようにグランドに接続された状態と同じようになるため、第１実施例と同じ効果をえることができる。
【００２３】
また、この半導体スイッチ回路を用いて半導体装置を作製した場合に、第３キャパシタ１５の他端の配線が容易になり、半導体装置の小型化を行なうことができる。
【００２４】
また、送信の周波数と受信の周波数が同一であるＰＨＳなどの通信システムにおいては、第３インダクタンス素子９と第１キャパシタ素子１０とで構成される共振回路の周波数と、第４インダクタンス素子１２と第２キャパシタ素子１３とで構成される共振回路の周波数とが同一の周波数になるため、どちらか一方の共振回路を構成するだけでスイッチ回路の特性を得ることができる。このため、図４に示す半導体スイッチ回路から、共振回路を構成する第３インダクタンス素子９および第１キャパシタ素子１０、または共振回路を構成する前記第４インダクタンス素子１２および第２キャパシタ素子１３のどちらか一方の共振回路を構成するインダクタンス素子およびキャパシタンス素子を取り除いた半導体スイッチ回路を構成することができ、このようなインダクタンス素子とキャパシタ素子とをそれそれ１個ずつ省いた半導体スイッチ回路を用いて半導体装置を作製した場合に、さらに半導体装置の小型化を行なうことができる。
【００２５】
【発明の効果】
以上のように、本発明の半導体スイッチ回路は、半導体スイッチ回路の第１端子、第２端子、第３端子から見た使用周波数でのインピーダンスを５０Ωに合わせるために、インピーダンスマッチング用の第３キャパシタ素子を付加している。これにより、半導体素子に用いる電界効果トランジスタのゲート幅を小さくすることができるので、半導体装置の小型化ができるとともに、低損失の良好なスイッチ特性を得ることができる。
【図面の簡単な説明】
【図１】第１実施例の半導体スイッチ回路を示す回路図。
【図２】送信状態の本発明の半導体スイッチ回路を示す等価回路図。
【図３】図２に示す等価回路を更に簡略した等価回路図。
【図４】第２実施例の半導体スイッチ回路を示す回路図。
【図５】従来の半導体スイッチ回路を示す回路図。
【符号の説明】
１，２，３，３１，３２，３３ ---- 端子
５，７，８，１１，３５，３７，３８，４１ ---- 半導体スイッチ素子
４，６，９，１２，１４，３４，３６，３９，
４２，４４ ---- インダクタンス素子
１０，１３，１５，４０，４３ ---- キャパシタ素子
Claims (4)
- 複数の半導体スイッチ素子と、複数のインダクタンス素子と、複数のキャパシタ素子とを備えてなり、第１端子と第３端子の間を導通状態または非導通状態に切り換える機能と、第２端子と第３端子の間を導通状態または非導通状態に切り換える機能を有する半導体スイッチ回路において、
第１端子に第１インダクタンス素子の一端が接続されるとともに、第１インダクタンス素子の他端に第１半導体スイッチ素子の一端が接続され、
第２端子に第２インダクタンス素子の一端が接続されるとともに、第２インダクタンス素子の他端に第２半導体スイッチ素子の一端が接続され、
第１インダクタンス素子の他端と第１半導体スイッチ素子の一端の接続点に第３半導体スイッチ素子の一端が接続されるとともに、第３半導体スイッチ素子の他端に第３インダクタンス素子の一端が接続され、さらに第３インダクタンス素子の他端に第１キャパシタ素子の一端が接続され、さらに第１キャパシタ素子の他端がグランドに接続され、
第２インダクタンス素子の他端と第２半導体スイッチ素子の一端の接続点に第４半導体スイッチ素子の一端が接続されるとともに、第４半導体スイッチ素子の他端に第４インダクタンス素子の一端が接続され、さらに第４インダクタンス素子の他端に第２キャパシタ素子の一端が接続され、さらに第２キャパシタ素子の他端がグランドに接続され、
さらに、第１半導体スイッチ素子の他端と第２半導体スイッチ素子の他端どうしが接続され、この接続点に第５インダクタンス素子の一端および第３キャパシタ素子の一端が接続され、第５インダクタンス素子の他端には第３端子が接続され、第３キャパシタ素子の他端が第３半導体スイッチの他端と第３インダクタンス素子の一端の接続点、および第４半導体スイッチの他端と第４インダクタンス素子の一端の接続点に接続されていることを特徴とする半導体スイッチ回路。 - 前記第３インダクタンス素子および第１キャパシタ素子、または前記第４インダクタンス素子および第２キャパシタ素子のどちらか一方のインダクタンス素子およびキャパシタンス素子を取り除いたことを特徴とする請求項１に記載の半導体スイッチ回路。
- 前記半導体スイッチ素子は、電界効果型トランジスタであることを特徴とする請求項１および請求項２に記載の半導体スイッチ回路。
- 前記半導体スイッチ素子は、電界効果型トランジスタの２段直列接続であることを特徴とする請求項１ないし請求項３に記載の半導体スイッチ回路。
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