WO2006011198A1

WO2006011198A1 - 移相回路および多ビット移相器

Info

Publication number: WO2006011198A1
Application number: PCT/JP2004/010666
Authority: WO
Inventors: Kenichi Miyaguchi; Morishige Hieda; Tamotsu Nishino; Masatake Hangai; Moriyasu Miyazaki; Yukihisa Yoshida; Tadashi Takagi; Mikio Hatamoto
Original assignee: Mitsubishi Denki Kabushiki Kaisha
Priority date: 2004-07-27
Filing date: 2004-07-27
Publication date: 2006-02-02
Also published as: US20070273456A1; US7541894B2; EP1739828A1; EP1739828A4; EP1739828A8; JPWO2006011198A1

Abstract

　高周波信号の入出力端子間に、オン時にスルー状態を呈し、オフ時に容量性を呈する第１のスイッチング素子と第１のインダクタとからなり、当該第１のスイッチング素子のオフ時に所定の周波数で並列共振する第１の並列回路を接続し、この回路と並列に第２と第３のインダクタからなる直列回路を接続し、第２と第３のインダクタの接続点にキャパシタの一端を接続し、キャパシタの他端とグランド間に、オン時にスルー状態を呈し、オフ時に容量性を呈する第２のスイッチング素子と第４のインダクタからなり、当該第２のスイッチング素子のオフ時に所定の周波数で並列共振する第２の並列回路を接続し、第１のスイッチング素子をオン状態に、かつ第２のスイッチング素子をオフ状態に設定する動作モードと、第１のスイッチング素子をオフ状態に、かつ第２のスイッチング素子をオン状態に設定する動作モードを切り替え形成する。

Description

移相回路および多ビット移相器

技術分野

[0001] この発明は、小型かつ低損失な移相回路および多ビット移相器に関するものである背景技術

[0002] 図 28は、 IEEE IMS2000 Proceedings, "A Compact 5-Bit Phase Shifter MMIC for K-Band Satellite Communication Systems" C.F Campbell and S.A.Brownに掲載された従来の移相回路の構成を示す回路図である。図において、移相回路は、高周波信号入力端子 101、高周波信号出力端子 102、第 1の電界効果トランジスタ（以下、 FETと略す） 103、第 2の FET104、第 1のインダクタ 105、第 2のインダクタ 106、第 3のインダクタ 107、キャパシタ 108、グランド 109で構成されている。

この回路で、電界効果トランジスタ（以下、 FETとする。） 103は、オン状態とオフ状態を切り替えるスィッチとして動作する。 FET103のドレイン電圧およびソース電圧と同電位の電圧をゲート端子に印加すると、 FET103はオン状態となり抵抗性 (以下、オン抵抗という）を示す。一方、ピンチオフ電圧以下の電圧をゲート端子に印加すると、 FET103はオフ状態となり容量性（以下、オフ容量という）を示す。もう一方の FE T104も FET103と同様の動作をする。

[0003] 図 29は、図 28の移相回路において、 FET103をオフ状態、 FET104をオン状態としたときの等価回路示す回路図である。ここで、 110は FET103のオフ容量とキャパシタ 108の合成容量を表し、 111は FET104のオン抵抗を表したものである。このとき、図 29に示される等価回路は、合成容量 110、インダクタ 105およびインダクタ 10 6とから構成される高域通過フィルタ（以下、 HPFとする。）とみなすことができる。高周波信号入力端子 101から入力された高周波信号は、この HPFにより位相進みが生じて、高周波信号出力端子 102から出力される。

[0004] 図 30は、図 28の移相回路において、 FET103をオン状態、 FET104をオフ状態としたときの等価回路図示す回路図である。ここで、 112は第 1の FET103のオン抵抗を表し、 113は第 2の FET104のオフ容量を表している。インダクタ 107とオフ容量 1 13から成る並列回路は、所望の周波数 f で並列共振状態となるように設定されてい

0

る。このとき、図 30に示される等価回路は、インダクタ 105とインダクタ 106が示すリアクタンスがオン抵抗 112に対して十分大きいとすると、周波数 f 近傍の高周波信号を

0

通過させる帯域通過フィルタ（以下、 BPFとする。）とみなすこと力 Sできる。高周波信号入力端子 101から入力された高周波信号は、この BPFによりほぼゼロの位相変化で高周波信号出力端子 102から出力される。

[0005] ここで、上記 HPFにより生じる位相進みと、上記 BPFにより生じる位相変化の差を所要移相量とする。高周波信号入力端子 101から入力された高周波信号は、 FET1

03と FET104のオン/オフ状態を切り替えることによって、所望の移相量を得て、高周波信号出力端子 102から出力される。

上述のように、従来の移相回路では、 HPFのカットオフ周波数を所望の周波数帯域よりも低く設定する必要があるため、周波数が低くなるほど回路が大型化する。また、移相量が小さいほど、 HPFのカットオフ周波数を低くする必要があるため、回路が大型化するという問題があった。

[0006] この発明は、上記のような課題を解決するためになされたもので、小型でかつ低損失な特性を持つ移相回路および多ビット移相器を得ることを目的とする。

発明の開示

[0007] この発明に係る移相回路は、高周波信号の入力端子と、高周波信号の出力端子と、これら入力端子と出力端子間に接続され、オン時にスルー状態もしくは抵抗性を呈し、オフ時に容量性を呈する第 1のスイッチング素子と第 1のインダクタとからなり、当該第 1のスイッチング素子のオフ時に所定の周波数で並列共振する第 1の並列回路と、第 1の並列回路と並列に接続され、第 1のスイッチング素子のオン時の抵抗に対して十分大きいリアクタンスを持つ第 2のインダクタと第 3のインダクタとからなる直列回路と、一端が第 2のインダクタと第 3のインダクタの接続点に接続されたキャパシタと、キャパシタの他端とグランド間に接続され、オン時にスルー状態もしくは抵抗性を呈し、オフ時に容量性を呈する第 2のスイッチング素子と第 4のインダクタからなり、当該第 2のスイッチング素子のオフ時に所定の周波数で並列共振する第 2の並列回路と、第 1のスイッチング素子をオン状態に、かつ第 2のスイッチング素子をオフ状態に設定する第 1の動作モードと、第 1のスイッチング素子をオフ状態に、かつ第 2のスイツチング素子をオン状態に設定する第 2の動作モードを切り替えて形成する制御信号の印加手段とを備えたものである。

[0008] このことによって、バンドパスフィルタ回路とローパスフィルタ回路とを切り替えて形成し、入力される高周波信号の通過位相を変化させることができ、低損失で所望の移相量を得ることを可能とする。また、ローパスフィルタを使用しているので、従来のノ、ィパスフィルタを使用した場合に比べてインダクタが小さくなり小型にすることができる。また、移相回路を、 2つのスイッチング素子、 4つのインダクタ、 1つのキャパシタ、 1つのスルーホールで基本的に構成できるため、回路を小型にできる効果がある。図面の簡単な説明

[0009] [図 1]この発明の実施の形態 1による移相回路の構成を示す回路図である。

[図 2]この発明の実施の形態 1による移相回路の等価回路を示す回路図である。

[図 3]この発明の実施の形態 1による移相回路がバンドパスフィルタ回路として動作するときの等価回路を示す回路図である。

[図 4]この発明の実施の形態 1による移相回路がローパスフィルタ回路として動作するときの等価回路を示す回路図である。

[図 5]この発明の実施の形態 2による移相回路の構成を示す回路図である。

[図 6]この発明の実施の形態 2による移相回路がバンドパスフィルタ回路として動作するときの等価回路を示す回路図である。

[図 7]この発明の実施の形態 2による移相回路がローパスフィルタ回路として動作するときの等価回路を示す回路図である。

[図 8]この発明の実施の形態 3による移相回路の構成を示す回路図である。

[図 9]この発明の実施の形態 3による移相回路がバンドパスフィルタ回路として動作するときの等価回路を示す回路図である。

[図 10]この発明の実施の形態 3による移相回路がローパスフィルタ回路として動作するときの等価回路を示す回路図である。

[図 11]この発明の実施の形態 4による移相回路の構成を示す回路図である。園 12]この発明の実施の形態 5に係る基板上に形成された移相回路の構成を示す平面図である。

園 13]この発明の実施の形態 5に係るスルー Zオープン切替素子の詳細な構成を示す分解図である。

[図 14]この発明の実施の形態 5に係るスルー Zオープン切替素子のオープン状態の構造を示す断面図である。

[図 15]この発明の実施の形態 5に係るスルー Zオープン切替素子のスルー状態の構造を示す断面図である。

園 16]この発明の実施の形態 5に係るスルー/シャント容量切替素子の詳細な構成を示す分解図である。

園 17]この発明の実施の形態 5に係るスルー/シャント容量切替素子のスルー状態の構造を示す断面図である。

園 18]この発明の実施の形態 5に係るスルー/シャント容量切替素子の容量状態の構造を示す断面図である。

園 19]この発明の実施の形態 5による移相回路の等価回路を示す回路図である。園 20]この発明の実施の形態 5に係るスルー回路とローパスフィルタ回路の等価回路を示す回路図である。

園 21]この発明の実施の形態 6による移相回路に使用するスルー/オープン切替素子の詳細な構成を示す平面図である。

[図 22]この発明の実施の形態 6に係るスルー Zオープン切替素子のオープン状態の構造を示す断面図である。

[図 23]この発明の実施の形態 6に係るスルー Zオープン切替素子のスルー状態の構造を示す断面図である。

園 24]この発明の実施の形態 6による移相回路（図示せず）に使用するスルー/シャント容量切替素子の詳細な構成を示す平面図である。

園 25]この発明の実施の形態 6に係るスルー Zシャント容量切替素子のスルー状態の構造を示す断面図である。

[図 26]この発明の実施の形態 6に係るスルー/シャント容量切替素子の容量状態の構造を示す断面図である。

[図 27]この発明の実施の形態 7による多ビット移相器の構成を示すブロック図である。

[図 28]従来の移相回路の構成を示す回路図である。

[図 29]従来の移相回路が高域通過フィルタとして動作するときの等価回路を示す回路図である。

[図 30]従来の移相回路が帯域通過フィルタとして動作するときの等価回路を示す回路図である。

発明を実施するための最良の形態

[0010] 以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従って説明する。

実施の形態 1.

図 1はこの発明の実施の形態 1による移相回路の構成を示す回路図である。

図において、この移相回路は半導体基板 14上にモノリシックに構成されたものである。高周波信号の入力端子 1と出力端子 2間には FET (第 1のスイッチング素子） 3aとスパイラルインダクタ（第 1のインダクタ） 4とからなる並列回路（第 1の並列回路）が接続されており、 FET3aのゲートには、入力端子 12から第 1の制御信号が抵抗 9を介して与えられるように構成されている。また、スパイラルインダクタ（第 2のインダクタ） 5 とスパイラルインダクタ（第 3のインダクタ） 6からなる直列回路力同様に並列回路と並列に接続されている。スパイラルインダクタ 5とスパイラルインダクタ 6の接続点には MIMキャパシタ 8の一端が接続されている。 MIMキャパシタ 8の他端とスルーホール (グランド） 11間には、 FET (第 2のスイッチング素子） 3bとスパイラルインダクタ 7とからなる並列回路（第 2の並列回路）が接続されている。 FET3bのゲートには、入力端子 13から第 2の制御信号が抵抗 10を介して与えられるように構成されている。

[0011] 図 2は図 1の移相回路の等価回路を示す回路図である。ここで、図 1と対比すると、インダクタ 15はスパイラルインダクタ 4に相当し、インダクタ 16はスパイラルインダクタ 5に相当し、インダクタ 17はスパイラルインダクタ 6に相当し、インダクタ 18はスパイラルインダクタ 7に相当している。キャパシタ 19は MIMキャパシタ 8に相当し、グランド 2 0はスルーホール 11に相当してレ、る。 [0012] FET3aは第 1の制御信号により、また FET3bは第 2の制御信号によりオン Zオフ状態を切り替えるスィッチとして動作する。 FET3aにおいて、第 1の制御信号として、ドレイン電圧およびソース電圧と同電位の電圧をゲート端子に印加すると、 FET3aはオン状態となり抵抗性 (以下、オン抵抗という。）を示す。一方、ピンチオフ電圧以下の電圧をゲート端子に印加すると、 FET3aはオフ状態となり容量性（以下、オフ容量という。）を示す。 FET3bも第 2の制御信号により同様の動作を行う。

[0013] 次に、図 2の等価回路を用いてこの実施の形態 1の移相回路の動作について説明する。

制御信号により、 FET3aがオン状態で、かつ FET3bがオフ状態に設定されたとき、図 2の等価回路はさらに図 3に示す等価回路として考えられる。この動作モード時、 FET3aはオン状態にあるのでオン抵抗 21として、また、 FET3bはオフ状態にあるのでオフ容量 22として表される。ここで、インダクタ 18とオフ容量 22から成る並列回路は、所定の周波数 fOで並列共振 (オープン)状態となるように設定される。インダクタ 1 6とインダクタ 17によるリアクタンスは FET3aのオン抵抗 21より十分大きいので、図 3 に示す回路は、所定の周波数 fO近傍を通過帯域としたバンドパスフィルタ回路とみなすことができる。オン抵抗 21が十分小さいとき、位相変化はほとんど生じない。したがって、所定の周波数 fOにおいて、入力端子 1に入力された高周波信号は、位相変化を生じることなぐ出力端子 2から出力される。

[0014] 制御信号により、 FET3aがオン状態で、かつ FET3bがオフ状態に設定されたとき、図 2の等価回路はさらに図 4に示す等価回路として考えられる。この動作モード時、 FET3aはオフ状態にあるのでオフ容量 23として、また、 FET3bはオン状態にあるのでオン抵抗 24として表される。ここで、インダクタ 18によるリアクタンスが FET3bのォン抵抗 24に比べて十分大きく設定されていれば、オン抵抗 24とインダクタ 18から成る並列回路は、オン抵抗 24のみから成る回路とみなすことができる。また、インダクタ 15と FET3aのオフ容量 23から成る並列回路は、所定の周波数 fOで並列共振 (ォープン)状態となるように設定しておく。この場合、図 4に示す回路は、インダクタ 16, 17 とキャパシタ 19とから成るローパスフィルタ回路とみなすことができ、回路定数を適切に設定することにより整合がとれて反射損失がないローパスフィルタ回路とすることができる。したがって、入力端子 1に入力された高周波信号は、このローパスフィルタ回路により位相遅れを生じ、出力端子 2から出力される。

[0015] 以上のように、この実施の形態 1の移相回路によれば、 FET3aおよび FET3bのォン Zオフ切替の動作モードの設定により、バンドパスフィルタ回路とローパスフィルタ回路とを切り替えて形成し、入力される高周波信号の通過位相を変化させることができる。したがって、通過位相の変化により、所望の移相量を得ることが可能となる。つまり、移相回路を、 2つの FET、 4つのインダクタ、 1つのキャパシタ、 1つのスルーホールで基本的に構成できるため、回路の小型化を図ることができる。

[0016] また、前述した従来の移相回路例においては、高域通過フィルタのカットオフ周波数は所望の中心周波数よりも低く設定する必要がある。一方、ローパスフィルタ回路のカットオフ周波数は所望の中心周波数よりも高いため、従来のものに比べて、インダクタンス、キャパシタンスを小さくすることができ、回路の小型化を図ることができる。

[0017] なお、この発明の実施の形態 1から実施の形態 4の移相回路において、 FETをスィツチング素子として用いて説明している力オン/オフ状態を切り替えることができるようなスイッチング機能を有するものであれば他の形式の素子を用いてもよレ、。また、これらの移相回路は、半導体基板 14上にモノリシックに構成されているが、別の方法として、受動素子を誘電体基板に設け、能動素子を半導体基板に設けて、金属ワイャまたは金バンプ等で両基板を電気的に接続して構成するようにしてもよい。

[0018] 実施の形態 2.

図 5はこの発明の実施の形態 2による移相回路の構成を示す回路図である。図において、図 2と同一または相当する構成については、同一の符号を付し、重複する説明は原則として省略する。この移相回路の構成では、図 2のキャパシタ 19の替りに F ET (第 3のスイッチング素子） 25を設けている。

FET25は、オン Zオフ状態を切り替えるスィッチとして動作し、制御信号により FE T3a、 FET3bと同様の動作を行う。

[0019] 次に、動作について説明する。

制御信号により FET3aがオン状態で、かつ FET3bがオフ状態、 FET25がオン状態に設定されたとき、図 5の移相回路は図 6に示す等価回路として考えられる。この図において、図 3と同一または相当する構成については、同一の符号を付して示す。ここでは、オン状態にある FET25はオン抵抗 26として表されている。

図 6の回路において、図 3の回路と同様、インダクタ 18とオフ容量 22から成る並列回路は、所定の周波数 fOで並列共振 (オープン)状態となるように設定される。インダクタ 16とインダクタ 17によるリアクタンスはオン抵抗 21に対して十分大きいので、移相回路は、この動作モード時において所定の周波数 fO近傍を通過帯域としたバンドパスフィルタ回路とみなすことができる。オン抵抗 21が十分小さいとき、位相変化はほとんど生じない。したがって、所定の周波数 fOにおいて、入力端子 1に入力された高周波信号は、位相変化を生じることなぐ出力端子 2から出力される。

[0020] 上記実施の形態 1の図 3に示す回路では、主にインダクタ 16とキャパシタ 19とインダクタ 18から成る直列回路が所定の周波数 fOより低い周波数で直列共振状態となり、 fO付近での移相回路の特性に影響を与える場合がある。これに対し、図 6に示す回路では、上記キャパシタ 19をオン抵抗 26に置き換えて直列共振を起こさないようにしており、 fO付近での移相回路の特性に影響を与えることがなぐ良好な特性が得られる。

[0021] また、制御信号により、 FET3aがオフ状態で、かつ FET3bがオン状態、 FET25力 S オフ状態に設定されたとき、図 5の移相回路は図 7に示す等価回路として考えられる。この図において、図 4と同一または相当する構成については、同一の符号を付して示す。ここでは、オフ状態にある FET25はオフ容量 27として表される。

図 7の回路において、上記実施の形態 1の図 4の回路と同様、インダクタ 18によるリァクタンスがオン抵抗 24に比べて十分大きく設定されていれば、オン抵抗 24とインダクタ 18から成る並列回路は、オン抵抗 24のみから成る回路とみなすことができる。さらに、インダクタ 15とオフ容量 23から成る並列回路は、所望周波数 fOで並列共振 (ォ一プン)状態となるように設定される。よって、この動作モード時、この移相回路は、ィンダクタ 16， 17およびオフ容量 27とから成るローパスフィルタ回路とみなすことができ、回路定数を適切に設定することにより整合がとれて反射損失がなレ、ものとすること力 Sできる。したがって、入力端子 1に入力された高周波信号は、前記ローパスフィルタ回路により位相遅れを生じ、出力端子 2から出力される。 [0022] 以上のように、この実施の形態 2の移相回路によれば、 FET3a、 FET3bおよび FE T25のオン/オフ切替の動作モードの設定により、バンドパスフィルタ回路とローパスフィルタ回路とを切り替え形成し、入力端子 1に入力された高周波信号の通過位相を変ィ匕させること力 Sできる。したがって、上記実施の形態 1に係る移相回路と同様の効果が得られるとともに、バンドパスフィルタ回路の状態において、所定の周波数 fO より低い周波数での直列共振を起こさないため、 fO付近での移相回路の特性に影響を与えないという利点がある。

[0023] 実施の形態 3.

図 8はこの発明の実施の形態 3による移相回路の構成を示す回路図である。図において、図 2と同一または相当する構成については、同一の符号を付し、重複する説明は原則として省略する。この移相回路の構成では、図 2のインダクタ 18と FET3bから成る並列回路を、 FET3b (第 2のスイッチング素子）のみに置き換えている。

[0024] 次に、動作について説明する。

制御信号により、 FET3aがオン状態で、かつ FET3bがオフ状態に設定されたとき、図 8の移相回路は図 9に示す等価回路として考えられる。この図において、図 3と同一または相当する構成にっレ、ては、同一の符号を付して示す。

図 9の回路において、キャパシタ 19とオフ容量 22の合成容量は、ほぼオープン状態となるように設定される。ここで、インダクタ 16とインダクタ 17によるリアクタンスはォン抵抗 21に対して十分きく設定されているので、この動作モード時、この回路は、ォン抵抗 21によるスルー回路とみなすことができる。オン抵抗 21が十分小さいとき、位相変化はほとんど生じることがなレ、。したがって、入力端子 1に入力された高周波信号は、位相変化を生じることなぐ高周波信号出力端子 2から出力される。

[0025] また、 FET3aがオフ状態で、かつ FET3bがオン状態に設定されたとき、図 8の回路は図 10に示す等価回路として考えられる。この図において、図 4と同一または相当する構成については、同一の符号を付して示す。

図 10の回路は、図 4と同様、インダクタ 15とオフ容量 23から成る並列回路は、所定の周波数 fOで並列共振 (オープン)状態となるように設定されている。よって、この回路は、この動作モード時、インダクタ 16, 17およびキャパシタ 19と力成るローパスフィルタ回路とみなすことができる。回路定数を適切に設定することにより、整合がとれて反射損失をなくすことができる。したがって、入力端子 1に入力された高周波信号は、このローパスフィルタ回路により位相遅れを生じ、出力端子 2から出力される。なお、上記実施の形態 2の図 5のインダクタ 18と FET3bからなる並列回路を FET3 bのみに置き換えるようにしても同様である。

[0026] 以上のように、この実施の形態 3の移相回路によれば、 FET3aおよび FET3bのォン Zオフ切替の動作モードの設定により、スルー回路とローパスフィルタ回路とを切り替え形成し、入力端子 1に入力される高周波信号の通過位相を変化させることができる。したがって、上記実施の形態 1の移相回路と同様の効果が得られるとともに、実施の形態 1の移相回路に比べて、インダクタを 1つ減らせるため、より小型化が図れる。

[0027] 実施の形態 4.

図 11はこの発明の実施の形態 4による移相回路の構成を示す回路図で、図において、図 2と同一または相当する構成については、同一の符号を付し、重複する説明は原則として省略する。この移相回路の構成では、図 2の FET3a, 3bに相当した FET 3a' , 3b'を設け、これらに並列に接続したキャパシタ 28, 29をそれぞれ備えている。

[0028] FET3a'がオン状態で、かつ FET3b'がオフ状態に設定されたとき、図 11の移相回路は図 3と同様な等価回路となり、同様な動作を行う。ここで、上記実施の形態 1における FET3bのオフ容量 22と同じキャパシタンスを実現することを考える。図 11ではキャパシタ 29を追加していることにより、 FET3bと比較して、 FET3b'のオフ容量を小さくすること力 Sできる。すなわち、 FET3b'のサイズを FET3bより小さくすることが可能となる。

[0029] FET3a'がオフ状態で、かつ FET3b'がオン状態に設定されたとき、図 11の移相回路は図 4と同様な等価回路となり、同様な動作を行う。ここで、上記実施の形態 1における FET3aのオフ容量 23と同じキャパシタンスを実現することを考える。図 11では、キャパシタ 28を追加したことにより、 FET3aだけの場合と比較して、 FET3a'のオフ容量を小さくすることができる。すなわち、 FET3a'のサイズを FET3aより小さくすることが可能となる。

[0030] 以上のように、この実施の形態 4の移相回路によれば、実施の形態 1と同様の効果が得られると共に、実施の形態 1の移相回路に比べてスイッチング素子として使用する FETのサイズを小さくすることができ、移相回路の小型化が図れる。

[0031] 実施の形態 5.

図 12はこの発明の実施の形態 5に係る基板上に形成された移相回路の構成を示す平面図で、コプレーナ線路構造の場合を示している。

図において、基板 32には、片面からの微細加工技術で掘り込み、キヤビティ 36が形成されている。誘電体支持膜 37がキヤビティ 36の端部で支持され、空気層を介して中空に存在するように設けられている。誘電体支持膜 37上には間隔を隔てて 2つのメアンダライン 35a, 35bが形成されている。キヤビティ 36の底面と誘電体支持膜 3 7との間には、数ミクロン一数十ミクロンの間隙が設けられている。キヤビティ 36の底面はメタルで覆われていても、覆われていなくてもどちらでもよレ、。キヤビティ 36を挟んだ基板 32上には、スルー/オープン切替素子 (破線で囲まれた部分） 33とスルー /シャント容量切替素子 (破線で囲まれた部分） 34が形成されてレ、る。

[0032] 図 13は、図 12に示されたスルー/オープン切替素子 33の詳細な構成を示す分解図である。

基板（図 12に示す基板 32と同一） 38は、片面に微細加工技術で掘り込んで形成したキヤビティ 39を有する。キヤビティ 39の底面中央にコンタクトメタル 41が形成されている。また、キヤビティ 39の底面には、コンタクトメタル 41の周りを取り囲んで制御電極 40が形成され、制御電極 40には、制御電圧を与えるために基板 38の上面に延びる端部が形成されている。誘電体支持膜 42が、コンタクトメタル 41と制御電極 40とに対向する位置でキヤビティ 39の一対の端部で基板 38により支持されており、通常時キヤビティ 39の空気層を介した中空に位置づけられている。誘電体支持膜 42は、コンタクトメタル 41との対向した位置に一対の貫通穴 43a, 43bを有している。高周波信号伝送線路 44aと高周波信号伝送線路 44bは、誘電体支持膜面上に間隙を隔てて配置されており、一対の貫通穴 43a， 43bを通して誘電体支持膜面の裏面側でコンタクトメタル 41と向かい合うようにそれぞれの導体突起部（後述する図 14を参照。）を形成している。

[0033] 高周波信号伝送線路 44a, 44bとグランドメタノレ 45a, 45bは、中心に間隙を有するコプレーナ線路を形成している。上記コプレーナ線路を有する誘電体支持膜 42は、通常時中空に位置しているので、そのときのキヤビティ 39の底面と誘電体支持膜 42 との間には、数ミクロン一数十ミクロンの間隔が設けられている。

[0034] 次に、上記スルー/オープン切替素子 33の動作について説明する。

制御電極 40に制御電圧を印加してレヽなレ、場合、図 12の A— A'線断面に相当するスルー/オープン切替素子 33の構造は図 14の断面図に示されるようになる。この動作モード時、 2つの高周波信号伝送線路 44a, 44bの間は、間隙が設けられ、かつ他に導電体が介在してレ、なレ、ので、オープン状態となる。

一方、制御電極 40に制御電圧を印加した場合、図 12の A— A'線断面に相当するスルー/オープン切替素子 33の構造は図 15の断面図に示されるようになる。この動作モード時、グランドメタル 45a, 45bと制御電極 40の間に静電引力が働き、誘電体支持膜 42はキヤビティ 39の底面の方向に変位する。このとき、一対の高周波信号伝送線路 44a, 44b間は、貫通穴 43a, 43bから突出した導体突起部がコンタクトメタノレ 41に接触するため、電気的に導通し、スルー状態を形成する。

[0035] 図 16は、図 12に示すスルー/シャント容量切替素子 34の詳細な構成を示す分解図である。図において、図 13と同一または相当する構成部分については、同一の符号を付して示す。このスルー/シャント容量切替素子 34は、基板 38 (図 12に示す基板 32と同一）の片面に微細加工技術で掘り込んで形成したキヤビティ 46を有する。キヤビティ 46の底面にはグランドメタル（第 1のグランドメタル) 48が帯状に形成されている。キヤビティ 46の底面でグランドメタル 48の両側には制御電極が形成されている。この制御電極 47とグランドメタル 48は、キヤビティ 46の底面から基板 38上に延びた部分を有している。

[0036] 誘電体支持膜 49は、グランドメタル 48と制御電極 47とに対向した位置でキヤビティ 46の端部で基板 38により支持（後述する図 17を参照。）され、通常時キヤビティ 46 の空気層を介した中空に位置づけられている。誘電体支持膜 49とキヤビティ 46の底面との間には、数ミクロン一数十ミクロンの間隔が設けられている。また、誘電体支持膜 49は、グランドメタル 48と制御電極 47とに対向して位置づけられている。誘電体支持膜 49上には、高周波信号伝送線路 50がグランドメタル 48と対向した位置に形成されている。また、誘電体支持膜 49上で制御電極 47と対向した位置にグランドメタル (第 2のグランドメタル） 51a， 51bが形成されている。高周波信号伝送線路 50、グランドメタノレ 48, 51a, 51bは、グランデッドコプレーナ線路を形成している。

[0037] 次に、スルー/シャント容量切替素子 34の動作について説明する。

制御電極 47に制御電圧を印加していない場合、図 12の B—B'線断面に相当するスルー Zシャント容量切替素子 34の構造は図 17の断面図に示されるようになつている。この動作モード時、高周波信号は上記グランデッドコプレーナ線路を伝送される。つまり、スルー/シャント容量切替素子 34はスルーの状態を形成する。

一方、第 2の制御電極 47に制御電圧を印加した場合、図 12の B— B'線断面に相当するスルー/シャント容量切替素子 34の構造は図 18の断面図に示されるようになる。この動作モード時、グランドメタル 5 la, 5 lbと制御電極 47の間に静電引力が働き、誘電体支持膜 49は、キヤビティ 46の底面の方向に変位する。その結果、誘電体支持膜 49はグランドメタル 48に接触し、高周波信号伝送線路 50とグランドメタル 48 は誘電体支持膜 49を介して近接する。したがって、高周波信号伝送線路 50がグランドに対して容量を持つ。つまり、スルー/シャント容量切替素子 34はグランドに対して容量を表す状態を形成する。

[0038] 次に、図 12に示される移相回路の動作について説明する。図 19は図 12の移相回路を等価的に表した回路図である。

図 19は高周波信号の入力端子（高周波信号入力端子 30に相当） 52と出力端子（高周波信号出力端子 31に相当） 53間には、制御電圧 E1により伝送線路をスルー状態またはオープン状態に設定されるスルー Zオープン切替素子 33が接続されている。また、入力端子 52には、インダクタ (メアンダライン 35aに相当） 54aの一端が接続され、出力端子 53には、インダクタ (メアンダライン 35bに相当） 54bの一端が接続されている。インダクタ 54aの他端とインダクタ 54bの他端には、制御電圧 E2により伝送線路をスルー状態または容量状態に設定されるスルー/シャント容量切替素子 34 が接続されている。キャパシタ 55は、スルー/シャント容量切替素子 34がシャント容量状態のときに示すグランドに対する容量を表す。

[0039] 制御電極 40に制御電圧 E1を印加してスルー/オープン切替素子 33をスルー状態（図 15を参照。）に切り替え、同時に制御電極 47に制御電圧 E2を印加しないこと（グランドと同電位）でスルー Zシャント容量切替素子 34をスルー状態（図 17を参照。 )に設定する。このとき、図 19ほたは図 12)の移相回路は図 20 (a)に示される等価回路を形成する。図 20 (a)において、入力端子 52と出力端子 53間には両インダクタ 54a, 54bからなる直列回路が接続され、かつ入力 52と出力端子 53が直接接続されたような回路構成となる。

ここで、インダクタ 54a, 54bによるリアクタンスが十分大きいとすると、この動作モードにおける図 20 (a)の回路はスルー回路とみなすことができる。したがって、入力端子 52から入力された高周波信号は、位相変化が生じることなぐ出力端子 53から出力される。このとき、このスルー回路は全ての周波数において整合がとれるため、反射損失がない。

[0040] 次に、制御電極 40に制御電圧 E1を印加しないこと（グランドと同電位）によりスルー /オープン切替素子 33をオープン状態（図 14を参照。）にし、同時に制御電極 47に制御電圧 E2を印加してスルー/シャント容量切替素子 34をシャント容量状態（図 18 を参照。）に設定する。このとき、図 19 (または図 12)の移相回路は図 20 (b)に示される等価回路を形成する。図 20 (b)において、図 19と同一または相当する構成については、同一の符号を付して示す。インダクタ 54a, 54bの直列回路が入力端子 52と出力端子 53b間に接続され、両インダクタ 54a， 54bの接続点とグランド間にキャパシタ 55が接続されている。

ここで、図 20 (b)の回路は、両インダクタ 54a， 54bとキャパシタ 55と力、ら成るローパスフィルタ回路とみなすことができる。したがって、入力端子 52に入力された高周波信号は、このローパスフィルタ回路により位相遅れが生じて、出力端子 53から出力される。この場合、ローパスフィルタ回路の回路定数を適切に設定すれば、整合がとれて反射損失がなくなる。さらに、所望の位相遅れを得ることができる。

[0041] 以上のように、実施の形態 5の移相回路によれば、スルー/オープン切替素子 33 の切り替え動作と、スルー/シャント容量切替素子 34の切り替え動作により、スルーの状態とローパスフィルタ回路の状態とを切り替え形成するので、入力端子 52に入力された高周波信号が出力端子 53から出力される際に生じる通過位相を変化させることが可能となる。また、微細加工技術により製作した機械的に駆動するスルー/ オープン切替素子とスルー/シャント容量切替素子をスイッチング素子に用いているので、従来例や実施の形態 1乃至実施の形態 4のように半導体のスイッチング素子を用いている場合に比べて低損失化が図れる。さらに、微細加工技術による中空構造を採用しているため、高周波特性が基板の影響を受けにくい。つまり、低抵抗シリコン基板やガラス基板のような安価な基板を用いることができ、半導体基板を用いる場合と比べて低コスト化が図れる。

[0042] なお、図 12により説明した移相回路において、インダクタとして、基板を片面微細加工して形成したキヤビティの中空構造メアンダラインを採用しているが、誘電体支持膜の両面にパターンユングして形成したスパイラルインダクタでもよい。また、中空構造ではなぐ基板上にメアンダラインを形成するようにしてもよい。さらに、上記移相回路では、スルー/オープン切替素子とスルー/シャント容量切替素子において、誘電体支持膜の上に高周波信号伝送線路を形成しているが、その上に更に誘電体支持膜を形成して 3層構造とするようにしてもよい。これにより、メタルパターンが誘電体支持膜で挟まれるため、応力が垂直方向に対称となり平坦になる。さらにまた、片面微細加工により、キヤビティを形成した基板をもう一つ設け、移相回路を上からカバ一することによりパッケージ状態とするようにしてもよい。これにより、機械的に駆動するスルー/オープン切替素子とスルー Zシャント容量切替素子を湿気等からシールドすること力 Sでき、信頼性を高めることができる。

[0043] 実施の形態 6.

この実施の形態 6による移相回路の構成は、上記実施の形態 5の図 12に示す移相回路の構成において、スルー/オープン切替素子 33を後述する図 21のスルー Zォープン切替素子に置き換え、かつスルー/シャント容量切替素子 34を後述する図 2 4のスルー/シャント容量切替素子に置き換えたものである。この移相回路の等価回路は、図 19に示した回路と同様であり、回路動作についても上記実施の形態 5で説明したので、ここでは説明を省略する。

[0044] 図 21はこの発明の実施の形態 6による移相回路に使用するスルー Zオープン切替素子の詳細な構成を示す平面図である。図において、図 13と同一または相当する構成については、同一の符号を付し、重複する説明は原則として省略する。

基板 38の片面に微細加工技術で掘り込んで形成したキヤビティ 39の底面中央には、帯状に一対の高周波信号伝送線路 56a， 56bが間隙を隔てて形成されている。また、キヤビティ 39の底面には、一対の高周波信号伝送線路 56a， 56bの両側にグランドメタノレ 57a, 57bが形成されている。これらキヤビティ 39の底面では、中心に間隙を有するコプレーナ線路を構成してレ、る。

[0045] 誘電体支持膜 58は、キヤビティ 39の端部で基板 38により支持され、通常時にキヤビティ 39の空気層を介した中空に位置するように設けられている。そのため、キヤビティ 39の底面と誘電体支持膜 58との間には、数ミクロン一数十ミクロンの間隔が設けられている。一対の高周波信号伝送線路 56a， 56bの部分と対向し、間隙を含む部分の上部に位置づけられている（後述する図 22を参照。）。誘電体支持膜 58の裏面には、一対の高周波信号伝送線路 56a， 56bの間隙を含む部分と対向した位置にコンタクトメタル 60が形成されている。また、誘電体支持膜 58の上面には、グランドメタノレ 57a, 57bに対向した位置に制御電極 59が形成されてレ、る。

[0046] 次に、図 21に示されたスルー/オープン切替素子の動作について説明する。

制御電極 59に電圧を印加していない場合、図 21の C-C '線断面に相当するスル一/オープン切替素子の構造は図 22の断面図に示されるようになつている。誘電体支持膜 58はキヤビティ 39の空気層を介した中空に位置している。この動作モード時、一対の高周波信号伝送線路 56a， 56b間には間隙が存在するので、スルー/ォープン切替素子はオープンの状態を形成してレ、る。

一方、第 3の制御電極 59に電圧を印加した場合、図 21の C—C'線断面に相当するスルー Zオープン切替素子の構造は図 23の断面図に示されるようになる。グランドメタノレ 57a， 57b (図 23で fま、 57afま 56a， 56bの陰 ίこあり、 57bfま手前 ίこあるので見えていない。）と制御電極 59の間に静電引力が働き、その結果、誘電体支持膜 58をキャビティ 39の底面の方向に変位させる。この動作モード時、一対の高周波信号伝送線路 56a, 56bはコンタクトメタル 60に接触し、両者間が電気的に導通する。したがつて、スルー Zオープン切替素子はスルー状態を形成する。

[0047] 図 24はこの発明の実施の形態 6による移相回路に使用するスルー/シャント容量切替素子の詳細な構成を示す平面図である。図 21と同一または相当する構成部分については同一の符号を付す。

基板 38の片面に微細加工技術で掘り込んで形成したキヤビティ 39の底面中央には、帯状の高周波信号伝送線路 61が形成されている。また、キヤビティ 39の底面で、高周波信号伝送線路 61の両側にグランドメタル 62a, 62bが形成されている。これらキヤビティ 39の底面では、コプレーナ線路を構成してレ、る。

[0048] 誘電体支持膜 63が、高周波信号伝送線路 61とグランドメタル 62a, 62bの部分に対向してキヤビティの端部で支持されている。誘電体支持膜 63は、通常時に前記キャビティの空気層を介した中空に位置づけられている（後述する図 25を参照。）。そのため、キヤビティ 39の底面と誘電体支持膜 63の間には、数ミクロン一数十ミクロンの間隔が設けられている。誘電体支持膜 63の上面には、グランドメタル 62a, 62bに対向した位置に制御電圧を印加する制御電極 65が形成されている。また、誘電体支持膜 63の上面には、高周波信号伝送線路 61に対向した位置にメタル 64が形成されている。メタノレ 64は、基板 38上でグランドメタル 62a, 62bと接続されており、グランドと同電位にある。

[0049] 次に、図 24に示されたスルー/シャント容量切替素子の動作について説明する。

制御電極 65に電圧を印加していない場合、図 24の D-D '線断面に相当するスル一 Zシャント容量切替素子の構造は図 25の断面図に示されるようになつている。この動作モード時、誘電体支持膜 63と高周波信号伝送線路 61との間にはキヤビティ 39 による十分な空間が存在している。したがって、高周波信号はキヤビティ 39の底面上のコプレーナ線路を伝送することになる。つまり、スルー Zシャント容量切替素子はスルー状態を形成している。

一方、制御電極 65に電圧を印加した場合、図 24の D—D '線断面に相当するスル一 Zシャント容量切替素子の構造は図 26の断面図に示されるようになる。この動作モード時、グランドメタノレ 62a， 62bと第 4の制御電極 65の間に静電引力が働き、誘電体支持膜 63はキヤビティ 39の底面の方向に変位し、高周波信号伝送線路 61に接触する。したがって、高周波信号伝送線路 61とメタル 64は誘電体支持膜 63を介して近接する。つまり、このスルー/シャント容量切替素子はグランドに対して容量を示す状態となる。

[0050] 以上のように、実施の形態 6の移相回路によれば、スルー/オープン切替素子の切り替え動作と、スルー Zシャント容量切替素子の切り替え動作により、スルーの状態とローパスフィルタ回路の状態とを切り替え形成するので、上記実施の形態 5と同様に、入力端子から入力された高周波信号が出力端子に出力される際に生じる通過位相を変化させることが可能となる。また、微細加工技術により製作した機械的に駆動するスルー/オープン切替素子とスルー Zシャント容量切替素子をスイッチング素子に用いているため、実施の形態 1乃至実施の形態 4のように半導体のスイッチング素子を用いている場合に比べて低損失化が図れる。さらに、中空構造を採用しているため、高周波特性が基板の影響を受けにくい。つまり、低抵抗シリコン基板ゃガラス基板のような安価な基板を用いることができ、半導体基板を用いる場合と比べて低コスト化が図れる。

[0051] なお、実施の形態 6に係る移相回路において、インダクタとして、基板を片面微細加工して形成したキヤビティの中空構造メアンダラインを採用しているが、誘電体支持膜の両面にパターンユングして形成したスパイラルインダクタでもよい。また、中空構造ではなぐ基板上にメアンダラインを形成するようにしてもよい。さらに、上記移相回路では、スルー/オープン切替素子とスルー/シャント容量切替素子において、誘電体支持膜の上にメタルパターンを形成しているが、その上に更に誘電体支持膜を形成して 3層構造としてもよい。これにより、メタルパターンが誘電体支持膜で挟まれるため、応力が垂直方向に対称となり平坦になる。さらにまた、片面微細加工により、キヤビティを形成した基板をもう一つ設け、移相回路を上からカバーすることによりノッケージ状態にしてもよい。これにより、機械的に駆動するスルー/オープン切替素子とスルー Zシャント容量切替素子を湿気等からシールドすることができ、信頼性を高めることができる。

[0052] 実施の形態 7.

図 27はこの発明の実施の形態 7による多ビット移相器の構成を示すブロック図である。この多ビット移相器は、高周波信号入力端子 66と高周波信号出力端子 67の間に、複数個の 1ビット分の移相回路 681 , 682, · · ·, 68ηを多段接続したものである。ここで、移相回路 681 , 682, ·■·, 68ηには、実施の形態 1乃至実施の形態 6において述べた移相回路を用いる。

このように、 1ビットの移相回路を多段接続して多ビット移相器を構成することにより、多ビット動作する移相器を実現できるという効果が得られる。

産業上の利用可能性

以上のように、この発明に係る移相回路は、低損失の特性を持ち小型化が図れるので、移動体衛星通信システムのフェーズドアレーアンテナなどに使用する Κ一バンド帯など高い周波数帯の多ビット移相器に適している。

Claims

請求の範囲

[1] 高周波信号の入力端子と、

高周波信号の出力端子と、

前記入力端子と前記出力端子間に接続され、オン時にスルー状態もしくは抵抗性を呈し、オフ時に容量性を呈する第 1のスイッチング素子と第 1のインダクタとからなり、当該第 1のスイッチング素子のオフ時に所定の周波数で並列共振する第 1の並列回路と、

前記第 1の並列回路と並列に接続され、前記第 1のスイッチング素子のオン時の抵抗に対して十分大きいリアクタンスを持つ第 2のインダクタと第 3のインダクタとからなる直列回路と、

一端が前記第 2のインダクタと前記第 3のインダクタの接続点に接続されたキャパシタと、

前記キャパシタの他端とグランド間に接続され、オン時にスルー状態もしくは抵抗性を呈し、オフ時に容量性を呈する第 2のスイッチング素子と第 4のインダクタからなり、当該第 2のスイッチング素子のオフ時に所定の周波数で並列共振する第 2の並列回路と、

前記第 1のスイッチング素子をオン状態に、かつ前記第 2のスイッチング素子をオフ状態に設定する第 1の動作モードと、前記第 1のスイッチング素子をオフ状態に、かつ前記第 2のスイッチング素子をオン状態に設定する第 2の動作モードを切り替えて形成する制御信号の印加手段とを備えたことを特徴とする移相回路。

[2] キャパシタの替りに、オン時にスルー状態もしくは抵抗性を呈し、オフ時に容量性を呈する第 3のスイッチング素子を備え、

印加手段は、第 1の動作モード時に前記第 3のスイッチング素子をオン状態に設定し、また、第 2の動作モード時に前記第 3のスイッチング素子をオフ状態に設定するようにしたことを特徴とする請求項 1記載の移相回路。

[3] 第 2の並列回路を、第 2のスイッチング素子のみに置き換え、

キャパシタと当該第 2のスイッチング素子のオフ時の容量とからなる合成容量力実質的にオープン状態となるように設定したことを特徴とする請求項 1記載の移相回路 [4] 第 2の並列回路を、第 2のスイッチング素子のみに置き換え、

キャパシタと当該第 2のスイッチング素子のオフ時の容量とからなる合成容量力実質的にオープン状態となるように設定したことを特徴とする請求項 2記載の移相回路

[5] 第 1の並列回路および第 2の並列回路は、並列に接続したキャパシタをそれぞれ有することを特徴とする請求項 1記載の移相回路。

[6] 第 1の並列回路および第 2の並列回路は、並列に接続したキャパシタをそれぞれ有することを特徴とする請求項 2記載の移相回路。

[7] 第 1の並列回路および第 2のスイッチング素子は、並列に接続したキャパシタをそれぞれ有することを特徴とする請求項 3記載の移相回路。

[8] 第 1の並列回路および第 2のスイッチング素子は、並列に接続したキャパシタをそれぞれ有することを特徴とする請求項 4記載の移相回路。

[9] 高周波信号の入力端子と、

高周波信号の出力端子と、

前記入力端子と前記出力端子間に接続され、制御電圧により伝送線路をスルー状態またはオープン状態に設定されるスルー/オープン切替素子と、

一端が前記入力端子に接続された第 1のインダクタと、

一端が前記出力端子に接続された第 2のインダクタと、

前記第 1のインダクタの他端と前記第 2のスイッチング素子の他端に接続された制御電圧により伝送線路をスルー状態または容量状態に設定されるスルー Zシャント容量切替素子と、

前記スルー Zオープン切替素子と前記スルー/シャント容量切替素子を同時にスルー状態にする第 1の動作モードと、前記スルー Zオープン切替素子をオープン状態にすると共に前記スルー/シャント容量切替素子を容量状態にする第 2の動作モードを切り替えて形成する制御電圧の印加手段とを備えたことを特徴とする移相回路

[10] スルー/オープン切替素子は、片面のみを掘り込んで形成されたキヤビティを有する基板と、

前記キヤビティの底面中央に形成されたコンタクトメタルと、

前記キヤビティの底面で前記コンタクトメタルの周りに形成された制御電極と、前記コンタクトメタルと前記制御電極に対向する位置で前記キヤビティの端部で支持され、前記コンタクトメタルと対向した位置に一対の貫通穴を有し、前記制御電極に制御電圧が印加されていない通常時に前記キヤビティの空気層を介した中空に位置づけられる誘電体支持膜と、

この誘電体支持膜面上に間隙を隔てて配置され、前記一対の貫通穴を通して前記誘電体支持膜面の裏面側で前記コンタクトメタルと向かい合う導体突起部をそれぞれ有する一対の高周波信号伝送線路と、

前記誘電体支持膜上で前記制御電極と対応する位置に設けられたグランドメタノレとを備え、

制御電圧を前記制御電極へ印加したとき、前記制御電極と前記グランドメタル間に働く静電引力により前記誘電体支持膜を前記キヤビティの底面方向に変位させ、前記各導体突起部を前記コンタクトメタルに接触させて前記一対の高周波信号伝送線路間をスルー状態にするよう動作することを特徴とする請求項 9記載の移相回路。スルー/シャント容量切替素子は、

片面のみを掘り込んで形成されたキヤビティを有する基板と、

前記キヤビティの底面中央に帯状に形成された第 1のグランドメタルと、前記キヤビティの底面で前記グランドメタルの両側に形成された制御電極と、前記第 1のグランドメタルと前記制御電極とに対向した位置で前記キヤビティの端部により支持され、前記制御電極に制御電圧が印加されていない通常時に前記キヤビティの空気層を介した中空に位置づけられる誘電体支持膜と、

この誘電体支持膜上で前記グランドメタルと対向した位置に形成された高周波信号伝送線路と、

前記誘電体支持膜上で前記制御電極と対向した位置に形成された第 2のグランドメタノレとを備え、

制御電圧を前記制御電極へ印加したとき、前記制御電極と前記第 2のグランドメタル間に働く静電 § I力により前記誘電体支持膜を前記キヤビティの底面方向に変位させ、前記誘電体支持膜を前記第 1のグランドメタルに接触させて前記高周波信号伝送線路が前記第 1のグランドメタルに対して容量を持つように動作することを特徴とする請求項 9記載の高周波スィッチ。

[12] スルー Zオープン切替素子は、

前記キヤビティの底面中央に間隙を隔てて形成された一対の高周波信号伝送線路と、

前記キヤビティの底面で前記一対の高周波信号伝送線路の両側に形成されたダランド、メタノレと、

前記一対の高周波信号伝送線路の前記間隙を含む部分に対向して前記キヤビティの端部で支持され、通常時に前記キヤビティの空気層を介した中空に位置づけられる誘電体支持膜と、

前記一対の高周波信号伝送線路の間隙を含む部分と対向した前記誘電体支持膜の裏面に形成されたコンタクトメタルと、

前記グランドメタルに対向した前記誘電体支持膜の上面に形成された制御電極とを備え、

制御電圧を前記制御電極へ印加したとき、前記制御電極と前記グランドメタル間に働く静電引力により前記誘電体支持膜を前記キヤビティの底面方向に変位させ、前記コンタクトメタルを前記一対の高周波信号線路に接触させて前記一対の高周波信号伝送線路間をスルー状態にするよう動作することを特徴とする請求項 9記載の移相回路。

[13] スルー Zシャント容量切替素子は、

前記キヤビティの底面中央に帯状に形成された高周波信号伝送線路と、前記キヤビティの底面で前記高周波信号伝送線路の両側に形成されたグランドメタノレと、

前記高周波信号伝送線路と前記グランドメタルの部分に対向して前記キヤビティの端部で支持され、通常時に前記キヤビティの空気層を介した中空に位置づけられる誘電体支持膜と、

前記グランドメタルに対向して前記誘電体支持膜の上面に形成された制御電極と、前記高周波信号伝送線路に対向して誘電体支持膜の上面に形成され、グランドと同電位におかれたメタルとを備え、

制御電圧を前記制御電極へ印加したとき、前記制御電極と前記グランドメタル間に働く静電引力により前記誘電体支持膜を前記キヤビティの底面方向に変位させ、前記誘電体支持膜を前記高周波信号伝送線路に接触させて前記高周波信号伝送線路が前記メタルに対して容量を持つよう動作することを特徴とする請求項 9記載の移相回路。

[14] 請求項 1記載の移相回路を 1ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。

[15] 請求項 2記載の移相回路を 1ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。

[16] 請求項 3記載の移相回路を 1ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。

[17] 請求項 4記載の移相回路を 1ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。

[18] 請求項 5記載の移相回路を 1ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。

[19] 請求項 9記載の移相回路を 1ビット分の移相回路として複数個多段接続して構成したことを特徴とする多ビット移相器。