JP7382481B1

JP7382481B1 - デジタル移相回路

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Publication number: JP7382481B1
Application number: JP2022203325A
Authority: JP
Inventors: 雄介上道
Original assignee: Fujikura Ltd
Current assignee: Fujikura Ltd
Priority date: 2022-12-20
Filing date: 2022-12-20
Publication date: 2023-11-16
Anticipated expiration: 2042-12-20
Also published as: JP2024088249A; WO2024135097A1

Abstract

【課題】周波数帯域毎に移相量が最適となるよう調整することができるデジタル移相回路を提供する。【解決手段】デジタル移相回路ＰＳ１は、第１ポートＰ１００と第２ポートＰ２００との間に接続された第１回路１００と、第１回路１００と共通帰線Ｌ０とに接続され、周波数帯域毎に移相量を調整する可変インダクタ２１２，２２２を備える第２回路２００と、を備える。【選択図】図１

Description

本発明は、デジタル移相回路に関する。

近年、マイクロ波、準ミリ波、ミリ波等の高周波信号を用いた無線通信が脚光を浴びている。特に、準ミリ波帯より高周波における無線通信では、電波の直進性が高まるためビームフォーミングを行う必要があり、これを実現する移相回路が不可欠となる。

以下の非特許文献１には、デジタル制御型の移相回路（デジタル移相回路）の一例が開示されている。このデジタル移相回路は、高周波信号が入出力される第１ポートと第２ポートとの間に接続された第１回路部と、第１回路部に並列接続された第２回路部と、第２回路部と共通帰線との間に接続された第３回路部とを備える。第１回路部は、コンデンサとＦＥＴ（Field Effect Transistor：電界効果トランジスタ）とが並列接続された回路を有する。第２回路部は、２つのインダクタが直列接続された回路を有する。第３回路部は、インダクタとＦＥＴとが並列接続された回路を有する。

このようなデジタル移相回路は、第１回路部に設けられたＦＥＴを閉状態にし、第３回路部に設けられたＦＥＴを開状態にすると、バイパス通過モードになる。これに対し、第１回路部に設けられたＦＥＴを開状態にし、第３回路部に設けられたＦＥＴを閉状態にすると、高域通過モードになる。

"A Compact 5-Bit Phase-Shifter MMIC for K-Band Satellite Communication Systems"，IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL. 48, NO. 12, DECEMBER 2000

ところで、上述した非特許文献１に開示されたデジタル移相回路では、バイパス通過モードにおける位相と高域通過モードにおける位相との差（移相量）が周波数依存性を有する。このような周波数依存性があると、周波数帯域が広い高周波信号を扱う場合に問題が生ずることが考えられる。例えば、携帯電話等の電気通信サービスを提供する電気通信事業者に割り当てられる周波数帯域は電気通信事業者毎に異なるところ、上述した移相量の周波数依存性があると、デジタル移相回路の移相量が電気通信事業者毎に異なってしまうという問題が生ずる。

本発明は、上記事情に鑑みてなされたものであり、周波数帯域毎に移相量が最適となるよう調整することができるデジタル移相回路を提供することを目的とする。

上記課題を解決するために、本発明の第１の態様によるデジタル移相回路（ＰＳ１～ＰＳ３）は、第１ポート（Ｐ１００）と第２ポート（Ｐ２００）との間に接続された第１回路（１００、１００Ａ）と、前記第１回路と共通帰線（Ｌ０）とに接続され、周波数帯域毎に移相量を調整する可変インダクタ（２０２、２１２、２２２、２４１、ＩＤ１～ＩＤ６）を備える第２回路（２００、２００Ａ、２００Ｂ）と、を備える。

本発明の第１の態様によるデジタル移相回路では、周波数帯域毎に移相量を調整する可変インダクタが設けられているため、周波数帯域毎に移相量が最適となるよう調整することができる。

本発明の第２の態様によるデジタル移相回路は、本発明の第１の態様によるデジタル移相回路において、前記可変インダクタ（ＩＤ１～ＩＤ３）が、信号線路（１）と、前記信号線路の両側に設けられた内側線路（２、２ａ、２ｂ）と、前記信号線路の一方側及び他方側の少なくとも一つの側において、前記内側線路よりも前記信号線路から遠い位置に設けられた外側線路（３、３ａ、３ｂ）と、前記内側線路及び前記外側線路の一方の端部に接続された第１接地導体（４ａ）と、前記外側線路の他方の端部に接続された第２接地導体（４ｂ）と、前記信号線路の一方側に設けられた前記内側線路の他方の端部と前記第２接地導体との間に設けられた第１電子スイッチ（７ａ）と、前記信号線路の他方側に設けられた前記内側線路の他方の端部と前記第２接地導体との間に設けられた第２電子スイッチ（７ｂ）と、を有する。

本発明の第３の態様によるデジタル移相回路は、本発明の第１の態様によるデジタル移相回路において、前記可変インダクタ（ＩＤ４～ＩＤ６）が、信号線路（１０）と、前記信号線路と平行に延びる第１平行線路（２１ｐ１）を含む第１線路（２１）と、前記信号線路と平行に延びる第２平行線路（２２ｐ２）と、前記第２平行線路の一方の端部から前記信号線路の長手方向と交差する交差方向において前記信号線路から遠ざかるように延びる第１交差線路（２２ｃ１）と、前記第１交差線路の一方の端部から前記信号線路と平行に延びる第３平行線路（２２ｐ３）と、前記第３平行線路の一方の端部から前記交差方向において前記信号線路に近づくように延びる第２交差線路（２２ｃ２、２２ｃ２′）と、を含む第２線路（２２）と、前記第１平行線路の一方の端部及び前記第２平行線路の一方の端部に電気的に接続された第１接地導体（３１）と、前記第２線路の一方の端部に接続された第２接地導体（３２）と、前記第１平行線路の他方の端部と前記第２接地導体との間に設けられた第１電子スイッチ（４１）と、前記第２平行線路の他方の端部と前記第２接地導体との間に設けられた第２電子スイッチ（４２）と、を有し、前記第１平行線路と前記第２平行線路との間に前記信号線路が位置する。

本発明の第４の態様によるデジタル移相回路は、本発明の第３の態様によるデジタル移相回路において、前記第２交差線路（２２ｃ２′）が、平面視において前記第２平行線路、前記信号線路、及び前記第１平行線路と交差するように延びており、前記第２線路が、前記第２交差線路の一方の端部から前記信号線路と平行に延びる第４平行線路（２２ｐ４）と、前記第４平行線路の一方の端部から前記交差方向において前記信号線路に近づくように延びる第３交差線路（２２ｃ３）と、を更に含む。

本発明の第５の態様によるデジタル移相回路は、本発明の第３の態様によるデジタル移相回路において、前記第１線路が、前記第１平行線路の一方の端部から前記交差方向において前記信号線路から遠ざかるように延びる第４交差線路（２１ｃ１）と、前記第４交差線路の一方の端部から前記信号線路と平行に延びる第５平行線路（２１ｐ２）と、前記第５平行線路の一方の端部から前記交差方向において前記信号線路に近づくように延びる第５交差線路（２１ｃ２）と、を更に含む。

本発明の第６の態様によるデジタル移相回路は、本発明の第１～第５の何れかの態様によるデジタル移相回路において、前記第１回路（１００）が、コンデンサ（１０１）と第１スイッチ素子（１０２）とが並列接続された回路を備え、前記第２回路（２００）が、前記第１回路の一端と前記共通帰線との間、及び前記第１回路の他端と前記共通帰線との間に接続された一対のインダクタ回路（２１０、２２０）を備え、前記インダクタ回路が、第１固定インダクタ（２１１、２２１）と、前記可変インダクタ（２１２、２２２）と、第２固定インダクタ（２１３、２２３）及び第２スイッチ素子（２１４、２２４）が並列接続された回路とが直列接続された回路である。

本発明の第７の態様によるデジタル移相回路は、本発明の第１～第５の何れかの態様によるデジタル移相回路において、前記第１回路（１００）が、コンデンサ（１０１）と第１スイッチ素子（１０２）とが並列接続された回路を備え、前記第２回路（２００）が、前記第１回路に並列接続された固定インダクタ回路（２３０）と、前記固定インダクタ回路と前記共通帰線との間に接続された可変インダクタ回路（２４０）とを備え、前記固定インダクタ回路が、直列接続された２つの第１固定インダクタ（２３１、２３２）を有する回路であり、前記可変インダクタ回路が、前記可変インダクタ（２４１）と、第２固定インダクタ（２４２）及び第２スイッチ素子（２４３）が並列接続された回路とが直列接続された回路であり、２つの前記第１固定インダクタの接続点（Ｑ１）に接続される。

本発明の第８の態様によるデジタル移相回路は、本発明の第１～第５の何れかの態様によるデジタル移相回路において、前記第１回路（１００Ａ）は、直列接続された２つのコンデンサ回路（１１０、１２０）を有する回路であり、前記第２回路が、前記第１回路と前記共通帰線との間に接続され、前記第２回路が、第１固定インダクタ（２０１）と、前記可変インダクタ（２０２）と、第２固定インダクタ（２０３）及び第２スイッチ素子（２０４）が並列接続された回路とが直列接続された回路であり、２つの前記コンデンサ回路の接続点（Ｑ２）に接続され、前記コンデンサ回路が、コンデンサ（１１１、１２１）と第１スイッチ素子（１１２、１２２）とが並列接続された回路である。

本発明によれば、周波数帯域毎に移相量が最適となるよう調整することができるという効果がある。

本発明の第１実施形態によるデジタル移相回路の構成を示す回路図である。本発明の第１実施形態における可変インダクタの第１構成例を示す斜視図である。本発明の第１実施形態によるデジタル移相回路のシミュレーション結果を示す図である。本発明の第２実施形態によるデジタル移相回路の構成を示す回路図である。本発明の第３実施形態によるデジタル移相回路の構成を示す回路図である。本発明の第１～第３実施形態における可変インダクタの第２構成例を示す斜視図である。本発明の第１～第３実施形態における可変インダクタの第３構成例を示す斜視図である。本発明の第１～第３実施形態における可変インダクタの第４構成例を示す平面図である。図８中のＩＩ－ＩＩ線に沿う断面図矢視図である。図８中のＩＩＩ－ＩＩＩ線に沿う断面矢視図である。本発明の第１～第３実施形態における可変インダクタの第５構成例を示す平面図である。本発明の第１～第３実施形態における可変インダクタの第６構成例を示す平面図である。

以下、図面を参照して本発明の実施形態によるデジタル移相回路について詳細に説明する。尚、以下で参照する図面では、理解を容易にするために、必要に応じて各部材の寸法を適宜変えて図示している。

〔第１実施形態〕
〈デジタル移相回路〉
図１は、本発明の第１実施形態によるデジタル移相回路の構成を示す回路図である。図１に示す通り、本実施形態のデジタル移相回路ＰＳ１は、第１回路１００及び第２回路２００を備える。第１回路１００は、第１ポートＰ１００と第２ポートＰ２００との間に接続された回路である。第２回路２００は、第１回路１００と共通帰線Ｌ０（グランド線）とに接続された回路である。このようなデジタル移相回路ＰＳ１は、マイクロ波、準ミリ波、ミリ波等の高周波信号を入力とし、所定の位相だけシフトした高周波信号を外部に出力する。

デジタル移相回路ＰＳ１は、第１ポートＰ１００と第２ポートＰ２００との間において対称性を有する。このため、デジタル移相回路ＰＳ１は、高周波信号が第１ポートＰ１００から入力される場合には、所定の位相だけシフトした高周波信号を第２ポートＰ２００から外部に出力する。また、デジタル移相回路ＰＳ１は、高周波信号が第２ポートＰ２００から入力される場合には、所定の位相だけシフトした高周波信号を第１ポートＰ１００から外部に出力する。

第１回路１００は、コンデンサ１０１とスイッチ素子１０２（第１スイッチ素子）とが並列接続された回路を備える。コンデンサ１０１の一方の電極は第１ポートＰ１００に接続されており、他方の電極は第２ポートＰ２００に接続されている。スイッチ素子１０２は、例えばＭＯＳ型ＦＥＴ（電界効果トランジスタ）であり、ドレイン端子がコンデンサ１０１の一方の電極に接続されており、ソース端子がコンデンサ１０１の他方の電極に接続されており、ゲート端子が、不図示の制御部に接続されている。スイッチ素子１０２は、デジタル移相回路ＰＳ１の移相量を変化させる際に、不図示の制御部によって制御される。

第２回路２００は、第１回路１００の一端と共通帰線Ｌ０との間に接続されたインダクタ回路２１０と、第１回路１００の他端と共通帰線Ｌ０との間に接続されたインダクタ回路２２０とを備える。本実施形態のデジタル移相回路ＰＳ１は、第１回路１００の両端にインダクタ回路２１０，２２０がそれぞれ並列接続されたπ型の回路である。尚、インダクタ回路２１０，２２０は、「一対のインダクタ回路」に相当する。

インダクタ回路２１０は、固定インダクタ２１１（第１固定インダクタ）と、可変インダクタ２１２と、固定インダクタ２１３（第２固定インダクタ）及びスイッチ素子２１４（第２スイッチ素子）が並列接続された回路とが直列接続された回路である。固定インダクタ２１１の一端は、第１回路１００の一端（第１ポートＰ１００）に接続されており、他端は可変インダクタ２１２の一端に接続されている。

可変インダクタ２１２の一端は、固定インダクタ２１１の他端に接続されており、他端は固定インダクタ２１３の一端に接続されている。固定インダクタ２１３の一端は、可変インダクタ２１２の他端に接続されており、他端は共通帰線Ｌ０に接続されている。スイッチ素子２１４は、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が固定インダクタ２１３の一端及び可変インダクタ２１２の他端に接続されており、ソース端子が固定インダクタ２１３の他端（共通帰線Ｌ０）に接続されており、ゲート端子が、不図示の制御部に接続されている。スイッチ素子２１４は、デジタル移相回路ＰＳ１の移相量を変化させる際に、不図示の制御部によって制御される。尚、固定インダクタ２１１と可変インダクタ２１２とは、順序が逆でもよい（入れ替えられていてもよい）。

インダクタ回路２２０は、固定インダクタ２２１（第１固定インダクタ）と、可変インダクタ２２２と、固定インダクタ２２３（第２固定インダクタ）及びスイッチ素子２２４（第２スイッチ素子）が並列接続された回路とが直列接続された回路である。固定インダクタ２２１の一端は、第１回路１００の他端（第２ポートＰ２００）に接続されており、他端は可変インダクタ２２２の一端に接続されている。

可変インダクタ２２２の一端は、固定インダクタ２２１の他端に接続されており、他端は固定インダクタ２２３の一端に接続されている。固定インダクタ２２３の一端は、可変インダクタ２２２の他端に接続されており、他端は共通帰線Ｌ０に接続されている。スイッチ素子２２４は、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が固定インダクタ２２３の一端及び可変インダクタ２２２の他端に接続されており、ソース端子が固定インダクタ２２３の他端（共通帰線Ｌ０）に接続されており、ゲート端子が、不図示の制御部に接続されている。スイッチ素子２２４は、デジタル移相回路ＰＳ１の移相量を変化させる際に、不図示の制御部によって制御される。尚、固定インダクタ２２１と可変インダクタ２２２とは、順序が逆でもよい（入れ替えられていてもよい）。

インダクタ回路２１０に設けられる可変インダクタ２１２、及びインダクタ回路２２０に設けられる可変インダクタ２２２は、デジタル移相回路ＰＳ１の移相量を調整するためのものである。不図示の制御部が、可変インダクタ２１２，２２２を制御して、可変インダクタのインダクタンスの値を変えることで、デジタル移相回路ＰＳ１の移相量が調整される。尚、可変インダクタ２１２，２２２の詳細については後述する。

上記構成において、不図示の制御部が、第１回路１００に設けられたスイッチ素子１０２及び第２回路２００に設けられたスイッチ素子２１４，２２４を制御することにより、デジタル移相回路ＰＳ１の移相量が変化する。例えば、不図示の制御部が、スイッチ素子１０２を閉状態にし、スイッチ素子２１４，２２４を開状態にするとバイパス通過モードになり、デジタル移相回路ＰＳ１から出力される高周波信号の位相はφ_xになる。これに対し、不図示の制御部が、スイッチ素子１０２を開状態にし、スイッチ素子２１４，２２４を閉状態にすると高域通過モードになり、デジタル移相回路ＰＳ１から出力される高周波信号の位相はφ_yになる。このようにして、不図示の制御部によってデジタル移相回路ＰＳ１の移相量（位相φ_xと位相φ_yとの差）が制御される。

ここで、デジタル移相回路ＰＳ１は、高周波信号の予め規定された周波数帯域の全てにおいて特定の移相量が得られるのが理想であるが、一般的には特定の周波数においてのみ所望の移相量が得られる。例えば、高周波信号の周波数帯域がｎ２６０（３７～４０ＧＨｚ）であるとすると、この周波数帯域の全てにおいて特定の移相量（例えば、９０°）が得られるのが理想であるが、特定の周波数（例えば、４０ＧＨｚ）においてのみ所望の移相量が得られる。このような場合には、不図示の制御部が、第２回路２００に設けられた可変インダクタ２１２，２２２を制御し、デジタル移相回路ＰＳ１の移相量を調整することで、特定の周波数以外の周波数においても所望の移相量或いはそれに近い移相量が得られるようにする。

〈可変インダクタ〉
図２は、本発明の第１実施形態における可変インダクタの第１構成例を示す斜視図である。図２に示す可変インダクタＩＤ１は、信号線路１、２つの内側線路２（内側線路２ａ，２ｂ）、２つの外側線路３（外側線路３ａ，３ｂ）、２つの接地導体４（接地導体４ａ，４ｂ）、複数の接続導体６、２つの電子スイッチ７（電子スイッチ７ａ，７ｂ）、及びスイッチ制御部８を備える。

信号線路１は、所定方向に延在する直線状の帯状導体である。即ち、信号線路１は、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。図２に示す例では、信号線路１には、手前側から奥側に向かって信号電流が流れる。尚、信号電流は、信号線路１の奥側から手前側に流れても良い。信号線路１は、例えば、手前側が図１に示す固定インダクタ２１１（固定インダクタ２２１）の他端に接続され、奥側が図１に示す固定インダクタ２１３（固定インダクタ２２３）の一端に接続される。

内側線路２は、直線状の帯状導体である。即ち、内側線路２は、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。内側線路２は、信号線路１の延在方向と同一な方向に延在する。内側線路２は、信号線路１と平行に設けられている。内側線路２ａは、信号線路１の一方側に所定の距離Ｍだけ離間して配置されており、内側線路２ｂは、信号線路１の他方側に所定の距離Ｍだけ離間して配置されている。所定の距離Ｍは、１０μｍ未満に設定されている。より好ましくは、所定の距離Ｍは、例えば２μｍ以下であり、信号線路１に対して内側線路２を可能な限り接近させることが望ましい。例えば、信号線路１に対して内側線路２を製造限界又は製造限界近くまで接近させるのが望ましい。

外側線路３は、内側線路２よりも信号線路１から遠い位置に設けられる直線状の帯状導体である。即ち、外側線路３は、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。外側線路３は、内側線路２と同様に、信号線路１の延在方向と同一な方向に延在する。外側線路３は、信号線路１と平行に設けられている。外側線路３ａは、信号線路１の一方側において、内側線路２ａよりも信号線路１から遠い位置に設けられており、外側線路３ｂは、信号線路１の他方側において、内側線路２ｂよりも信号線路１から遠い位置に設けられている。

接地導体４は、内側線路２及び外側線路３から所定距離を隔てた下方に配置され、内側線路２及び外側線路３に直交するように設けられている直線状の帯状導体である。即ち、接地導体４は、一定幅、一定厚、及び、所定長さを有する長尺板状の導体である。接地導体４ａ（第１接地導体）は、内側線路２ａ、内側線路２ｂ、外側線路３ａ、及び外側線路３ｂの各一端側に設けられ、これら内側線路２ａ、内側線路２ｂ、外側線路３ａ、及び外側線路３ｂの各一端に電気的に接続されている。接地導体４ｂ（第２接地導体）は、内側線路２ａ、内側線路２ｂ、外側線路３ａ、及び外側線路３ｂの各他端側に設けられ、外側線路３ａ及び外側線路３ｂの各他端に電気的に接続されている。尚、接地導体４ｂは、接地導体４ａに対して平行に配置されている。

複数の接続導体６は、少なくとも接続導体６ａ～６ｆを含む。接続導体６ａは、内側線路２ａの一端と接地導体４ａとを電気的且つ機械的に接続する導体である。接続導体６ｂは、内側線路２ｂの一端と接地導体４ａとを電気的且つ機械的に接続する導体である。接続導体６ｃは、外側線路３ａの一端と接地導体４ａとを電気的且つ機械的に接続する導体である。接続導体６ｄは、外側線路３ａの他端と接地導体４ｂとを電気的且つ機械的に接続する導体である。接続導体６ｅは、外側線路３ｂの一端と接地導体４ａとを電気的且つ機械的に接続する導体である。接続導体６ｆは、外側線路３ｂの他端と接地導体４ｂとを電気的且つ機械的に接続する導体である。

電子スイッチ７は、例えばＭＯＳ型ＦＥＴであり、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。閉状態とは、ドレイン端子及びソース端子が導通している状態である。開状態とは、ドレイン端子及びソース端子が導通しておらず、電気的な接続が遮断している状態である。

電子スイッチ７ａ（第１電子スイッチ）は、内側線路２ａの他端と接地導体４ｂとの間に接続される。具体的に、電子スイッチ７ａは、ドレイン端子が内側線路２ａの他端に電気的に接続され、ソース端子が接地導体４ｂに電気的に接続され、ゲート端子がスイッチ制御部８に電気的に接続されている。電子スイッチ７ａは、スイッチ制御部８の制御によって、内側線路２ａの他端及び接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。尚、電子スイッチ７ａのサイズは、例えば、接地導体４ｂの幅以上である。

電子スイッチ７ｂ（第２電子スイッチ）は、内側線路２ｂの他端と接地導体４ｂとの間に接続される。具体的に、電子スイッチ７ｂは、ドレイン端子が内側線路２ｂの他端に電気的に接続され、ソース端子が接地導体４ｂに電気的に接続され、ゲート端子がスイッチ制御部８に電気的に接続されている。電子スイッチ７ｂは、スイッチ制御部８の制御によって、内側線路２ｂの他端及び接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。尚、電子スイッチ７ｂのサイズは、例えば、接地導体４ｂの幅以上である。

スイッチ制御部８は、電子スイッチ７（電子スイッチ７ａ及び電子スイッチ７ｂ）を制御する制御回路である。例えば、スイッチ制御部８は、２つの出力ポートを備えている。スイッチ制御部８は、各出力ポートから個別のゲート信号を出力して複数の電子スイッチ７の各ゲート端子に供給することにより複数の電子スイッチ７のそれぞれを個別に開状態又は閉状態に制御する。

上記構成において、スイッチ制御部８により、電子スイッチ７ａ及び電子スイッチ７ｂが閉状態に制御されると可変インダクタＩＤ１は低インダクタンスモードになる。これに対し、スイッチ制御部８により、電子スイッチ７ａ及び電子スイッチ７ｂが開状態に制御されると可変インダクタＩＤ１は高インダクタンスモードになる。

低インダクタンスモードでは、内側線路２（内側線路２ａ，２ｂ）を流れるリターン電流に起因して可変インダクタＩＤ１のインダクタンスが低減される。これに対し、高インダクタンスモードでは、リターン電流が外側線路３（外側線路３ａ，３ｂ）を流れるため、低インダクタンスモードと比較して、可変インダクタＩＤ１のインダクタンスが増大する。このように、図２に示す可変インダクタＩＤ１は、電子スイッチ７ａ，７ｂの閉状態と開状態とを切り替えることにより、インダクタンスを変化させることができる。

図３は、本発明の第１実施形態によるデジタル移相回路のシミュレーション結果を示す図である。尚、シミュレーションの対象としたデジタル移相回路ＰＳ１は、周波数帯域ｎ２６０（３７～４０ＧＨｚ）において、移相量が９０°となるように設計されたものである。図３（ａ），（ｂ）に示すシミュレーション結果は何れも、デジタル移相回路ＰＳ１の通過位相特性の周波数特性を示すものである。図３（ａ），（ｂ）に示すグラフでは、横軸に周波数［ＧＨｚ］をとり、縦軸に位相［度］をとってある。

図３（ａ）において、符号Ｇ１１が付された曲線は、デジタル移相回路ＰＳ１がバイパス通過モードに設定され、可変インダクタＩＤ１が高インダクタンスモードに設定された場合の、デジタル移相回路ＰＳ１の位相の周波数特性を示す曲線である。符号Ｇ１２が付された曲線は、デジタル移相回路ＰＳ１が高域通過モードに設定され、可変インダクタＩＤ１が低インダクタンスモードに設定された場合の、デジタル移相回路ＰＳ１の位相の周波数特性を示す曲線である。

図３（ａ）を参照すると、周波数帯域ｎ２６０（３７～４０ＧＨｚ）における最も高い周波数（４０ＧＨｚ）におけるデジタル移相回路ＰＳ１の移相量Δθ１は、約９０°になっており、設計値の移相量が実現できていることが分かる。尚、図１に示すデジタル移相回路ＰＳ１から可変インダクタ２１２，２２２を省略した構成のデジタル移相回路（以下、「従来回路」という）について同様のシミュレーションを行ったところ、移相量Δθ１に相当する移相量は、約８３°であった。このため、可変インダクタ２１２，２２２を設けることで、移相量が約７°改善されたことが分かる。

図３（ｂ）において、符号Ｇ２１が付された曲線は、デジタル移相回路ＰＳ１がバイパス通過モードに設定され、可変インダクタＩＤ１が低インダクタンスモードに設定された場合の、デジタル移相回路ＰＳ１の位相の周波数特性を示す曲線である。符号Ｇ２２が付された曲線は、デジタル移相回路ＰＳ１が高域通過モードに設定され、可変インダクタＩＤ１が高インダクタンスモードに設定された場合の、デジタル移相回路ＰＳ１の位相の周波数特性を示す曲線である。

図３（ｂ）を参照すると、周波数帯域ｎ２６０（３７～４０ＧＨｚ）における最も低い周波数（３７ＧＨｚ）におけるデジタル移相回路ＰＳ１の移相量Δθ２は、８７．７°になっており、設計値（９０°）に近い移相量が実現できていることが分かる。尚、従来回路について同様のシミュレーションを行ったところ、移相量Δθ２に相当する移相量は、約８８°であった。このため、可変インダクタ２１２，２２２を設けることで、移相量が僅かに悪化（０．３°悪化）するが、周波数帯域ｎ２６０（３７～４０ＧＨｚ）全体では、移相量が改善されたことが分かる。

以上の通り、本実施形態のデジタル移相回路ＰＳ１は、第１ポートＰ１００と第２ポートＰ２００との間に接続された第１回路１００と、第１回路１００と共通帰線Ｌ０とに接続された第２回路２００とを備える。第２回路２００には、周波数帯域毎に移相量を調整する可変インダクタ２１２，２２２が設けられていることから、周波数帯域毎にデジタル移相回路ＰＳ１の移相量が最適となるよう調整することができる。

〔第２実施形態〕
〈デジタル移相回路〉
図４は、本発明の第２実施形態によるデジタル移相回路の構成を示す回路図である。尚、図４においては、図１に示す構成に相当する構成については同一の符号を付してある。図４に示す通り、本実施形態のデジタル移相回路ＰＳ２は、図１に示すデジタル移相回路ＰＳ１の第２回路２００を第２回路２００Ａに替えた構成である。このようなデジタル移相回路ＰＳ２は、図１に示すデジタル移相回路ＰＳ１の構成を簡便にしたものである。

第２回路２００Ａは、第１回路１００に並列に接続された固定インダクタ回路２３０と、固定インダクタ回路２３０と共通帰線Ｌ０との間に接続された可変インダクタ回路２４０とを備える。固定インダクタ回路２３０は、直列接続された２つの固定インダクタ２３１，２３２（第２固定インダクタ）を有する回路である。可変インダクタ回路２４０は、可変インダクタ２４１と、固定インダクタ２４２（第２固定インダクタ）及びスイッチ素子２４３（第２スイッチ素子）が並列接続された回路とが直列接続された回路である。可変インダクタ回路２４０の一端は、固定インダクタ回路２３０における固定インダクタ２３１，２３２の接続点Ｑ１に接続されており、他端は共通帰線Ｌ０に接続されている。

可変インダクタ２４１は、図１に示す可変インダクタ２１２，２２２と同様の回路であり、例えば、図２に示す可変インダクタＩＤ１を備える。固定インダクタ２４２は、図１に示す固定インダクタ２１３，２２３と同様のものであり、スイッチ素子２４３は、図１に示すスイッチ素子２１４，２２４と同様のものである。

このため、本実施形態のデジタル移相回路ＰＳ２は、図１に示すデジタル移相回路ＰＳ１に設けられた可変インダクタ２１２，２２２、固定インダクタ２１３，２２３、及びスイッチ素子２１４，２２４をそれぞれ共通化したものということができる。具体的に、図１に示す可変インダクタ２１２，２２２を共通化して可変インダクタ２４１とし、固定インダクタ２１３，２２３を共通化して固定インダクタ２４２とし、スイッチ素子２１４，２２４を共通化してスイッチ素子２４３としたものである。

上記構成において、不図示の制御部が、第１回路１００に設けられたスイッチ素子１０２及び第２回路２００Ａに設けられたスイッチ素子２４３を制御することにより、デジタル移相回路ＰＳ１の移相量が変化する。例えば、不図示の制御部が、スイッチ素子１０２を閉状態にし、スイッチ素子２４３を開状態にするとバイパス通過モードになる。これに対し、不図示の制御部が、スイッチ素子１０２を開状態にし、スイッチ素子２４３を閉状態にすると高域通過モードになる。このようにして、不図示の制御部によってデジタル移相回路ＰＳ２の移相量が制御される。ここで、不図示の制御部が、第２回路２００Ａに設けられた可変インダクタ２４１を制御し、デジタル移相回路ＰＳ２の移相量を調整することで、特定の移相量が得られない一部の周波数においても特定の移相量が得られる。

以上の通り、本実施形態のデジタル移相回路ＰＳ２は、第１ポートＰ１００と第２ポートＰ２００との間に接続された第１回路１００と、第１回路１００と共通帰線Ｌ０とに接続された第２回路２００Ａとを備える。第２回路２００Ａには、周波数帯域毎に移相量を調整する可変インダクタ２４１が設けられていることから、周波数帯域毎にデジタル移相回路ＰＳ２の移相量が最適となるよう調整することができる。

〔第３実施形態〕
〈デジタル移相回路〉
図５は、本発明の第３実施形態によるデジタル移相回路の構成を示す回路図である。尚、図５においては、図１に示す構成に相当する構成については同一の符号を付してある。図５に示す通り、本実施形態のデジタル移相回路ＰＳ３は、図１に示すデジタル移相回路ＰＳ１の第１回路１００を第１回路１００Ａに替え、第２回路２００を第２回路２００Ｂに替えた構成である。

第１回路１００Ａは、直列接続された２つのコンデンサ回路１１０，１２０を備える回路である。コンデンサ回路１１０は、コンデンサ１１１とスイッチ素子１１２（第１スイッチ素子）とが並列接続された回路を備える。コンデンサ回路１２０は、コンデンサ１２１とスイッチ素子１２２（第１スイッチ素子）とが並列接続された回路を備える。

コンデンサ１１１の一方の電極は第１ポートＰ１００に接続されており、他方の電極はコンデンサ１２１の一方の電極に接続されている。スイッチ素子１１２は、例えばＭＯＳ型ＦＥＴであり、ドレイン端子がコンデンサ１１１の一方の電極に接続されており、ソース端子がコンデンサ１１１の他方の電極に接続されており、ゲート端子が、不図示の制御部に接続されている。スイッチ素子１１２は、デジタル移相回路ＰＳ３の移相量を変化させる際に、不図示の制御部によって制御される。

コンデンサ１２１の一方の電極はコンデンサ１１１の他方の電極に接続されており、他方の電極は第２ポートＰ２００に接続されている。スイッチ素子１２２は、例えばＭＯＳ型ＦＥＴであり、ドレイン端子がコンデンサ１２１の一方の電極に接続されており、ソース端子がコンデンサ１２１の他方の電極に接続されており、ゲート端子が、不図示の制御部に接続されている。スイッチ素子１２２は、デジタル移相回路ＰＳ３の移相量を変化させる際に、不図示の制御部によって制御される。

第２回路２００Ｂは、固定インダクタ２０１（第１固定インダクタ）と、可変インダクタ２０２と、固定インダクタ２０３（第２固定インダクタ）及びスイッチ素子２０４（第２スイッチ素子）が並列接続された回路とが直列接続された回路である。尚、第２回路２００Ｂは、図１に示すデジタル移相回路ＰＳ１の第２回路２００に設けられたインダクタ回路２１０，２２０と同様の回路である。第２回路２００Ｂは、第１回路１００Ａに設けられたコンデンサ回路１１０，１２０の接続点Ｑ２と、共通帰線Ｌ０との間に接続される。本実施形態のデジタル移相回路ＰＳ３は、直列接続されたコンデンサ回路１１０，１２０の接続点Ｑ２に第２回路２００Ｂが接続されたＴ型の回路である。

上記構成において、不図示の制御部が、第１回路１００Ａに設けられたスイッチ素子１１２，１２２及び第２回路２００Ｂに設けられたスイッチ素子２０４を制御することにより、デジタル移相回路ＰＳ３の移相量が変化する。例えば、不図示の制御部が、スイッチ素子１１２，１２２を閉状態にし、スイッチ素子２０４を開状態にするとバイパス通過モードになる。これに対し、不図示の制御部が、スイッチ素子１１２，１２２を開状態にし、スイッチ素子２０４を閉状態にすると高域通過モードなる。このようにして、不図示の制御部によってデジタル移相回路ＰＳ３の移相量が制御される。ここで、不図示の制御部が、第２回路２００Ｂに設けられた可変インダクタ２０２を制御し、デジタル移相回路ＰＳ３の移相量を調整することで、特定の移相量が得られない一部の周波数においても特定の移相量が得られる。

以上の通り、本実施形態のデジタル移相回路ＰＳ３は、第１ポートＰ１００と第２ポートＰ２００との間に接続された第１回路１００Ａと、第１回路１００Ａと共通帰線Ｌ０とに接続された第２回路２００Ｂとを備える。第２回路２００Ｂには、周波数帯域毎に移相量を調整する可変インダクタ２０２が設けられていることから、周波数帯域毎にデジタル移相回路ＰＳ３の移相量が最適となるよう調整することができる。

以上、本発明の実施形態によるデジタル移相回路について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上述した第１～第３実施形態のデジタル移相回路ＰＳ１～ＰＳ３に設けられる可変インダクタは、図２に示す可変インダクタＩＤ１を備えるものに制限される訳ではない。例えば、以下で説明する可変インダクタＩＤ２～ＩＤ６を備えるものを用いることもできる。

図６は、本発明の第１～第３実施形態における可変インダクタの第２構成例を示す斜視図である。図６に示す可変インダクタＩＤ２は、図２に示す可変インダクタＩＤ１とは、外側線路３と内側線路２との間において、接地導体４ａ及び接地導体４ｂが多層構造で形成されている点が異なる。尚、接地導体４ａ及び接地導体４ｂは、内側線路２ａと内側線路２ｂとの間も多層構造で形成されてよい。

多層構造で形成された接地導体４ａは、複数のビアホール（接続導体６ａ，６ｂ，６ｃ，６ｅ）で互いに連結されている。多層構造で形成された接地導体４ｂは、複数のビアホール（接続導体６ｄ，６ｆ，６ｈ，６ｉ）で互いに連結されている。

このような構成により、外側線路３と内側線路２との間の接地導体４の抵抗値を下げることができ、高インダクタンスモードにおける高周波信号の損失を低減することができる。従って、高インダクタンスモードと低インダクタンスモードとにおける信号振幅のアンバランスを低減することができる。尚、図６に示す可変インダクタＩＤ２も、電子スイッチ７ａ，７ｂの閉状態と開状態とを切り替えることにより、可変インダクタＩＤ２のインダクタンスを変化させることができる。

図７は、本発明の第１～第３実施形態における可変インダクタの第３構成例を示す斜視図である。図７に示す可変インダクタＩＤ３は、図２に示す可変インダクタＩＤ１とは、外側線路３ｂが省略されており、外側線路３が内側線路２の幅よりも広く形成されており、外側線路３と接地導体４ａ及び接地導体４ｂとが多層構造で形成されている点が異なる。尚、接地導体４ａ，４ｂの多層化と外側線路３の幅広化及び多層化とは、必要に応じていずれか一方のみが行われていてもよい、つまり、接地導体４ａ，４ｂの多層化のみが行われてもよく、外側線路３の幅広化及び多層化のみが行われてもよい。

このような構成により、可変インダクタＩＤ３の小型化を図ることができる。また、接地導体４ａ，４ｂのインピーダンスを低下させることができるため、可変インダクタＩＤ３の全体的な損失の低減を図ることができる。また、外側線路３のインピーダンスを低下させることができるため、低インダクタンスモードにおける可変インダクタＩＤ３の損失と高インダクタンスモードにおける可変インダクタＩＤ３の損失との差を縮小させることができる。尚、図７に示す可変インダクタＩＤ３も、電子スイッチ７ａ，７ｂの閉状態と開状態とを切り替えることにより、可変インダクタＩＤ３のインダクタンスを変化させることができる。

図８は、本発明の第１～第３実施形態における可変インダクタの第４構成例を示す平面図である。図９は、図８中のＩＩ－ＩＩ線に沿う断面図矢視図である。図１０は、図８中のＩＩＩ－ＩＩＩ線に沿う断面矢視図である。

図８に示す通り、可変インダクタＩＤ４は、信号線路１０と、第１線路２１と、第２線路２２と、第１接地導体３１と、第２接地導体３２と、を備える。本実施形態における第１線路２１は、第１平行線路２１ｐ１と、一対の上側パッド２１ｄ１、２１ｄ２と、を含む。本実施形態における第２線路２２は、第２平行線路２２ｐ２と、第１交差線路２２ｃ１と、第３平行線路２２ｐ３と、第２交差線路２２ｃ２と、上側パッド２２ｄと、を含む。また、本実施形態における可変インダクタＩＤ４は、第１電子スイッチ４１及び第２電子スイッチ４２と、複数の接続導体５０と、複数の接続パッドＰ１～Ｐ４と、を備える（図９及び図１０も参照）。

信号線路１０は、図８に示す通り、一方向に延在する直線状の帯状導体である。即ち、信号線路１０は、一定の幅、一定の厚さ及び所定の長さを有する長尺板状の導体である。信号線路１０には、図８における紙面左側から紙面右側に向かって、つまり紙面左側の端部（入力端）から紙面右側の端部（出力端）に向かって信号電流が流れる。この信号電流は、上述したマイクロ波、準ミリ波、或いはミリ波の波長域を有する高周波信号である。信号線路１０は、例えば、入力端が図１に示す固定インダクタ２１１（固定インダクタ２２１）の他端に接続され、出力端が図１に示す固定インダクタ２１３（固定インダクタ２２３）の一端に接続される。

ここで、信号線路１０の長手方向（信号線路１０が延在する方向）を、単に長手方向Ｘという。長手方向Ｘに沿って、信号線路１０の入力端から出力端に向かう向きを、＋Ｘの向き又は右方という。右方とは反対の向きを、左方又は－Ｘの向きという。信号線路１０に交差する（例えば、直交する）方向を、交差方向Ｙという。交差方向Ｙに沿う一つの向きを、奥側又は＋Ｙの向きという。奥側とは反対の向きを、手前側又は－Ｙの向きという。長手方向Ｘ及び交差方向Ｙの双方に交差する（例えば、直交する）方向を、上下方向Ｚという。上下方向Ｚに沿う一つの向きを、上方又は＋Ｚの向きという。上方とは反対の向きを、下方又は－Ｚの向きという。上下方向Ｚから見ることを、平面視という。

信号線路１０は、電気的には集中定数回路としてのインダクタンスＬ１を有する。このインダクタンスＬ１は、信号線路１０の長さ等、信号線路１０の形状に応じた大きさを有する寄生インダクタンスである。

第１平行線路２１ｐ１は、信号線路１０の他方の側方（－Ｙ側）に設けられた直線状の帯状導体である。第１平行線路２１ｐ１は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第１平行線路２１ｐ１は、信号線路１０と平行（長手方向Ｘ）に延びている。第１平行線路２１ｐ１と信号線路１０とは、交差方向Ｙに間隔を空けて配されている。

上側パッド２１ｄ１は、第１平行線路２１ｐ１の一端（－Ｘ側）に接続された長方形状の平板導体である。上側パッド２１ｄ１の長辺は交差方向Ｙに延びており、上側パッド２１ｄ１の短辺は長手方向Ｘに延びている。上側パッド２１ｄ１の一方の短辺（＋Ｙ側）は、第１平行線路２１ｐ１の一方の側縁（＋Ｙ側）と略同一の位置にある。また、上側パッド２１ｄ１の他方の短辺（－Ｙ側）は、第１平行線路２１ｐ１の他方の側縁（－Ｙ側）よりも手前側（－Ｙ側）に位置する。つまり、上側パッド２１ｄ１の交差方向Ｙにおける寸法は、第１平行線路２１ｐ１の幅（交差方向Ｙにおける寸法）よりも大きい。

上側パッド２１ｄ２は、第１平行線路２１ｐ１の他端（＋Ｘ側）に接続された長方形状の平板導体である。上側パッド２１ｄ２の長辺は交差方向Ｙに延びており、上側パッド２１ｄ２の短辺は長手方向Ｘに延びている。上側パッド２１ｄ２の一方の短辺（＋Ｙ側）は、第１平行線路２１ｐ１の一方の側縁（＋Ｙ側）と略同一の位置にある。また、上側パッド２１ｄ２の他方の短辺（－Ｙ側）は、第１平行線路２１ｐ１の他方の側縁（－Ｙ側）よりも手前側（－Ｙ側）に位置する。つまり、上側パッド２１ｄ２の交差方向Ｙにおける寸法は、第１平行線路２１ｐ１の幅（交差方向Ｙにおける寸法）よりも大きい。

第２平行線路２２ｐ２は、信号線路１０の一方の側方（＋Ｙ側）に設けられた直線状の帯状導体である。第２平行線路２２ｐ２は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第２平行線路２２ｐ２は、信号線路１０と平行（長手方向Ｘ）に延びている。第２平行線路２２ｐ２と信号線路１０とは、交差方向Ｙに間隔を空けて配されている。

第２平行線路２２ｐ２は、信号線路１０に対して第１平行線路２１ｐ１とは逆側に設けられている。言い換えれば、第２平行線路２２ｐ２は、信号線路１０が交差方向Ｙにおいて第１平行線路２１ｐ１及び第２平行線路２２ｐ２の間に位置するように、配置されている。

第１交差線路２２ｃ１は、第２平行線路２２ｐ２の一端（－Ｘ側）に接続された直線状の帯状導体である。第１交差線路２２ｃ１は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第１交差線路２２ｃ１は、第２平行線路２２ｐ２の一端（－Ｘ側）から、交差方向Ｙにおいて信号線路１０から遠ざかるように延びている。つまり、本実施形態における第１交差線路２２ｃ１は、第２平行線路２２ｐ２の一端（－Ｘ側）から奥側（＋Ｙ側）に向けて延びている。第１交差線路２２ｃ１の手前側の端縁（－Ｙ側）は、第２平行線路２２ｐ２の一方の側縁（－Ｙ側）と略同一の位置にある。

上側パッド２２ｄは、第２平行線路２２ｐ２の他端（＋Ｘ側）に接続された長方形状の平板導体である。上側パッド２２ｄの長辺は交差方向Ｙに延びており、上側パッド２２ｄの短辺は長手方向Ｘに延びている。上側パッド２２ｄの一方の短辺（－Ｙ側）は、第２平行線路２２ｐ２の一方の側縁（－Ｙ側）と略同一の位置にある。また、上側パッド２２ｄの他方の短辺（＋Ｙ側）は、第２平行線路２２ｐ２の他方の側縁（＋Ｙ側）よりも奥側（＋Ｙ側）に位置する。つまり、上側パッド２２ｄの交差方向Ｙにおける寸法は、第２平行線路２２ｐ２の幅（交差方向Ｙにおける寸法）よりも大きい。

第３平行線路２２ｐ３は、第１交差線路２２ｃ１の一端（＋Ｙ端）に接続された直線状の帯状導体である。第３平行線路２２ｐ３は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第３平行線路２２ｐ３は、第１交差線路２２ｃ１の一端（＋Ｙ側）から、信号線路１０と平行（長手方向Ｘ）に延びている。つまり、本実施形態における第３平行線路２２ｐ３は、第１交差線路２２ｃ１の一端（＋Ｙ側）から右側（＋Ｘ側）に向けて延びている。

第３平行線路２２ｐ３は、信号線路１０の一方側（＋Ｙ側）において、第２平行線路２２ｐ２よりも信号線路１０から遠い位置に設けられている。言い換えれば、第３平行線路２２ｐ３は、第２平行線路２２ｐ２が交差方向Ｙにおいて信号線路１０と第３平行線路２２ｐ３との間に位置するように、配置されている。

図８に示す通り、交差方向Ｙにおいて、第２平行線路２２ｐ２の中心線と第３平行線路２２ｐ３の中心線との間の距離ｄ１は、第２平行線路２２ｐ２の中心線と第１接地導体３１の奥側の外縁（第３平行線路２２ｐ３側の外縁）との間の距離ｄ２よりも大きい。また、第３平行線路２２ｐ３の右端（＋Ｘ側）は、第２線路２２の上側パッド２２ｄの右側（＋Ｘ側）長辺よりも右方（＋Ｘ側）に位置する。

第２交差線路２２ｃ２は、第３平行線路２２ｐ３の一端（＋Ｘ側）に接続された直線状の帯状導体である。第２交差線路２２ｃ２は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第２交差線路２２ｃ２は、第３平行線路２２ｐ３の一端（＋Ｘ側）から、交差方向Ｙにおいて信号線路１０に近づくように延びている。つまり、本実施形態における第２交差線路２２ｃ２は、第３平行線路２２ｐ３の一端（＋Ｘ端）から手前側（－Ｙ側）に向けて延びている。

本実施形態における第２交差線路２２ｃ２の一端縁（－Ｙ側）は、上側パッド２２ｄの一方の短辺（－Ｙ側）及び第２平行線路２２ｐ２の一方の側縁（－Ｙ側）と略同一の位置にある。また、上側パッド２２ｄと第２交差線路２２ｃ２とは、長手方向Ｘにおいて間隔を空けて配されている。また、本実施形態における第２交差線路の左側縁（－Ｘ側）は、信号線路１０の右端縁（＋Ｘ側）と略同一の位置にある。

また、本実施形態における第２交差線路２２ｃ２の一端（－Ｙ側）は、不図示の導体によって、第２接地導体３２と常時電気的に接続されている。言い換えれば、第２線路２２の一端は、不図示の導体によって、第２接地導体３２と常時電気的に接続されている。

以上説明した第１交差線路２２ｃ１、第３平行線路２２ｐ３、及び第２交差線路２２ｃ２は、奥側（＋Ｙ側）に凸となるＵ字状にループしたループ線路を構成している。

第１接地導体３１は、信号線路１０の入力端側（－Ｘ側）に設けられる板状の導体である。第１接地導体３１は、電気的に接地されている。また、第１接地導体３１の右側（＋Ｘ側）の側縁には、長方形状の切欠き３１ａが形成されている。本実施形態では、この切欠き３１ａが形成されていることにより、第１接地導体３１と信号線路１０とが長手方向Ｘにおいて重なっていない。

また、本実施形態では、第１接地導体３１のうち切欠き３１ａよりも左側（－Ｘ側）に位置する部分を「基部３１ｂ」と称し、切欠き３１ａよりも手前側（－Ｙ側）に位置する部分を「第１突起部３１ｃ」と称し、切欠き３１ａよりも奥側（＋Ｙ側）に位置する部分を「第２突起部３１ｄ」という。第１突起部３１ｃ及び第２突起部３１ｄの各々は、基部３１ｂから右側（＋Ｘ側）に向けて突出している。尚、第１接地導体３１には、切欠き３１ａ、第１突起部３１ｃ、第２突起部３１ｄが形成されていなくともよい。例えば、第１接地導体３１の平面視形状は矩形形状であってもよい。

第１突起部３１ｃ及び第２突起部３１ｄの各々は、長辺が交差方向Ｙに延び、短辺が長手方向Ｘに延びる長方形状を有する。第１突起部３１ｃは、上側パッド２１ｄ１と上下方向Ｚにおいて重なっている。第２突起部３１ｄは、上下方向Ｚにおいて、第１交差線路２２ｃ１の手前側（－Ｙ側）端部と上下方向Ｚにおいて重なっている。第１接地導体３１は、図９に示す通り、信号線路１０、第１線路２１（上側パッド２１ｄ１）、及び第２線路２２（第１交差線路２２ｃ１）よりも下方に位置する。

第２接地導体３２は、信号線路１０の出力端側（＋Ｘ側）に設けられる板状の導体である。第２接地導体３２は、電気的に接地されている。詳細な図示は省略するが、第２接地導体３２は、信号線路１０、及び第２線路２２（第２交差線路２２ｃ２）よりも下方に位置する。

第１接続パッドＰ１は、図９に示す通り、上述した上側パッド２１ｄ１と、上側中間パッド７１ａと、下側中間パッド７１ｂと、上述した第１突起部３１ｃと、を含む。上側パッド２１ｄ１、上側中間パッド７１ａ、下側中間パッド７１ｂ、及び第１突起部３１ｃは、平面視において互いに重なっている。また、上側パッド２１ｄ１、上側中間パッド７１ａ、下側中間パッド７１ｂ、及び第１突起部３１ｃは、上側（＋Ｚ側）から下側（－Ｚ側）に向けてこの順に並んでおり、上下方向Ｚにおいて間隔を空けて配されている。

詳細な図示は省略するが、本実施形態における上側パッド２１ｄ１、上側中間パッド７１ａ、下側中間パッド７１ｂ、及び第１突起部３１ｃは、互いに略同一の形状を有する。つまり、上側パッド２１ｄ１、上側中間パッド７１ａ、下側中間パッド７１ｂ、及び第１突起部３１ｃは、長手方向Ｘ及び交差方向Ｙにおける位置及び寸法が、互いに略同一である。

図９に示す通り、上側パッド２１ｄ１と上側中間パッド７１ａとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、上側中間パッド７１ａと下側中間パッド７１ｂとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、下側中間パッド７１ｂと第１突起部３１ｃとは、複数の接続導体５０によって電気的且つ機械的に接続されている。これにより、第１接続パッドＰ１は、第１平行線路２１ｐ１の一端（－Ｘ側）と第１接地導体３１とを、常時電気的に接続している。

尚、本明細書において「接続導体５０」は、上下方向Ｚに延在する導体であり、接続導体５０の上端に接続される部材と接続導体５０の下端に接続される部材とを電気的且つ機械的に接続する部材である。接続導体５０は、例えば絶縁層（不図示）を上下方向Ｚに貫通するビアである。

第２接続パッドＰ２は、図９に示す通り、上述した第１交差線路２２ｃ１の手前側（－Ｙ側）端部と、上側中間パッド７２ａと、下側中間パッド７２ｂと、上述した第２突起部３１ｄと、を含む。第１交差線路２２ｃ１の手前側（－Ｙ側）端部、上側中間パッド７２ａ、下側中間パッド７２ｂ、及び第２突起部３１ｄは、平面視において互いに重なっている。また、第１交差線路２２ｃ１の手前側（－Ｙ側）端部、上側中間パッド７２ａ、下側中間パッド７２ｂ、及び第２突起部３１ｄは、上側（＋Ｚ側）から下側（－Ｚ側）に向けてこの順に並んでおり、上下方向Ｚにおいて間隔を空けて配されている。

詳細な図示は省略するが、本実施形態における上側中間パッド７２ａ、下側中間パッド７２ｂ、及び第２突起部３１ｄは、互いに略同一の形状を有する。つまり、上側中間パッド７２ａ、下側中間パッド７２ｂ、及び第２突起部３１ｄの各々は、長手方向Ｘ及び交差方向Ｙにおける位置及び寸法が、互いに略同一である。

図９に示す通り、第１交差線路２２ｃ１の手前側（－Ｙ側）端部と上側中間パッド７２ａとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、上側中間パッド７２ａと下側中間パッド７２ｂとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、下側中間パッド７２ｂと第２突起部３１ｄとは、複数の接続導体５０によって電気的且つ機械的に接続されている。これにより、第２接続パッドＰ２は、第２平行線路２２ｐ２の一端（－Ｘ側）と第１接地導体３１とを、常時電気的に接続している。

第３接続パッドＰ３は、図１０に示す通り、上述した上側パッド２１ｄ２と、上側中間パッド７３ａと、下側中間パッド７３ｂと、下側パッド３３ａと、を含む。上側パッド２１ｄ２、上側中間パッド７３ａ、下側中間パッド７３ｂ、及び下側パッド３３ａは、平面視において互いに重なっている。また、上側パッド２１ｄ２、上側中間パッド７３ａ、下側中間パッド７３ｂ、及び下側パッド３３ａは、上側（＋Ｚ側）から下側（－Ｚ側）に向けてこの順に並んでおり、上下方向Ｚにおいて間隔を空けて配されている。

ここで、下側パッド３３ａは、図８に示す通り、長辺が交差方向Ｙに延び、短辺が長手方向Ｘに延びる長方形状の平板導体である。下側パッド３３ａは、第２接地導体３２とは別体に設けられる。下側パッド３３ａと第２接地導体３２とは、第１電子スイッチ４１の状態に応じて、電気的接続の有無が切り替わる。従って、下側パッド３３ａは、第１電子スイッチ４１の状態に応じて、電気的接地の有無が切り替わる。

詳細な図示は省略するが、本実施形態における上側パッド２１ｄ２、上側中間パッド７３ａ、下側中間パッド７３ｂ、及び下側パッド３３ａは、互いに略同一の形状を有する。つまり、上側パッド２１ｄ２、上側中間パッド７３ａ、下側中間パッド７３ｂ、及び下側パッド３３ａは、長手方向Ｘ及び交差方向Ｙにおける位置及び寸法が、互いに略同一である。

図１０に示す通り、上側パッド２１ｄ２と上側中間パッド７３ａとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、上側中間パッド７３ａと下側中間パッド７３ｂとは、複数の接続導体５０によって電気的且つ機械的に接続されている。また、下側中間パッド７３ｂと下側パッド３３ａとは、複数の接続導体５０によって電気的且つ機械的に接続されている。これにより、第３接続パッドＰ３は、第１平行線路２１ｐ１の他端（＋Ｘ側）と第１電子スイッチ４１とを、常時電気的に接続している。

第４接続パッドＰ４は、図１０に示す通り、上述した上側パッド２２ｄと、上側中間パッド７４ａと、下側中間パッド７４ｂと、下側パッド３３ｂと、を含む。上側パッド２２ｄ、上側中間パッド７４ａ、下側中間パッド７４ｂ、及び下側パッド３３ｂは、平面視において互いに重なっている。また、上側パッド２２ｄ、上側中間パッド７４ａ、下側中間パッド７４ｂ、及び下側パッド３３ｂは、上側（＋Ｚ側）から下側（－Ｚ側）に向けてこの順に並んでおり、上下方向Ｚにおいて間隔を空けて配されている。

ここで、下側パッド３３ｂは、図８に示す通り、長辺が交差方向Ｙに延び、短辺が長手方向Ｘに延びる長方形状の平板導体である。下側パッド３３ｂは、第２接地導体３２及び下側パッド３３ａとは別体に設けられる。下側パッド３３ｂと第２接地導体３２とは、第２電子スイッチ４２の状態に応じて、電気的接続の有無が切り替わる。従って、下側パッド３３ｂは、第２電子スイッチ４２の状態に応じて、電気的接地の有無が切り替わる。

詳細な図示は省略するが、本実施形態における上側パッド２２ｄ、上側中間パッド７４ａ、下側中間パッド７４ｂ、及び下側パッド３３ｂは、互いに略同一の形状を有する。つまり、上側パッド２２ｄ、上側中間パッド７４ａ、下側中間パッド７４ｂ、及び下側パッド３３ｂは、長手方向Ｘ及び交差方向Ｙにおける位置及び寸法が、互いに略同一である。

ここで、前述した通り、上側パッド２２ｄの交差方向Ｙにおける寸法は、第２平行線路２２ｐ２の幅（交差方向Ｙにおける寸法）よりも大きい（図８も参照）。従って、第４接続パッドＰ４の交差方向Ｙにおける寸法の最大値は、第２平行線路２２ｐ２の幅（交差方向Ｙにおける寸法）よりも大きい。

また、前述した通り、本実施形態における第２交差線路２２ｃ２の一端縁（－Ｙ側）は、上側パッド２２ｄの一方の短辺（－Ｙ側）と略同一の位置にある（図８も参照）。従って、第２交差線路２２ｃ２の少なくとも一部と第４接続パッドＰ４の少なくとも一部（本実施形態では全部）とは、長手方向Ｘにおいて対向している。

第１電子スイッチ４１は、図８に示す通り、第３接続パッドＰ３の下側パッド３３ａと第２接地導体３２とを開閉自在に接続するトランジスタである。本実施形態における第１電子スイッチ４１は、図８に示す通り、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第３接続パッドＰ３の下側パッド３３ａに接続され、ソース端子が第２接地導体３２に接続され、またゲート端子がスイッチ制御部８０に接続されている。

第１電子スイッチ４１は、スイッチ制御部８０からゲート端子に入力されるゲート信号に基づいて、ドレイン端子とソース端子との導通状態を開状態或いは閉状態に切り替える。即ち、第１電子スイッチ４１は、スイッチ制御部８０によって、第１平行線路２１ｐ１の他端（＋Ｘ側）と第２接地導体３２との間を導通状態又は遮断状態にする。

第２電子スイッチ４２は、図８に示す通り、第４接続パッドＰ４の下側パッド３３ｂと第２接地導体３２とを開閉自在に接続するトランジスタである。本実施形態における第２電子スイッチ４２は、図８に示す通り、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第４接続パッドＰ４の下側パッド３３ｂに接続され、ソース端子が第２接地導体３２に接続され、またゲート端子がスイッチ制御部８０に接続されている。

第２電子スイッチ４２は、スイッチ制御部８０からゲート端子に入力されるゲート信号に基づいて、ドレイン端子とソース端子との導通状態を開状態或いは閉状態に切り替える。即ち、第２電子スイッチ４２は、スイッチ制御部８０によって、第２平行線路２２ｐ２の他端（＋Ｘ側）と第２接地導体３２との間を導通状態又は遮断状態にする。

スイッチ制御部８０は、上述した第１電子スイッチ４１及び第２電子スイッチ４２を制御する制御回路である。スイッチ制御部８０は、２つの出力ポートを備えており、各出力ポートから第１電子スイッチ４１及び第２電子スイッチ４２の各ゲート端子にゲート信号を個別に出力する。即ち、スイッチ制御部８０は、上記ゲート信号によって、第１電子スイッチ４１及び第２電子スイッチ４２を開状態又は閉状態にする。尚、スイッチ制御部８０は、例えば、図１に示すスイッチ素子１０２及びスイッチ素子２１４，２２４を制御してデジタル移相回路ＰＳ１の移相量を変化させる不図示の制御部に設けられる。

次に、以上のように構成された可変インダクタＩＤ４の作用について説明する。

本実施形態における可変インダクタＩＤ４は、第１電子スイッチ４１及び第２電子スイッチ４２の導通状態に応じて動作モードが切り替えられる。即ち、可変インダクタＩＤ４の動作モードには、スイッチ制御部８０によって第１電子スイッチ４１及び第２電子スイッチ４２が閉状態に設定される低インダクタンスモードと、スイッチ制御部８０によって第１電子スイッチ４１及び第２電子スイッチ４２が開状態に設定される高インダクタンスモードと、がある。

低インダクタンスモードにおいて、スイッチ制御部８０は、第１電子スイッチ４１及び第２電子スイッチ４２を閉状態に設定する。

第１電子スイッチ４１が閉状態に設定されることにより、第１平行線路２１ｐ１の他端（＋Ｘ側）は、第３接続パッドＰ３を介して、第２接地導体３２と接続される（図８参照）。一方、第１平行線路２１ｐ１の一端（－Ｘ側）は、第１接続パッドＰ１を介して、第１接地導体３１と常時接続されている（図８及び図９参照）。従って、第１平行線路２１ｐ１は、他端（＋Ｘ側）が第１電子スイッチ４１を介して第２接地導体３２に接続されることによって、一端（－Ｘ側）と他端（＋Ｘ側）との間に電流が流れ得る第１通電経路を形成する。

また、第２電子スイッチ４２が閉状態に設定されることにより、第２平行線路２２ｐ２の他端（＋Ｘ側）は、第４接続パッドＰ４を介して、第２接地導体３２と接続される（図８参照）。一方、第２平行線路２２ｐ２の一端（－Ｘ側）は、第２接続パッドＰ２を介して、第１接地導体３１と常時接続されている（図８及び図９参照）。従って、第２平行線路２２ｐ２は、他端（＋Ｘ側）が第２電子スイッチ４２を介して第２接地導体３２に接続されることによって、一端（－Ｘ側）と他端（＋Ｘ側）との間に電流が流れ得る第２通電経路を形成する。

そして、第１平行線路２１ｐ１及び第２平行線路２２ｐ２の両端接続状態において、信号線路１０に入力端から出力端に向けた信号電流が流れると、当該信号電流の伝播に起因して、第１平行線路２１ｐ１及び第２平行線路２２ｐ２にリターン電流が生じる。当該リターン電流は、第１平行線路２１ｐ１及び第２平行線路２２ｐ２を、他端（＋Ｘ側）から一端（－Ｘ側）に向かって流れる。

即ち、第１通電経路を形成する第１平行線路２１ｐ１には、信号線路１０における信号電流の通電によって、信号電流の通電の向きとは逆向きの第１リターン電流が流れる。また、第２通電経路を形成する第２平行線路２２ｐ２には、信号線路１０における信号電流の通電によって、信号電流の通電の向きとは逆向き、つまり第１リターン電流と同じ向きの第２リターン電流が流れる。

ここで、第１平行線路２１ｐ１に流れる第１リターン電流及び第２平行線路２２ｐ２に流れる第２リターン電流は、何れも、信号電流の通電の向きとは逆向きである。従って、第１リターン電流及び第２リターン電流は、信号線路１０と第１平行線路２１ｐ１との電磁気的な結合（相互誘導）及び信号線路１０と第２平行線路２２ｐ２との電磁気的な結合（相互誘導）に起因して、可変インダクタＩＤ４の全体のインダクタンスを減少させるように作用する。信号線路１０のインダクタンスをＬｓ_low、リターン経路（第１平行線路２１ｐ１及び第２平行線路２２ｐ２）のインダクタンスをＬｇ_low、信号線路１０とリターン経路との相互インダクタンスをＭ_lowとする。低インダクタンスモードにおける可変インダクタＩＤ４の全体のインダクタンスＬ_lowは、Ｌｓ_low＋Ｌｇ_low－Ｍ_lowとなる。

上述した通り、高インダクタンスモードでは、第１電子スイッチ４１及び第２電子スイッチ４２が開状態に設定される。よって、第１平行線路２１ｐ１には上述した第１導電経路が形成されず、また、第２平行線路２２ｐ２には上述した第２導電経路が形成されない。従って、第１平行線路２１ｐ１に流れる第１リターン電流は極めて小さくなり、また、第２平行線路２２ｐ２に流れる第２リターン電流は極めて小さくなる。

これに対して、第１交差線路２２ｃ１の手前側（－Ｙ側）端部は、第２接続パッドＰ２を介して、第１接地導体３１と常時接続されている（図９参照）。また、第２交差線路２２ｃ２の一端（－Ｙ側）は、上述した通り、第２接地導体３２と常時接続されている。従って、第１交差線路２２ｃ１、第３平行線路２２ｐ３、及び第２交差線路２２ｃ２には、第２交差線路２２ｃ２の一端（－Ｙ側）から第１交差線路２２ｃ１の手前側（－Ｙ側）端部との間に電流が流れ得る第３通電経路が予め形成されている。このため、高インダクタンスモードでは、信号線路１０における信号電流に起因して、第２交差線路２２ｃ２の一端（－Ｙ側）から第３平行線路２２ｐ３を経由して第１交差線路２２ｃ１の手前側（－Ｙ側）端部に向かう第３リターン電流が流れる。

ここで、第３リターン電流は、信号線路１０と平行な第３平行線路２２ｐ３において、信号線路１０における信号電流の通電の向きとは逆向きに流れる。また、第３リターン電流が流れる第２交差線路２２ｃ２、第３平行線路２２ｐ３、及び第１交差線路２２ｃ１は、信号線路１０とは反対側（＋Ｙ側）に凸となるＵ字状にループしたループ線路を構成している。従って、リターン経路（第３リターン電流が流れる経路）がループ線路を構成していない従来の構成と比較して、リターン経路のインダクタンスを増大させることができる。これにより、可変インダクタＩＤ４の全体のインダクタンスを増加させることができる。信号線路１０のインダクタンスをＬｓ_high、リターン経路（第２交差線路２２ｃ２、第３平行線路２２ｐ３、第１交差線路２２ｃ１）のインダクタンスをＬｇ_high、信号線路１０とリターン経路との相互インダクタンスをＭ_highとする。高インダクタンスモードにおける可変インダクタＩＤ４の全体のインダクタンスＬ_highは、Ｌｓ_high＋Ｌｇ_high－Ｍ_highとなる。ここで、明らかに、Ｌｇ_low＜Ｌｇ_high及びＭ_low＞Ｍ_highが成り立つから、Ｌ_high＞Ｌ_lowが成り立つ。

尚、第３リターン電流がリターン経路のインダクタンスを増加させるように作用する原理は次のように説明できる。つまり、第３リターン電流が第２交差線路２２ｃ２を流れる際に発生させる磁界、第３リターン電流が第３平行線路２２ｐ３を流れる際に発生させる磁界、及び第３リターン電流が第１交差線路２２ｃ１を流れる際に発生させる磁界は、何れも、上記ループ線路の中心Ｏ（図８参照）において同一の向き（＋Ｚの向き）である。このため、これらの磁界は互いに強め合う。従って、第３リターン電流が流れる線路がループ線路を構成していない従来の構成と比較して、第３リターン電流が生じさせる磁界を大きくし、リターン経路のインダクタンスを増大させることができる。また、ループの高さ（即ち、第３平行線路２２ｐ３の交差方向Ｙにおける位置、ならびに、第１交差線路２２ｃ１及び第２交差線路２２ｃ２の長さ）を調整することにより、リターン経路のインダクタンスの値を大きく変化させることができる。

図１１は、本発明の第１～第３実施形態における可変インダクタの第５構成例を示す平面図である。尚、図１１に示す可変インダクタＩＤ５の基本的な構成は、図８に示す可変インダクタＩＤ４と同様である。このため、同様の構成には同一の符号を付してその説明は省略し、異なる点についてのみ説明する。

図１１に示す通り、可変インダクタＩＤ５は、図８に示す可変インダクタＩＤ４とは、第２線路２２の構成が異なる。具体的に、第２線路２２は、第２平行線路２２ｐ２と、第１交差線路２２ｃ１と、第３平行線路２２ｐ３と、第２交差線路２２ｃ２′と、第４平行線路２２ｐ４と、第３交差線路２２ｃ３と、上側パッド２２ｄと、を含む。

第２交差線路２２ｃ２′は、図８に示す第２交差線路２２ｃ２に替えて設けられる。本実施形態では、第３平行線路２２ｐ３の右端（＋Ｘ側）が第２平行線路２２ｐ２の右端（＋Ｘ側）よりも左方に位置する。また、本実施形態における第２交差線路２２ｃ２´は、図８に示す第２交差線路２２ｃ２とは異なり、平面視において第２平行線路２２ｐ２、信号線路１０、及び第１平行線路２１ｐ１と交差するように延びている。

第２交差線路２２ｃ２′は、第２平行線路２２ｐ２、信号線路１０、及び第１平行線路２１ｐ１と接触しないよう、これら第２平行線路２２ｐ２、信号線路１０、及び第１平行線路２１ｐ１よりも上方に位置している。より具体的に、第２交差線路２２ｃ２′は、これら第２平行線路２２ｐ２、信号線路１０、及び第１平行線路２１ｐ１が形成された導電層と絶縁層を挟んで対向する別の導電層に形成される。また、第２交差線路２２ｃ２′は、第３平行線路２２ｐ３よりも上方に位置し、第２交差線路２２ｃ２′の他端（＋Ｙ側）と第３平行線路２２ｐ３の右端（＋Ｘ側）とは、不図示の導体（例えば、ビア）によって電気的に接続されている。尚、第２交差線路２２ｃ２′は、第２平行線路２２ｐ２、信号線路１０、及び第１平行線路２１ｐ１よりも下方に位置していてもよい。但し、第２交差線路２２ｃ２′が第２平行線路２２ｐ２、信号線路１０、及び第１平行線路２１ｐ１よりも上方に位置する構成は、配線を太くしやすく、これにより配線の抵抗値を下げやすいという点で好適である。

第４平行線路２２ｐ４及び第３交差線路２２ｃ３は、上下方向Ｚにおいて第２平行線路２２ｐ２、第１交差線路２２ｃ１、及び第３平行線路２２ｐ３と同じ位置にある。つまり、第４平行線路２２ｐ４及び第３交差線路２２ｃ３は、第２平行線路２２ｐ２、第１交差線路２２ｃ１及び第３平行線路２２ｐ３と同じ導電層に形成される。

第４平行線路２２ｐ４は、第２交差線路２２ｃ２′の一端（－Ｙ側）に接続された直線状の帯状導体である。第４平行線路２２ｐ４は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第４平行線路２２ｐ４は、第２交差線路２２ｃ２′の一端（－Ｙ側）から、信号線路１０と平行（長手方向Ｘ）に延びている。つまり、本実施形態における第４平行線路２２ｐ４は、第２交差線路２２ｃ２′の一端（－Ｙ側）から右側（＋Ｘ側）に向けて延びている。第２交差線路２２ｃ２′の一端（－Ｙ側）と第４平行線路２２ｐ４の左端（－Ｘ側）とは、不図示の導体（例えば、ビア）によって電気的に接続されている。

第４平行線路２２ｐ４は、信号線路１０の他方側（－Ｙ側）において、第１平行線路２１ｐ１よりも信号線路１０から遠い位置に設けられている。言い換えれば、第４平行線路２２ｐ４は、第１平行線路２１ｐ１が交差方向Ｙにおいて信号線路１０と第４平行線路２２ｐ４との間に位置するように、配置されている。また、第４平行線路２２ｐ４の右端（＋Ｘ側）は、第１線路２１の上側パッド２１ｄ２の右側（＋Ｘ側）長辺よりも右方（＋Ｘ側）に位置する。

第３交差線路２２ｃ３は、第４平行線路２２ｐ４の一端（＋Ｘ側）に接続された直線状の帯状導体である。第３交差線路２２ｃ３は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第３交差線路２２ｃ３は、第４平行線路２２ｐ４の一端（＋Ｘ側）から、交差方向Ｙにおいて信号線路１０に近づくように延びている。つまり、本実施形態における第３交差線路２２ｃ３は、第４平行線路２２ｐ４の一端（＋Ｘ側）から奥側（＋Ｙ側）に向けて延びている。

また、上側パッド２１ｄ２と第３交差線路２２ｃ３とは、長手方向Ｘにおいて間隔を空けて配されている。また、本実施形態における第３交差線路２２ｃ３の一端（＋Ｙ側）は、不図示の導体によって、第２接地導体３２と常時電気的に接続されている。言い換えれば、第２線路２２の一端は、不図示の導体によって、第２接地導体３２と常時電気的に接続されている。

本実施形態における可変インダクタＩＤ５では、第１実施形態における可変インダクタＩＤ４と同様に、第１交差線路２２ｃ１、第３平行線路２２ｐ３、及び第２交差線路２２ｃ２′が、奥側（＋Ｙ側）に凸となるＵ字状にループしたループ線路を構成する。これに加えて、本実施形態における可変インダクタＩＤ５では、第２交差線路２２ｃ２′、第４平行線路２２ｐ４、及び第３交差線路２２ｃ３が、手前側（－Ｙ側）に凸となるＵ字状にループしたループ線路を構成する。つまり、高インダクタンスモード時におけるリターン経路（第３リターン電流が流れる線路）が、２つのループ線路を含んでいる。このため、第３リターン電流が生じさせる磁界をより大きくし、リターン経路のインダクタンス（可変インダクタＩＤ５の全体のインダクタンス）をより増大させることができる。

図１２は、本発明の第１～第３実施形態における可変インダクタの第６構成例を示す平面図である。尚、図１２に示す可変インダクタＩＤ５の基本的な構成は、図８に示す可変インダクタＩＤ４と同様である。このため、同様の構成には同一の符号を付してその説明は省略し、異なる点についてのみ説明する。

図１２に示す可変インダクタＩＤ６は、図８～図１０を用いて説明した可変インダクタＩＤ４とは第１線路２１の構成が異なる。具体的に、図１２に示す可変インダクタＩＤ６の第１線路２１は、第１平行線路２１ｐ１及び上側パッド２１ｄ２に加えて、第４交差線路２１ｃ１と、第５平行線路２１ｐ２と、第５交差線路２１ｃ２と、を備える。尚、上側パッド２１ｄ１は省略されている。

第４交差線路２１ｃ１は、第１平行線路２１ｐ１の一端（－Ｘ側）に接続された直線状の帯状導体である。第４交差線路２１ｃ１は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第４交差線路２１ｃ１は、第１平行線路２１ｐ１の一端（－Ｘ側）から、交差方向Ｙにおいて信号線路１０から遠ざかるように延びている。つまり、本実施形態における第４交差線路２１ｃ１は、第１平行線路２１ｐ１の一端（－Ｘ側）から手前側（－Ｙ側）に向けて延びている。第４交差線路２１ｃ１の奥側の端縁（＋Ｙ側）は、第１平行線路２１ｐ１の他方の側縁（＋Ｙ側）と略同一の位置にある。

第５平行線路２１ｐ２は、第４交差線路２１ｃ１の一端（－Ｙ端）に接続された直線状の帯状導体である。第５平行線路２１ｐ２は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第５平行線路２１ｐ２は、第４交差線路２１ｃ１の一方の端部（－Ｙ側）から、信号線路１０と平行（長手方向Ｘ）に延びている。つまり、本実施形態における第５平行線路２１ｐ２は、第４交差線路２１ｃ１の一方の端部（－Ｙ側）から右側（＋Ｘ側）に向けて延びている。

第５平行線路２１ｐ２は、信号線路１０の他方側（－Ｙ側）において、第１平行線路２１ｐ１よりも信号線路１０から遠い位置に設けられている。言い換えれば、第５平行線路２１ｐ２は、第１平行線路２１ｐ１が交差方向Ｙにおいて信号線路１０と第５平行線路２１ｐ２との間に位置するように、配置されている。

図１２に示す通り、交差方向Ｙにおいて、第１平行線路２１ｐ１の中心線と第５平行線路２１ｐ２の中心線との間の距離は、第２平行線路２２ｐ２の中心線と第３平行線路２２ｐ３の中心線との間の距離ｄ１（図８参照）と同じ（又は、同程度）である。尚、第５平行線路２１ｐ２の右端（＋Ｘ側）は、上側パッド２１ｄ２の右側（＋Ｘ側）長辺よりも右方（＋Ｘ側）に位置する。

第５交差線路２１ｃ２は、第５平行線路２１ｐ２の一端（＋Ｘ側）に接続された直線状の帯状導体である。第５交差線路２１ｃ２は、一定の幅、一定の厚さ、及び所定の長さを有する長尺板状の導体である。第５交差線路２１ｃ２は、第５平行線路２１ｐ２の一端（＋Ｘ側）から、交差方向Ｙにおいて信号線路１０に近づくように延びている。つまり、本実施形態における第５交差線路２１ｃ２は、第５平行線路２１ｐ２の一端（＋Ｘ端）から奥側（＋Ｙ側）に向けて延びている。

本実施形態における第５交差線路２１ｃ２の他端縁（＋Ｙ側）は、上側パッド２１ｄ２の他方の短辺（＋Ｙ側）及び第１平行線路２１ｐ１の他方の側縁（＋Ｙ側）と交差方向Ｙにおいて略同一の位置にある。また、上側パッド２１ｄ２と第５交差線路２１ｃ２とは、長手方向Ｘにおいて間隔を空けて配されている。また、本実施形態における第５交差線路の左側縁（－Ｘ側）は、信号線路１０の右端縁（＋Ｘ側）と長手方向Ｘにおいて略同一の位置にある。

また、本実施形態における第５交差線路２１ｃ２の他端（＋Ｙ側）は、不図示の導体によって、第２接地導体３２と常時電気的に接続されている。言い換えれば、第１線路２１の一端は、不図示の導体によって、第２接地導体３２と常時電気的に接続されている。

以上説明した第４交差線路２１ｃ１、第５平行線路２１ｐ２、及び第５交差線路２１ｃ２は、手前側（－Ｙ側）に凸となるＵ字状にループしたループ線路を構成している。

１…信号線路、２，２ａ，２ｂ…内側線路、３，３ａ，３ｂ…外側線路、４ａ，４ｂ…接地導体、７ａ，７ｂ…電子スイッチ、１０…信号線路、２１…第１線路、２１ｃ１…第４交差線路、２１ｃ２…第５交差線路、２１ｐ１…第１平行線路、２１ｐ２…第５平行線路、２２…第２線路、２２ｃ１…第１交差線路、２２ｃ２，２２ｃ２′…第２交差線路、２２ｃ３…第３交差線路、２２ｐ２…第２平行線路、２２ｐ３…第３平行線路、２２ｐ４…第４平行線路、３１…第１接地導体、３２…第２接地導体、４１…第１電子スイッチ、４２…第２電子スイッチ、１００，１００Ａ…第１回路、１０１…コンデンサ、１０２…スイッチ素子、１１０…コンデンサ回路、１１１…コンデンサ、１１２…スイッチ素子、１２０…コンデンサ回路、１２１…コンデンサ、１２２…スイッチ素子、２００，２００Ａ，２００Ｂ…第２回路、２０１…固定インダクタ、２０２…可変インダクタ、２０３…固定インダクタ、２０４…スイッチ素子、２１０…インダクタ回路、２１１…固定インダクタ、２１２…可変インダクタ、２１３…固定インダクタ、２１４…スイッチ素子、２２０…インダクタ回路、２２１…固定インダクタ、２２２…可変インダクタ、２２３…固定インダクタ、２２４…スイッチ素子、２３０…固定インダクタ回路、２３１，２３２…固定インダクタ、２４０…可変インダクタ回路、２４１…可変インダクタ、２４２…固定インダクタ、２４３…スイッチ素子、ＩＤ１～ＩＤ６…可変インダクタ、Ｌ０…共通帰線、Ｑ１，Ｑ２…接続点、ＰＳ１～ＰＳ３…デジタル移相回路、Ｐ１００…第１ポート、Ｐ２００…第２ポート

Claims

第１ポートと第２ポートとの間に接続された第１回路と、
前記第１回路と共通帰線とに接続された可変インダクタを備える第２回路と、
を備え、
前記第１回路は、コンデンサと第１スイッチ素子とが並列接続されたコンデンサ回路を備え、
前記可変インダクタは、
信号線路と、
前記信号線路と平行に延びる第１平行線路を含む第１線路と、
前記信号線路と平行に延びる第２平行線路と、前記第２平行線路の一方の端部から前記信号線路の長手方向と交差する交差方向において前記信号線路から遠ざかるように延びる第１交差線路と、前記第１交差線路の一方の端部から前記信号線路と平行に延びる第３平行線路と、前記第３平行線路の一方の端部から前記交差方向において前記信号線路に近づくように延びる第２交差線路と、を含む第２線路と、
前記第１平行線路の一方の端部及び前記第２平行線路の一方の端部に電気的に接続された第１接地導体と、
前記第２線路の一方の端部に接続された第２接地導体と、
前記第１平行線路の他方の端部と前記第２接地導体との間に設けられた第１電子スイッチと、
前記第２平行線路の他方の端部と前記第２接地導体との間に設けられた第２電子スイッチと、を有し、
前記第１平行線路と前記第２平行線路との間に前記信号線路が位置する、
デジタル移相回路。
前記第２交差線路は、平面視において前記第２平行線路、前記信号線路、及び前記第１平行線路と交差するように延びており、
前記第２線路は、前記第２交差線路の一方の端部から前記信号線路と平行に延びる第４平行線路と、前記第４平行線路の一方の端部から前記交差方向において前記信号線路に近づくように延びる第３交差線路と、を更に含む、
請求項１記載のデジタル移相回路。
前記第１線路は、前記第１平行線路の一方の端部から前記交差方向において前記信号線路から遠ざかるように延びる第４交差線路と、前記第４交差線路の一方の端部から前記信号線路と平行に延びる第５平行線路と、前記第５平行線路の一方の端部から前記交差方向において前記信号線路に近づくように延びる第５交差線路と、を更に含む、
請求項１記載のデジタル移相回路。
前記第２回路は、前記第１回路の一端と前記共通帰線との間、及び前記第１回路の他端と前記共通帰線との間に接続された一対のインダクタ回路を備え、
前記インダクタ回路は、第１固定インダクタと、前記可変インダクタと、第２固定インダクタ及び第２スイッチ素子が並列接続された回路とが直列接続された回路である、
請求項１から請求項３の何れか一項に記載のデジタル移相回路。
前記第２回路は、前記第１回路に並列接続された固定インダクタ回路と、前記固定インダクタ回路と前記共通帰線との間に接続された可変インダクタ回路とを備え、
前記固定インダクタ回路は、直列接続された２つの第１固定インダクタを有する回路であり、
前記可変インダクタ回路は、前記可変インダクタと、第２固定インダクタ及び第２スイッチ素子が並列接続された回路とが直列接続された回路であり、２つの前記第１固定インダクタの接続点に接続される、
請求項１から請求項３の何れか一項に記載のデジタル移相回路。
前記第１回路は、直列接続された２つの前記コンデンサ回路を有する回路であり、
前記第２回路は、前記第１回路と前記共通帰線との間に接続され、
前記第２回路は、第１固定インダクタと、前記可変インダクタと、第２固定インダクタ及び第２スイッチ素子が並列接続された回路とが直列接続された回路であり、２つの前記コンデンサ回路の接続点に接続される、
請求項１から請求項３の何れか一項に記載のデジタル移相回路。