JP2001339276A - 移相器 - Google Patents
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- JP2001339276A JP2001339276A JP2000160891A JP2000160891A JP2001339276A JP 2001339276 A JP2001339276 A JP 2001339276A JP 2000160891 A JP2000160891 A JP 2000160891A JP 2000160891 A JP2000160891 A JP 2000160891A JP 2001339276 A JP2001339276 A JP 2001339276A
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Abstract
(57)【要約】
【課題】 従来の移相器は、多数のＦＥＴ、インダクタ
およびキャパシタを用いて構成するために、回路が大型
化するとともに損失が大きくなるという課題があった。 【解決手段】 移相器において、入力端子２および出力
端子３と、入力端子２と出力端子３との間で直列に接続
され、ゲートが共通に接続されるＦＥＴ５ａおよびＦＥ
Ｔ５ｂと、ＦＥＴ５ａとＦＥＴ５ｂとの接続部位に一方
の端部が接続されるインダクタ９と、インダクタ９の他
方の端部と接地部との間に接続されるＦＥＴ１０と、Ｆ
ＥＴ１０に並列に接続されるインダクタ１１とを備え
る。
およびキャパシタを用いて構成するために、回路が大型
化するとともに損失が大きくなるという課題があった。 【解決手段】 移相器において、入力端子２および出力
端子３と、入力端子２と出力端子３との間で直列に接続
され、ゲートが共通に接続されるＦＥＴ５ａおよびＦＥ
Ｔ５ｂと、ＦＥＴ５ａとＦＥＴ５ｂとの接続部位に一方
の端部が接続されるインダクタ９と、インダクタ９の他
方の端部と接地部との間に接続されるＦＥＴ１０と、Ｆ
ＥＴ１０に並列に接続されるインダクタ１１とを備え
る。
Description
【０００１】
【発明の属する技術分野】この発明は、小型で低損失な
移相器に関するものである。
移相器に関するものである。
【０００２】
【従来の技術】図２２は、例えば”A 3bit K/Ka Band M
MIC Phase Shifter,” IEEE 1988 Microwave and Milli
meter-Wave Monolithic Circuits Symposium pp95-98に
示された移相器を示す回路図である。また、図２３は、
図２２に示された移相器がローパスフィルタとして機能
する際の等価回路を示す図である。図２４は、図２２に
示された移相器がハイパスフィルタとして機能する際の
等価回路を示す図である。図２２において、１０１は入
力端子、１０２は出力端子、１０３ａ，１０３ｂ，１０
３ｃはそれぞれ同時にオン−オフ制御される第１グルー
プのＦＥＴ（電界効果トランジスタ）、１０４は第１グ
ループのＦＥＴ１０３ａ，１０３ｂ，１０３ｃの各ゲー
トに接続された制御端子、１０５ａ，１０５ｂはそれぞ
れ同時にオン−オフ制御される第２グループのＦＥＴ、
１０６は第２グループのＦＥＴ１０５ａ，１０５ｂの各
ゲートに接続された制御端子、１０７はインダクタ、１
０８，１１１はキャパシタである。このように、ＦＥＴ
のドレイン・ソース電極間に並列に受動素子を設けるこ
とで、ハイパスフィルタとローパスフィルタとを切り替
えられる移相器を構成する。なお、ＦＥＴは制御端子に
０Ｖを印加することでオン状態となり、理想的には抵抗
値がゼロとなる。また、ＦＥＴは制御端子にピンチオフ
電圧（Ｖｐ）以上の電圧を印加することでオフ状態とな
り、等価的に容量として扱うことが可能となる。
MIC Phase Shifter,” IEEE 1988 Microwave and Milli
meter-Wave Monolithic Circuits Symposium pp95-98に
示された移相器を示す回路図である。また、図２３は、
図２２に示された移相器がローパスフィルタとして機能
する際の等価回路を示す図である。図２４は、図２２に
示された移相器がハイパスフィルタとして機能する際の
等価回路を示す図である。図２２において、１０１は入
力端子、１０２は出力端子、１０３ａ，１０３ｂ，１０
３ｃはそれぞれ同時にオン−オフ制御される第１グルー
プのＦＥＴ（電界効果トランジスタ）、１０４は第１グ
ループのＦＥＴ１０３ａ，１０３ｂ，１０３ｃの各ゲー
トに接続された制御端子、１０５ａ，１０５ｂはそれぞ
れ同時にオン−オフ制御される第２グループのＦＥＴ、
１０６は第２グループのＦＥＴ１０５ａ，１０５ｂの各
ゲートに接続された制御端子、１０７はインダクタ、１
０８，１１１はキャパシタである。このように、ＦＥＴ
のドレイン・ソース電極間に並列に受動素子を設けるこ
とで、ハイパスフィルタとローパスフィルタとを切り替
えられる移相器を構成する。なお、ＦＥＴは制御端子に
０Ｖを印加することでオン状態となり、理想的には抵抗
値がゼロとなる。また、ＦＥＴは制御端子にピンチオフ
電圧（Ｖｐ）以上の電圧を印加することでオフ状態とな
り、等価的に容量として扱うことが可能となる。
【０００３】次に動作について説明する。第１グループ
のＦＥＴ１０３ａ，１０３ｂ，１０３ｃをオン状態にす
るとともに第２グループのＦＥＴ１０５ａ，１０５ｂを
オフ状態にするように制御すると、図２３に示されるよ
うに直列のインダクタ１０７と、インダクタ１０７相互
の接続部位と接地部との間に配置されてＦＥＴ１０５ｂ
のオフ容量として与えられるキャパシタ１１１とから成
るローパスフィルタが構成される。また、第１グループ
のＦＥＴ１０３ａ，１０３ｂ，１０３ｃをオフ状態にす
るとともに第２グループのＦＥＴ１０５ａ，１０５ｂを
オン状態にするように制御すると、図２４に示されるよ
うに直列のキャパシタ１０８と、キャパシタ１０８相互
の接続部位と接地部との間に配置されるインダクタ１０
７とから成るハイパスフィルタが構成される。したがっ
て、上記の２状態を切り替えることで、ハイパスフィル
タにより位相の進みが生じる状態を実現するとともにロ
ーパスフィルタにより位相の遅れが生じる状態を実現す
ることで、所望の移相量を得ることができる。
のＦＥＴ１０３ａ，１０３ｂ，１０３ｃをオン状態にす
るとともに第２グループのＦＥＴ１０５ａ，１０５ｂを
オフ状態にするように制御すると、図２３に示されるよ
うに直列のインダクタ１０７と、インダクタ１０７相互
の接続部位と接地部との間に配置されてＦＥＴ１０５ｂ
のオフ容量として与えられるキャパシタ１１１とから成
るローパスフィルタが構成される。また、第１グループ
のＦＥＴ１０３ａ，１０３ｂ，１０３ｃをオフ状態にす
るとともに第２グループのＦＥＴ１０５ａ，１０５ｂを
オン状態にするように制御すると、図２４に示されるよ
うに直列のキャパシタ１０８と、キャパシタ１０８相互
の接続部位と接地部との間に配置されるインダクタ１０
７とから成るハイパスフィルタが構成される。したがっ
て、上記の２状態を切り替えることで、ハイパスフィル
タにより位相の進みが生じる状態を実現するとともにロ
ーパスフィルタにより位相の遅れが生じる状態を実現す
ることで、所望の移相量を得ることができる。
【０００４】
【発明が解決しようとする課題】従来の移相器は以上の
ように構成されているので、入力された高周波信号を出
力するに際して、ローパスフィルタとして機能する場合
には、主線路上で通過する２個のＦＥＴ１０３ａ，１０
３ｂの抵抗成分、および主線路と接地部との間に接続さ
れているＦＥＴ１０３ｃの抵抗成分のために、損失が大
きくなるという課題があった。また、ハイパスフィルタ
として機能する場合には、主線路上で通過するＦＥＴ１
０５ａの抵抗成分、および主線路と接地部との間に接続
されているＦＥＴ１０５ｂの抵抗成分のために、損失が
大きくなるという課題があった。また、上記の回路で
は、ＦＥＴを５個、インダクタを３個およびキャパシタ
を２個用いるために、回路が大型化するという課題があ
った。さらに、周波数が低い場合には、所望の移相量を
得るためには、インダクタおよびキャパシタが大型化す
るという課題があった。
ように構成されているので、入力された高周波信号を出
力するに際して、ローパスフィルタとして機能する場合
には、主線路上で通過する２個のＦＥＴ１０３ａ，１０
３ｂの抵抗成分、および主線路と接地部との間に接続さ
れているＦＥＴ１０３ｃの抵抗成分のために、損失が大
きくなるという課題があった。また、ハイパスフィルタ
として機能する場合には、主線路上で通過するＦＥＴ１
０５ａの抵抗成分、および主線路と接地部との間に接続
されているＦＥＴ１０５ｂの抵抗成分のために、損失が
大きくなるという課題があった。また、上記の回路で
は、ＦＥＴを５個、インダクタを３個およびキャパシタ
を２個用いるために、回路が大型化するという課題があ
った。さらに、周波数が低い場合には、所望の移相量を
得るためには、インダクタおよびキャパシタが大型化す
るという課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、小型で低損失な移相器を得ること
を目的とする。
めになされたもので、小型で低損失な移相器を得ること
を目的とする。
【０００６】
【課題を解決するための手段】この発明に係る移相器
は、入力端子および出力端子と、入力端子と出力端子と
の間で直列に接続され、ゲートが共通に接続される第１
のＦＥＴおよび第２のＦＥＴと、第１のＦＥＴと第２の
ＦＥＴとの接続部位に一方の端部が接続される第１のイ
ンダクタと、第１のインダクタの他方の端部と接地部と
の間に接続される第３のＦＥＴと、第３のＦＥＴのドレ
イン・ソース電極間に並列に接続される第２のインダク
タとを備えるようにしたものである。
は、入力端子および出力端子と、入力端子と出力端子と
の間で直列に接続され、ゲートが共通に接続される第１
のＦＥＴおよび第２のＦＥＴと、第１のＦＥＴと第２の
ＦＥＴとの接続部位に一方の端部が接続される第１のイ
ンダクタと、第１のインダクタの他方の端部と接地部と
の間に接続される第３のＦＥＴと、第３のＦＥＴのドレ
イン・ソース電極間に並列に接続される第２のインダク
タとを備えるようにしたものである。
【０００７】この発明に係る移相器は、第１のＦＥＴに
対して並列に接続される第１のキャパシタと、第２のＦ
ＥＴに対して並列に接続される第２のキャパシタとを備
えるようにしたものである。
対して並列に接続される第１のキャパシタと、第２のＦ
ＥＴに対して並列に接続される第２のキャパシタとを備
えるようにしたものである。
【０００８】この発明に係る移相器は、入力端子および
出力端子と、入力端子に一方の端部が接続される第１の
インダクタと、第１のインダクタの他方の端部と前記出
力端子との間に接続される第１のＦＥＴと、入力端子に
一方の端部が接続される第１のキャパシタと、第１のキ
ャパシタの他方の端部と接地部との間に接続される第２
のＦＥＴと、第２のＦＥＴのドレイン・ソース電極間に
並列に接続される第２のインダクタと、出力端子に一方
の端部が接続される第２のキャパシタと、第２のキャパ
シタの他方の端部と接地部との間に接続される第３のＦ
ＥＴと、第３のＦＥＴのドレイン・ソース電極間に並列
に接続される第３のインダクタと、第１のＦＥＴ、第２
のＦＥＴ、第３のＦＥＴのそれぞれのゲートに共通に接
続される制御端子とを備えるようにしたものである。
出力端子と、入力端子に一方の端部が接続される第１の
インダクタと、第１のインダクタの他方の端部と前記出
力端子との間に接続される第１のＦＥＴと、入力端子に
一方の端部が接続される第１のキャパシタと、第１のキ
ャパシタの他方の端部と接地部との間に接続される第２
のＦＥＴと、第２のＦＥＴのドレイン・ソース電極間に
並列に接続される第２のインダクタと、出力端子に一方
の端部が接続される第２のキャパシタと、第２のキャパ
シタの他方の端部と接地部との間に接続される第３のＦ
ＥＴと、第３のＦＥＴのドレイン・ソース電極間に並列
に接続される第３のインダクタと、第１のＦＥＴ、第２
のＦＥＴ、第３のＦＥＴのそれぞれのゲートに共通に接
続される制御端子とを備えるようにしたものである。
【０００９】この発明に係る移相器は、第１のＦＥＴに
対して並列に接続される第３のキャパシタを備えるよう
にしたものである。
対して並列に接続される第３のキャパシタを備えるよう
にしたものである。
【００１０】この発明に係る移相器は、入力端子および
出力端子と、入力端子と出力端子との間に接続される第
１のインダクタと、入力端子と出力端子との間でそれぞ
れ互いに直列に接続されるとともに第１のインダクタに
対して並列に接続され、ゲートが共通に接続される第１
のＦＥＴおよび第２のＦＥＴと、第１のＦＥＴと第２の
ＦＥＴとの接続部位と接地部との間に接続される第３の
ＦＥＴと、第３のＦＥＴのドレイン・ソース電極間に並
列に接続される第２のインダクタとを備えるようにした
ものである。
出力端子と、入力端子と出力端子との間に接続される第
１のインダクタと、入力端子と出力端子との間でそれぞ
れ互いに直列に接続されるとともに第１のインダクタに
対して並列に接続され、ゲートが共通に接続される第１
のＦＥＴおよび第２のＦＥＴと、第１のＦＥＴと第２の
ＦＥＴとの接続部位と接地部との間に接続される第３の
ＦＥＴと、第３のＦＥＴのドレイン・ソース電極間に並
列に接続される第２のインダクタとを備えるようにした
ものである。
【００１１】この発明に係る移相器は、入力端子および
出力端子と、入力端子と出力端子との間に接続される第
１のＦＥＴと、入力端子と出力端子との間でそれぞれ互
いに直列に接続されるとともに第１のＦＥＴに対して並
列に接続される第１のインダクタおよび第２のインダク
タと、第１のインダクタと第２のインダクタとの接続部
位と接地部との間に接続される第２のＦＥＴと、接地部
に一方の端部が接続されるキャパシタと、キャパシタの
他方の端部と入力端子との間に接続される第３のＦＥＴ
と、第１のＦＥＴ、第２のＦＥＴおよび第３のＦＥＴの
それぞれのゲートに共通に接続される制御端子とを備え
るようにしたものである。
出力端子と、入力端子と出力端子との間に接続される第
１のＦＥＴと、入力端子と出力端子との間でそれぞれ互
いに直列に接続されるとともに第１のＦＥＴに対して並
列に接続される第１のインダクタおよび第２のインダク
タと、第１のインダクタと第２のインダクタとの接続部
位と接地部との間に接続される第２のＦＥＴと、接地部
に一方の端部が接続されるキャパシタと、キャパシタの
他方の端部と入力端子との間に接続される第３のＦＥＴ
と、第１のＦＥＴ、第２のＦＥＴおよび第３のＦＥＴの
それぞれのゲートに共通に接続される制御端子とを備え
るようにしたものである。
【００１２】この発明に係る移相器は、入力端子および
出力端子と、入力端子と出力端子との間で入力端子から
順に直列に接続される第１のＦＥＴ、第１のインダクタ
および第２のＦＥＴと、入力端子と接地部との間で入力
端子から順に直列に接続される第３のＦＥＴ、第２のイ
ンダクタおよび第４のＦＥＴと、出力端子と接地部との
間で出力端子から順に直列に接続される第５のＦＥＴ、
第３のインダクタおよび第６のＦＥＴと、第１のＦＥＴ
および第２のＦＥＴのそれぞれのゲートに共通に接続さ
れる第１の制御端子と、第３のＦＥＴ、第４のＦＥＴ、
第５のＦＥＴおよび第６のＦＥＴのそれぞれのゲートに
共通に接続される第２の制御端子とを備えるようにした
ものである。
出力端子と、入力端子と出力端子との間で入力端子から
順に直列に接続される第１のＦＥＴ、第１のインダクタ
および第２のＦＥＴと、入力端子と接地部との間で入力
端子から順に直列に接続される第３のＦＥＴ、第２のイ
ンダクタおよび第４のＦＥＴと、出力端子と接地部との
間で出力端子から順に直列に接続される第５のＦＥＴ、
第３のインダクタおよび第６のＦＥＴと、第１のＦＥＴ
および第２のＦＥＴのそれぞれのゲートに共通に接続さ
れる第１の制御端子と、第３のＦＥＴ、第４のＦＥＴ、
第５のＦＥＴおよび第６のＦＥＴのそれぞれのゲートに
共通に接続される第２の制御端子とを備えるようにした
ものである。
【００１３】この発明に係る移相器は、第１のＦＥＴ、
第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦ
ＥＴおよび第６のＦＥＴにそれぞれ接続される第１のキ
ャパシタ、第２のキャパシタ、第３のキャパシタ、第４
のキャパシタ、第５のキャパシタおよび第６のキャパシ
タを備えるようにしたものである。
第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦ
ＥＴおよび第６のＦＥＴにそれぞれ接続される第１のキ
ャパシタ、第２のキャパシタ、第３のキャパシタ、第４
のキャパシタ、第５のキャパシタおよび第６のキャパシ
タを備えるようにしたものである。
【００１４】この発明に係る移相器は、入力端子および
出力端子と、入力端子と出力端子との間で入力端子から
順に直列に接続される第１のＦＥＴ、第１のインダク
タ、第２のＦＥＴ、第３のＦＥＴ、第２のインダクタお
よび第４のＦＥＴと、第２のＦＥＴと第３のＦＥＴとの
接続部位と接地部との間で接続部位から順に直列に接続
される第５のＦＥＴ、第３のインダクタおよび第６のＦ
ＥＴと、第１のＦＥＴ、第２のＦＥＴ、第３のＦＥＴお
よび第４のＦＥＴのそれぞれのゲートに共通に接続され
る第１の制御端子と、第５のＦＥＴおよび第６のＦＥＴ
のそれぞれのゲートに共通に接続される第２の制御端子
とを備えるようにしたものである。
出力端子と、入力端子と出力端子との間で入力端子から
順に直列に接続される第１のＦＥＴ、第１のインダク
タ、第２のＦＥＴ、第３のＦＥＴ、第２のインダクタお
よび第４のＦＥＴと、第２のＦＥＴと第３のＦＥＴとの
接続部位と接地部との間で接続部位から順に直列に接続
される第５のＦＥＴ、第３のインダクタおよび第６のＦ
ＥＴと、第１のＦＥＴ、第２のＦＥＴ、第３のＦＥＴお
よび第４のＦＥＴのそれぞれのゲートに共通に接続され
る第１の制御端子と、第５のＦＥＴおよび第６のＦＥＴ
のそれぞれのゲートに共通に接続される第２の制御端子
とを備えるようにしたものである。
【００１５】この発明に係る移相器は、第１のＦＥＴ、
第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦ
ＥＴおよび第６のＦＥＴにそれぞれ接続される第１のキ
ャパシタ、第２のキャパシタ、第３のキャパシタ、第４
のキャパシタ、第５のキャパシタおよび第６のキャパシ
タを備えるようにしたものである。
第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦ
ＥＴおよび第６のＦＥＴにそれぞれ接続される第１のキ
ャパシタ、第２のキャパシタ、第３のキャパシタ、第４
のキャパシタ、第５のキャパシタおよび第６のキャパシ
タを備えるようにしたものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による移
相器の構成を示す図である。図１において、１は誘電体
基板、２は入力端子、３は出力端子、４は主線路、５
ａ，５ｂはそれぞれ同時にオン−オフ制御される第１グ
ループのＦＥＴ（第１のＦＥＴ、第２のＦＥＴ）、６
ａ，６ｂはそれぞれＦＥＴ５ａ，５ｂのゲートに接続さ
れるバイアス印加用抵抗、７はＦＥＴ５ａ，５ｂに対す
るバイアス印加用線路、８は第１グループのＦＥＴ５
ａ，５ｂに対する制御用バイアス端子、９はインダクタ
（第１のインダクタ）、１０は第２グループのＦＥＴ
（第３のＦＥＴ）、１１はＦＥＴ１０のドレイン・ソー
ス電極間に並列に接続されたインダクタ（第２のインダ
クタ）、１２はＦＥＴ１０のゲートに接続されるバイア
ス印加用抵抗、１３はＦＥＴ１０に対するバイアス印加
用線路、１４は第２グループのＦＥＴ１０に対する第２
の制御用バイアス端子、１５はＦＥＴ１０に接続される
スルーホールである。
説明する。 実施の形態１．図１はこの発明の実施の形態１による移
相器の構成を示す図である。図１において、１は誘電体
基板、２は入力端子、３は出力端子、４は主線路、５
ａ，５ｂはそれぞれ同時にオン−オフ制御される第１グ
ループのＦＥＴ（第１のＦＥＴ、第２のＦＥＴ）、６
ａ，６ｂはそれぞれＦＥＴ５ａ，５ｂのゲートに接続さ
れるバイアス印加用抵抗、７はＦＥＴ５ａ，５ｂに対す
るバイアス印加用線路、８は第１グループのＦＥＴ５
ａ，５ｂに対する制御用バイアス端子、９はインダクタ
（第１のインダクタ）、１０は第２グループのＦＥＴ
（第３のＦＥＴ）、１１はＦＥＴ１０のドレイン・ソー
ス電極間に並列に接続されたインダクタ（第２のインダ
クタ）、１２はＦＥＴ１０のゲートに接続されるバイア
ス印加用抵抗、１３はＦＥＴ１０に対するバイアス印加
用線路、１４は第２グループのＦＥＴ１０に対する第２
の制御用バイアス端子、１５はＦＥＴ１０に接続される
スルーホールである。
【００１７】次に動作について説明する。図２は図１に
示された移相器の等価回路を示す図である。図２におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。入力端子２に入力された高周波信号
は、ＦＥＴ５ａおよびＦＥＴ５ｂを通過して、出力端子
３から出力される。
示された移相器の等価回路を示す図である。図２におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。入力端子２に入力された高周波信号
は、ＦＥＴ５ａおよびＦＥＴ５ｂを通過して、出力端子
３から出力される。
【００１８】まず、制御用バイアス端子８から第１グル
ープのＦＥＴ５ａ，５ｂに対して０Ｖ電圧を印加して第
１グループのＦＥＴ５ａ，５ｂをオン状態にするととも
に、制御用バイアス端子１４から第２グループのＦＥＴ
１０に対して所定の電圧（ピンチオフ電圧以上の電圧）
を印加して第２グループのＦＥＴ１０をオフ状態にした
第１の回路状態について説明する。図３は図２に示され
た移相器が第１の回路状態にある際の等価回路を示す図
である。図３において、１６はＦＥＴ１０のオフ容量と
して与えられるキャパシタである。この第１の回路状態
においては、入力端子２と出力端子３との間は短絡され
る。また、ＦＥＴ１０およびインダクタ１１の素子値を
適宜設定することで、インダクタ１１とキャパシタ１６
とから並列共振回路を構成することができる。そして、
インダクタ１１とキャパシタ１６とから成る並列共振回
路は、入力端子２から入力される高周波信号について開
放状態となる。したがって、入力端子２と出力端子３と
の間では、接地部から電気的に遮断されたインピーダン
スがほとんどない主線路が構成されて、入力端子２から
入力された高周波信号について位相の回転は生じない。
ープのＦＥＴ５ａ，５ｂに対して０Ｖ電圧を印加して第
１グループのＦＥＴ５ａ，５ｂをオン状態にするととも
に、制御用バイアス端子１４から第２グループのＦＥＴ
１０に対して所定の電圧（ピンチオフ電圧以上の電圧）
を印加して第２グループのＦＥＴ１０をオフ状態にした
第１の回路状態について説明する。図３は図２に示され
た移相器が第１の回路状態にある際の等価回路を示す図
である。図３において、１６はＦＥＴ１０のオフ容量と
して与えられるキャパシタである。この第１の回路状態
においては、入力端子２と出力端子３との間は短絡され
る。また、ＦＥＴ１０およびインダクタ１１の素子値を
適宜設定することで、インダクタ１１とキャパシタ１６
とから並列共振回路を構成することができる。そして、
インダクタ１１とキャパシタ１６とから成る並列共振回
路は、入力端子２から入力される高周波信号について開
放状態となる。したがって、入力端子２と出力端子３と
の間では、接地部から電気的に遮断されたインピーダン
スがほとんどない主線路が構成されて、入力端子２から
入力された高周波信号について位相の回転は生じない。
【００１９】次に、制御用バイアス端子８から第１グル
ープのＦＥＴ５ａ，５ｂに対して所定の電圧を印加して
第１グループのＦＥＴ５ａ，５ｂをオフ状態にするとと
もに、制御用バイアス端子１４から第２グループのＦＥ
Ｔ１０に対して０Ｖ電圧を印加して第２グループのＦＥ
Ｔ１０をオン状態にした第２の回路状態について説明す
る。図４は図２に示された移相器が第２の回路状態にあ
る際の等価回路を示す図である。図４において、１７
ａ，１７ｂはそれぞれＦＥＴ５ａ，５ｂのオフ容量とし
て与えられるキャパシタである。この第２の回路状態に
おいては、キャパシタ１７ａ，１７ｂとインダクタ９と
により、Ｔ形のハイパスフィルタが構成されて、入力端
子２から入力された高周波信号について位相の進みが生
じる。
ープのＦＥＴ５ａ，５ｂに対して所定の電圧を印加して
第１グループのＦＥＴ５ａ，５ｂをオフ状態にするとと
もに、制御用バイアス端子１４から第２グループのＦＥ
Ｔ１０に対して０Ｖ電圧を印加して第２グループのＦＥ
Ｔ１０をオン状態にした第２の回路状態について説明す
る。図４は図２に示された移相器が第２の回路状態にあ
る際の等価回路を示す図である。図４において、１７
ａ，１７ｂはそれぞれＦＥＴ５ａ，５ｂのオフ容量とし
て与えられるキャパシタである。この第２の回路状態に
おいては、キャパシタ１７ａ，１７ｂとインダクタ９と
により、Ｔ形のハイパスフィルタが構成されて、入力端
子２から入力された高周波信号について位相の進みが生
じる。
【００２０】上記のように、制御用バイアス端子８およ
び制御用バイアス端子１４を適宜制御することで、高周
波信号について位相が変化しない状態と位相の進みが生
じる状態とを切り替えることができて、高周波信号が通
過する際に位相差が生じる。したがって、ＦＥＴ５ａ，
５ｂ，１０のオン−オフ制御を適宜実施して、第１の回
路状態と第２の回路状態とを切り換えることで生じる通
過位相差により所望の移相量を得ることができる。
び制御用バイアス端子１４を適宜制御することで、高周
波信号について位相が変化しない状態と位相の進みが生
じる状態とを切り替えることができて、高周波信号が通
過する際に位相差が生じる。したがって、ＦＥＴ５ａ，
５ｂ，１０のオン−オフ制御を適宜実施して、第１の回
路状態と第２の回路状態とを切り換えることで生じる通
過位相差により所望の移相量を得ることができる。
【００２１】以上のように、この実施の形態１によれ
ば、入力端子２と出力端子３との間で直列に接続され、
ゲートが共通に接続される第１グループのＦＥＴ５ａ，
５ｂと、ＦＥＴ５ａとＦＥＴ５ｂとの接続部位に一方の
端部が接続されるインダクタ９と、インダクタ９の他方
の端部と接地部との間に接続される第２グループのＦＥ
Ｔ１０と、ＦＥＴ１０のドレイン・ソース電極間に並列
に接続されるインダクタ１１とを備えるように構成した
ので、ＦＥＴ１０のオフ容量として与えられるキャパシ
タ１６とインダクタ１１とが並列共振回路を構成するよ
うに互いの素子値の設定を行なえば、ＦＥＴ５ａ，５
ｂ，１０のオン−オフ制御を適宜実施して入力端子２か
ら入力された高周波信号について位相の回転が生じない
状態と位相の進みが生じる状態とを切り換えることで生
じる通過位相差に基づいて所望の移相量を得ることがで
きるとともに、３個のＦＥＴと２個のインダクタのみで
移相器を構成することができて移相器を小型化すること
ができるという効果を奏する。
ば、入力端子２と出力端子３との間で直列に接続され、
ゲートが共通に接続される第１グループのＦＥＴ５ａ，
５ｂと、ＦＥＴ５ａとＦＥＴ５ｂとの接続部位に一方の
端部が接続されるインダクタ９と、インダクタ９の他方
の端部と接地部との間に接続される第２グループのＦＥ
Ｔ１０と、ＦＥＴ１０のドレイン・ソース電極間に並列
に接続されるインダクタ１１とを備えるように構成した
ので、ＦＥＴ１０のオフ容量として与えられるキャパシ
タ１６とインダクタ１１とが並列共振回路を構成するよ
うに互いの素子値の設定を行なえば、ＦＥＴ５ａ，５
ｂ，１０のオン−オフ制御を適宜実施して入力端子２か
ら入力された高周波信号について位相の回転が生じない
状態と位相の進みが生じる状態とを切り換えることで生
じる通過位相差に基づいて所望の移相量を得ることがで
きるとともに、３個のＦＥＴと２個のインダクタのみで
移相器を構成することができて移相器を小型化すること
ができるという効果を奏する。
【００２２】実施の形態２．図５はこの発明の実施の形
態２による移相器の構成を示す図である。図５におい
て、図２と同一符号は同一または相当部分を示すのでそ
の説明を省略する。２１ａ，２１ｂはそれぞれＦＥＴ５
ａ，５ｂのドレイン・ソース電極間に並列に接続された
キャパシタ（第１のキャパシタ、第２のキャパシタ）で
ある。
態２による移相器の構成を示す図である。図５におい
て、図２と同一符号は同一または相当部分を示すのでそ
の説明を省略する。２１ａ，２１ｂはそれぞれＦＥＴ５
ａ，５ｂのドレイン・ソース電極間に並列に接続された
キャパシタ（第１のキャパシタ、第２のキャパシタ）で
ある。
【００２３】以上のように、この実施の形態２によれ
ば、ＦＥＴ５ａ，５ｂのドレイン・ソース電極間に並列
にそれぞれキャパシタ２１ａ，２１ｂを接続するように
構成したので、例えばこのキャパシタ２１ａ，２１ｂを
ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａ
ｌ）キャパシタで構成すれば、同じ容量をＦＥＴのオフ
容量で実現するより小型化することができるために、移
相器の小型化を図ることができるという効果を奏する。
ば、ＦＥＴ５ａ，５ｂのドレイン・ソース電極間に並列
にそれぞれキャパシタ２１ａ，２１ｂを接続するように
構成したので、例えばこのキャパシタ２１ａ，２１ｂを
ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａ
ｌ）キャパシタで構成すれば、同じ容量をＦＥＴのオフ
容量で実現するより小型化することができるために、移
相器の小型化を図ることができるという効果を奏する。
【００２４】実施の形態３．図６はこの発明の実施の形
態３による移相器の構成を示す回路図である。図６にお
いて、図２と同一符号は同一または相当部分を示すので
その説明を省略する。３１ａ，３１ｂ，３１ｃはそれぞ
れ同時にオン−オフ制御されるＦＥＴ（第１のＦＥＴ、
第２のＦＥＴ、第３のＦＥＴ）、３２はＦＥＴ３１ａ，
３１ｂ，３１ｃのゲートに共通に接続される制御用バイ
アス端子（制御端子）、３３はＦＥＴ３１ａに直列に接
続されるインダクタ（第１のインダクタ）、３４ａ，３
４ｂは一方の端部がそれぞれ入力端子２、出力端子３に
接続され他方の端部がそれぞれＦＥＴ３１ｂ，ＦＥＴ３
１ｃのドレインに接続されたキャパシタ（第１のキャパ
シタ、第２のキャパシタ）、３５ａ，３５ｂはそれぞれ
ＦＥＴ３１ｂ，ＦＥＴ３１ｃのドレイン・ソース電極間
に並列に接続されたインダクタ（第２のインダクタ、第
３のインダクタ）である。
態３による移相器の構成を示す回路図である。図６にお
いて、図２と同一符号は同一または相当部分を示すので
その説明を省略する。３１ａ，３１ｂ，３１ｃはそれぞ
れ同時にオン−オフ制御されるＦＥＴ（第１のＦＥＴ、
第２のＦＥＴ、第３のＦＥＴ）、３２はＦＥＴ３１ａ，
３１ｂ，３１ｃのゲートに共通に接続される制御用バイ
アス端子（制御端子）、３３はＦＥＴ３１ａに直列に接
続されるインダクタ（第１のインダクタ）、３４ａ，３
４ｂは一方の端部がそれぞれ入力端子２、出力端子３に
接続され他方の端部がそれぞれＦＥＴ３１ｂ，ＦＥＴ３
１ｃのドレインに接続されたキャパシタ（第１のキャパ
シタ、第２のキャパシタ）、３５ａ，３５ｂはそれぞれ
ＦＥＴ３１ｂ，ＦＥＴ３１ｃのドレイン・ソース電極間
に並列に接続されたインダクタ（第２のインダクタ、第
３のインダクタ）である。
【００２５】次に動作について説明する。まず、制御用
バイアス端子３２からＦＥＴ３１ａ，３１ｂ，３１ｃに
対して０Ｖ電圧を印加してＦＥＴ３１ａ，３１ｂ，３１
ｃをオン状態にした第１の回路状態について説明する。
図７は図６に示された移相器が第１の回路状態にある際
の等価回路を示す図である。図７に示されるように、Ｆ
ＥＴがすべてオン状態となることでインダクタ３３およ
び２つのキャパシタ３４ａ，３４ｂから成るπ形のロー
パスフィルタが構成されて、入力端子２から入力された
高周波信号について位相の遅れが生じる。
バイアス端子３２からＦＥＴ３１ａ，３１ｂ，３１ｃに
対して０Ｖ電圧を印加してＦＥＴ３１ａ，３１ｂ，３１
ｃをオン状態にした第１の回路状態について説明する。
図７は図６に示された移相器が第１の回路状態にある際
の等価回路を示す図である。図７に示されるように、Ｆ
ＥＴがすべてオン状態となることでインダクタ３３およ
び２つのキャパシタ３４ａ，３４ｂから成るπ形のロー
パスフィルタが構成されて、入力端子２から入力された
高周波信号について位相の遅れが生じる。
【００２６】次に、制御用バイアス端子３２からＦＥＴ
３１ａ，３１ｂ，３１ｃに対して所定の電圧を印加し
て、ＦＥＴ３１ａ，３１ｂ，３１ｃをオフ状態にした第
２の回路状態について説明する。図８は図６に示された
移相器が第２の回路状態にある際の等価回路を示す図で
ある。図８において、３６ａ，３６ｂ，３６ｃはそれぞ
れＦＥＴ３１ａ，３１ｂ，３１ｃのオフ容量として与え
られるキャパシタである。この第２の回路状態において
は、ＦＥＴ３１ａとインダクタ３３との素子値を適宜設
定することでインダクタ３３とキャパシタ３６ａとから
成る直列共振回路を構成するとともに、ＦＥＴ３１ｂと
インダクタ３５ａとの素子値、およびＦＥＴ３１ｃとイ
ンダクタ３５ｂとの素子値をそれぞれ適宜設定すること
でインダクタ３５ａとキャパシタ３６ｂとから成る並列
共振回路、およびインダクタ３５ｂとキャパシタ３６ｃ
とから成る並列共振回路を構成することができる。この
際、インダクタ３３とキャパシタ３６ａとから成る直列
共振回路は、入力端子２から入力される高周波信号につ
いて短絡状態となる。また、インダクタ３５ａとキャパ
シタ３６ｂとから成る並列共振回路、およびインダクタ
３５ｂとキャパシタ３６ｃとから成る並列共振回路は、
入力端子２から入力される高周波信号について開放状態
となる。したがって、入力端子２と出力端子３との間で
は、接地部から電気的に遮断されたインピーダンスがほ
とんどない主線路が構成されて、入力端子２から入力さ
れた高周波信号について位相の回転は生じない。
３１ａ，３１ｂ，３１ｃに対して所定の電圧を印加し
て、ＦＥＴ３１ａ，３１ｂ，３１ｃをオフ状態にした第
２の回路状態について説明する。図８は図６に示された
移相器が第２の回路状態にある際の等価回路を示す図で
ある。図８において、３６ａ，３６ｂ，３６ｃはそれぞ
れＦＥＴ３１ａ，３１ｂ，３１ｃのオフ容量として与え
られるキャパシタである。この第２の回路状態において
は、ＦＥＴ３１ａとインダクタ３３との素子値を適宜設
定することでインダクタ３３とキャパシタ３６ａとから
成る直列共振回路を構成するとともに、ＦＥＴ３１ｂと
インダクタ３５ａとの素子値、およびＦＥＴ３１ｃとイ
ンダクタ３５ｂとの素子値をそれぞれ適宜設定すること
でインダクタ３５ａとキャパシタ３６ｂとから成る並列
共振回路、およびインダクタ３５ｂとキャパシタ３６ｃ
とから成る並列共振回路を構成することができる。この
際、インダクタ３３とキャパシタ３６ａとから成る直列
共振回路は、入力端子２から入力される高周波信号につ
いて短絡状態となる。また、インダクタ３５ａとキャパ
シタ３６ｂとから成る並列共振回路、およびインダクタ
３５ｂとキャパシタ３６ｃとから成る並列共振回路は、
入力端子２から入力される高周波信号について開放状態
となる。したがって、入力端子２と出力端子３との間で
は、接地部から電気的に遮断されたインピーダンスがほ
とんどない主線路が構成されて、入力端子２から入力さ
れた高周波信号について位相の回転は生じない。
【００２７】上記のように、制御用バイアス端子３２を
適宜制御することで、高周波信号について位相が変化し
ない状態と位相の遅れが生じる状態とを切り換えること
ができて、高周波信号が通過する際に位相差が生じる。
したがって、ＦＥＴ３１ａ，３１ｂ，３１ｃのオン−オ
フ制御を適宜実施して、第１の回路状態と第２の回路状
態とを切り換えることで生じる通過位相差により所望の
移相量を得ることができる。
適宜制御することで、高周波信号について位相が変化し
ない状態と位相の遅れが生じる状態とを切り換えること
ができて、高周波信号が通過する際に位相差が生じる。
したがって、ＦＥＴ３１ａ，３１ｂ，３１ｃのオン−オ
フ制御を適宜実施して、第１の回路状態と第２の回路状
態とを切り換えることで生じる通過位相差により所望の
移相量を得ることができる。
【００２８】以上のように、この実施の形態３によれ
ば、入力端子２と出力端子３との間で直列に接続される
ＦＥＴ３１ａおよびインダクタ３３と、入力端子２に一
方の端部が接続されるキャパシタ３４ａの他方の端部と
接地部との間で互いに並列に接続されるＦＥＴ３１ｂお
よびインダクタ３５ａと、出力端子３に一方の端部が接
続されるキャパシタ３４ｂの他方の端部と接地部との間
で互いに並列に接続されるＦＥＴ３１ｃおよびインダク
タ３５ｂとを備えるように構成したので、ＦＥＴ３１ａ
のオフ容量として与えられるキャパシタ３６ａとインダ
クタ３３とが直列共振回路を構成するように互いの素子
値の設定を行ない、ＦＥＴ３１ｂのオフ容量として与え
られるキャパシタ３６ｂとインダクタ３５ａとが並列共
振回路を構成し、またＦＥＴ３１ｃのオフ容量として与
えられるキャパシタ３６ｃとインダクタ３５ｂとが並列
共振回路を構成するようにそれぞれの素子値の設定を行
なえば、ＦＥＴ３１ａ，３１ｂ，３１ｃのオン−オフ制
御を適宜実施して入力端子２から入力された高周波信号
について位相の回転が生じない状態と位相の遅れが生じ
る状態とを切り換えることで通過位相差に基づいて所望
の移相量を得ることができるとともに、ＦＥＴ３１ａ，
３１ｂ，３１ｃのオン−オフ動作が同一であるために、
制御用バイアス端子を共通化することができて移相器を
小型化することができるという効果を奏する。
ば、入力端子２と出力端子３との間で直列に接続される
ＦＥＴ３１ａおよびインダクタ３３と、入力端子２に一
方の端部が接続されるキャパシタ３４ａの他方の端部と
接地部との間で互いに並列に接続されるＦＥＴ３１ｂお
よびインダクタ３５ａと、出力端子３に一方の端部が接
続されるキャパシタ３４ｂの他方の端部と接地部との間
で互いに並列に接続されるＦＥＴ３１ｃおよびインダク
タ３５ｂとを備えるように構成したので、ＦＥＴ３１ａ
のオフ容量として与えられるキャパシタ３６ａとインダ
クタ３３とが直列共振回路を構成するように互いの素子
値の設定を行ない、ＦＥＴ３１ｂのオフ容量として与え
られるキャパシタ３６ｂとインダクタ３５ａとが並列共
振回路を構成し、またＦＥＴ３１ｃのオフ容量として与
えられるキャパシタ３６ｃとインダクタ３５ｂとが並列
共振回路を構成するようにそれぞれの素子値の設定を行
なえば、ＦＥＴ３１ａ，３１ｂ，３１ｃのオン−オフ制
御を適宜実施して入力端子２から入力された高周波信号
について位相の回転が生じない状態と位相の遅れが生じ
る状態とを切り換えることで通過位相差に基づいて所望
の移相量を得ることができるとともに、ＦＥＴ３１ａ，
３１ｂ，３１ｃのオン−オフ動作が同一であるために、
制御用バイアス端子を共通化することができて移相器を
小型化することができるという効果を奏する。
【００２９】実施の形態４．図９はこの発明の実施の形
態４による移相器の構成を示す図である。図９におい
て、図６と同一符号は同一または相当部分を示すのでそ
の説明を省略する。３７はＦＥＴ３１ａのドレイン・ソ
ース電極間に並列に接続されたキャパシタ（第３のキャ
パシタ）である。
態４による移相器の構成を示す図である。図９におい
て、図６と同一符号は同一または相当部分を示すのでそ
の説明を省略する。３７はＦＥＴ３１ａのドレイン・ソ
ース電極間に並列に接続されたキャパシタ（第３のキャ
パシタ）である。
【００３０】以上のように、この実施の形態４によれ
ば、ＦＥＴ３１ａのドレイン・ソース電極間に並列にキ
ャパシタ３７を接続するように構成したので、例えばこ
のキャパシタ３７をＭＩＭキャパシタで構成すれば、同
じ容量をＦＥＴのオフ容量で実現するよりも小型化する
ことができるために、移相器の小型化を図ることができ
るという効果を奏する。
ば、ＦＥＴ３１ａのドレイン・ソース電極間に並列にキ
ャパシタ３７を接続するように構成したので、例えばこ
のキャパシタ３７をＭＩＭキャパシタで構成すれば、同
じ容量をＦＥＴのオフ容量で実現するよりも小型化する
ことができるために、移相器の小型化を図ることができ
るという効果を奏する。
【００３１】実施の形態５．図１０はこの発明の実施の
形態５による移相器の構成を示す回路図である。図１０
において、図２と同一符号は同一または相当部分を示す
のでその説明を省略する。４１は入力端子２と出力端子
３との間に接続されるインダクタ（第１のインダク
タ）、４２ａ，４２ｂはそれぞれ入力端子２と出力端子
３との間で互いに直列にかつインダクタ４１に対しては
並列に接続される第１グループのＦＥＴ（第１のＦＥ
Ｔ、第２のＦＥＴ）、４３は第１グループのＦＥＴ４２
ａ，４２ｂのゲートに共通に接続される制御用バイアス
端子、４４はＦＥＴ４２ａとＦＥＴ４２ｂとの接続部位
と接地部との間に接続された第２グループのＦＥＴ（第
３のＦＥＴ）、４５は第２グループのＦＥＴ４４のゲー
トに接続される制御用バイアス端子、４６はＦＥＴ４４
のドレイン・ソース電極間に接続されたインダクタ（第
２のインダクタ）である。
形態５による移相器の構成を示す回路図である。図１０
において、図２と同一符号は同一または相当部分を示す
のでその説明を省略する。４１は入力端子２と出力端子
３との間に接続されるインダクタ（第１のインダク
タ）、４２ａ，４２ｂはそれぞれ入力端子２と出力端子
３との間で互いに直列にかつインダクタ４１に対しては
並列に接続される第１グループのＦＥＴ（第１のＦＥ
Ｔ、第２のＦＥＴ）、４３は第１グループのＦＥＴ４２
ａ，４２ｂのゲートに共通に接続される制御用バイアス
端子、４４はＦＥＴ４２ａとＦＥＴ４２ｂとの接続部位
と接地部との間に接続された第２グループのＦＥＴ（第
３のＦＥＴ）、４５は第２グループのＦＥＴ４４のゲー
トに接続される制御用バイアス端子、４６はＦＥＴ４４
のドレイン・ソース電極間に接続されたインダクタ（第
２のインダクタ）である。
【００３２】次に動作について説明する。まず、制御用
バイアス端子４３から第１グループのＦＥＴ４２ａ，４
２ｂに対して所定の電圧を印加して第１グループのＦＥ
Ｔ４２ａ，４２ｂをオフ状態にするとともに、制御用バ
イアス端子４５から０Ｖ電圧を印加して第２グループの
ＦＥＴ４４をオン状態にした第１の回路状態について説
明する。図１１は、図１０に示された移相器が第１の回
路状態にある際の等価回路を示す図である。図１１にお
いて、４７ａ，４７ｂはそれぞれＦＥＴ４２ａ，４２ｂ
のオフ容量として与えられるキャパシタである。この第
１の回路状態では、図１１に示されるように、インダク
タ４１および２つのキャパシタ４７ａ，４７ｂから成る
π形のローパスフィルタが構成されて、入力端子２から
入力された高周波信号について位相の遅れが生じる。
バイアス端子４３から第１グループのＦＥＴ４２ａ，４
２ｂに対して所定の電圧を印加して第１グループのＦＥ
Ｔ４２ａ，４２ｂをオフ状態にするとともに、制御用バ
イアス端子４５から０Ｖ電圧を印加して第２グループの
ＦＥＴ４４をオン状態にした第１の回路状態について説
明する。図１１は、図１０に示された移相器が第１の回
路状態にある際の等価回路を示す図である。図１１にお
いて、４７ａ，４７ｂはそれぞれＦＥＴ４２ａ，４２ｂ
のオフ容量として与えられるキャパシタである。この第
１の回路状態では、図１１に示されるように、インダク
タ４１および２つのキャパシタ４７ａ，４７ｂから成る
π形のローパスフィルタが構成されて、入力端子２から
入力された高周波信号について位相の遅れが生じる。
【００３３】次に、制御用バイアス端子４３から第１グ
ループのＦＥＴ４２ａ，４２ｂに対して０Ｖ電圧を印加
して第１グループのＦＥＴ４２ａ，４２ｂをオン状態に
するとともに、制御用バイアス端子４５から所定の電圧
を印加して第２グループのＦＥＴ４４をオフ状態にした
第２の回路状態について説明する。図１２は、図１０に
示された移相器が第２の回路状態にある際の等価回路を
示す図である。図１２において、４８はＦＥＴ４４のオ
フ容量として与えられるキャパシタである。この第２の
回路状態においては、ＦＥＴ４４とインダクタ４６との
素子値を適宜設定することで、インダクタ４６とキャパ
シタ４８とから成る並列共振回路を構成することができ
る。この際、インダクタ４６とキャパシタ４８とから成
る並列共振回路は、入力端子２から入力される高周波信
号について開放状態となる。したがって、入力端子２と
出力端子３との間では、接地部から電気的に遮断された
インピーダンスがほとんどない主線路が構成されて、入
力端子２から入力された高周波信号について位相の回転
は生じない。
ループのＦＥＴ４２ａ，４２ｂに対して０Ｖ電圧を印加
して第１グループのＦＥＴ４２ａ，４２ｂをオン状態に
するとともに、制御用バイアス端子４５から所定の電圧
を印加して第２グループのＦＥＴ４４をオフ状態にした
第２の回路状態について説明する。図１２は、図１０に
示された移相器が第２の回路状態にある際の等価回路を
示す図である。図１２において、４８はＦＥＴ４４のオ
フ容量として与えられるキャパシタである。この第２の
回路状態においては、ＦＥＴ４４とインダクタ４６との
素子値を適宜設定することで、インダクタ４６とキャパ
シタ４８とから成る並列共振回路を構成することができ
る。この際、インダクタ４６とキャパシタ４８とから成
る並列共振回路は、入力端子２から入力される高周波信
号について開放状態となる。したがって、入力端子２と
出力端子３との間では、接地部から電気的に遮断された
インピーダンスがほとんどない主線路が構成されて、入
力端子２から入力された高周波信号について位相の回転
は生じない。
【００３４】上記のように、制御用バイアス端子４３お
よび制御用バイアス端子４５を適宜制御することで、高
周波信号について位相が変化しない状態と位相の遅れが
生じる状態とを切り換えることができて、高周波信号が
通過する際に位相差が生じる。したがって、ＦＥＴ４２
ａ，４２ｂ，４４のオン−オフ制御を適宜実施して、第
１の回路状態と第２の回路状態とを切り換えることで生
じる通過位相差により所望の移相量を得ることができ
る。
よび制御用バイアス端子４５を適宜制御することで、高
周波信号について位相が変化しない状態と位相の遅れが
生じる状態とを切り換えることができて、高周波信号が
通過する際に位相差が生じる。したがって、ＦＥＴ４２
ａ，４２ｂ，４４のオン−オフ制御を適宜実施して、第
１の回路状態と第２の回路状態とを切り換えることで生
じる通過位相差により所望の移相量を得ることができ
る。
【００３５】以上のように、この実施の形態５によれ
ば、入力端子２と出力端子３との間に接続されるインダ
クタ４１と、入力端子２と出力端子３との間でインダク
タ４１に対して並列に接続されるＦＥＴ４２ａ，４２ｂ
と、ＦＥＴ４２ａとＦＥＴ４２ｂとの接続部位と接地部
との間で互いに並列に接続されるＦＥＴ４４とインダク
タ４６とを備えるように構成したので、ＦＥＴ４４のオ
フ容量として与えられるキャパシタ４８とインダクタ４
６とが並列共振回路を構成するように互いの素子値の設
定を行なえば、ＦＥＴ４２ａ，４２ｂ，４４のオン−オ
フ制御を適宜実施して入力端子２から入力された高周波
信号について位相の回転が生じない状態と位相の遅れが
生じる状態とを切り換えることで通過位相差に基づいて
所望の移相量を得ることができるとともに、３個のＦＥ
Ｔと２個のインダクタのみで移相器を構成することがで
きて移相器を小型化することができるという効果を奏す
る。また、主線路において直列に接続されているのは１
個のインダクタのみであるので、移相器を低損失化する
ことができるという効果を奏する。
ば、入力端子２と出力端子３との間に接続されるインダ
クタ４１と、入力端子２と出力端子３との間でインダク
タ４１に対して並列に接続されるＦＥＴ４２ａ，４２ｂ
と、ＦＥＴ４２ａとＦＥＴ４２ｂとの接続部位と接地部
との間で互いに並列に接続されるＦＥＴ４４とインダク
タ４６とを備えるように構成したので、ＦＥＴ４４のオ
フ容量として与えられるキャパシタ４８とインダクタ４
６とが並列共振回路を構成するように互いの素子値の設
定を行なえば、ＦＥＴ４２ａ，４２ｂ，４４のオン−オ
フ制御を適宜実施して入力端子２から入力された高周波
信号について位相の回転が生じない状態と位相の遅れが
生じる状態とを切り換えることで通過位相差に基づいて
所望の移相量を得ることができるとともに、３個のＦＥ
Ｔと２個のインダクタのみで移相器を構成することがで
きて移相器を小型化することができるという効果を奏す
る。また、主線路において直列に接続されているのは１
個のインダクタのみであるので、移相器を低損失化する
ことができるという効果を奏する。
【００３６】実施の形態６．図１３はこの発明の実施の
形態６による移相器の構成を示す回路図である。図１３
において、図２と同一符号は同一または相当部分を示す
のでその説明を省略する。５１ａ，５１ｂ，５１ｃはそ
れぞれ同時にオン−オフ制御されるＦＥＴ（第１のＦＥ
Ｔ、第２のＦＥＴ、第３のＦＥＴ）、５２はＦＥＴ５１
ａ，５１ｂ，５１ｃのそれぞれのゲートに共通に接続さ
れる制御用バイアス端子（制御端子）、５３ａは入力端
子２とＦＥＴ５１ｂとの間に接続されるインダクタ（第
１のインダクタ）、５３ｂは出力端子３とＦＥＴ５１ｂ
との間に接続されるインダクタ（第２のインダクタ）、
５４はＦＥＴ５１ｃと接地部との間に接続されるキャパ
シタである。
形態６による移相器の構成を示す回路図である。図１３
において、図２と同一符号は同一または相当部分を示す
のでその説明を省略する。５１ａ，５１ｂ，５１ｃはそ
れぞれ同時にオン−オフ制御されるＦＥＴ（第１のＦＥ
Ｔ、第２のＦＥＴ、第３のＦＥＴ）、５２はＦＥＴ５１
ａ，５１ｂ，５１ｃのそれぞれのゲートに共通に接続さ
れる制御用バイアス端子（制御端子）、５３ａは入力端
子２とＦＥＴ５１ｂとの間に接続されるインダクタ（第
１のインダクタ）、５３ｂは出力端子３とＦＥＴ５１ｂ
との間に接続されるインダクタ（第２のインダクタ）、
５４はＦＥＴ５１ｃと接地部との間に接続されるキャパ
シタである。
【００３７】次に動作について説明する。まず、制御用
バイアス端子５２からＦＥＴ５１ａ，５１ｂ，５１ｃに
対して所定の電圧を印加してＦＥＴ５１ａ，５１ｂ，５
１ｃをすべてオフ状態にした第１の回路状態について説
明する。図１４は図１３に示された移相器が第１の回路
状態にある際の等価回路を示す図である。５５はＦＥＴ
５１ｂのオフ容量として与えられるキャパシタである。
ここで、図１３に示されるＦＥＴ５１ａおよびＦＥＴ５
１ｃのオフ容量を、入力端子２から入力される高周波信
号の周波数に対して高インピーダンスとなるように小さ
く設定することで、入力端子２と出力端子３との間で直
列に接続される２つのインダクタ５３ａ，５３ｂおよび
キャパシタ５５から成るＴ形のローパスフィルタが構成
されて、入力端子２から入力される高周波信号について
位相の遅れが生じる。
バイアス端子５２からＦＥＴ５１ａ，５１ｂ，５１ｃに
対して所定の電圧を印加してＦＥＴ５１ａ，５１ｂ，５
１ｃをすべてオフ状態にした第１の回路状態について説
明する。図１４は図１３に示された移相器が第１の回路
状態にある際の等価回路を示す図である。５５はＦＥＴ
５１ｂのオフ容量として与えられるキャパシタである。
ここで、図１３に示されるＦＥＴ５１ａおよびＦＥＴ５
１ｃのオフ容量を、入力端子２から入力される高周波信
号の周波数に対して高インピーダンスとなるように小さ
く設定することで、入力端子２と出力端子３との間で直
列に接続される２つのインダクタ５３ａ，５３ｂおよび
キャパシタ５５から成るＴ形のローパスフィルタが構成
されて、入力端子２から入力される高周波信号について
位相の遅れが生じる。
【００３８】次に、制御用バイアス端子５２からＦＥＴ
５１ａ，５１ｂ，５１ｃに対して０Ｖ電圧を印加してＦ
ＥＴ５１ａ，５１ｂ，５１ｃをすべてオン状態にした第
２の回路状態について説明する。図１５は図１３に示さ
れた移相器が第２の回路状態にある際の等価回路を示す
図である。図１５において、５６はインダクタ５３ａと
インダクタ５３ｂとを並列接続した場合と等価なインダ
クタンスを与えるインダクタである。この第２の回路状
態においては、ＦＥＴ５１ａがオン状態となることで、
入力端子２と出力端子３との間が短絡される。また、Ｆ
ＥＴ５１ｂがオン状態となることで、インダクタ５３ａ
とインダクタ５３ｂとの接続部位が接地されて、インダ
クタ５３ａとインダクタ５３ｂとは主線路と接地部との
間で並列に接続され、図１５に示されるように等価な１
つのインダクタ５６として表すことができる。さらに、
ＦＥＴ５１ｃがオン状態となることで、キャパシタ５４
が主線路と接地部との間でインダクタ５６に対して並列
に接続される。したがって、インダクタ５３ａ，５３ｂ
およびキャパシタ５４のそれぞれの素子値を適宜設定す
ることで、インダクタ５６とキャパシタ５４とから成る
並列共振回路を構成することができる。この際、インダ
クタ５６とキャパシタ５４とから成る並列共振回路は、
入力端子２から入力される高周波信号について開放状態
となる。結果的に、入力端子２と出力端子３との間で
は、接地部から電気的に遮断されたインピーダンスがほ
とんどない主線路が構成されて、入力端子２から入力さ
れた高周波信号について位相の回転は生じない。
５１ａ，５１ｂ，５１ｃに対して０Ｖ電圧を印加してＦ
ＥＴ５１ａ，５１ｂ，５１ｃをすべてオン状態にした第
２の回路状態について説明する。図１５は図１３に示さ
れた移相器が第２の回路状態にある際の等価回路を示す
図である。図１５において、５６はインダクタ５３ａと
インダクタ５３ｂとを並列接続した場合と等価なインダ
クタンスを与えるインダクタである。この第２の回路状
態においては、ＦＥＴ５１ａがオン状態となることで、
入力端子２と出力端子３との間が短絡される。また、Ｆ
ＥＴ５１ｂがオン状態となることで、インダクタ５３ａ
とインダクタ５３ｂとの接続部位が接地されて、インダ
クタ５３ａとインダクタ５３ｂとは主線路と接地部との
間で並列に接続され、図１５に示されるように等価な１
つのインダクタ５６として表すことができる。さらに、
ＦＥＴ５１ｃがオン状態となることで、キャパシタ５４
が主線路と接地部との間でインダクタ５６に対して並列
に接続される。したがって、インダクタ５３ａ，５３ｂ
およびキャパシタ５４のそれぞれの素子値を適宜設定す
ることで、インダクタ５６とキャパシタ５４とから成る
並列共振回路を構成することができる。この際、インダ
クタ５６とキャパシタ５４とから成る並列共振回路は、
入力端子２から入力される高周波信号について開放状態
となる。結果的に、入力端子２と出力端子３との間で
は、接地部から電気的に遮断されたインピーダンスがほ
とんどない主線路が構成されて、入力端子２から入力さ
れた高周波信号について位相の回転は生じない。
【００３９】上記のように、制御用バイアス端子５２を
適宜制御することで、高周波信号について位相が変化し
ない状態と位相の遅れが生じる状態とを切り換えること
ができて、高周波信号が通過する際に位相差が生じる。
したがって、ＦＥＴ５１ａ，５１ｂ，５１ｃのオン−オ
フ制御を適宜実施して、第１の回路状態と第２の回路状
態とを切り換えることで生じる通過位相差により所望の
移相量を得ることができる。
適宜制御することで、高周波信号について位相が変化し
ない状態と位相の遅れが生じる状態とを切り換えること
ができて、高周波信号が通過する際に位相差が生じる。
したがって、ＦＥＴ５１ａ，５１ｂ，５１ｃのオン−オ
フ制御を適宜実施して、第１の回路状態と第２の回路状
態とを切り換えることで生じる通過位相差により所望の
移相量を得ることができる。
【００４０】以上のように、この実施の形態６によれ
ば、入力端子２と出力端子３との間に接続されるＦＥＴ
５１ａと、ＦＥＴ５１ａに並列に接続されるインダクタ
５３ａ，５３ｂと、インダクタ５３ａとインダクタ５３
ｂとの接続部位と接地部との間に接続されたＦＥＴ５１
ｂと、一方の端部が接地部に接続されるキャパシタ５４
と、キャパシタ５４の他方の端部と入力端子２との間に
接続されるＦＥＴ５１ｃと、ＦＥＴ５１ａ，５１ｂ，５
１ｃのゲートに共通に接続される制御用バイアス端子５
２とを備えるように構成したので、並列に接続された場
合のインダクタ５３ａおよび５３ｂと等価なインダクタ
ンスを与えるインダクタ５６とキャパシタ５４とが並列
共振回路を構成するように各素子値の設定を行なえば、
ＦＥＴ５１ａ，５１ｂ，５１ｃのオン−オフ制御を適宜
実施して入力端子２から入力された高周波信号について
位相の回転が生じない状態と位相の遅れが生じる状態と
を切り換えることで通過位相差に基づき所望の移相量を
得ることができるとともに、ＦＥＴ５１ａ，５１ｂ，５
１ｃのオン−オフ動作が同一であるために、制御用バイ
アス端子を共通化することができて移相器を小型化する
ことができるという効果を奏する。
ば、入力端子２と出力端子３との間に接続されるＦＥＴ
５１ａと、ＦＥＴ５１ａに並列に接続されるインダクタ
５３ａ，５３ｂと、インダクタ５３ａとインダクタ５３
ｂとの接続部位と接地部との間に接続されたＦＥＴ５１
ｂと、一方の端部が接地部に接続されるキャパシタ５４
と、キャパシタ５４の他方の端部と入力端子２との間に
接続されるＦＥＴ５１ｃと、ＦＥＴ５１ａ，５１ｂ，５
１ｃのゲートに共通に接続される制御用バイアス端子５
２とを備えるように構成したので、並列に接続された場
合のインダクタ５３ａおよび５３ｂと等価なインダクタ
ンスを与えるインダクタ５６とキャパシタ５４とが並列
共振回路を構成するように各素子値の設定を行なえば、
ＦＥＴ５１ａ，５１ｂ，５１ｃのオン−オフ制御を適宜
実施して入力端子２から入力された高周波信号について
位相の回転が生じない状態と位相の遅れが生じる状態と
を切り換えることで通過位相差に基づき所望の移相量を
得ることができるとともに、ＦＥＴ５１ａ，５１ｂ，５
１ｃのオン−オフ動作が同一であるために、制御用バイ
アス端子を共通化することができて移相器を小型化する
ことができるという効果を奏する。
【００４１】実施の形態７．図１６はこの発明の実施の
形態７による移相器の構成を示す回路図である。図１６
において、図２と同一符号は同一または相当部分を示す
のでその説明を省略する。６１ａ，６１ｂはそれぞれ同
時にオン−オフ制御される第１グループのＦＥＴ（第１
のＦＥＴ、第２のＦＥＴ）、６２はＦＥＴ６１ａ，６１
ｂのそれぞれのゲートに共通に接続される制御用バイア
ス端子（第１の制御端子）、６３はＦＥＴ６１ａとＦＥ
Ｔ６１ｂとの間に接続されるインダクタ（第１のインダ
クタ）、６４ａ，６４ｂ，６４ｃ，６４ｄはそれぞれ同
時にオン−オフ制御される第２グループのＦＥＴ（第３
のＦＥＴ、第４のＦＥＴ、第５のＦＥＴ、第６のＦＥ
Ｔ）、６５はＦＥＴ６４ａ，６４ｂ，６４ｃ，６４ｄの
それぞれのゲートに共通に接続される制御用バイアス端
子（第２の制御端子）、６６はＦＥＴ６４ａとＦＥＴ６
４ｂとの間に接続されるインダクタ（第２のインダク
タ）、６７はＦＥＴ６４ｃとＦＥＴ６４ｄとの間に接続
されるインダクタ（第３のインダクタ）である。
形態７による移相器の構成を示す回路図である。図１６
において、図２と同一符号は同一または相当部分を示す
のでその説明を省略する。６１ａ，６１ｂはそれぞれ同
時にオン−オフ制御される第１グループのＦＥＴ（第１
のＦＥＴ、第２のＦＥＴ）、６２はＦＥＴ６１ａ，６１
ｂのそれぞれのゲートに共通に接続される制御用バイア
ス端子（第１の制御端子）、６３はＦＥＴ６１ａとＦＥ
Ｔ６１ｂとの間に接続されるインダクタ（第１のインダ
クタ）、６４ａ，６４ｂ，６４ｃ，６４ｄはそれぞれ同
時にオン−オフ制御される第２グループのＦＥＴ（第３
のＦＥＴ、第４のＦＥＴ、第５のＦＥＴ、第６のＦＥ
Ｔ）、６５はＦＥＴ６４ａ，６４ｂ，６４ｃ，６４ｄの
それぞれのゲートに共通に接続される制御用バイアス端
子（第２の制御端子）、６６はＦＥＴ６４ａとＦＥＴ６
４ｂとの間に接続されるインダクタ（第２のインダク
タ）、６７はＦＥＴ６４ｃとＦＥＴ６４ｄとの間に接続
されるインダクタ（第３のインダクタ）である。
【００４２】次に動作について説明する。まず、制御用
バイアス端子６２から第１グループのＦＥＴ６１ａ，６
１ｂに対して０Ｖ電圧を印加して第１グループのＦＥＴ
６１ａ，６１ｂをオン状態にするとともに、制御用バイ
アス端子６５から第２グループのＦＥＴ６４ａ，６４
ｂ，６４ｃ，６４ｄに対して所定の電圧を印加して第２
グループのＦＥＴ６４ａ，６４ｂ，６４ｃ，６４ｄをオ
フ状態にした第１の回路状態について説明する。図１７
は図１６に示された移相器が第１の回路状態にある際の
等価回路を示す図である。図１７において、６８ａはＦ
ＥＴ６４ａまたはＦＥＴ６４ｂのオフ容量として与えら
れるキャパシタ、６８ｂはＦＥＴ６４ｃまたはＦＥＴ６
４ｄのオフ容量として与えられるキャパシタである。こ
の第１の回路状態においては、ＦＥＴ６４ａまたはＦＥ
Ｔ６４ｂとインダクタ６６との素子値を適宜設定するこ
とで、インダクタ６６とＦＥＴ６４ａのオフ容量または
ＦＥＴ６４ｂのオフ容量とから成る直列共振回路が構成
されて、入力端子２から入力される高周波信号について
は入力端子２と接地部との間においてキャパシタ６８ａ
が存在するのみとなる。また、ＦＥＴ６４ｃまたはＦＥ
Ｔ６４ｄとインダクタ６７との素子値を適宜設定するこ
とで、インダクタ６７とＦＥＴ６４ｃのオフ容量または
ＦＥＴ６４ｄのオフ容量とから成る直列共振回路が構成
されて、入力端子２から入力される高周波信号について
は出力端子３と接地部との間においてキャパシタ６８ｂ
が存在するのみとなる。したがって、入力端子２と出力
端子３との間においては、インダクタ６３および２つの
キャパシタ６８ａ，６８ｂから成るπ形のローパスフィ
ルタが構成されて、入力端子２から入力された高周波信
号について位相の遅れが生じる。
バイアス端子６２から第１グループのＦＥＴ６１ａ，６
１ｂに対して０Ｖ電圧を印加して第１グループのＦＥＴ
６１ａ，６１ｂをオン状態にするとともに、制御用バイ
アス端子６５から第２グループのＦＥＴ６４ａ，６４
ｂ，６４ｃ，６４ｄに対して所定の電圧を印加して第２
グループのＦＥＴ６４ａ，６４ｂ，６４ｃ，６４ｄをオ
フ状態にした第１の回路状態について説明する。図１７
は図１６に示された移相器が第１の回路状態にある際の
等価回路を示す図である。図１７において、６８ａはＦ
ＥＴ６４ａまたはＦＥＴ６４ｂのオフ容量として与えら
れるキャパシタ、６８ｂはＦＥＴ６４ｃまたはＦＥＴ６
４ｄのオフ容量として与えられるキャパシタである。こ
の第１の回路状態においては、ＦＥＴ６４ａまたはＦＥ
Ｔ６４ｂとインダクタ６６との素子値を適宜設定するこ
とで、インダクタ６６とＦＥＴ６４ａのオフ容量または
ＦＥＴ６４ｂのオフ容量とから成る直列共振回路が構成
されて、入力端子２から入力される高周波信号について
は入力端子２と接地部との間においてキャパシタ６８ａ
が存在するのみとなる。また、ＦＥＴ６４ｃまたはＦＥ
Ｔ６４ｄとインダクタ６７との素子値を適宜設定するこ
とで、インダクタ６７とＦＥＴ６４ｃのオフ容量または
ＦＥＴ６４ｄのオフ容量とから成る直列共振回路が構成
されて、入力端子２から入力される高周波信号について
は出力端子３と接地部との間においてキャパシタ６８ｂ
が存在するのみとなる。したがって、入力端子２と出力
端子３との間においては、インダクタ６３および２つの
キャパシタ６８ａ，６８ｂから成るπ形のローパスフィ
ルタが構成されて、入力端子２から入力された高周波信
号について位相の遅れが生じる。
【００４３】次に、制御用バイアス端子６２から第１グ
ループのＦＥＴ６１ａ，６１ｂに対して所定の電圧を印
加して第１グループのＦＥＴ６１ａ，６１ｂをオフ状態
にするとともに、制御用バイアス端子６５から第２グル
ープのＦＥＴ６４ａ，６４ｂ，６４ｃ，６４ｄに対して
０Ｖ電圧を印加して第２グループのＦＥＴ６４ａ，６４
ｂ，６４ｃ，６４ｄをオン状態にした第２の回路状態に
ついて説明する。図１８は図１６に示された移相器が第
２の回路状態にある際の等価回路を示す図である。図１
８において、６９はＦＥＴ６１ａまたはＦＥＴ６１ｂの
オフ容量として与えられるキャパシタである。この第２
の回路状態においては、ＦＥＴ６１ａまたはＦＥＴ６１
ｂとインダクタ６３との素子値を適宜設定することで、
インダクタ６３とＦＥＴ６１ａのオフ容量またはＦＥＴ
６１ｂのオフ容量とから成る直列共振回路が構成され
て、入力端子２から入力される高周波信号については入
力端子２と出力端子３との間においてキャパシタ６９が
存在するのみとなる。したがって、入力端子２と出力端
子３との間においては、キャパシタ６９および２つのイ
ンダクタ６６，６７から成るπ形のハイパスフィルタが
構成されて、入力端子２から入力された高周波信号につ
いて位相の進みが生じる。
ループのＦＥＴ６１ａ，６１ｂに対して所定の電圧を印
加して第１グループのＦＥＴ６１ａ，６１ｂをオフ状態
にするとともに、制御用バイアス端子６５から第２グル
ープのＦＥＴ６４ａ，６４ｂ，６４ｃ，６４ｄに対して
０Ｖ電圧を印加して第２グループのＦＥＴ６４ａ，６４
ｂ，６４ｃ，６４ｄをオン状態にした第２の回路状態に
ついて説明する。図１８は図１６に示された移相器が第
２の回路状態にある際の等価回路を示す図である。図１
８において、６９はＦＥＴ６１ａまたはＦＥＴ６１ｂの
オフ容量として与えられるキャパシタである。この第２
の回路状態においては、ＦＥＴ６１ａまたはＦＥＴ６１
ｂとインダクタ６３との素子値を適宜設定することで、
インダクタ６３とＦＥＴ６１ａのオフ容量またはＦＥＴ
６１ｂのオフ容量とから成る直列共振回路が構成され
て、入力端子２から入力される高周波信号については入
力端子２と出力端子３との間においてキャパシタ６９が
存在するのみとなる。したがって、入力端子２と出力端
子３との間においては、キャパシタ６９および２つのイ
ンダクタ６６，６７から成るπ形のハイパスフィルタが
構成されて、入力端子２から入力された高周波信号につ
いて位相の進みが生じる。
【００４４】上記のように、制御用バイアス端子６２お
よび制御用バイアス端子６５を適宜制御することで、高
周波信号について位相に進みが生じる状態と位相に遅れ
が生じる状態とを切り換えることができて、高周波信号
が通過する際に位相差が生じる。したがって、ＦＥＴ６
１ａ，６１ｂ，６４ａ，６４ｂ，６４ｃ，６４ｄのオン
−オフ制御を適宜実施して、第１の回路状態と第２の回
路状態とを切り換えることで生じる通過位相差により所
望の移相量を得ることができる。
よび制御用バイアス端子６５を適宜制御することで、高
周波信号について位相に進みが生じる状態と位相に遅れ
が生じる状態とを切り換えることができて、高周波信号
が通過する際に位相差が生じる。したがって、ＦＥＴ６
１ａ，６１ｂ，６４ａ，６４ｂ，６４ｃ，６４ｄのオン
−オフ制御を適宜実施して、第１の回路状態と第２の回
路状態とを切り換えることで生じる通過位相差により所
望の移相量を得ることができる。
【００４５】以上のように、この実施の形態７によれ
ば、入力端子２と出力端子３との間で直列に接続される
ＦＥＴ６１ａ、インダクタ６３、ＦＥＴ６１ｂと、入力
端子２と接地部との間で直列に接続されるＦＥＴ６４
ａ、インダクタ６６およびＦＥＴ６４ｂと、入力端子３
と接地部との間で直列に接続されるＦＥＴ６４ｃ、イン
ダクタ６７およびＦＥＴ６４ｄとを備えるように構成し
たので、インダクタ６３とＦＥＴ６１ａのオフ容量また
はＦＥＴ６１ｂのオフ容量として与えられるキャパシタ
とが直列共振回路を構成するように各素子値の設定を行
ない、インダクタ６６とＦＥＴ６４ａのオフ容量または
ＦＥＴ６４ｂのオフ容量として与えられるキャパシタと
が直列共振回路を構成するように各素子値の設定を行な
い、インダクタ６７とＦＥＴ６４ｃのオフ容量またはＦ
ＥＴ６４ｄのオフ容量として与えられるキャパシタとが
直列共振回路を構成するように各素子値の設定を行なえ
ば、ＦＥＴ６１ａ，６１ｂ，６４ａ，６４ｂ，６４ｃ，
６４ｄのオン−オフ制御を適宜実施して入力端子２から
入力される高周波信号について位相の進みが生じる状態
と位相の遅れが生じる状態とを切り換えることで通過位
相差に基づいて所望の移相量を得ることができるという
効果を奏する。また、この実施の形態７による移相器
は、ＦＥＴのオン−オフ制御に基づいてハイパスフィル
タとローパスフィルタとを切り換えることができるの
で、受動素子で構成したハイパスフィルタとローパスフ
ィルタとを単極双投スイッチで切り換える移相器と比較
すると小型化することができるという効果を奏する。
ば、入力端子２と出力端子３との間で直列に接続される
ＦＥＴ６１ａ、インダクタ６３、ＦＥＴ６１ｂと、入力
端子２と接地部との間で直列に接続されるＦＥＴ６４
ａ、インダクタ６６およびＦＥＴ６４ｂと、入力端子３
と接地部との間で直列に接続されるＦＥＴ６４ｃ、イン
ダクタ６７およびＦＥＴ６４ｄとを備えるように構成し
たので、インダクタ６３とＦＥＴ６１ａのオフ容量また
はＦＥＴ６１ｂのオフ容量として与えられるキャパシタ
とが直列共振回路を構成するように各素子値の設定を行
ない、インダクタ６６とＦＥＴ６４ａのオフ容量または
ＦＥＴ６４ｂのオフ容量として与えられるキャパシタと
が直列共振回路を構成するように各素子値の設定を行な
い、インダクタ６７とＦＥＴ６４ｃのオフ容量またはＦ
ＥＴ６４ｄのオフ容量として与えられるキャパシタとが
直列共振回路を構成するように各素子値の設定を行なえ
ば、ＦＥＴ６１ａ，６１ｂ，６４ａ，６４ｂ，６４ｃ，
６４ｄのオン−オフ制御を適宜実施して入力端子２から
入力される高周波信号について位相の進みが生じる状態
と位相の遅れが生じる状態とを切り換えることで通過位
相差に基づいて所望の移相量を得ることができるという
効果を奏する。また、この実施の形態７による移相器
は、ＦＥＴのオン−オフ制御に基づいてハイパスフィル
タとローパスフィルタとを切り換えることができるの
で、受動素子で構成したハイパスフィルタとローパスフ
ィルタとを単極双投スイッチで切り換える移相器と比較
すると小型化することができるという効果を奏する。
【００４６】実施の形態８．図１９はこの発明の実施の
形態８による移相器の構成を示す回路図である。図１９
において、図１６と同一符号は同一または相当部分を示
すのでその説明を省略する。７１ａ，７１ｂ，７１ｃ，
７１ｄ，７１ｅ，７１ｆは、それぞれＦＥＴ６１ａ，６
１ｂ，６４ａ，６４ｂ，６４ｃ，６４ｄのドレイン・ソ
ース電極間に並列に接続されたキャパシタ（第１のキャ
パシタ、第２のキャパシタ、第３のキャパシタ、第４の
キャパシタ、第５のキャパシタ、第６のキャパシタ）で
ある。
形態８による移相器の構成を示す回路図である。図１９
において、図１６と同一符号は同一または相当部分を示
すのでその説明を省略する。７１ａ，７１ｂ，７１ｃ，
７１ｄ，７１ｅ，７１ｆは、それぞれＦＥＴ６１ａ，６
１ｂ，６４ａ，６４ｂ，６４ｃ，６４ｄのドレイン・ソ
ース電極間に並列に接続されたキャパシタ（第１のキャ
パシタ、第２のキャパシタ、第３のキャパシタ、第４の
キャパシタ、第５のキャパシタ、第６のキャパシタ）で
ある。
【００４７】以上のように、この実施の形態８によれ
ば、ＦＥＴ６１ａ，６１ｂ，６４ａ，６４ｂ，６４ｃ，
６４ｄのドレイン・ソース電極間にそれぞれ並列にキャ
パシタ７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１
ｆを接続するように構成したので、例えばこれらのキャ
パシタ７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１
ｆをＭＩＭキャパシタで構成すれば、同じ容量をＦＥＴ
のオフ容量で実現するよりも小型化することができるた
めに、移相器の小型化を図ることができるという効果を
奏する。
ば、ＦＥＴ６１ａ，６１ｂ，６４ａ，６４ｂ，６４ｃ，
６４ｄのドレイン・ソース電極間にそれぞれ並列にキャ
パシタ７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１
ｆを接続するように構成したので、例えばこれらのキャ
パシタ７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１
ｆをＭＩＭキャパシタで構成すれば、同じ容量をＦＥＴ
のオフ容量で実現するよりも小型化することができるた
めに、移相器の小型化を図ることができるという効果を
奏する。
【００４８】実施の形態９．この発明の実施の形態９に
よる移相器は、実施の形態７による移相器においてπ形
に構成された回路を、同等の機能を有するＴ形の回路で
構成したものである。図２０はこの発明の実施の形態９
による移相器の構成を示す回路図である。図２０におい
て、図２と同一符号は同一または相当部分を示すのでそ
の説明を省略する。８１ａ，８１ｂ，８１ｃ，８１ｄは
それぞれ同時にオン−オフ制御される第１グループのＦ
ＥＴ（第１のＦＥＴ、第２のＦＥＴ、第３のＦＥＴ、第
４のＦＥＴ）、８２は第１グループのＦＥＴ８１ａ，８
１ｂ，８１ｃ，８１ｄのそれぞれのゲートに共通に接続
される制御用バイアス端子（第１の制御端子）、８３は
ＦＥＴ８１ａとＦＥＴ８１ｂとの間に接続されるインダ
クタ（第１のインダクタ）、８４はＦＥＴ８１ｃとＦＥ
Ｔ８１ｄとの間に接続されるインダクタ（第２のインダ
クタ）、８５ａ，８５ｂはそれぞれ同時にオン−オフ制
御される第２グループのＦＥＴ（第５のＦＥＴ、第６の
ＦＥＴ）、８６は第２グループのＦＥＴ８５ａ，８５ｂ
のそれぞれのゲートに共通に接続される制御用バイアス
端子（第２の制御端子）、８７はＦＥＴ８５ａとＦＥＴ
８５ｂとの間に接続されるインダクタ（第３のインダク
タ）である。
よる移相器は、実施の形態７による移相器においてπ形
に構成された回路を、同等の機能を有するＴ形の回路で
構成したものである。図２０はこの発明の実施の形態９
による移相器の構成を示す回路図である。図２０におい
て、図２と同一符号は同一または相当部分を示すのでそ
の説明を省略する。８１ａ，８１ｂ，８１ｃ，８１ｄは
それぞれ同時にオン−オフ制御される第１グループのＦ
ＥＴ（第１のＦＥＴ、第２のＦＥＴ、第３のＦＥＴ、第
４のＦＥＴ）、８２は第１グループのＦＥＴ８１ａ，８
１ｂ，８１ｃ，８１ｄのそれぞれのゲートに共通に接続
される制御用バイアス端子（第１の制御端子）、８３は
ＦＥＴ８１ａとＦＥＴ８１ｂとの間に接続されるインダ
クタ（第１のインダクタ）、８４はＦＥＴ８１ｃとＦＥ
Ｔ８１ｄとの間に接続されるインダクタ（第２のインダ
クタ）、８５ａ，８５ｂはそれぞれ同時にオン−オフ制
御される第２グループのＦＥＴ（第５のＦＥＴ、第６の
ＦＥＴ）、８６は第２グループのＦＥＴ８５ａ，８５ｂ
のそれぞれのゲートに共通に接続される制御用バイアス
端子（第２の制御端子）、８７はＦＥＴ８５ａとＦＥＴ
８５ｂとの間に接続されるインダクタ（第３のインダク
タ）である。
【００４９】この実施の形態においても、実施の形態７
と同様に、インダクタ８３とＦＥＴ８１ａのオフ容量ま
たはＦＥＴ８１ｂのオフ容量とから直列共振回路を構成
し、インダクタ８４とＦＥＴ８１ｃのオフ容量またはＦ
ＥＴ８１ｄのオフ容量とから直列共振回路を構成し、イ
ンダクタ８７とＦＥＴ８５ａのオフ容量またはＦＥＴ８
５ｂのオフ容量とから直列共振回路を構成するように各
素子値を設定するものとする。
と同様に、インダクタ８３とＦＥＴ８１ａのオフ容量ま
たはＦＥＴ８１ｂのオフ容量とから直列共振回路を構成
し、インダクタ８４とＦＥＴ８１ｃのオフ容量またはＦ
ＥＴ８１ｄのオフ容量とから直列共振回路を構成し、イ
ンダクタ８７とＦＥＴ８５ａのオフ容量またはＦＥＴ８
５ｂのオフ容量とから直列共振回路を構成するように各
素子値を設定するものとする。
【００５０】したがって、制御用バイアス端子８２から
第１グループのＦＥＴ８１ａ，８１ｂ，８１ｃ，８１ｄ
に０Ｖ電圧を印加して第１グループのＦＥＴ８１ａ，８
１ｂ，８１ｃ，８１ｄをオン状態にするとともに、制御
用バイアス端子８６から第２グループのＦＥＴ８５ａ，
８５ｂに対して所定の電圧を印加して第２グループのＦ
ＥＴ８５ａ，８５ｂをオフ状態にした第１の回路状態で
は、入力端子２と出力端子３との間において２つのイン
ダクタ８３，８４、およびＦＥＴ８５ａのオフ容量また
はＦＥＴ８５ｂのオフ容量として与えられるキャパシタ
から成るＴ形のローパスフィルタが構成されて、入力端
子２から入力された高周波信号について位相の遅れが生
じる。
第１グループのＦＥＴ８１ａ，８１ｂ，８１ｃ，８１ｄ
に０Ｖ電圧を印加して第１グループのＦＥＴ８１ａ，８
１ｂ，８１ｃ，８１ｄをオン状態にするとともに、制御
用バイアス端子８６から第２グループのＦＥＴ８５ａ，
８５ｂに対して所定の電圧を印加して第２グループのＦ
ＥＴ８５ａ，８５ｂをオフ状態にした第１の回路状態で
は、入力端子２と出力端子３との間において２つのイン
ダクタ８３，８４、およびＦＥＴ８５ａのオフ容量また
はＦＥＴ８５ｂのオフ容量として与えられるキャパシタ
から成るＴ形のローパスフィルタが構成されて、入力端
子２から入力された高周波信号について位相の遅れが生
じる。
【００５１】次に、制御用バイアス端子８２から第１グ
ループのＦＥＴ８１ａ，８１ｂ，８１ｃ，８１ｄに所定
の電圧を印加して第１グループのＦＥＴ８１ａ，８１
ｂ，８１ｃ，８１ｄをオフ状態にするとともに、制御用
バイアス端子８６から第２グループのＦＥＴ８５ａ，８
５ｂに対して０Ｖ電圧を印加して第２グループのＦＥＴ
８５ａ，８５ｂをオン状態にした第２の回路状態では、
入力端子２と出力端子３との間においてＦＥＴ８１ａの
オフ容量またはＦＥＴ８１ｂのオフ容量として与えられ
るキャパシタ、ＦＥＴ８１ｃのオフ容量またはＦＥＴ８
１ｄのオフ容量として与えられるキャパシタ、およびイ
ンダクタ８７から成るＴ形のハイパスフィルタが構成さ
れて、入力端子２から入力された高周波信号について位
相の進みが生じる。
ループのＦＥＴ８１ａ，８１ｂ，８１ｃ，８１ｄに所定
の電圧を印加して第１グループのＦＥＴ８１ａ，８１
ｂ，８１ｃ，８１ｄをオフ状態にするとともに、制御用
バイアス端子８６から第２グループのＦＥＴ８５ａ，８
５ｂに対して０Ｖ電圧を印加して第２グループのＦＥＴ
８５ａ，８５ｂをオン状態にした第２の回路状態では、
入力端子２と出力端子３との間においてＦＥＴ８１ａの
オフ容量またはＦＥＴ８１ｂのオフ容量として与えられ
るキャパシタ、ＦＥＴ８１ｃのオフ容量またはＦＥＴ８
１ｄのオフ容量として与えられるキャパシタ、およびイ
ンダクタ８７から成るＴ形のハイパスフィルタが構成さ
れて、入力端子２から入力された高周波信号について位
相の進みが生じる。
【００５２】上記のように、制御用バイアス端子８２お
よび制御用バイアス端子８６を適宜制御することで、高
周波信号について位相に進みが生じる状態と位相に遅れ
が生じる状態とを切り換えることができて、高周波信号
が通過する際に位相差が生じる。したがって、ＦＥＴ８
１ａ，８１ｂ，８１ｃ，８１ｄ，８５ａ，８５ｂのオン
−オフ制御を適宜実施して、第１の回路状態と第２の回
路状態とを切り換えることで生じる通過位相差により所
望の移相量を得ることができる。
よび制御用バイアス端子８６を適宜制御することで、高
周波信号について位相に進みが生じる状態と位相に遅れ
が生じる状態とを切り換えることができて、高周波信号
が通過する際に位相差が生じる。したがって、ＦＥＴ８
１ａ，８１ｂ，８１ｃ，８１ｄ，８５ａ，８５ｂのオン
−オフ制御を適宜実施して、第１の回路状態と第２の回
路状態とを切り換えることで生じる通過位相差により所
望の移相量を得ることができる。
【００５３】以上のように、この実施の形態９によれ
ば、入力端子２と出力端子３との間で直列に接続される
ＦＥＴ８１ａ、インダクタ８３、ＦＥＴ８１ｂ、ＦＥＴ
８１ｃ、インダクタ８４およびＦＥＴ８１ｄと、ＦＥＴ
８１ｂとＦＥＴ８１ｃとの接続部位と接地部との間で直
列に接続されるＦＥＴ８５ａ、インダクタ８７およびＦ
ＥＴ８５ｂとを備えるように構成したので、インダクタ
８３とＦＥＴ８１ａのオフ容量またはＦＥＴ８１ｂのオ
フ容量として与えられるキャパシタとが直列共振回路を
構成するように各素子値の設定を行ない、インダクタ８
４とＦＥＴ８１ｃのオフ容量またはＦＥＴ８１ｄのオフ
容量として与えられるキャパシタとが直列共振回路を構
成するように各素子値の設定を行ない、インダクタ８７
とＦＥＴ８５ａのオフ容量またはＦＥＴ８５ｂのオフ容
量として与えられるキャパシタとが直列共振回路を構成
するように各素子値の設定を行なえば、ＦＥＴ８１ａ，
８１ｂ，８１ｃ，８１ｄ，８５ａ，８５ｂのオン−オフ
制御を適宜実施して入力端子２から入力された高周波信
号について位相の進みが生じる状態と位相の遅れが生じ
る状態とを切り換えることで通過位相差に基づいて所望
の移相量を得ることができるという効果を奏する。ま
た、この実施の形態９による移相器は、ＦＥＴのオン−
オフ制御に基づいてハイパスフィルタとローパスフィル
タとを切り換えることができるので、受動素子で構成し
たハイパスフィルタとローパスフィルタとを単極双投ス
イッチで切り換える移相器と比較すると小型化すること
ができるという効果を奏する。
ば、入力端子２と出力端子３との間で直列に接続される
ＦＥＴ８１ａ、インダクタ８３、ＦＥＴ８１ｂ、ＦＥＴ
８１ｃ、インダクタ８４およびＦＥＴ８１ｄと、ＦＥＴ
８１ｂとＦＥＴ８１ｃとの接続部位と接地部との間で直
列に接続されるＦＥＴ８５ａ、インダクタ８７およびＦ
ＥＴ８５ｂとを備えるように構成したので、インダクタ
８３とＦＥＴ８１ａのオフ容量またはＦＥＴ８１ｂのオ
フ容量として与えられるキャパシタとが直列共振回路を
構成するように各素子値の設定を行ない、インダクタ８
４とＦＥＴ８１ｃのオフ容量またはＦＥＴ８１ｄのオフ
容量として与えられるキャパシタとが直列共振回路を構
成するように各素子値の設定を行ない、インダクタ８７
とＦＥＴ８５ａのオフ容量またはＦＥＴ８５ｂのオフ容
量として与えられるキャパシタとが直列共振回路を構成
するように各素子値の設定を行なえば、ＦＥＴ８１ａ，
８１ｂ，８１ｃ，８１ｄ，８５ａ，８５ｂのオン−オフ
制御を適宜実施して入力端子２から入力された高周波信
号について位相の進みが生じる状態と位相の遅れが生じ
る状態とを切り換えることで通過位相差に基づいて所望
の移相量を得ることができるという効果を奏する。ま
た、この実施の形態９による移相器は、ＦＥＴのオン−
オフ制御に基づいてハイパスフィルタとローパスフィル
タとを切り換えることができるので、受動素子で構成し
たハイパスフィルタとローパスフィルタとを単極双投ス
イッチで切り換える移相器と比較すると小型化すること
ができるという効果を奏する。
【００５４】実施の形態１０．図２１はこの発明の実施
の形態１０による移相器の構成を示す回路図である。図
２１において、図２０と同一符号は同一または相当部分
を示すのでその説明を省略する。９１ａ，９１ｂ，９１
ｃ，９１ｄ，９１ｅ，９１ｆは、それぞれＦＥＴ８１
ａ，８１ｂ，８１ｃ，８１ｄ，８５ａ，８５ｂのドレイ
ン・ソース電極間に並列に接続されたキャパシタ（第１
のキャパシタ、第２のキャパシタ、第３のキャパシタ、
第４のキャパシタ、第５のキャパシタ、第６のキャパシ
タ）である。
の形態１０による移相器の構成を示す回路図である。図
２１において、図２０と同一符号は同一または相当部分
を示すのでその説明を省略する。９１ａ，９１ｂ，９１
ｃ，９１ｄ，９１ｅ，９１ｆは、それぞれＦＥＴ８１
ａ，８１ｂ，８１ｃ，８１ｄ，８５ａ，８５ｂのドレイ
ン・ソース電極間に並列に接続されたキャパシタ（第１
のキャパシタ、第２のキャパシタ、第３のキャパシタ、
第４のキャパシタ、第５のキャパシタ、第６のキャパシ
タ）である。
【００５５】以上のように、この実施の形態１０によれ
ば、ＦＥＴ８１ａ，８１ｂ，８１ｃ，８１ｄ，８５ａ，
８５ｂのドレイン・ソース電極間にそれぞれ並列にキャ
パシタ９１ａ，９１ｂ，９１ｃ，９１ｄ，９１ｅ，９１
ｆを接続するように構成したので、例えばこれらのキャ
パシタ９１ａ，９１ｂ，９１ｃ，９１ｄ，９１ｅ，９１
ｆをＭＩＭキャパシタで構成すれば、同じ容量をＦＥＴ
のオフ容量で実現するよりも小型化することができるた
めに、移相器の小型化を図ることができるという効果を
奏する。
ば、ＦＥＴ８１ａ，８１ｂ，８１ｃ，８１ｄ，８５ａ，
８５ｂのドレイン・ソース電極間にそれぞれ並列にキャ
パシタ９１ａ，９１ｂ，９１ｃ，９１ｄ，９１ｅ，９１
ｆを接続するように構成したので、例えばこれらのキャ
パシタ９１ａ，９１ｂ，９１ｃ，９１ｄ，９１ｅ，９１
ｆをＭＩＭキャパシタで構成すれば、同じ容量をＦＥＴ
のオフ容量で実現するよりも小型化することができるた
めに、移相器の小型化を図ることができるという効果を
奏する。
【００５６】
【発明の効果】以上のように、この発明によれば、入力
端子および出力端子と、入力端子と出力端子との間で直
列に接続され、ゲートが共通に接続される第１のＦＥＴ
および第２のＦＥＴと、第１のＦＥＴと第２のＦＥＴと
の接続部位に一方の端部が接続される第１のインダクタ
と、第１のインダクタの他方の端部と接地部との間に接
続される第３のＦＥＴと、第３のＦＥＴのドレイン・ソ
ース電極間に並列に接続される第２のインダクタとを備
えるように構成したので、第３のＦＥＴのオフ容量とし
て与えられるキャパシタと第２のインダクタとが並列共
振回路を構成するように互いの素子値を設定しておけ
ば、第１のＦＥＴおよび第２のＦＥＴをオン状態とし第
３のＦＥＴをオフ状態とした際には入力端子と出力端子
との間において接地部から電気的に遮断されたインピー
ダンスがほとんどない主線路が構成されて高周波信号に
ついて位相に変化が生じない回路状態となり、また第１
のＦＥＴおよび第２のＦＥＴをオフ状態とし第３のＦＥ
Ｔをオン状態とした際には入力端子と出力端子との間に
は第１のＦＥＴのオフ容量として与えられるキャパシ
タ、第２のＦＥＴのオフ容量として与えられるキャパシ
タおよび第１のインダクタから成るＴ形ハイパスフィル
タが構成されて高周波信号について位相に進みが生じる
回路状態となって、これら２つの回路状態を切り換える
ことで与えられる通過位相差に基づいて所望の移相量を
得ることができるとともに、３個のＦＥＴと２個のイン
ダクタのみで移相器を構成することができて移相器を小
型化することができるという効果を奏する。
端子および出力端子と、入力端子と出力端子との間で直
列に接続され、ゲートが共通に接続される第１のＦＥＴ
および第２のＦＥＴと、第１のＦＥＴと第２のＦＥＴと
の接続部位に一方の端部が接続される第１のインダクタ
と、第１のインダクタの他方の端部と接地部との間に接
続される第３のＦＥＴと、第３のＦＥＴのドレイン・ソ
ース電極間に並列に接続される第２のインダクタとを備
えるように構成したので、第３のＦＥＴのオフ容量とし
て与えられるキャパシタと第２のインダクタとが並列共
振回路を構成するように互いの素子値を設定しておけ
ば、第１のＦＥＴおよび第２のＦＥＴをオン状態とし第
３のＦＥＴをオフ状態とした際には入力端子と出力端子
との間において接地部から電気的に遮断されたインピー
ダンスがほとんどない主線路が構成されて高周波信号に
ついて位相に変化が生じない回路状態となり、また第１
のＦＥＴおよび第２のＦＥＴをオフ状態とし第３のＦＥ
Ｔをオン状態とした際には入力端子と出力端子との間に
は第１のＦＥＴのオフ容量として与えられるキャパシ
タ、第２のＦＥＴのオフ容量として与えられるキャパシ
タおよび第１のインダクタから成るＴ形ハイパスフィル
タが構成されて高周波信号について位相に進みが生じる
回路状態となって、これら２つの回路状態を切り換える
ことで与えられる通過位相差に基づいて所望の移相量を
得ることができるとともに、３個のＦＥＴと２個のイン
ダクタのみで移相器を構成することができて移相器を小
型化することができるという効果を奏する。
【００５７】この発明によれば、第１のＦＥＴに対して
並列に接続される第１のキャパシタと、第２のＦＥＴに
対して並列に接続される第２のキャパシタとを備えるよ
うに構成したので、例えば第１および第２のキャパシタ
をＭＩＭキャパシタで構成すれば、同じ容量をＦＥＴの
オフ容量で実現するより小型化することができるため
に、移相器をさらに小型化することができるという効果
を奏する。
並列に接続される第１のキャパシタと、第２のＦＥＴに
対して並列に接続される第２のキャパシタとを備えるよ
うに構成したので、例えば第１および第２のキャパシタ
をＭＩＭキャパシタで構成すれば、同じ容量をＦＥＴの
オフ容量で実現するより小型化することができるため
に、移相器をさらに小型化することができるという効果
を奏する。
【００５８】この発明によれば、入力端子および出力端
子と、入力端子に一方の端部が接続される第１のインダ
クタと、第１のインダクタの他方の端部と出力端子との
間に接続される第１のＦＥＴと、入力端子に一方の端部
が接続される第１のキャパシタと、第１のキャパシタの
他方の端部と接地部との間に接続される第２のＦＥＴ
と、第２のＦＥＴのドレイン・ソース電極間に並列に接
続される第２のインダクタと、出力端子に一方の端部が
接続される第２のキャパシタと、第２のキャパシタの他
方の端部と接地部との間に接続される第３のＦＥＴと、
第３のＦＥＴのドレイン・ソース電極間に並列に接続さ
れる第３のインダクタと、第１のＦＥＴ、第２のＦＥＴ
および第３のＦＥＴのそれぞれのゲートに共通に接続さ
れる制御端子とを備えるように構成したので、第１のＦ
ＥＴ、第２のＦＥＴおよび第３のＦＥＴをオン状態とし
た際には入力端子と出力端子との間において第１のイン
ダクタ、第１のキャパシタおよび第２のキャパシタから
成るπ形ローパスフィルタが構成されて高周波信号につ
いて位相に遅れが生じる回路状態となり、また第１のＦ
ＥＴのオフ容量として与えられるキャパシタと第１のイ
ンダクタとが直列共振回路を構成し、第２のＦＥＴのオ
フ容量として与えられるキャパシタと第２のインダクタ
とが並列共振回路を構成し、第３のＦＥＴのオフ容量と
して与えられるキャパシタと第３のインダクタとが並列
共振回路を構成するように各素子値を設定しておけば、
第１のＦＥＴ、第２のＦＥＴおよび第３のＦＥＴをオフ
状態とした際には入力端子と出力端子との間において接
地部から電気的に遮断されてインピーダンスがほとんど
ない主線路が構成されて高周波信号について位相に変化
が生じない回路状態となって、これら２つの回路状態を
切り換えることで与えられる通過位相差に基づいて所望
の移相量を得ることができるとともに、第１のＦＥＴ、
第２のＦＥＴおよび第３のＦＥＴのオン−オフ動作が同
一であるために、制御用バイアス端子を共通化すること
ができて移相器を小型化することができるという効果を
奏する。
子と、入力端子に一方の端部が接続される第１のインダ
クタと、第１のインダクタの他方の端部と出力端子との
間に接続される第１のＦＥＴと、入力端子に一方の端部
が接続される第１のキャパシタと、第１のキャパシタの
他方の端部と接地部との間に接続される第２のＦＥＴ
と、第２のＦＥＴのドレイン・ソース電極間に並列に接
続される第２のインダクタと、出力端子に一方の端部が
接続される第２のキャパシタと、第２のキャパシタの他
方の端部と接地部との間に接続される第３のＦＥＴと、
第３のＦＥＴのドレイン・ソース電極間に並列に接続さ
れる第３のインダクタと、第１のＦＥＴ、第２のＦＥＴ
および第３のＦＥＴのそれぞれのゲートに共通に接続さ
れる制御端子とを備えるように構成したので、第１のＦ
ＥＴ、第２のＦＥＴおよび第３のＦＥＴをオン状態とし
た際には入力端子と出力端子との間において第１のイン
ダクタ、第１のキャパシタおよび第２のキャパシタから
成るπ形ローパスフィルタが構成されて高周波信号につ
いて位相に遅れが生じる回路状態となり、また第１のＦ
ＥＴのオフ容量として与えられるキャパシタと第１のイ
ンダクタとが直列共振回路を構成し、第２のＦＥＴのオ
フ容量として与えられるキャパシタと第２のインダクタ
とが並列共振回路を構成し、第３のＦＥＴのオフ容量と
して与えられるキャパシタと第３のインダクタとが並列
共振回路を構成するように各素子値を設定しておけば、
第１のＦＥＴ、第２のＦＥＴおよび第３のＦＥＴをオフ
状態とした際には入力端子と出力端子との間において接
地部から電気的に遮断されてインピーダンスがほとんど
ない主線路が構成されて高周波信号について位相に変化
が生じない回路状態となって、これら２つの回路状態を
切り換えることで与えられる通過位相差に基づいて所望
の移相量を得ることができるとともに、第１のＦＥＴ、
第２のＦＥＴおよび第３のＦＥＴのオン−オフ動作が同
一であるために、制御用バイアス端子を共通化すること
ができて移相器を小型化することができるという効果を
奏する。
【００５９】この発明によれば、第１のＦＥＴに対して
並列に接続される第３のキャパシタを備えるように構成
したので、例えば第３のキャパシタをＭＩＭキャパシタ
で構成すれば、同じ容量をＦＥＴのオフ容量で実現する
より小型化することができるために、移相器をさらに小
型化することができるという効果を奏する。
並列に接続される第３のキャパシタを備えるように構成
したので、例えば第３のキャパシタをＭＩＭキャパシタ
で構成すれば、同じ容量をＦＥＴのオフ容量で実現する
より小型化することができるために、移相器をさらに小
型化することができるという効果を奏する。
【００６０】この発明によれば、入力端子および出力端
子と、入力端子と出力端子との間に接続される第１のイ
ンダクタと、入力端子と出力端子との間でそれぞれ互い
に直列に接続されるとともに第１のインダクタに対して
並列に接続され、ゲートが共通に接続される第１のＦＥ
Ｔおよび第２のＦＥＴと、第１のＦＥＴと第２のＦＥＴ
との接続部位と接地部との間に接続される第３のＦＥＴ
と、第３のＦＥＴのドレイン・ソース電極間に並列に接
続される第２のインダクタとを備えるように構成したの
で、第１のＦＥＴおよび第２のＦＥＴをオフ状態とし第
３のＦＥＴをオン状態とした際には入力端子と出力端子
との間において第１のインダクタ、第１のＦＥＴのオフ
容量として与えられるキャパシタおよび第２のＦＥＴの
オフ容量として与えられるキャパシタから成るπ形ロー
パスフィルタが構成されて高周波信号について位相に遅
れが生じる回路状態となり、また第３のＦＥＴのオフ容
量として与えられるキャパシタと第２のインダクタとが
並列共振回路を構成するように互いの素子値を設定して
おけば、第１のＦＥＴおよび第２のＦＥＴをオン状態と
し第３のＦＥＴをオフ状態とした際には入力端子と出力
端子との間において接地部から電気的に遮断されてイン
ピーダンスがほとんどない主線路が構成されて高周波信
号について位相に変化が生じない回路状態となって、こ
れら２つの回路状態を切り換えることで与えられる通過
位相差に基づいて所望の移相量を得ることができるとと
もに、３個のＦＥＴと２個のインダクタのみで移相器を
構成することができて移相器を小型化することができる
という効果を奏する。また、主線路において直列に接続
されているのは１個のインダクタのみであるので、移相
器を低損失化することができるという効果を奏する。
子と、入力端子と出力端子との間に接続される第１のイ
ンダクタと、入力端子と出力端子との間でそれぞれ互い
に直列に接続されるとともに第１のインダクタに対して
並列に接続され、ゲートが共通に接続される第１のＦＥ
Ｔおよび第２のＦＥＴと、第１のＦＥＴと第２のＦＥＴ
との接続部位と接地部との間に接続される第３のＦＥＴ
と、第３のＦＥＴのドレイン・ソース電極間に並列に接
続される第２のインダクタとを備えるように構成したの
で、第１のＦＥＴおよび第２のＦＥＴをオフ状態とし第
３のＦＥＴをオン状態とした際には入力端子と出力端子
との間において第１のインダクタ、第１のＦＥＴのオフ
容量として与えられるキャパシタおよび第２のＦＥＴの
オフ容量として与えられるキャパシタから成るπ形ロー
パスフィルタが構成されて高周波信号について位相に遅
れが生じる回路状態となり、また第３のＦＥＴのオフ容
量として与えられるキャパシタと第２のインダクタとが
並列共振回路を構成するように互いの素子値を設定して
おけば、第１のＦＥＴおよび第２のＦＥＴをオン状態と
し第３のＦＥＴをオフ状態とした際には入力端子と出力
端子との間において接地部から電気的に遮断されてイン
ピーダンスがほとんどない主線路が構成されて高周波信
号について位相に変化が生じない回路状態となって、こ
れら２つの回路状態を切り換えることで与えられる通過
位相差に基づいて所望の移相量を得ることができるとと
もに、３個のＦＥＴと２個のインダクタのみで移相器を
構成することができて移相器を小型化することができる
という効果を奏する。また、主線路において直列に接続
されているのは１個のインダクタのみであるので、移相
器を低損失化することができるという効果を奏する。
【００６１】この発明によれば、入力端子および出力端
子と、入力端子と出力端子との間に接続される第１のＦ
ＥＴと、入力端子と出力端子との間でそれぞれ互いに直
列に接続されるとともに第１のＦＥＴに対して並列に接
続される第１のインダクタおよび第２のインダクタと、
第１のインダクタと第２のインダクタとの接続部位と接
地部との間に接続される第２のＦＥＴと、接地部に一方
の端部が接続されるキャパシタと、キャパシタの他方の
端部と入力端子との間に接続される第３のＦＥＴと、第
１のＦＥＴ、第２のＦＥＴおよび第３のＦＥＴのそれぞ
れのゲートに共通に接続される制御端子とを備えるよう
に構成したので、第１のＦＥＴおよび第３のＦＥＴのオ
フ容量を入力される高周波信号の周波数に対して高イン
ピーダンスとなるように小さく設定しておけば、第１の
ＦＥＴ、第２のＦＥＴおよび第３のＦＥＴをオフ状態と
した際には入力端子と出力端子との間において第１のイ
ンダクタ、第２のインダクタおよび第２のＦＥＴのオフ
容量として与えられるキャパシタから成るＴ型ローパス
フィルタが構成されて高周波信号について位相に遅れが
生じる回路状態となり、第１のインダクタと第２のイン
ダクタとを並列接続した場合と等価なインダクタとキャ
パシタとが並列共振回路を構成するように各素子値を設
定しておけば、第１のＦＥＴ、第２のＦＥＴおよび第３
のＦＥＴをオン状態とした際には入力端子と出力端子と
の間において接地部から電気的に遮断されてインピーダ
ンスがほとんどない主線路が構成されて高周波信号につ
いて位相に変化が生じない回路状態となって、これら２
つの回路状態を切り換えることで与えられる通過位相差
に基づいて所望の移相量を得ることができるとともに、
第１のＦＥＴ、第２のＦＥＴおよび第３のＦＥＴのオン
−オフ動作が同一であるために、制御用バイアス端子を
共通化することができて移相器を小型化することができ
るという効果を奏する。
子と、入力端子と出力端子との間に接続される第１のＦ
ＥＴと、入力端子と出力端子との間でそれぞれ互いに直
列に接続されるとともに第１のＦＥＴに対して並列に接
続される第１のインダクタおよび第２のインダクタと、
第１のインダクタと第２のインダクタとの接続部位と接
地部との間に接続される第２のＦＥＴと、接地部に一方
の端部が接続されるキャパシタと、キャパシタの他方の
端部と入力端子との間に接続される第３のＦＥＴと、第
１のＦＥＴ、第２のＦＥＴおよび第３のＦＥＴのそれぞ
れのゲートに共通に接続される制御端子とを備えるよう
に構成したので、第１のＦＥＴおよび第３のＦＥＴのオ
フ容量を入力される高周波信号の周波数に対して高イン
ピーダンスとなるように小さく設定しておけば、第１の
ＦＥＴ、第２のＦＥＴおよび第３のＦＥＴをオフ状態と
した際には入力端子と出力端子との間において第１のイ
ンダクタ、第２のインダクタおよび第２のＦＥＴのオフ
容量として与えられるキャパシタから成るＴ型ローパス
フィルタが構成されて高周波信号について位相に遅れが
生じる回路状態となり、第１のインダクタと第２のイン
ダクタとを並列接続した場合と等価なインダクタとキャ
パシタとが並列共振回路を構成するように各素子値を設
定しておけば、第１のＦＥＴ、第２のＦＥＴおよび第３
のＦＥＴをオン状態とした際には入力端子と出力端子と
の間において接地部から電気的に遮断されてインピーダ
ンスがほとんどない主線路が構成されて高周波信号につ
いて位相に変化が生じない回路状態となって、これら２
つの回路状態を切り換えることで与えられる通過位相差
に基づいて所望の移相量を得ることができるとともに、
第１のＦＥＴ、第２のＦＥＴおよび第３のＦＥＴのオン
−オフ動作が同一であるために、制御用バイアス端子を
共通化することができて移相器を小型化することができ
るという効果を奏する。
【００６２】この発明によれば、入力端子および出力端
子と、入力端子と出力端子との間で入力端子から順に直
列に接続される第１のＦＥＴ、第１のインダクタおよび
第２のＦＥＴと、入力端子と接地部との間で入力端子か
ら順に直列に接続される第３のＦＥＴ、第２のインダク
タおよび第４のＦＥＴと、出力端子と接地部との間で出
力端子から順に直列に接続される第５のＦＥＴ、第３の
インダクタおよび第６のＦＥＴと、第１のＦＥＴおよび
第２のＦＥＴのそれぞれのゲートに共通に接続される第
１の制御端子と、第３のＦＥＴ、第４のＦＥＴ、第５の
ＦＥＴおよび第６のＦＥＴのそれぞれのゲートに共通に
接続される第２の制御端子とを備えるように構成したの
で、第３のＦＥＴまたは第４のＦＥＴのオフ容量と第２
のインダクタとが直列共振回路を構成し、第５のＦＥＴ
または第６のＦＥＴのオフ容量と第３のインダクタとが
直列共振回路を構成するように各素子値を設定しておけ
ば、第１のＦＥＴおよび第２のＦＥＴをオン状態とし第
３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴおよび第６の
ＦＥＴをオフ状態とした際には入力端子と出力端子との
間において第１のインダクタ、第３のＦＥＴのオフ容量
または第４のＦＥＴのオフ容量として与えられるキャパ
シタ、および第５のＦＥＴのオフ容量または第６のＦＥ
Ｔのオフ容量として与えられるキャパシタから成るπ形
ローパスフィルタが構成されて高周波信号について位相
に遅れが生じる回路状態となり、第１のＦＥＴまたは第
２のＦＥＴのオフ容量と第１のインダクタとが直列共振
回路を構成するように各素子値を設定しておけば、第１
のＦＥＴおよび第２のＦＥＴをオフ状態とし第３のＦＥ
Ｔ、第４のＦＥＴ、第５のＦＥＴおよび第６のＦＥＴを
オン状態とした際には入力端子と出力端子との間におい
て第１のＦＥＴのオフ容量または第２のＦＥＴのオフ容
量として与えられるキャパシタ、第２のインダクタおよ
び第３のインダクタから成るπ形ハイパスフィルタが構
成されて高周波信号について位相に進みが生じる回路状
態となって、これら２つの回路状態を切り換えることで
与えられる通過位相差に基づいて所望の移相量を得るこ
とができるという効果を奏する。また、ＦＥＴのオン−
オフ制御に基づいてハイパスフィルタとローパスフィル
タとを切り換えることができるので、受動素子で構成し
たハイパスフィルタとローパスフィルタとを単極双投ス
イッチで切り換える移相器と比較すると小型化すること
ができるという効果を奏する。
子と、入力端子と出力端子との間で入力端子から順に直
列に接続される第１のＦＥＴ、第１のインダクタおよび
第２のＦＥＴと、入力端子と接地部との間で入力端子か
ら順に直列に接続される第３のＦＥＴ、第２のインダク
タおよび第４のＦＥＴと、出力端子と接地部との間で出
力端子から順に直列に接続される第５のＦＥＴ、第３の
インダクタおよび第６のＦＥＴと、第１のＦＥＴおよび
第２のＦＥＴのそれぞれのゲートに共通に接続される第
１の制御端子と、第３のＦＥＴ、第４のＦＥＴ、第５の
ＦＥＴおよび第６のＦＥＴのそれぞれのゲートに共通に
接続される第２の制御端子とを備えるように構成したの
で、第３のＦＥＴまたは第４のＦＥＴのオフ容量と第２
のインダクタとが直列共振回路を構成し、第５のＦＥＴ
または第６のＦＥＴのオフ容量と第３のインダクタとが
直列共振回路を構成するように各素子値を設定しておけ
ば、第１のＦＥＴおよび第２のＦＥＴをオン状態とし第
３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴおよび第６の
ＦＥＴをオフ状態とした際には入力端子と出力端子との
間において第１のインダクタ、第３のＦＥＴのオフ容量
または第４のＦＥＴのオフ容量として与えられるキャパ
シタ、および第５のＦＥＴのオフ容量または第６のＦＥ
Ｔのオフ容量として与えられるキャパシタから成るπ形
ローパスフィルタが構成されて高周波信号について位相
に遅れが生じる回路状態となり、第１のＦＥＴまたは第
２のＦＥＴのオフ容量と第１のインダクタとが直列共振
回路を構成するように各素子値を設定しておけば、第１
のＦＥＴおよび第２のＦＥＴをオフ状態とし第３のＦＥ
Ｔ、第４のＦＥＴ、第５のＦＥＴおよび第６のＦＥＴを
オン状態とした際には入力端子と出力端子との間におい
て第１のＦＥＴのオフ容量または第２のＦＥＴのオフ容
量として与えられるキャパシタ、第２のインダクタおよ
び第３のインダクタから成るπ形ハイパスフィルタが構
成されて高周波信号について位相に進みが生じる回路状
態となって、これら２つの回路状態を切り換えることで
与えられる通過位相差に基づいて所望の移相量を得るこ
とができるという効果を奏する。また、ＦＥＴのオン−
オフ制御に基づいてハイパスフィルタとローパスフィル
タとを切り換えることができるので、受動素子で構成し
たハイパスフィルタとローパスフィルタとを単極双投ス
イッチで切り換える移相器と比較すると小型化すること
ができるという効果を奏する。
【００６３】この発明によれば、第１のＦＥＴ、第２の
ＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴお
よび第６のＦＥＴにそれぞれ接続される第１のキャパシ
タ、第２のキャパシタ、第３のキャパシタ、第４のキャ
パシタ、第５のキャパシタおよび第６のキャパシタを備
えるように構成したので、例えばこれらのキャパシタを
ＭＩＭキャパシタで構成すれば、同じ容量をＦＥＴのオ
フ容量で実現するよりも小型化することができるため
に、移相器をさらに小型化することができるという効果
を奏する。
ＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴお
よび第６のＦＥＴにそれぞれ接続される第１のキャパシ
タ、第２のキャパシタ、第３のキャパシタ、第４のキャ
パシタ、第５のキャパシタおよび第６のキャパシタを備
えるように構成したので、例えばこれらのキャパシタを
ＭＩＭキャパシタで構成すれば、同じ容量をＦＥＴのオ
フ容量で実現するよりも小型化することができるため
に、移相器をさらに小型化することができるという効果
を奏する。
【００６４】この発明によれば、入力端子および出力端
子と、入力端子と出力端子との間で入力端子から順に直
列に接続される第１のＦＥＴ、第１のインダクタ、第２
のＦＥＴ、第３のＦＥＴ、第２のインダクタおよび第４
のＦＥＴと、第２のＦＥＴと第３のＦＥＴとの接続部位
と接地部との間で接続部位から順に直列に接続される第
５のＦＥＴ、第３のインダクタおよび第６のＦＥＴと、
第１のＦＥＴ、第２のＦＥＴ、第３のＦＥＴおよび第４
のＦＥＴのそれぞれのゲートに共通に接続される第１の
制御端子と、第５のＦＥＴおよび第６のＦＥＴのそれぞ
れのゲートに共通に接続される第２の制御端子とを備え
るように構成したので、第５のＦＥＴまたは第６のＦＥ
Ｔのオフ容量と第３のインダクタとが直列共振回路を構
成するように各素子値を設定しておけば、第１のＦＥ
Ｔ、第２のＦＥＴ、第３のＦＥＴおよび第４のＦＥＴを
オン状態とし第５のＦＥＴおよび第６のＦＥＴをオフ状
態とした際には入力端子と出力端子との間において第１
のインダクタ、第２のインダクタ、および第５のＦＥＴ
のオフ容量または第６のＦＥＴのオフ容量として与えら
れるキャパシタから成るＴ形のローパスフィルタが構成
されて高周波信号について位相に遅れが生じる回路状態
となり、また第１のＦＥＴまたは第２のＦＥＴのオフ容
量と第１のインダクタとが直列共振回路を構成し、第３
のＦＥＴまたは第４のＦＥＴのオフ容量と第２のインダ
クタとが直列共振回路を構成するように各素子値を設定
しておけば、第１のＦＥＴ、第２のＦＥＴ、第３のＦＥ
Ｔおよび第４のＦＥＴをオフ状態とし第５のＦＥＴおよ
び第６のＦＥＴをオン状態とした際には入力端子と出力
端子との間において第１のＦＥＴのオフ容量または第２
のＦＥＴのオフ容量として与えられるキャパシタ、第３
のＦＥＴのオフ容量または第４のＦＥＴのオフ容量とし
て与えられるキャパシタ、および第３のインダクタから
成るＴ形ハイパスフィルタが構成されて高周波信号につ
いて位相に進みが生じる回路状態となって、これら２つ
の回路状態を切り換えることで与えられる通過位相差に
基づいて所望の移相量を得ることができるという効果を
奏する。また、ＦＥＴのオン−オフ制御に基づいてハイ
パスフィルタとローパスフィルタとを切り換えることが
できるので、受動素子で構成したハイパスフィルタとロ
ーパスフィルタとを単極双投スイッチで切り換える移相
器と比較すると小型化することができるという効果を奏
する。
子と、入力端子と出力端子との間で入力端子から順に直
列に接続される第１のＦＥＴ、第１のインダクタ、第２
のＦＥＴ、第３のＦＥＴ、第２のインダクタおよび第４
のＦＥＴと、第２のＦＥＴと第３のＦＥＴとの接続部位
と接地部との間で接続部位から順に直列に接続される第
５のＦＥＴ、第３のインダクタおよび第６のＦＥＴと、
第１のＦＥＴ、第２のＦＥＴ、第３のＦＥＴおよび第４
のＦＥＴのそれぞれのゲートに共通に接続される第１の
制御端子と、第５のＦＥＴおよび第６のＦＥＴのそれぞ
れのゲートに共通に接続される第２の制御端子とを備え
るように構成したので、第５のＦＥＴまたは第６のＦＥ
Ｔのオフ容量と第３のインダクタとが直列共振回路を構
成するように各素子値を設定しておけば、第１のＦＥ
Ｔ、第２のＦＥＴ、第３のＦＥＴおよび第４のＦＥＴを
オン状態とし第５のＦＥＴおよび第６のＦＥＴをオフ状
態とした際には入力端子と出力端子との間において第１
のインダクタ、第２のインダクタ、および第５のＦＥＴ
のオフ容量または第６のＦＥＴのオフ容量として与えら
れるキャパシタから成るＴ形のローパスフィルタが構成
されて高周波信号について位相に遅れが生じる回路状態
となり、また第１のＦＥＴまたは第２のＦＥＴのオフ容
量と第１のインダクタとが直列共振回路を構成し、第３
のＦＥＴまたは第４のＦＥＴのオフ容量と第２のインダ
クタとが直列共振回路を構成するように各素子値を設定
しておけば、第１のＦＥＴ、第２のＦＥＴ、第３のＦＥ
Ｔおよび第４のＦＥＴをオフ状態とし第５のＦＥＴおよ
び第６のＦＥＴをオン状態とした際には入力端子と出力
端子との間において第１のＦＥＴのオフ容量または第２
のＦＥＴのオフ容量として与えられるキャパシタ、第３
のＦＥＴのオフ容量または第４のＦＥＴのオフ容量とし
て与えられるキャパシタ、および第３のインダクタから
成るＴ形ハイパスフィルタが構成されて高周波信号につ
いて位相に進みが生じる回路状態となって、これら２つ
の回路状態を切り換えることで与えられる通過位相差に
基づいて所望の移相量を得ることができるという効果を
奏する。また、ＦＥＴのオン−オフ制御に基づいてハイ
パスフィルタとローパスフィルタとを切り換えることが
できるので、受動素子で構成したハイパスフィルタとロ
ーパスフィルタとを単極双投スイッチで切り換える移相
器と比較すると小型化することができるという効果を奏
する。
【００６５】この発明によれば、第１のＦＥＴ、第２の
ＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴお
よび第６のＦＥＴにそれぞれ接続される第１のキャパシ
タ、第２のキャパシタ、第３のキャパシタ、第４のキャ
パシタ、第５のキャパシタおよび第６のキャパシタを備
えるように構成したので、例えばこれらのキャパシタを
ＭＩＭキャパシタで構成すれば、同じ容量をＦＥＴのオ
フ容量で実現するよりも小型化することができるため
に、移相器をさらに小型化することができるという効果
を奏する。
ＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第５のＦＥＴお
よび第６のＦＥＴにそれぞれ接続される第１のキャパシ
タ、第２のキャパシタ、第３のキャパシタ、第４のキャ
パシタ、第５のキャパシタおよび第６のキャパシタを備
えるように構成したので、例えばこれらのキャパシタを
ＭＩＭキャパシタで構成すれば、同じ容量をＦＥＴのオ
フ容量で実現するよりも小型化することができるため
に、移相器をさらに小型化することができるという効果
を奏する。
【図１】 この発明の実施の形態１による移相器の構成
を示す図である。
を示す図である。
【図２】 図１に示された移相器の等価回路を示す図で
ある。
ある。
【図３】 図２に示された移相器が第１の回路状態にあ
る際の等価回路を示す図である。
る際の等価回路を示す図である。
【図４】 図２に示された移相器が第２の回路状態にあ
る際の等価回路を示す図である。
る際の等価回路を示す図である。
【図５】 この発明の実施の形態２による移相器の構成
を示す回路図である。
を示す回路図である。
【図６】 この発明の実施の形態３による移相器の構成
を示す回路図である。
を示す回路図である。
【図７】 図６に示された移相器が第１の回路状態にあ
る際の等価回路を示す図である。
る際の等価回路を示す図である。
【図８】 図６に示された移相器が第２の回路状態にあ
る際の等価回路を示す図である。
る際の等価回路を示す図である。
【図９】 この発明の実施の形態４による移相器の構成
を示す回路図である。
を示す回路図である。
【図１０】 この発明の実施の形態５による移相器の構
成を示す回路図である。
成を示す回路図である。
【図１１】 図１０に示された移相器が第１の回路状態
にある際の等価回路を示す図である。
にある際の等価回路を示す図である。
【図１２】 図１０に示された移相器が第２の回路状態
にある際の等価回路を示す図である。
にある際の等価回路を示す図である。
【図１３】 この発明の実施の形態６による移相器の構
成を示す回路図である。
成を示す回路図である。
【図１４】 図１３に示された移相器が第１の回路状態
にある際の等価回路を示す図である。
にある際の等価回路を示す図である。
【図１５】 図１３に示された移相器が第２の回路状態
にある際の等価回路を示す図である。
にある際の等価回路を示す図である。
【図１６】 この発明の実施の形態７による移相器の構
成を示す回路図である。
成を示す回路図である。
【図１７】 図１６に示された移相器が第１の回路状態
にある際の等価回路を示す図である。
にある際の等価回路を示す図である。
【図１８】 図１６に示された移相器が第２の回路状態
にある際の等価回路を示す図である。
にある際の等価回路を示す図である。
【図１９】 この発明の実施の形態８による移相器の構
成を示す回路図である。
成を示す回路図である。
【図２０】 この発明の実施の形態９による移相器の構
成を示す回路図である。
成を示す回路図である。
【図２１】 この発明の実施の形態１０による移相器の
構成を示す回路図である。
構成を示す回路図である。
【図２２】 従来の移相器を示す回路図である。
【図２３】 図２２に示された移相器がローパスフィル
タとして機能する際の等価回路を示す図である。
タとして機能する際の等価回路を示す図である。
【図２４】 図２２に示された移相器がハイパスフィル
タとして機能する際の等価回路を示す図である。
タとして機能する際の等価回路を示す図である。
１ 誘電体基板、２ 入力端子、３ 出力端子、４ 主
線路、５ａ，３１ａ，４２ａ，５１ａ，６１ａ，８１ａ
ＦＥＴ（第１のＦＥＴ）、５ｂ，３１ｂ，４２ｂ，５
１ｂ，６１ｂ，８１ｂ ＦＥＴ（第２のＦＥＴ）、６
ａ，６ｂ，１２バイアス印加用抵抗、７，１３ バイア
ス印加用線路、８，１４，４３，４５制御用バイアス端
子、９，３３，４１，５３ａ，６３，８３ インダクタ
（第１のインダクタ）、１０，３１ｃ，４４，５１ｃ，
６４ａ，８１ｃ ＦＥＴ（第３のＦＥＴ）、１１，３５
ａ，４６，５３ｂ，６６，８４ インダクタ（第２のイ
ンダクタ）、１５ スルーホール、１６，１７ａ，１７
ｂ，３６ａ，３６ｂ，３６ｃ，３７，４７ａ，４７ｂ，
４８，５４，５５，６８ａ，６８ｂ，６９ キャパシ
タ、２１ａ，３４ａ，７１ａ，９１ａ キャパシタ（第
１のキャパシタ）、２１ｂ，３４ｂ，７１ｂ，９１ｂ
キャパシタ（第２のキャパシタ）、３２，５２ 制御用
バイアス端子（制御端子）、３５ｂ，６７，８７ イン
ダクタ（第３のインダクタ）、５６ インダクタ、６
２，８２ 制御用バイアス端子（第１の制御端子）、６
４ｂ，８１ｄ ＦＥＴ（第４のＦＥＴ）、６４ｃ，８５
ａ ＦＥＴ（第５のＦＥＴ）、６４ｄ，８５ｂ ＦＥＴ
（第６のＦＥＴ）、６５，８６制御用バイアス端子（第
２の制御端子）、７１ｃ，９１ｃ キャパシタ（第３の
キャパシタ）、７１ｄ，９１ｄ キャパシタ（第４のキ
ャパシタ）、７１ｅ，９１ｅ キャパシタ（第５のキャ
パシタ）、７１ｆ、９１ｆ キャパシタ（第６のキャパ
シタ）。
線路、５ａ，３１ａ，４２ａ，５１ａ，６１ａ，８１ａ
ＦＥＴ（第１のＦＥＴ）、５ｂ，３１ｂ，４２ｂ，５
１ｂ，６１ｂ，８１ｂ ＦＥＴ（第２のＦＥＴ）、６
ａ，６ｂ，１２バイアス印加用抵抗、７，１３ バイア
ス印加用線路、８，１４，４３，４５制御用バイアス端
子、９，３３，４１，５３ａ，６３，８３ インダクタ
（第１のインダクタ）、１０，３１ｃ，４４，５１ｃ，
６４ａ，８１ｃ ＦＥＴ（第３のＦＥＴ）、１１，３５
ａ，４６，５３ｂ，６６，８４ インダクタ（第２のイ
ンダクタ）、１５ スルーホール、１６，１７ａ，１７
ｂ，３６ａ，３６ｂ，３６ｃ，３７，４７ａ，４７ｂ，
４８，５４，５５，６８ａ，６８ｂ，６９ キャパシ
タ、２１ａ，３４ａ，７１ａ，９１ａ キャパシタ（第
１のキャパシタ）、２１ｂ，３４ｂ，７１ｂ，９１ｂ
キャパシタ（第２のキャパシタ）、３２，５２ 制御用
バイアス端子（制御端子）、３５ｂ，６７，８７ イン
ダクタ（第３のインダクタ）、５６ インダクタ、６
２，８２ 制御用バイアス端子（第１の制御端子）、６
４ｂ，８１ｄ ＦＥＴ（第４のＦＥＴ）、６４ｃ，８５
ａ ＦＥＴ（第５のＦＥＴ）、６４ｄ，８５ｂ ＦＥＴ
（第６のＦＥＴ）、６５，８６制御用バイアス端子（第
２の制御端子）、７１ｃ，９１ｃ キャパシタ（第３の
キャパシタ）、７１ｄ，９１ｄ キャパシタ（第４のキ
ャパシタ）、７１ｅ，９１ｅ キャパシタ（第５のキャ
パシタ）、７１ｆ、９１ｆ キャパシタ（第６のキャパ
シタ）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 檜枝 護重 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 高木 直 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J098 AA03 AA14 AA16 AC04 AC14 AC20 AC21 AD25 DA03
Claims (10)
- 【請求項１】 入力端子および出力端子と、 前記入力端子と前記出力端子との間で直列に接続され、
ゲートが共通に接続される第１のＦＥＴおよび第２のＦ
ＥＴと、 前記第１のＦＥＴと前記第２のＦＥＴとの接続部位に一
方の端部が接続される第１のインダクタと、 該第１のインダクタの他方の端部と接地部との間に接続
される第３のＦＥＴと、 該第３のＦＥＴのドレイン・ソース電極間に並列に接続
される第２のインダクタとを備えることを特徴とする移
相器。 - 【請求項２】 第１のＦＥＴに対して並列に接続される
第１のキャパシタと、第２のＦＥＴに対して並列に接続
される第２のキャパシタとを備えることを特徴とする請
求項１記載の移相器。 - 【請求項３】 入力端子および出力端子と、 前記入力端子に一方の端部が接続される第１のインダク
タと、 該第１のインダクタの他方の端部と前記出力端子との間
に接続される第１のＦＥＴと、 前記入力端子に一方の端部が接続される第１のキャパシ
タと、 該第１のキャパシタの他方の端部と接地部との間に接続
される第２のＦＥＴと、 該第２のＦＥＴのドレイン・ソース電極間に並列に接続
される第２のインダクタと、 前記出力端子に一方の端部が接続される第２のキャパシ
タと、 該第２のキャパシタの他方の端部と接地部との間に接続
される第３のＦＥＴと、 該第３のＦＥＴのドレイン・ソース電極間に並列に接続
される第３のインダクタと、 前記第１のＦＥＴ、前記第２のＦＥＴおよび前記第３の
ＦＥＴのそれぞれに共通に接続される制御端子とを備え
ることを特徴とする移相器。 - 【請求項４】 第１のＦＥＴに対して並列に接続される
第３のキャパシタを備えることを特徴とする請求項３記
載の移相器。 - 【請求項５】 入力端子および出力端子と、 前記入力端子と前記出力端子との間に接続される第１の
インダクタと、 前記入力端子と前記出力端子との間でそれぞれ互いに直
列に接続されるとともに前記第１のインダクタに対して
並列に接続され、ゲートが共通に接続される第１のＦＥ
Ｔおよび第２のＦＥＴと、 前記第１のＦＥＴと前記第２のＦＥＴとの接続部位と接
地部との間に接続される第３のＦＥＴと、 該第３のＦＥＴのドレイン・ソース電極間に並列に接続
される第２のインダクタとを備えることを特徴とする移
相器。 - 【請求項６】 入力端子および出力端子と、 前記入力端子と前記出力端子との間に接続される第１の
ＦＥＴと、 前記入力端子と前記出力端子との間でそれぞれ互いに直
列に接続されるとともに前記第１のＦＥＴに対して並列
に接続される第１のインダクタおよび第２のインダクタ
と、 前記第１のインダクタと前記第２のインダクタとの接続
部位と接地部との間に接続される第２のＦＥＴと、 前記接地部に一方の端部が接続されるキャパシタと、 該キャパシタの他方の端部と前記入力端子との間に接続
される第３のＦＥＴと、 前記第１のＦＥＴ、前記第２のＦＥＴおよび前記第３の
ＦＥＴのそれぞれのゲートに共通に接続される制御端子
とを備えることを特徴とする移相器。 - 【請求項７】 入力端子および出力端子と、 前記入力端子と前記出力端子との間で前記入力端子から
順に直列に接続される第１のＦＥＴ、第１のインダクタ
および第２のＦＥＴと、 前記入力端子と接地部との間で前記入力端子から順に直
列に接続される第３のＦＥＴ、第２のインダクタおよび
第４のＦＥＴと、 前記出力端子と前記接地部との間で前記出力端子から順
に直列に接続される第５のＦＥＴ、第３のインダクタお
よび第６のＦＥＴと、 前記第１のＦＥＴおよび前記第２のＦＥＴのそれぞれの
ゲートに共通に接続される第１の制御端子と、 前記第３のＦＥＴ、前記第４のＦＥＴ、前記第５のＦＥ
Ｔおよび前記第６のＦＥＴのそれぞれのゲートに共通に
接続される第２の制御端子とを備えることを特徴とする
移相器。 - 【請求項８】 第１のＦＥＴ、第２のＦＥＴ、第３のＦ
ＥＴ、第４のＦＥＴ、第５のＦＥＴおよび第６のＦＥＴ
にそれぞれ接続される第１のキャパシタ、第２のキャパ
シタ、第３のキャパシタ、第４のキャパシタ、第５のキ
ャパシタおよび第６のキャパシタを備えることを特徴と
する請求項７記載の移相器。 - 【請求項９】 入力端子および出力端子と、 前記入力端子と前記出力端子との間で前記入力端子から
順に直列に接続される第１のＦＥＴ、第１のインダク
タ、第２のＦＥＴ、第３のＦＥＴ、第２のインダクタお
よび第４のＦＥＴと、 前記第２のＦＥＴと前記第３のＦＥＴとの接続部位と接
地部との間で前記接続部位から順に直列に接続される第
５のＦＥＴ、第３のインダクタおよび第６のＦＥＴと、 前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥ
Ｔおよび前記第４のＦＥＴのそれぞれのゲートに共通に
接続される第１の制御端子と、 前記第５のＦＥＴおよび前記第６のＦＥＴのそれぞれの
ゲートに共通に接続される第２の制御端子とを備えるこ
とを特徴とする移相器。 - 【請求項１０】 第１のＦＥＴ、第２のＦＥＴ、第３の
ＦＥＴ、第４のＦＥＴ、第５のＦＥＴおよび第６のＦＥ
Ｔにそれぞれ接続される第１のキャパシタ、第２のキャ
パシタ、第３のキャパシタ、第４のキャパシタ、第５の
キャパシタおよび第６のキャパシタを備えることを特徴
とする請求項９記載の移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160891A JP2001339276A (ja) | 2000-05-30 | 2000-05-30 | 移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160891A JP2001339276A (ja) | 2000-05-30 | 2000-05-30 | 移相器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339276A true JP2001339276A (ja) | 2001-12-07 |
Family
ID=18665014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000160891A Pending JP2001339276A (ja) | 2000-05-30 | 2000-05-30 | 移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001339276A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011198A1 (ja) * | 2004-07-27 | 2006-02-02 | Mitsubishi Denki Kabushiki Kaisha | 移相回路および多ビット移相器 |
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| WO2010047471A3 (en) * | 2008-10-24 | 2010-06-24 | Electronics And Telecommunications Research Institute | Phase shifter and control method thereof |
| US8212632B2 (en) | 2008-11-07 | 2012-07-03 | Renesas Electronics Corporation | FET phase shifter for selectively phase shifting signals between different filtering characteristics |
| JP7490153B2 (ja) | 2022-01-12 | 2024-05-24 | 三菱電機株式会社 | 移相回路 |
-
2000
- 2000-05-30 JP JP2000160891A patent/JP2001339276A/ja active Pending
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|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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