JPH09135102A - 減衰器 - Google Patents
減衰器Info
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- JPH09135102A JPH09135102A JP29002295A JP29002295A JPH09135102A JP H09135102 A JPH09135102 A JP H09135102A JP 29002295 A JP29002295 A JP 29002295A JP 29002295 A JP29002295 A JP 29002295A JP H09135102 A JPH09135102 A JP H09135102A
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Abstract
(57)【要約】
【課題】 小型で周波数特性が小さく、設計の容易な切
換え型減衰器を得る。 【解決手段】 ソース電極とドレイン電極との間に抵抗
を並列に装荷したＦＥＴと、抵抗を直列に接続したＦＥ
Ｔとでπ型の回路を構成し、これらＦＥＴのゲート電極
に印加するバイアス電圧でＦＥＴのオン状態とオフ状態
とを制御し、通過回路と減衰回路とを切換えることによ
り減衰量を得る。
換え型減衰器を得る。 【解決手段】 ソース電極とドレイン電極との間に抵抗
を並列に装荷したＦＥＴと、抵抗を直列に接続したＦＥ
Ｔとでπ型の回路を構成し、これらＦＥＴのゲート電極
に印加するバイアス電圧でＦＥＴのオン状態とオフ状態
とを制御し、通過回路と減衰回路とを切換えることによ
り減衰量を得る。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロ波帯や
ミリ波帯で動作するＦＥＴ（電界効果トランジスタ）を
切換え素子として用いた減衰器に関するものである。
ミリ波帯で動作するＦＥＴ（電界効果トランジスタ）を
切換え素子として用いた減衰器に関するものである。
【０００２】
【従来の技術】ＦＥＴを用いた減衰器は、マイクロ波帯
やミリ波帯におけるレーダシステムや各種伝送回路にお
いて広く用いられている。従来から知られている切換え
型減衰器としては、例えばスイッチドライン型と呼ばれ
る図７に示すような等価回路を有する減衰器がある。
やミリ波帯におけるレーダシステムや各種伝送回路にお
いて広く用いられている。従来から知られている切換え
型減衰器としては、例えばスイッチドライン型と呼ばれ
る図７に示すような等価回路を有する減衰器がある。
【０００３】図７中１は第１のＦＥＴ、２は第２のＦＥ
Ｔ、３は第３のＦＥＴ、２０は第４のＦＥＴ、２１は基
準伝送線路、２２は抵抗であり、入力端子６ａに第１の
ＦＥＴ１のドレイン電極２３ａ及び第２のＦＥＴ２のド
レイン電極２３ｂが接続され、出力端子６ｂには第３の
ＦＥＴ３のドレイン電極２３ｃ及び第４のＦＥＴ２０の
ドレイン電極２３ｄが接続されている。また、第２のＦ
ＥＴ２のソース電極２４ｂと第４のＦＥＴ２０のソース
電極２４ｄとの間には、基準伝送線路２１が接続され、
第１のＦＥＴ１のソース電極２４ａと第３のＦＥＴ３の
ソース電極２４ｃとの間には、抵抗２２が接続されてい
る。また、２５は各ＦＥＴのゲート電極である。
Ｔ、３は第３のＦＥＴ、２０は第４のＦＥＴ、２１は基
準伝送線路、２２は抵抗であり、入力端子６ａに第１の
ＦＥＴ１のドレイン電極２３ａ及び第２のＦＥＴ２のド
レイン電極２３ｂが接続され、出力端子６ｂには第３の
ＦＥＴ３のドレイン電極２３ｃ及び第４のＦＥＴ２０の
ドレイン電極２３ｄが接続されている。また、第２のＦ
ＥＴ２のソース電極２４ｂと第４のＦＥＴ２０のソース
電極２４ｄとの間には、基準伝送線路２１が接続され、
第１のＦＥＴ１のソース電極２４ａと第３のＦＥＴ３の
ソース電極２４ｃとの間には、抵抗２２が接続されてい
る。また、２５は各ＦＥＴのゲート電極である。
【０００４】次に従来の減衰器の動作を図７を用いて説
明する。一般に、ＦＥＴのゲートに０［Ｖ］のバイアス
電圧を印加するとＦＥＴはオン状態となり、ドレイン電
極とソース電極間インピーダンスは抵抗性の低インピー
ダンスとなる。逆に、ＦＥＴのゲートにピンチオフ電圧
相当のバイアス電圧を印加するとＦＥＴはオフ状態とな
り、ドレインとソース間インピーダンスは容量性の高イ
ンピーダンスとなる。この特性を利用してＦＥＴを高周
波信号に対してスイッチとして利用することができる。
ここで、オン状態時の抵抗値及びオフ状態時の容量値は
ＦＥＴの総ゲート電極幅に依存しており、使用周波数に
応じて予め所望の値とすることが可能である。
明する。一般に、ＦＥＴのゲートに０［Ｖ］のバイアス
電圧を印加するとＦＥＴはオン状態となり、ドレイン電
極とソース電極間インピーダンスは抵抗性の低インピー
ダンスとなる。逆に、ＦＥＴのゲートにピンチオフ電圧
相当のバイアス電圧を印加するとＦＥＴはオフ状態とな
り、ドレインとソース間インピーダンスは容量性の高イ
ンピーダンスとなる。この特性を利用してＦＥＴを高周
波信号に対してスイッチとして利用することができる。
ここで、オン状態時の抵抗値及びオフ状態時の容量値は
ＦＥＴの総ゲート電極幅に依存しており、使用周波数に
応じて予め所望の値とすることが可能である。
【０００５】まず、第１のＦＥＴ１及び第３のＦＥＴ３
のゲート電極２５ａ、２５ｃにピンチオフ電圧を印加
し、第２のＦＥＴ２及び第４のＦＥＴ２０のゲート電極
２５ｂ、２５ｄに０［Ｖ］を印加すると、第１のＦＥＴ
１のドレイン電極２３ａとソース電極２４ａ間及び第３
のＦＥＴ３のドレイン電極２３ｃとソース電極２４ｃ間
は容量性の高インピーダンス（オフ状態）となり、一方
第２のＦＥＴ２のドレイン電極２３ｂとソース電極２４
ｂ及び第４のＦＥＴ２０のドレイン電極２３ｄとソース
電極２４ｄ間は抵抗性の低インピーダンス（オン状態）
となる。この状態で、入力端子６ａより入力する高周波
信号は、オン状態となっている第２のＦＥＴ２、基準伝
送線路２１及びオン状態となっている第４のＦＥＴ２０
を通過して出力端子６ｂより出力する。
のゲート電極２５ａ、２５ｃにピンチオフ電圧を印加
し、第２のＦＥＴ２及び第４のＦＥＴ２０のゲート電極
２５ｂ、２５ｄに０［Ｖ］を印加すると、第１のＦＥＴ
１のドレイン電極２３ａとソース電極２４ａ間及び第３
のＦＥＴ３のドレイン電極２３ｃとソース電極２４ｃ間
は容量性の高インピーダンス（オフ状態）となり、一方
第２のＦＥＴ２のドレイン電極２３ｂとソース電極２４
ｂ及び第４のＦＥＴ２０のドレイン電極２３ｄとソース
電極２４ｄ間は抵抗性の低インピーダンス（オン状態）
となる。この状態で、入力端子６ａより入力する高周波
信号は、オン状態となっている第２のＦＥＴ２、基準伝
送線路２１及びオン状態となっている第４のＦＥＴ２０
を通過して出力端子６ｂより出力する。
【０００６】次に、第１のＦＥＴ１及び第３のＦＥＴ３
のゲート電極２５ａ、２５ｃに０［Ｖ］を印加し、第２
のＦＥＴ２及び第４のＦＥＴ２０のゲート電極２５ｂ、
２５ｄにピンチオフ電圧を印加すると、入力端子より入
力する高周波信号は、オン状態となっている第１のＦＥ
Ｔ１、抵抗２２及びオン状態となっている第３のＦＥＴ
３を通過して出力端子６ｂより出力する。このときの入
力端子６ａから出力端子６ｂまでの高周波信号の通過減
衰量は、上記の基準伝送線路２１を通過した場合の通過
減衰量に対し、基準伝送路２１と抵抗２２との通過損失
差分だけ減衰されたことになる。
のゲート電極２５ａ、２５ｃに０［Ｖ］を印加し、第２
のＦＥＴ２及び第４のＦＥＴ２０のゲート電極２５ｂ、
２５ｄにピンチオフ電圧を印加すると、入力端子より入
力する高周波信号は、オン状態となっている第１のＦＥ
Ｔ１、抵抗２２及びオン状態となっている第３のＦＥＴ
３を通過して出力端子６ｂより出力する。このときの入
力端子６ａから出力端子６ｂまでの高周波信号の通過減
衰量は、上記の基準伝送線路２１を通過した場合の通過
減衰量に対し、基準伝送路２１と抵抗２２との通過損失
差分だけ減衰されたことになる。
【０００７】このように、第１から第４のＦＥＴのオン
状態とオフ状態を、ゲート電極２５に印加する電圧によ
って制御することにより、高周波信号の通過経路を切換
え、減衰器として動作させることができる。
状態とオフ状態を、ゲート電極２５に印加する電圧によ
って制御することにより、高周波信号の通過経路を切換
え、減衰器として動作させることができる。
【０００８】
【発明が解決しようとする課題】従来の減衰器は以上の
ように構成されており、基準伝送線路と、抵抗により構
成された減衰部と、経路切換え用の３端子スイッチが２
つ必要なため減衰器が大型化し、さらに基準伝送線路や
抵抗の前後に形成される接続用線路により通過位相特性
や通過減衰特性等の周波数特性が大きくなるという課題
があった。
ように構成されており、基準伝送線路と、抵抗により構
成された減衰部と、経路切換え用の３端子スイッチが２
つ必要なため減衰器が大型化し、さらに基準伝送線路や
抵抗の前後に形成される接続用線路により通過位相特性
や通過減衰特性等の周波数特性が大きくなるという課題
があった。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、小型で周波数特性が小さく、設計
の容易な減衰器を得ることを目的とする。
めになされたもので、小型で周波数特性が小さく、設計
の容易な減衰器を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明の実施の形態１
による減衰器においては、その一端が接地されている第
１の抵抗に第１のＦＥＴを直列に接続した第１の直列回
路と、その一端が接地されている第２の抵抗に第２のＦ
ＥＴを直列に接続した第２の直列回路と、ドレイン電極
及びソース電極間に第３の抵抗を装荷した第３のＦＥＴ
とでπ型回路を構成し、これらＦＥＴのゲート電極に所
定のバイアスを印加するようにした。
による減衰器においては、その一端が接地されている第
１の抵抗に第１のＦＥＴを直列に接続した第１の直列回
路と、その一端が接地されている第２の抵抗に第２のＦ
ＥＴを直列に接続した第２の直列回路と、ドレイン電極
及びソース電極間に第３の抵抗を装荷した第３のＦＥＴ
とでπ型回路を構成し、これらＦＥＴのゲート電極に所
定のバイアスを印加するようにした。
【００１１】また、この発明の実施の形態２による減衰
器においては、ドレイン電極及びソース電極間に第１の
インダクタを装荷した第１のＦＥＴにその一端が接地さ
れている第１の抵抗を直列に接続した第１の直列回路
と、ドレイン電極及びソース電極間に第２のインダクタ
を装荷した第２のＦＥＴにその一端が接地されている第
２の抵抗を直列に接続した第２の直列回路と、ドレイン
電極及びソース電極間に第３の抵抗を装荷した第３のＦ
ＥＴとでπ型回路を構成し、これらＦＥＴのゲート電極
に所定のバイアスを印加するようにした。
器においては、ドレイン電極及びソース電極間に第１の
インダクタを装荷した第１のＦＥＴにその一端が接地さ
れている第１の抵抗を直列に接続した第１の直列回路
と、ドレイン電極及びソース電極間に第２のインダクタ
を装荷した第２のＦＥＴにその一端が接地されている第
２の抵抗を直列に接続した第２の直列回路と、ドレイン
電極及びソース電極間に第３の抵抗を装荷した第３のＦ
ＥＴとでπ型回路を構成し、これらＦＥＴのゲート電極
に所定のバイアスを印加するようにした。
【００１２】また、この発明の実施の形態３による減衰
器においては、第３のＦＥＴに並列に接続される抵抗の
入出力端を形成する線路パターンを、ＦＥＴに櫛形状に
形成されているドレイン電極パターンとソース電極パタ
ーンとに接続するようにした。
器においては、第３のＦＥＴに並列に接続される抵抗の
入出力端を形成する線路パターンを、ＦＥＴに櫛形状に
形成されているドレイン電極パターンとソース電極パタ
ーンとに接続するようにした。
【００１３】また、この発明の実施の形態４による減衰
器においては、第３のＦＥＴを形成する櫛形状のドレイ
ン電極パターンとソース電極パターンとの間隙の一部に
ゲート電極パターンを形成し、残るドレイン電極パター
ンとソース電極パターン間に抵抗を形成するようにし
た。
器においては、第３のＦＥＴを形成する櫛形状のドレイ
ン電極パターンとソース電極パターンとの間隙の一部に
ゲート電極パターンを形成し、残るドレイン電極パター
ンとソース電極パターン間に抵抗を形成するようにし
た。
【００１４】また、この発明の実施の形態５による減衰
器においては、入出力に対し並列に接続されている第１
の抵抗及び第２の抵抗のうちＦＥＴと接続されているの
とは他端に、パターンで形成されたラジアルスタブを接
続するようにした。
器においては、入出力に対し並列に接続されている第１
の抵抗及び第２の抵抗のうちＦＥＴと接続されているの
とは他端に、パターンで形成されたラジアルスタブを接
続するようにした。
【００１５】
実施の形態１．図１は、この発明の実施の形態１を示す
回路図である、図において１は第１のＦＥＴ、２は第２
のＦＥＴ、３は第３のＦＥＴ、４ａは第１のＦＥＴに直
列に接続された第１の抵抗、４ｂは第２のＦＥＴに直列
に接続された第２の抵抗、４ｃは第３のＦＥＴに並列に
装荷された第３の抵抗、５は接地、７ａは第１の直列回
路、７ｂは第２の直列回路である。
回路図である、図において１は第１のＦＥＴ、２は第２
のＦＥＴ、３は第３のＦＥＴ、４ａは第１のＦＥＴに直
列に接続された第１の抵抗、４ｂは第２のＦＥＴに直列
に接続された第２の抵抗、４ｃは第３のＦＥＴに並列に
装荷された第３の抵抗、５は接地、７ａは第１の直列回
路、７ｂは第２の直列回路である。
【００１６】次に、図１を用い動作について説明する。
従来の技術で説明したように、ＦＥＴのゲート電極に印
加する電圧を制御することでＦＥＴをオン状態とオフ状
態に切換えることができ、ＦＥＴがオン状態ではＦＥＴ
は低インピーダンスとなり高周波成分はＦＥＴを通過
し、ＦＥＴがオフ状態ではＦＥＴは高インピーダンスと
なり高周波成分を遮断する。従って、第１のＦＥＴ１及
び第２のＦＥＴ２をオフ状態にし、第３のＦＥＴ３をオ
ン状態とすると、減衰器の等価回路は第１のＦＥＴ１及
び第２のＦＥＴ２が入力端６ａ、出力端６ｂに対し開放
端とみなせ、第３のＦＥＴが十分小さい抵抗成分とすれ
ば、図２（ａ）の等価回路と見なすことができ、この状
態では通過回路として作用する。
従来の技術で説明したように、ＦＥＴのゲート電極に印
加する電圧を制御することでＦＥＴをオン状態とオフ状
態に切換えることができ、ＦＥＴがオン状態ではＦＥＴ
は低インピーダンスとなり高周波成分はＦＥＴを通過
し、ＦＥＴがオフ状態ではＦＥＴは高インピーダンスと
なり高周波成分を遮断する。従って、第１のＦＥＴ１及
び第２のＦＥＴ２をオフ状態にし、第３のＦＥＴ３をオ
ン状態とすると、減衰器の等価回路は第１のＦＥＴ１及
び第２のＦＥＴ２が入力端６ａ、出力端６ｂに対し開放
端とみなせ、第３のＦＥＴが十分小さい抵抗成分とすれ
ば、図２（ａ）の等価回路と見なすことができ、この状
態では通過回路として作用する。
【００１７】つぎに、第１のＦＥＴ１及び、第２のＦＥ
Ｔ２をオン状態にし、第３のＦＥＴ３をオフ状態とす
る。このときの減衰器の等価回路は第１のＦＥＴ１及
び、第２のＦＥＴ２が低抵抗成分であり、第３のＦＥＴ
３が高インピーダンスで開放状態だとすれば図２（ｂ）
のような、第１の抵抗４ａ、第２の抵抗４ｂ、第３の抵
抗４ｃによるπ型の減衰器となる。この場合の減衰量Ｌ
は第１の抵抗４ａ、第２の抵抗４ｂの抵抗値を共にＲ
１、第３の抵抗４ｃの抵抗値をＲ２とすると数１で与え
られる。
Ｔ２をオン状態にし、第３のＦＥＴ３をオフ状態とす
る。このときの減衰器の等価回路は第１のＦＥＴ１及
び、第２のＦＥＴ２が低抵抗成分であり、第３のＦＥＴ
３が高インピーダンスで開放状態だとすれば図２（ｂ）
のような、第１の抵抗４ａ、第２の抵抗４ｂ、第３の抵
抗４ｃによるπ型の減衰器となる。この場合の減衰量Ｌ
は第１の抵抗４ａ、第２の抵抗４ｂの抵抗値を共にＲ
１、第３の抵抗４ｃの抵抗値をＲ２とすると数１で与え
られる。
【００１８】
【数１】
【００１９】また、一般的な整合条件である入出力イン
ピーダンスを５０Ωとした場合のＲ１とＲ２の関係は数
２により与えられる。
ピーダンスを５０Ωとした場合のＲ１とＲ２の関係は数
２により与えられる。
【００２０】
【数２】
【００２１】このように、ＦＥＴのオン状態とオフ状態
を制御し、通過回路とπ型減衰回路とに切換える構成と
することにより、小型化が可能となりＦＥＴや抵抗の接
続用線路を短くでき、余分なインダクタ成分を大幅に減
少させることができるため、周波数特性の小さい減衰器
が得られる。また、抵抗Ｒ１、Ｒ２の値が数１、数２を
満たす値の範囲内であれば任意の減衰量を得られるので
設計の容易な減衰器が得られる。
を制御し、通過回路とπ型減衰回路とに切換える構成と
することにより、小型化が可能となりＦＥＴや抵抗の接
続用線路を短くでき、余分なインダクタ成分を大幅に減
少させることができるため、周波数特性の小さい減衰器
が得られる。また、抵抗Ｒ１、Ｒ２の値が数１、数２を
満たす値の範囲内であれば任意の減衰量を得られるので
設計の容易な減衰器が得られる。
【００２２】実施の形態２．図３は、この発明の実施の
形態２を示す回路図であり、図において第１のインダク
タ８ａは第１のＦＥＴ１のドレイン電極パターンまたは
ドレイン電極に接続されるパターンの一部とソース電極
パターンまたはソース電極に接続されるパターンの一部
とを接続し、第２のインダクタ８ｂは第２のＦＥＴ２の
ドレイン電極パターンまたはドレイン電極に接続される
パターンの一部とソース電極パターンまたはソース電極
に接続されるパターンの一部とを接続したものである。
形態２を示す回路図であり、図において第１のインダク
タ８ａは第１のＦＥＴ１のドレイン電極パターンまたは
ドレイン電極に接続されるパターンの一部とソース電極
パターンまたはソース電極に接続されるパターンの一部
とを接続し、第２のインダクタ８ｂは第２のＦＥＴ２の
ドレイン電極パターンまたはドレイン電極に接続される
パターンの一部とソース電極パターンまたはソース電極
に接続されるパターンの一部とを接続したものである。
【００２３】次に図３を用い動作の説明をする。第１の
ＦＥＴ１及び第２のＦＥＴ２がオフ状態となるとき各Ｆ
ＥＴは容量性を示すため、並列に装荷されたインダクタ
８ａ及びインダクタ８ｂのインダクタンスを適当に選ぶ
ことで、ＦＥＴのオフ時の容量性分とインダクタとによ
り所望の周波数において並列共振回路を構成できる。そ
のため、第１のＦＥＴ１及び第２のＦＥＴ２がオフ状
態、第３のＦＥＴ３がオン状態の通過回路構成時におい
て、並列に接続された回路部は入出力線路に対しさらに
高インピーダンスとなり通過損失を低減できる。また、
このインダクタの値の選びかたにより、第１のＦＥＴ１
及び第２のＦＥＴ２の総ゲート幅の選択の自由度が増し
設計が容易になるとともに、マイクロ波帯やミリ波帯に
いたるまで本構成を利用できるようになる。
ＦＥＴ１及び第２のＦＥＴ２がオフ状態となるとき各Ｆ
ＥＴは容量性を示すため、並列に装荷されたインダクタ
８ａ及びインダクタ８ｂのインダクタンスを適当に選ぶ
ことで、ＦＥＴのオフ時の容量性分とインダクタとによ
り所望の周波数において並列共振回路を構成できる。そ
のため、第１のＦＥＴ１及び第２のＦＥＴ２がオフ状
態、第３のＦＥＴ３がオン状態の通過回路構成時におい
て、並列に接続された回路部は入出力線路に対しさらに
高インピーダンスとなり通過損失を低減できる。また、
このインダクタの値の選びかたにより、第１のＦＥＴ１
及び第２のＦＥＴ２の総ゲート幅の選択の自由度が増し
設計が容易になるとともに、マイクロ波帯やミリ波帯に
いたるまで本構成を利用できるようになる。
【００２４】実施の形態３．図４はこの発明の実施の形
態３を示す構造図であり、実施の形態１で説明した図１
中、第３の抵抗４ｃが装荷された第３のＦＥＴ３の構造
図を示す。図において第３のＦＥＴ３の電極構造は、短
冊形状のドレイン電極パターン９と、同じく短冊形状を
したソース電極パターン１０とを複数本交互に並行に配
置し、ドレイン電極パターン９とソース電極パターン１
０との間にゲート電極パターン１１を配置した構造とな
っている。また、ゲート電極パターン１１は相互に接続
されかつ外部に引き出されており、ソース電極パターン
１０はゲート電極パターン１１との干渉をさけるため、
エアブリッジ１２ａを介して他のＦＥＴとの接続パター
ン１６ｂに接続されている。また、１７は図１における
第３の抵抗４ｃに相当する抵抗体であり、この抵抗体１
７は端子用線路パターン１５により第３のＦＥＴ３に接
続されている。
態３を示す構造図であり、実施の形態１で説明した図１
中、第３の抵抗４ｃが装荷された第３のＦＥＴ３の構造
図を示す。図において第３のＦＥＴ３の電極構造は、短
冊形状のドレイン電極パターン９と、同じく短冊形状を
したソース電極パターン１０とを複数本交互に並行に配
置し、ドレイン電極パターン９とソース電極パターン１
０との間にゲート電極パターン１１を配置した構造とな
っている。また、ゲート電極パターン１１は相互に接続
されかつ外部に引き出されており、ソース電極パターン
１０はゲート電極パターン１１との干渉をさけるため、
エアブリッジ１２ａを介して他のＦＥＴとの接続パター
ン１６ｂに接続されている。また、１７は図１における
第３の抵抗４ｃに相当する抵抗体であり、この抵抗体１
７は端子用線路パターン１５により第３のＦＥＴ３に接
続されている。
【００２５】端子用線路パターン１５ａは、ドレイン電
極パターン９ａの先端部に接続され、端子用線路パター
ン１５ｂは、ソース電極パターン１０ａの先端部にエア
ブリッジ１３により接続されている。さらに、櫛形状に
配置されている複数のドレイン電極パターン９どうしを
エアブリッジ１４にて橋絡接続しており、同様にソース
電極パターン１０どうしをエアブリッジ１３にて橋絡接
続した構造となっている。
極パターン９ａの先端部に接続され、端子用線路パター
ン１５ｂは、ソース電極パターン１０ａの先端部にエア
ブリッジ１３により接続されている。さらに、櫛形状に
配置されている複数のドレイン電極パターン９どうしを
エアブリッジ１４にて橋絡接続しており、同様にソース
電極パターン１０どうしをエアブリッジ１３にて橋絡接
続した構造となっている。
【００２６】以上のような構造とすれば、例えば端子用
線路パターン１５を、隣接するＦＥＴとの接続パターン
１６ａ及び１６ｂから引き出す場合にくらべ、端子用線
路パターン１５の線路長を極力短くできるため配置上小
型化が可能となり、さらに周波数特性を劣化させる要因
である端子用線路パターン１５に伴う寄生インダクタ成
分が低減できる。
線路パターン１５を、隣接するＦＥＴとの接続パターン
１６ａ及び１６ｂから引き出す場合にくらべ、端子用線
路パターン１５の線路長を極力短くできるため配置上小
型化が可能となり、さらに周波数特性を劣化させる要因
である端子用線路パターン１５に伴う寄生インダクタ成
分が低減できる。
【００２７】実施の形態４．図５はこの発明の実施の形
態４を示す構造図であり、実施の形態１で説明した図１
中第３の抵抗４ｃが装荷された第３のＦＥＴ３を示す構
造図である。図５において、１８ａはドレイン電極パタ
ーン９ａとソース電極パターン１０ａとの間にゲート電
極パターン１１ａを形成した第１のＦＥＴ部であり、１
８ｂはドレイン電極パターン９ｂとソース電極パターン
１０ｂとの間にゲート電極パターン１１ｂを形成した第
２のＦＥＴ部である。また、１７は第１のＦＥＴ部と第
２のＦＥＴ部に挟まれる形で形成されている抵抗体であ
る。この抵抗体１７は、端子用線路パターン１５とエア
ブリッジとにより接続パターン１６と接続されている。
このように、ＦＥＴ内部に抵抗体１７を配置する構造と
なっているため、接続用線路パターンを更に短くするこ
とができ、減衰器としてさらに小型化し周波数特性の小
さい回路となる。
態４を示す構造図であり、実施の形態１で説明した図１
中第３の抵抗４ｃが装荷された第３のＦＥＴ３を示す構
造図である。図５において、１８ａはドレイン電極パタ
ーン９ａとソース電極パターン１０ａとの間にゲート電
極パターン１１ａを形成した第１のＦＥＴ部であり、１
８ｂはドレイン電極パターン９ｂとソース電極パターン
１０ｂとの間にゲート電極パターン１１ｂを形成した第
２のＦＥＴ部である。また、１７は第１のＦＥＴ部と第
２のＦＥＴ部に挟まれる形で形成されている抵抗体であ
る。この抵抗体１７は、端子用線路パターン１５とエア
ブリッジとにより接続パターン１６と接続されている。
このように、ＦＥＴ内部に抵抗体１７を配置する構造と
なっているため、接続用線路パターンを更に短くするこ
とができ、減衰器としてさらに小型化し周波数特性の小
さい回路となる。
【００２８】実施の形態５．図６は、この発明の実施の
形態５を示す回路図であり、入出力に対し並列に配置さ
れている抵抗の接地側に高周波的に接地されるようにラ
ジアルスタブを接続した回路である。図６においてラジ
アルスタブ１９は抵抗の接地側と接続され他端は所望の
周波数の波長の１／４の長さのところで解放されてい
る。このような構成とすることによりパターン配置が容
易となり、また、抵抗から接地されるまでの間の余分な
インダクタ成分を減少させることができるため、周波数
特性の小さい減衰器が可能となる。
形態５を示す回路図であり、入出力に対し並列に配置さ
れている抵抗の接地側に高周波的に接地されるようにラ
ジアルスタブを接続した回路である。図６においてラジ
アルスタブ１９は抵抗の接地側と接続され他端は所望の
周波数の波長の１／４の長さのところで解放されてい
る。このような構成とすることによりパターン配置が容
易となり、また、抵抗から接地されるまでの間の余分な
インダクタ成分を減少させることができるため、周波数
特性の小さい減衰器が可能となる。
【００２９】
【発明の効果】この発明は以上のように構成されている
ので、以下に記載するような効果がある。
ので、以下に記載するような効果がある。
【００３０】この発明の実施の形態１によれば、ＦＥＴ
がオン時に抵抗性を持ちＦＥＴがオフ時に容量性を持つ
ことをゲート電極に印加する電圧によって切換え、図１
に示すように減衰器の構成を通過回路とπ型回路とに切
換える構成としたので、減衰量が異なる減衰器を設計す
る場合でもπ型減衰回路の抵抗値を変えることで他の回
路との整合設計が容易にできる効果がある。
がオン時に抵抗性を持ちＦＥＴがオフ時に容量性を持つ
ことをゲート電極に印加する電圧によって切換え、図１
に示すように減衰器の構成を通過回路とπ型回路とに切
換える構成としたので、減衰量が異なる減衰器を設計す
る場合でもπ型減衰回路の抵抗値を変えることで他の回
路との整合設計が容易にできる効果がある。
【００３１】また、この発明の実施の形態２によれば、
入出力に対して並列に配置されているＦＥＴにインダク
タを並列に装荷することによりＦＥＴの総ゲート幅の設
計時における自由度が広まり設計が容易になるととも
に、通過回路時の通過損失量も減させる効果がある。
入出力に対して並列に配置されているＦＥＴにインダク
タを並列に装荷することによりＦＥＴの総ゲート幅の設
計時における自由度が広まり設計が容易になるととも
に、通過回路時の通過損失量も減させる効果がある。
【００３２】また、この発明の実施の形態３によれば、
入出力に対し直列に配置された、ＦＥＴに並列に装荷さ
れる抵抗の入出力端を形成する線路パターンを短く配置
できるようにしたので、回路を小型化できかつ線路パタ
ーンによる寄生インダクタ量が低減したことで周波数特
性の小さい減衰器が得られる効果がある。
入出力に対し直列に配置された、ＦＥＴに並列に装荷さ
れる抵抗の入出力端を形成する線路パターンを短く配置
できるようにしたので、回路を小型化できかつ線路パタ
ーンによる寄生インダクタ量が低減したことで周波数特
性の小さい減衰器が得られる効果がある。
【００３３】また、この発明の実施の形態４によれば、
ＦＥＴ内部に抵抗を形成することで、ＦＥＴに並列に抵
抗を装荷するために必要としていた接続用線路パターン
を省略できさらに小型化できるとともに、余分な寄生イ
ンダクタ量が減少したことにより、周波数特性の小さい
減衰器が得られる効果がある。
ＦＥＴ内部に抵抗を形成することで、ＦＥＴに並列に抵
抗を装荷するために必要としていた接続用線路パターン
を省略できさらに小型化できるとともに、余分な寄生イ
ンダクタ量が減少したことにより、周波数特性の小さい
減衰器が得られる効果がある。
【００３４】また、この発明の実施の形態５によれば、
入出力に対し並列に配置してある抵抗の接地側に高周波
的に接地されるようにラジアルスタブを接続することで
パターン配置が容易となり、また抵抗から接地されるま
での間の余分なインダクタ量を減少させることができる
ため、高周波特性の小さい減衰器が得られる効果があ
る。
入出力に対し並列に配置してある抵抗の接地側に高周波
的に接地されるようにラジアルスタブを接続することで
パターン配置が容易となり、また抵抗から接地されるま
での間の余分なインダクタ量を減少させることができる
ため、高周波特性の小さい減衰器が得られる効果があ
る。
【図１】 この発明の実施の形態１を示す回路図であ
る。
る。
【図２】 この発明の実施の形態１の動作を説明する回
路図である。
路図である。
【図３】 この発明の実施の形態２を示す回路図であ
る。
る。
【図４】 この発明の実施の形態３を示す構造図であ
る。
る。
【図５】 この発明の実施の形態４を示す構造図であ
る。
る。
【図６】 この発明の実施の形態５を示す回路図であ
る。
る。
【図７】 従来の減衰器を示す回路図である。
１ 第１のＦＥＴ、２ 第２のＦＥＴ、３ 第３のＦＥ
Ｔ、４ 抵抗、５ 接地、６ 入出力端子、７ 直列回
路部、８ インダクタ、９ ドレイン電極パターン、１
０ ソース電極パターン、１１ ゲート電極パターン、
１２ エアブリッジ、１３ エアブリッジ、１４ エア
ブリッジ、１５ 端子用線路パターン、１６ 接続パタ
ーン、１７ 抵抗体、１８ ＦＥＴ部、１９ ラジアル
スタブ、２０ 第４のＦＥＴ、２１ 基準伝送線路、２
２ 抵抗、２３ ドレイン電極、２４ ソース電極、２
５ ゲート電極。
Ｔ、４ 抵抗、５ 接地、６ 入出力端子、７ 直列回
路部、８ インダクタ、９ ドレイン電極パターン、１
０ ソース電極パターン、１１ ゲート電極パターン、
１２ エアブリッジ、１３ エアブリッジ、１４ エア
ブリッジ、１５ 端子用線路パターン、１６ 接続パタ
ーン、１７ 抵抗体、１８ ＦＥＴ部、１９ ラジアル
スタブ、２０ 第４のＦＥＴ、２１ 基準伝送線路、２
２ 抵抗、２３ ドレイン電極、２４ ソース電極、２
５ ゲート電極。
Claims (5)
- 【請求項１】 第１のＦＥＴ（電界効果トランジスタ）
のドレイン電極あるいはソース電極に、その一端が接地
されている第１の抵抗を接続した第１の直列回路と、第
２のＦＥＴのドレイン電極あるいはソース電極に、その
一端が接地されている第２の抵抗を接続した第２の直列
回路とを入出力端に対し並列に接続し、ドレイン電極及
びソース電極間に第３の抵抗を装荷した第３のＦＥＴを
前記第１の直列回路と前記第２の直列回路との間に、入
出力端に対し直列に接続してπ型回路を構成し、前記第
１から第３のＦＥＴの各々のゲート電極にバイアス電圧
を印加する手段を具備したことを特徴とする減衰器。 - 【請求項２】 第１のＦＥＴのドレイン電極あるいはソ
ース電極に、その一端が接地されている第１の抵抗を接
続すると共に前記第１のＦＥＴのドレイン電極及びソー
ス電極間に第１のインダクタを装荷した第１の直列回路
と、第２のＦＥＴのドレイン電極あるいはソース電極
に、その一端が接地されている第２の抵抗を接続すると
共に前記第２のＦＥＴのドレイン電極及びソース電極間
に第２のインダクタを装荷した第２の直列回路とを入出
力端に対し並列に接続し、ドレイン電極及びソース電極
間に第３の抵抗を装荷した第３のＦＥＴを前記第１の直
列回路と前記第２の直列回路との間に、入出力端に対し
直列に接続してπ型回路を構成し、前記第１から第３の
ＦＥＴの各々のゲート電極にバイアス電圧を印加する手
段を具備したことを特徴とする減衰器。 - 【請求項３】 前記第３のＦＥＴのドレイン電極及びソ
ース電極が、少なくとも１本以上の短冊形状パターンを
並行に配置して形成した櫛形状であって、この櫛形状の
電極を有するＦＥＴに並列に装荷される前記第３の抵抗
が、ドレイン電極パターンまたはソース電極パターンの
うち１極の少なくとも１本以上の電極パターンと、他極
の少なくとも１本以上の電極パターンとを接続するパタ
ーン上に形成されることを特徴とする請求項１，２記載
のいずれかの減衰器。 - 【請求項４】 前記第３のＦＥＴのドレイン電極及びソ
ース電極が少なくとも１本以上の短冊形状パターンを並
行に配置して形成した櫛形状であって、これら櫛形状の
ドレイン電極パターンとソース電極パターンとの間隙の
一部にゲート電極パターンを配置してＦＥＴ部を形成す
ると共に、残るドレイン電極パターンとソース電極パタ
ーン間に抵抗を配置して前記第３の抵抗としたことを特
徴とする請求項１，２記載のいずれかの減衰器。 - 【請求項５】 前記第１の抵抗及び前記第２の抵抗が接
続される接地をパターンで形成されたラジアルスタブと
したことを特徴とする請求項１，２記載のいずれかの減
衰器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29002295A JPH09135102A (ja) | 1995-11-08 | 1995-11-08 | 減衰器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29002295A JPH09135102A (ja) | 1995-11-08 | 1995-11-08 | 減衰器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09135102A true JPH09135102A (ja) | 1997-05-20 |
Family
ID=17750785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29002295A Pending JPH09135102A (ja) | 1995-11-08 | 1995-11-08 | 減衰器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09135102A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173868A (ja) * | 2004-12-14 | 2006-06-29 | Nippon Telegr & Teleph Corp <Ntt> | 可変減衰器 |
| US7239205B2 (en) | 2003-07-03 | 2007-07-03 | Matsushita Electric Industrial Co., Ltd. | High frequency amplifier circuit and mobile communication terminal using the same |
| JP2019161294A (ja) * | 2018-03-08 | 2019-09-19 | 住友電工デバイス・イノベーション株式会社 | 可変減衰器 |
-
1995
- 1995-11-08 JP JP29002295A patent/JPH09135102A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7239205B2 (en) | 2003-07-03 | 2007-07-03 | Matsushita Electric Industrial Co., Ltd. | High frequency amplifier circuit and mobile communication terminal using the same |
| US7626459B2 (en) | 2003-07-03 | 2009-12-01 | Panasonic Corporation | High frequency amplifier circuit and mobile communication terminal using the same |
| US7924098B2 (en) | 2003-07-03 | 2011-04-12 | Panasonic Corporation | High frequency amplifier circuit and mobile communication terminal using the same |
| JP2006173868A (ja) * | 2004-12-14 | 2006-06-29 | Nippon Telegr & Teleph Corp <Ntt> | 可変減衰器 |
| JP2019161294A (ja) * | 2018-03-08 | 2019-09-19 | 住友電工デバイス・イノベーション株式会社 | 可変減衰器 |
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