JP2679331B2 - マイクロ波回路スイツチ及びマイクロ波回路スイツチを備えた移相器 - Google Patents
マイクロ波回路スイツチ及びマイクロ波回路スイツチを備えた移相器Info
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- JP2679331B2 JP2679331B2 JP3434290A JP3434290A JP2679331B2 JP 2679331 B2 JP2679331 B2 JP 2679331B2 JP 3434290 A JP3434290 A JP 3434290A JP 3434290 A JP3434290 A JP 3434290A JP 2679331 B2 JP2679331 B2 JP 2679331B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は，マイクロ波回路に設けられたスイツチに
ついて，このスイツチが入出力する信号の反射を抑制す
ることに関するものである。
ついて，このスイツチが入出力する信号の反射を抑制す
ることに関するものである。
第９図は，例えば,C.W.Suckling.“Ｓ−Band Phase S
hifter using Monolithic GaAs Circuits"IEEE Interna
tional Solid−State Circuit Conference 1982PP.134
−135に示された従来の移相器に設けられたマイクロ波
回路スイツチの一例を示す回路構成図である。図におい
て，（１）は入力端子回路としての入力端子，（２）は
入力端子（１）に電気的に接続された第１のFET,（３）
（４）（５）はそれぞれ第１のFET（２）の第１のドレ
イン電極，第１のソース電極，第１のゲート電極，
（６）は入力端子（１）に電気的に接続された第２のFE
T,（７）（８）（９）は第２のFET（６）の第２のドレ
イン電極，第２のソース電極，第２のゲート電極であ
り，第１のソース電極（４）と第２のドレイン電極
（７）とが接続されている。また，（10）は入力端子
（１）に電気的に接続された第３のFET,（11）（12）
（13）はそれぞれ第３のFET（10）の第３のドレイン電
極，第３のソース電極，第３のゲート電極，（14）は入
力端子（１）に電気的に接続された第４のFET,（15）
（16）（17）は第４のFET（14）の第４のドレイン電
極，第４のソース電極，第４のゲート電極であり，第３
のソース電極（12）と第４のドレイン電極（15）が接続
されている。（18）は第１のFET（２），第２のFET
（６），第３のFET（10），および第４のFET（14）から
構成されたスイツチ手段としての第１の単極双投スイツ
チ（以下,SPDTスイツチと略称する。），（19）は出力
端子回路としての出力端子，（20）は出力端子（19）に
電気的に接続された第５のFET,（21）（22）（23）はそ
れぞれ第５のFET（20）の第５のドレイン電極，第５の
ソース電極，第５のゲート電極，（24）は出力端子（1
9）に電気的に接続された第６のFET,（25）（26）（2
7）は第６のFET（24）の第６のドレイン電極，第６のソ
ース電極，第６のゲート電極であり，第５のソース電極
（22）と第６のドレイン電極（25）とが接続されてい
る。また，（28）は出力端子（19）に電気的に接続され
た第７のFET,（29）（30）（31）はそれぞれ第７のFET
（28）の第７のドレイン電極，第７のソース電極，第７
のゲート電極，（32）は出力端子（19）に電気的に接続
された第８のFET,（33）（34）（35）は第８のFET（3
2）の第８のドレイン電極，第８のソース電極，第８の
ゲート電極であり，第７のソース電極（30）と第８のド
レイン電極（33）とが接続されている。（36）は第５の
FET（20），第６のFET（24），第７のFET（28）および
第８のFET（32）から構成されたスイツチ手段としての
第２のSPDTスイツチ，（37）は第１のFET（２）の第１
のソース電極（４）と第５のFET（20）の第５のソース
電極（22）との間に接続されている第１のインダクタ用
線路，（38）は接地用導体，（39a）（39b）は一端が第
１のインダクタ用線路（37）に接続され，他端が接地用
導体（38）に接続されている第１のキヤパシタ，（40
a）（40b）は第３のFET（10）の第３のソース電極（1
2）と第７のFET（28）の第７のソース電極（30）との間
に直列に接続されている第２のキヤパシタ，（41）は一
端が第２のキヤパシタ（40a）（40b）の中間点に接続さ
れ，他端が接地用導体（38）に接続されている第２のイ
ンダクタ用線路，（42a）〜（42d）は第1,第2,第3,およ
び，第４のバイアス端子，（43a）〜（43d）はバイアス
用線路，（44a）〜（44d）は一端がそれぞれバイアス用
線路（43a）〜（43d）を介して第1,第2,第3,および，第
４のバイアス端子（42a）〜（42d）に接続され，他端が
それぞれ接地用導体（38）に接続されているバイアス回
路用キヤパシタ，（45a）〜（45h）は一端がそれぞれ第
１のゲート電極（５），第２のゲート電極（９），第３
のゲート電極（13），第４のゲート電極（17），第５の
ゲート電極（23），第６のゲート電極（27），第７のゲ
ート電極（31），および，第８のゲート電極（35）に接
続され，他端がそれぞれバイアス回路用キヤパシタ（44
a）〜（44d）に電気的に接続されているバイアス抵抗，
（46）は上記の回路がマイクロ波ICとして形成されてい
る半導体基板である。ここで，第１のゲート電極
（５），第２のゲート電極（９），第３のゲート電極
（13），第４のゲート電極（17），第５のゲート電極
（23），第６のゲート電極（27），第７のゲート電極
（31），および，第８のゲート電極（35）には第1,第2,
第3,および，第４のバイアス端子（42a）〜（42d）を介
してバイアス電圧が印加されるが，この際に必要なDCリ
ターン回路は，ここでは図示を省略している，また，第
１のインダクタ用線路（37）と第１のキヤパシタ（39
a）（39b）とで，低域通過形フイルタ（47）（以下,LPF
と略称する。）が形成されており，第２のキヤパシタ
（40a）（40b）と第２のインダクタ用線路（41）とで高
域通過形フイルタ（48）（以下,HPFと略称する。）が形
成されている。また，ここで,LPF,HPFは，ともに所要の
周波数を通過帯域とするようにして，上記各リアクタン
ス素子の素子値が設定されている。
hifter using Monolithic GaAs Circuits"IEEE Interna
tional Solid−State Circuit Conference 1982PP.134
−135に示された従来の移相器に設けられたマイクロ波
回路スイツチの一例を示す回路構成図である。図におい
て，（１）は入力端子回路としての入力端子，（２）は
入力端子（１）に電気的に接続された第１のFET,（３）
（４）（５）はそれぞれ第１のFET（２）の第１のドレ
イン電極，第１のソース電極，第１のゲート電極，
（６）は入力端子（１）に電気的に接続された第２のFE
T,（７）（８）（９）は第２のFET（６）の第２のドレ
イン電極，第２のソース電極，第２のゲート電極であ
り，第１のソース電極（４）と第２のドレイン電極
（７）とが接続されている。また，（10）は入力端子
（１）に電気的に接続された第３のFET,（11）（12）
（13）はそれぞれ第３のFET（10）の第３のドレイン電
極，第３のソース電極，第３のゲート電極，（14）は入
力端子（１）に電気的に接続された第４のFET,（15）
（16）（17）は第４のFET（14）の第４のドレイン電
極，第４のソース電極，第４のゲート電極であり，第３
のソース電極（12）と第４のドレイン電極（15）が接続
されている。（18）は第１のFET（２），第２のFET
（６），第３のFET（10），および第４のFET（14）から
構成されたスイツチ手段としての第１の単極双投スイツ
チ（以下,SPDTスイツチと略称する。），（19）は出力
端子回路としての出力端子，（20）は出力端子（19）に
電気的に接続された第５のFET,（21）（22）（23）はそ
れぞれ第５のFET（20）の第５のドレイン電極，第５の
ソース電極，第５のゲート電極，（24）は出力端子（1
9）に電気的に接続された第６のFET,（25）（26）（2
7）は第６のFET（24）の第６のドレイン電極，第６のソ
ース電極，第６のゲート電極であり，第５のソース電極
（22）と第６のドレイン電極（25）とが接続されてい
る。また，（28）は出力端子（19）に電気的に接続され
た第７のFET,（29）（30）（31）はそれぞれ第７のFET
（28）の第７のドレイン電極，第７のソース電極，第７
のゲート電極，（32）は出力端子（19）に電気的に接続
された第８のFET,（33）（34）（35）は第８のFET（3
2）の第８のドレイン電極，第８のソース電極，第８の
ゲート電極であり，第７のソース電極（30）と第８のド
レイン電極（33）とが接続されている。（36）は第５の
FET（20），第６のFET（24），第７のFET（28）および
第８のFET（32）から構成されたスイツチ手段としての
第２のSPDTスイツチ，（37）は第１のFET（２）の第１
のソース電極（４）と第５のFET（20）の第５のソース
電極（22）との間に接続されている第１のインダクタ用
線路，（38）は接地用導体，（39a）（39b）は一端が第
１のインダクタ用線路（37）に接続され，他端が接地用
導体（38）に接続されている第１のキヤパシタ，（40
a）（40b）は第３のFET（10）の第３のソース電極（1
2）と第７のFET（28）の第７のソース電極（30）との間
に直列に接続されている第２のキヤパシタ，（41）は一
端が第２のキヤパシタ（40a）（40b）の中間点に接続さ
れ，他端が接地用導体（38）に接続されている第２のイ
ンダクタ用線路，（42a）〜（42d）は第1,第2,第3,およ
び，第４のバイアス端子，（43a）〜（43d）はバイアス
用線路，（44a）〜（44d）は一端がそれぞれバイアス用
線路（43a）〜（43d）を介して第1,第2,第3,および，第
４のバイアス端子（42a）〜（42d）に接続され，他端が
それぞれ接地用導体（38）に接続されているバイアス回
路用キヤパシタ，（45a）〜（45h）は一端がそれぞれ第
１のゲート電極（５），第２のゲート電極（９），第３
のゲート電極（13），第４のゲート電極（17），第５の
ゲート電極（23），第６のゲート電極（27），第７のゲ
ート電極（31），および，第８のゲート電極（35）に接
続され，他端がそれぞれバイアス回路用キヤパシタ（44
a）〜（44d）に電気的に接続されているバイアス抵抗，
（46）は上記の回路がマイクロ波ICとして形成されてい
る半導体基板である。ここで，第１のゲート電極
（５），第２のゲート電極（９），第３のゲート電極
（13），第４のゲート電極（17），第５のゲート電極
（23），第６のゲート電極（27），第７のゲート電極
（31），および，第８のゲート電極（35）には第1,第2,
第3,および，第４のバイアス端子（42a）〜（42d）を介
してバイアス電圧が印加されるが，この際に必要なDCリ
ターン回路は，ここでは図示を省略している，また，第
１のインダクタ用線路（37）と第１のキヤパシタ（39
a）（39b）とで，低域通過形フイルタ（47）（以下,LPF
と略称する。）が形成されており，第２のキヤパシタ
（40a）（40b）と第２のインダクタ用線路（41）とで高
域通過形フイルタ（48）（以下,HPFと略称する。）が形
成されている。また，ここで,LPF,HPFは，ともに所要の
周波数を通過帯域とするようにして，上記各リアクタン
ス素子の素子値が設定されている。
次に動作について説明する。
第10図は上記従来の移相器の動作原理を説明するため
の模式図であり，（１）（18）（19）（36）（47）（4
8）は第９図に示したものと同一のものである。従来の
移相器は上記のように構成され,LPF（47）の通過帯域に
おいて位相遅れが生じ,HPF（48）の通過帯域において位
相進みが生じることを利用し，電波伝搬経路を図示のよ
うにLPF（47）側またはHPF（48）側へと切り替えること
により，所要の移相量を得るものである。なお，ここで
第１のSPDTスイツチ（18）に加え第２のSPDTスイツチ
（36）を設けることにより，移相器を構成している回路
素子と移相器が挿入された外部回路との分離を完全に行
い，互いに影響なく動作させるようにしたものである。
の模式図であり，（１）（18）（19）（36）（47）（4
8）は第９図に示したものと同一のものである。従来の
移相器は上記のように構成され,LPF（47）の通過帯域に
おいて位相遅れが生じ,HPF（48）の通過帯域において位
相進みが生じることを利用し，電波伝搬経路を図示のよ
うにLPF（47）側またはHPF（48）側へと切り替えること
により，所要の移相量を得るものである。なお，ここで
第１のSPDTスイツチ（18）に加え第２のSPDTスイツチ
（36）を設けることにより，移相器を構成している回路
素子と移相器が挿入された外部回路との分離を完全に行
い，互いに影響なく動作させるようにしたものである。
また，第11図は第９図に示した回路構成図の等価回路
図であり，図中の各符号は第９図と同一のものを示す。
図において，第１のFET（２）の第１のゲート電極
（５），第４のFET（14）のゲート電極（17），第５のF
ET（20）の第５のゲート電極（23），および第８のFET
（32）の第８のゲート電極（35）とに印加するバイアス
電圧をそれぞれ0Vとし，第２のFET（６）の第２のゲー
ト電極（９），第３のFET（10）の第３のゲート電極（1
3），第６のFET（24）の第６のゲート電極（27），およ
び第７のFET（28）の第７のゲート電極（31）とに印加
するバイアス電圧をそれぞれピンチオフ電圧とした場合
について説明する。この場合には，第１のFET（２），
第４のFET（14），第５のFET（20），および第８のFET
（32）には電流が流れ，等価的に抵抗で表すことができ
る。この状態をFETがONの状態と呼ぶ。一方，第２のFET
（６），第３のFET（10），体６のFET（24），および第
７のFET（28）には空乏層ができて電流が遮断され，等
価的にキヤパシタで表すことができる。この状態をFET
がOFFの状態と呼ぶ。ここで，所要の周波数において上
記キヤパシタが呈するインピーダンスを十分大きくし，
かつ，上記抵抗の値を十分に小さくするように設定して
おくと，第１のSPDTスイツチ（18）と第２のSPDTスイツ
チ（36）がLPF（47）側に切り換えられていることと等
価となり,LPF（47）側が通過状態,HPF（48）側が遮断状
態となる。この場合には，入力端子（１）から入射した
電波は,LPF（47）を通過することにより，位相遅れを生
じて出力端子（19）にあらわれる。一方,8個のFETに印
加するバイアス電圧を上記と逆転し，第１のFET（２）
の第１のゲート電極（５），第４のFET（14）の第４の
ゲート電極（17），第５のFET（20）の第５のゲート電
極（23），および第８のFET（32）の第８のゲート電極
（35）とに印加するバイアス電圧をそれぞれピンチオフ
電圧としてFETをOFF状態とし，第２のFET（６）の第２
のゲート電極（９），第３のFET（10）の第３のゲート
電極（13），第６のFET（24）の第６のゲート電極（2
7），および第７のFET（28）の第７のゲート電極（31）
に印加するバイアス電圧を0VとしてFETをON状態とする
と，上述の場合とは逆に，第１のSPDTスイツチ（18）と
第２のSPDTスイツチ（36）がHPF（48）側に切り換えら
れていることと等価となり,LPF（47）側が遮断状態,HPF
（48）が通過状態となる。この場合には，入力端子
（１）から入射した電波は,HPF（48）を通過することに
より，位相進みを生じて出力端子（19）にあらわれる。
従つて，従来の移相器では,8個のFETに印加するバイア
ス電圧を切り換えて，第１のSPDTスイツチ（18）と第２
のSPDTスイツチ（38）を切り換えることにより，入出力
端子間の移相量を変えることができる。
図であり，図中の各符号は第９図と同一のものを示す。
図において，第１のFET（２）の第１のゲート電極
（５），第４のFET（14）のゲート電極（17），第５のF
ET（20）の第５のゲート電極（23），および第８のFET
（32）の第８のゲート電極（35）とに印加するバイアス
電圧をそれぞれ0Vとし，第２のFET（６）の第２のゲー
ト電極（９），第３のFET（10）の第３のゲート電極（1
3），第６のFET（24）の第６のゲート電極（27），およ
び第７のFET（28）の第７のゲート電極（31）とに印加
するバイアス電圧をそれぞれピンチオフ電圧とした場合
について説明する。この場合には，第１のFET（２），
第４のFET（14），第５のFET（20），および第８のFET
（32）には電流が流れ，等価的に抵抗で表すことができ
る。この状態をFETがONの状態と呼ぶ。一方，第２のFET
（６），第３のFET（10），体６のFET（24），および第
７のFET（28）には空乏層ができて電流が遮断され，等
価的にキヤパシタで表すことができる。この状態をFET
がOFFの状態と呼ぶ。ここで，所要の周波数において上
記キヤパシタが呈するインピーダンスを十分大きくし，
かつ，上記抵抗の値を十分に小さくするように設定して
おくと，第１のSPDTスイツチ（18）と第２のSPDTスイツ
チ（36）がLPF（47）側に切り換えられていることと等
価となり,LPF（47）側が通過状態,HPF（48）側が遮断状
態となる。この場合には，入力端子（１）から入射した
電波は,LPF（47）を通過することにより，位相遅れを生
じて出力端子（19）にあらわれる。一方,8個のFETに印
加するバイアス電圧を上記と逆転し，第１のFET（２）
の第１のゲート電極（５），第４のFET（14）の第４の
ゲート電極（17），第５のFET（20）の第５のゲート電
極（23），および第８のFET（32）の第８のゲート電極
（35）とに印加するバイアス電圧をそれぞれピンチオフ
電圧としてFETをOFF状態とし，第２のFET（６）の第２
のゲート電極（９），第３のFET（10）の第３のゲート
電極（13），第６のFET（24）の第６のゲート電極（2
7），および第７のFET（28）の第７のゲート電極（31）
に印加するバイアス電圧を0VとしてFETをON状態とする
と，上述の場合とは逆に，第１のSPDTスイツチ（18）と
第２のSPDTスイツチ（36）がHPF（48）側に切り換えら
れていることと等価となり,LPF（47）側が遮断状態,HPF
（48）が通過状態となる。この場合には，入力端子
（１）から入射した電波は,HPF（48）を通過することに
より，位相進みを生じて出力端子（19）にあらわれる。
従つて，従来の移相器では,8個のFETに印加するバイア
ス電圧を切り換えて，第１のSPDTスイツチ（18）と第２
のSPDTスイツチ（38）を切り換えることにより，入出力
端子間の移相量を変えることができる。
以上のように，この種の移相器は,LPF（47）側とHPF
（48）側との電波伝搬経路の切り換えにより２通りの通
過位相差が得られるものであり，このようにして得られ
る移相量の異なる移相器を多段に縦続接続することによ
り所要の移相量を実現できる。
（48）側との電波伝搬経路の切り換えにより２通りの通
過位相差が得られるものであり，このようにして得られ
る移相量の異なる移相器を多段に縦続接続することによ
り所要の移相量を実現できる。
ここで，上述の第１のSPDTスイツチ（18）及び第２の
SPDTスイツチ（36）について，さらに詳しく説明する。
ここでは，第１のSPDTスイツチ（18）と第２のSPDTスイ
ツチ（36）は同一構成であるので，第１のSPDTスイツチ
（18）をとりあげて説明する。第12（ａ）図は簡単のた
めバイアスを印加するための回路を省略して示した第１
のSPDTスイツチ（18）の等価回路図である。第12（ｂ）
図はLPF（47）側にスイツチを切り換えた状態を示す等
価回路図である。第12（ｂ）図において,C1,C2はそれぞ
れOFF状態の第２のFET（６），第３のFET（10）が呈す
るキヤパシタンスであり,R1,R2はそれぞれON状態の第１
のFET（２），第４のFET（14）が呈する抵抗である。第
12（ｃ）図は第12（ｂ）図の簡略化された等価回路図で
ある。この12（ｃ）図は第４のFET（14）の呈する抵抗
値が，第３のFET（10）の呈するインピーダンスに比べ
て小さいため第３のFET（10）が接地されているものと
している。第13（ａ）（ｂ）図は前記第12（ｃ）図をさ
らに簡略化した等価回路図であり，第13（ａ）図におい
て,CTはC1とC2との並列容量である。ここでは，説明を
簡潔にするため，第１のFET（２）の呈する抵抗は示さ
ず，第2,第３のFET（６），（10）の呈するキヤパシタ
ンスC1,C2のみを示している。第13（ｂ）図において
は，説明を簡潔にするため第2,第３のFET（６），（1
0）の呈するキヤパシタンスは示さず第１のFET（２）の
呈する抵抗R1のみを示している。なお以下に第13（ａ）
（ｂ）図の等価回路図に基づいて求めた電圧反射係数Γ
を示す。ここで,Zo電源インピーダンスおよび負荷イン
ピーダンスであり,Ycは所用の周波数においてCTが呈す
るサセプタンスである。
SPDTスイツチ（36）について，さらに詳しく説明する。
ここでは，第１のSPDTスイツチ（18）と第２のSPDTスイ
ツチ（36）は同一構成であるので，第１のSPDTスイツチ
（18）をとりあげて説明する。第12（ａ）図は簡単のた
めバイアスを印加するための回路を省略して示した第１
のSPDTスイツチ（18）の等価回路図である。第12（ｂ）
図はLPF（47）側にスイツチを切り換えた状態を示す等
価回路図である。第12（ｂ）図において,C1,C2はそれぞ
れOFF状態の第２のFET（６），第３のFET（10）が呈す
るキヤパシタンスであり,R1,R2はそれぞれON状態の第１
のFET（２），第４のFET（14）が呈する抵抗である。第
12（ｃ）図は第12（ｂ）図の簡略化された等価回路図で
ある。この12（ｃ）図は第４のFET（14）の呈する抵抗
値が，第３のFET（10）の呈するインピーダンスに比べ
て小さいため第３のFET（10）が接地されているものと
している。第13（ａ）（ｂ）図は前記第12（ｃ）図をさ
らに簡略化した等価回路図であり，第13（ａ）図におい
て,CTはC1とC2との並列容量である。ここでは，説明を
簡潔にするため，第１のFET（２）の呈する抵抗は示さ
ず，第2,第３のFET（６），（10）の呈するキヤパシタ
ンスC1,C2のみを示している。第13（ｂ）図において
は，説明を簡潔にするため第2,第３のFET（６），（1
0）の呈するキヤパシタンスは示さず第１のFET（２）の
呈する抵抗R1のみを示している。なお以下に第13（ａ）
（ｂ）図の等価回路図に基づいて求めた電圧反射係数Γ
を示す。ここで,Zo電源インピーダンスおよび負荷イン
ピーダンスであり,Ycは所用の周波数においてCTが呈す
るサセプタンスである。
第13（ａ）図に基く回路では電圧反射係数Γ１は第
（７）式のように示される。
（７）式のように示される。
第13（ｂ）図の場合には，電圧反射係数Γ３は第
（８）式のようになる。
（８）式のようになる。
第（７）式，第（８）式から明らかなように，各電圧
反射係数Γ1,Γ３の分子は０でなく，しかも分母は有限
な値である。そのため｜Γ1|,|Γ3|は０でない有限な値
となる。このことはスイツチ回路上にΓ1,Γ３の電圧反
射が生じることを意味している。
反射係数Γ1,Γ３の分子は０でなく，しかも分母は有限
な値である。そのため｜Γ1|,|Γ3|は０でない有限な値
となる。このことはスイツチ回路上にΓ1,Γ３の電圧反
射が生じることを意味している。
第14図は,MICROWAVE EXHIBITIONS AND PUBLISHERS LT
D から発行された,FRGIFE PALACE HOTEL ROME,ITALY7th
−11th SEPTEMBER 1987,EUROP−EAN mIcro Wave 87,17t
h MICROWAVE CONFERENCEに記載された反射特性改善手段
の簡略図である。この図は，移相器の出力端子（19）部
にリアクタンス素子からなる整合回路（51）を挿入した
構成図である。図において，整合回路（51）以外は第10
図に示したものと同様である。第14図に示すように，従
来の反射特性改善の手段はリクアタンス素子からなるLP
F（47）とHPF（48）に対して，リクアタンス素子からな
る整合回路（51）のみを挿入することによつてインピー
ダンス整合を図るものである。しかしながら，第14図に
示した構成では，整合回路（51）の具体的な構成が開示
されていない。
D から発行された,FRGIFE PALACE HOTEL ROME,ITALY7th
−11th SEPTEMBER 1987,EUROP−EAN mIcro Wave 87,17t
h MICROWAVE CONFERENCEに記載された反射特性改善手段
の簡略図である。この図は，移相器の出力端子（19）部
にリアクタンス素子からなる整合回路（51）を挿入した
構成図である。図において，整合回路（51）以外は第10
図に示したものと同様である。第14図に示すように，従
来の反射特性改善の手段はリクアタンス素子からなるLP
F（47）とHPF（48）に対して，リクアタンス素子からな
る整合回路（51）のみを挿入することによつてインピー
ダンス整合を図るものである。しかしながら，第14図に
示した構成では，整合回路（51）の具体的な構成が開示
されていない。
第15図は例えば上記移相器を２段縦続接続した２ビツ
ト移相器を示す構成説明図である。第15図において（49
a）はLPF（47）側の通過位相差が−45度,HPF（48）側の
通過位相差が＋45度の第１の移相器，（49b）はLPF（4
7）側の通過位相差が−90度,HPF（48）側の通過位相差
が＋90度の第２の移相器，（50）は第１の移相器（49
a）と第２の移相器（49b）を接続する線路，その他のも
のは第10図に示したものと同様のものである。図におい
て，第１の移相器（49a）の第１のSPDTスイツチ（18）
と第２のSPDTスイツチ（36）はLPF（47）側，第２の移
相器（49b）の第１のSPDTスイツチ（18）と第２のSPDT
スイツチ（36）はHPF（48）側に切り換えられており，
入出力端子間の通過位相差が＋45となつている場合を示
している。なお，第１の移相器（49a）の第１のSPDTス
イツチ（18）と第２のSPDTスイツチ（36），および，第
２の移相器（49b）の１のSPDTスイツチ（18）と第２のS
PDTスイツチ（36）の切り換えにより，入出力端子間の
通過位相差は＋45度のほかに，−45度。＋135度，−135
度が得られる。
ト移相器を示す構成説明図である。第15図において（49
a）はLPF（47）側の通過位相差が−45度,HPF（48）側の
通過位相差が＋45度の第１の移相器，（49b）はLPF（4
7）側の通過位相差が−90度,HPF（48）側の通過位相差
が＋90度の第２の移相器，（50）は第１の移相器（49
a）と第２の移相器（49b）を接続する線路，その他のも
のは第10図に示したものと同様のものである。図におい
て，第１の移相器（49a）の第１のSPDTスイツチ（18）
と第２のSPDTスイツチ（36）はLPF（47）側，第２の移
相器（49b）の第１のSPDTスイツチ（18）と第２のSPDT
スイツチ（36）はHPF（48）側に切り換えられており，
入出力端子間の通過位相差が＋45となつている場合を示
している。なお，第１の移相器（49a）の第１のSPDTス
イツチ（18）と第２のSPDTスイツチ（36），および，第
２の移相器（49b）の１のSPDTスイツチ（18）と第２のS
PDTスイツチ（36）の切り換えにより，入出力端子間の
通過位相差は＋45度のほかに，−45度。＋135度，−135
度が得られる。
ここで，上記のように第１の移相器（49a）と第２の
移相器（49b）を接続する場合には接続する線路（50）
と移相器との間で反射が生じ，また，移相器が挿入され
る外部回路と移相器との間でも反射が生じ，移相量誤差
が発生するためインピーダンス整合が必要となる。
移相器（49b）を接続する場合には接続する線路（50）
と移相器との間で反射が生じ，また，移相器が挿入され
る外部回路と移相器との間でも反射が生じ，移相量誤差
が発生するためインピーダンス整合が必要となる。
従来のものは移相器について考えた場合，上記のよう
に構成されているので,LPF（47）,HPF（48）を切り換え
るスイツチ手段が必要である。そして，このスイツチ手
段を構成するFETがOFF状態に呈するインピーダンスを十
分大きくすることは難しいので，入力端子回路からスイ
ツチ手段を経て伝送回路に至る経路中に容量性のリアク
タンスが並列装荷される。又，前記FETのON状態に呈す
る抵抗が，入力端子回路からスイツチ手段を経て伝送回
路に至る経路中に直列装荷される。これらの抵抗やリア
クタンスがLPF（47）,HPF（48）の反射特性に係る反射
係数決定要素として介在する。この反射係数において，
通常の回路で電源インピーダンス，負荷インピーダンス
として選定される50Ωとの関係から反射係数が無視でき
ない大きさになるため反射が生じる。
に構成されているので,LPF（47）,HPF（48）を切り換え
るスイツチ手段が必要である。そして，このスイツチ手
段を構成するFETがOFF状態に呈するインピーダンスを十
分大きくすることは難しいので，入力端子回路からスイ
ツチ手段を経て伝送回路に至る経路中に容量性のリアク
タンスが並列装荷される。又，前記FETのON状態に呈す
る抵抗が，入力端子回路からスイツチ手段を経て伝送回
路に至る経路中に直列装荷される。これらの抵抗やリア
クタンスがLPF（47）,HPF（48）の反射特性に係る反射
係数決定要素として介在する。この反射係数において，
通常の回路で電源インピーダンス，負荷インピーダンス
として選定される50Ωとの関係から反射係数が無視でき
ない大きさになるため反射が生じる。
そして，この移相器を多ビツト移相器として組み合わ
せた場合，前記反射は多重反射が生じて，移相誤差が大
きくなるなどの問題があつた。
せた場合，前記反射は多重反射が生じて，移相誤差が大
きくなるなどの問題があつた。
この発明は上記のような課題を解決するためになされ
たもので，経路中の抵抗やリアクタンスによる反射係数
を抑制するマイクロ波回路スイツチ及びマイクロ波回路
スイツチを備えた移相器を得ることを目的とする。
たもので，経路中の抵抗やリアクタンスによる反射係数
を抑制するマイクロ波回路スイツチ及びマイクロ波回路
スイツチを備えた移相器を得ることを目的とする。
請求項１のマイクロ波回路スイッチは、信号を入出力
する第１、第２及び第３の端子と、電界効果トランジス
タのドレイン、ソースを入出力端とし、ゲートへのバイ
アスによりオンとオフとを切り替える第１、第２、第３
及び第４の単極単投スイッチとを備え、上記第１の端子
に上記第１、第２の単極単投スイッチの一端をそれぞれ
接続し、上記第１の単極単投スイッチの他端に、一端を
接地した第３の単極単投スイッチの他端を接続し、さら
に上記第１の単極単投スイッチの他端の先に上記第２の
端子を接続し、上記第２の単極単投スイッチの他端に、
一端を接地した第４の単極単投スイッチの他端を接続
し、さらに上記第２の単極単投スイッチの他端の先に上
記第３の端子を接続して構成された単極双投のマイクロ
波回路スイッチにおいて、上記第１の端子と上記第１、
第２の単極単投スイッチの一端との間に、第１のインダ
クタを直列装荷すると共に第１の抵抗を並列装荷し、上
記第２の端子と上記第１の単極単投スイッチの他端との
間に第２のインダクタを直列装荷すると共に第２の抵抗
を並列装荷し、かつ、上記第３の端子と上記第２の単極
単投スイッチの他端との間に第３のインダクタを直列装
荷すると共に第３の抵抗を並列装荷し、上記電界効果ト
ランジスタのゲートにバイアスを印加するバイアス手段
とを具備し、上記第１、第４の単極単投スイッチをオン
とし、第２、第３の単極単投スイッチをオフとするよう
に、または、上記第１、第４の単極単投スイッチをオフ
とし、第２、第３の単極単投スイッチをオンとするよう
に、上記バイアス手段で電界効果トランジスタのゲート
にバイアスを印加して経路を切り替え、上記第１、第４
の単極単投スイッチをオンとし、第２、第３の単極単投
スイッチをオフとするように経路を切り替えた場合に、
オフ状態の上記電界効果トランジスタが呈する並列容量
とＴ形となるよう装荷された上記第１、第２のインダク
タのインダクタンスをオフ状態の上記電界効果トランジ
スタが呈する容量を補償して上記容量による反射を低減
する値とし、かつ、オン状態の上記電界効果トランジス
タが呈する抵抗とπ形となるよう装荷された上記第１、
第２の抵抗をオン状態の上記電界効果トランジスタが呈
する抵抗を補償して上記抵抗による反射を低減する値と
し、上記第１、第４の単極単投スイッチをオフとし、第
２、第３の単極単投スイッチをオンとするように経路を
切り替えた場合に、オフ状態の上記電界効果トランジス
タが呈する並列容量とＴ形となるよう装荷された上記第
１、第３のインダクタのインダクタンスをオフ状態の上
記電界効果トランジスタが呈する容量を補償して上記容
量による反射を低減する値とし、かつ、オン状態の上記
電界効果トランジスタが呈する抵抗とπ形となるよう装
荷された上記第１、第３の抵抗をオン状態の上記電界効
果トランジスタが呈する抵抗を補償して上記抵抗による
反射を低減する値としたことを特徴とするものである。
また、請求項２のマイクロ波回路スイッチを備えた移相
器は、入力端側に配置され、第１の端子を上記入力端側
に接続させた請求項１記載のマイクロ波回路スイッチで
ある第１の単極双投スイッチと、出力端側に配置され、
第１の端子を上記出力端側に接続させた請求項１記載の
マイクロ波回路スイッチである第２の単極双投スイッチ
と、上記第１の単極双投スイッチの第２の端子と上記第
２の単極双投スイッチの第２の端子との間に設けられ、
インダクタンス素子およびキャパシタンス素子を含んで
なる高域通過形回路と、上記第１の単極双投スイッチの
第３の端子と上記第２の単極双投スイッチの第３の端子
との間に設けられ、インダクタンス素子およびキャパシ
タンス素子を含んでなる低域通過形回路とを備えて半導
体基板に一体形成で構成され、上記第１の単極双投スイ
ッチと上記第２の単極双投スイッチにより上記入力端か
ら出力端の間に形成した移相量の異なる高域通過形回路
と低域通過形回路の２つの経路を切り替えることを特徴
とするものである。
する第１、第２及び第３の端子と、電界効果トランジス
タのドレイン、ソースを入出力端とし、ゲートへのバイ
アスによりオンとオフとを切り替える第１、第２、第３
及び第４の単極単投スイッチとを備え、上記第１の端子
に上記第１、第２の単極単投スイッチの一端をそれぞれ
接続し、上記第１の単極単投スイッチの他端に、一端を
接地した第３の単極単投スイッチの他端を接続し、さら
に上記第１の単極単投スイッチの他端の先に上記第２の
端子を接続し、上記第２の単極単投スイッチの他端に、
一端を接地した第４の単極単投スイッチの他端を接続
し、さらに上記第２の単極単投スイッチの他端の先に上
記第３の端子を接続して構成された単極双投のマイクロ
波回路スイッチにおいて、上記第１の端子と上記第１、
第２の単極単投スイッチの一端との間に、第１のインダ
クタを直列装荷すると共に第１の抵抗を並列装荷し、上
記第２の端子と上記第１の単極単投スイッチの他端との
間に第２のインダクタを直列装荷すると共に第２の抵抗
を並列装荷し、かつ、上記第３の端子と上記第２の単極
単投スイッチの他端との間に第３のインダクタを直列装
荷すると共に第３の抵抗を並列装荷し、上記電界効果ト
ランジスタのゲートにバイアスを印加するバイアス手段
とを具備し、上記第１、第４の単極単投スイッチをオン
とし、第２、第３の単極単投スイッチをオフとするよう
に、または、上記第１、第４の単極単投スイッチをオフ
とし、第２、第３の単極単投スイッチをオンとするよう
に、上記バイアス手段で電界効果トランジスタのゲート
にバイアスを印加して経路を切り替え、上記第１、第４
の単極単投スイッチをオンとし、第２、第３の単極単投
スイッチをオフとするように経路を切り替えた場合に、
オフ状態の上記電界効果トランジスタが呈する並列容量
とＴ形となるよう装荷された上記第１、第２のインダク
タのインダクタンスをオフ状態の上記電界効果トランジ
スタが呈する容量を補償して上記容量による反射を低減
する値とし、かつ、オン状態の上記電界効果トランジス
タが呈する抵抗とπ形となるよう装荷された上記第１、
第２の抵抗をオン状態の上記電界効果トランジスタが呈
する抵抗を補償して上記抵抗による反射を低減する値と
し、上記第１、第４の単極単投スイッチをオフとし、第
２、第３の単極単投スイッチをオンとするように経路を
切り替えた場合に、オフ状態の上記電界効果トランジス
タが呈する並列容量とＴ形となるよう装荷された上記第
１、第３のインダクタのインダクタンスをオフ状態の上
記電界効果トランジスタが呈する容量を補償して上記容
量による反射を低減する値とし、かつ、オン状態の上記
電界効果トランジスタが呈する抵抗とπ形となるよう装
荷された上記第１、第３の抵抗をオン状態の上記電界効
果トランジスタが呈する抵抗を補償して上記抵抗による
反射を低減する値としたことを特徴とするものである。
また、請求項２のマイクロ波回路スイッチを備えた移相
器は、入力端側に配置され、第１の端子を上記入力端側
に接続させた請求項１記載のマイクロ波回路スイッチで
ある第１の単極双投スイッチと、出力端側に配置され、
第１の端子を上記出力端側に接続させた請求項１記載の
マイクロ波回路スイッチである第２の単極双投スイッチ
と、上記第１の単極双投スイッチの第２の端子と上記第
２の単極双投スイッチの第２の端子との間に設けられ、
インダクタンス素子およびキャパシタンス素子を含んで
なる高域通過形回路と、上記第１の単極双投スイッチの
第３の端子と上記第２の単極双投スイッチの第３の端子
との間に設けられ、インダクタンス素子およびキャパシ
タンス素子を含んでなる低域通過形回路とを備えて半導
体基板に一体形成で構成され、上記第１の単極双投スイ
ッチと上記第２の単極双投スイッチにより上記入力端か
ら出力端の間に形成した移相量の異なる高域通過形回路
と低域通過形回路の２つの経路を切り替えることを特徴
とするものである。
本願請求項１のマイクロ波回路スイッチは、第１、第
４の単極単投スイッチをオンとし、第２、第３の単極単
投スイッチをオフとするように経路を切り替えた場合
に、オフ状態の電界効果トランジスタが呈する並列容量
とＴ形となるよう装荷された第１、第２のインダクタの
インダクタンスをオフ状態の上記電界効果トランジスタ
が呈する容量を補償して上記容量による反射を低減する
値とし、かつ、オン状態の電界効果トランジスタが呈す
る抵抗とπ形となるよう装荷された第１、第２の抵抗を
オン状態の上記電界効果トランジスタが呈する抵抗を補
償して上記抵抗による反射を低減する値とし、第１、第
４の単極単投スイッチをオフとし、第２、第３の単極単
投スイッチをオンとするように経路を切り替えた場合
に、オフ状態の電界効果トランジスタが呈する並列容量
とＴ形となるよう装荷された第１、第３のインダクタの
インダクタンスをオフ状態の上記電界効果トランジスタ
が呈する容量を補償して上記容量による反射を低減する
値とし、かつ、オン状態の電界効果トランジスタが呈す
る抵抗とπ形となるよう装荷された第１、第３の抵抗を
オン状態の上記電界効果トランジスタが呈する抵抗を補
償して上記抵抗による反射を低減する値としたので、こ
のスイッチを用いて構成するマイクロ波回路において、
スイッチ段の動作によって形成される経路中に直列装荷
されるインダクタと前記経路中に並列装荷される抵抗と
によって、経路中の反射を抑制できる。また、本願請求
項２の発明に関わるマイクロ波回路スイッチを備えた移
相器は、第１の単極双投スイッチの第２の端子と第２の
単極双投スイッチの第２の端子との間に設けられたイン
ダクタンス素子およびキャパシタンス素子を含んでなる
高域通過形回路と、第１の単極双投スイッチの第３の端
子と第２の単極双投スイッチの第３の端子との間に設け
られたインダクタンス素子およびキャパシタンス素子を
含んでなる低域通過形回路とを切り替える構成てあり、
スイッチ段の動作によって形成される経路中に直列装荷
されるインダクタと経路中に並列装荷される抵抗とによ
って、経路中の反射を十分に抑制でき、反射特性の良好
な、移相量設定精度の高い移相器を実現する。
４の単極単投スイッチをオンとし、第２、第３の単極単
投スイッチをオフとするように経路を切り替えた場合
に、オフ状態の電界効果トランジスタが呈する並列容量
とＴ形となるよう装荷された第１、第２のインダクタの
インダクタンスをオフ状態の上記電界効果トランジスタ
が呈する容量を補償して上記容量による反射を低減する
値とし、かつ、オン状態の電界効果トランジスタが呈す
る抵抗とπ形となるよう装荷された第１、第２の抵抗を
オン状態の上記電界効果トランジスタが呈する抵抗を補
償して上記抵抗による反射を低減する値とし、第１、第
４の単極単投スイッチをオフとし、第２、第３の単極単
投スイッチをオンとするように経路を切り替えた場合
に、オフ状態の電界効果トランジスタが呈する並列容量
とＴ形となるよう装荷された第１、第３のインダクタの
インダクタンスをオフ状態の上記電界効果トランジスタ
が呈する容量を補償して上記容量による反射を低減する
値とし、かつ、オン状態の電界効果トランジスタが呈す
る抵抗とπ形となるよう装荷された第１、第３の抵抗を
オン状態の上記電界効果トランジスタが呈する抵抗を補
償して上記抵抗による反射を低減する値としたので、こ
のスイッチを用いて構成するマイクロ波回路において、
スイッチ段の動作によって形成される経路中に直列装荷
されるインダクタと前記経路中に並列装荷される抵抗と
によって、経路中の反射を抑制できる。また、本願請求
項２の発明に関わるマイクロ波回路スイッチを備えた移
相器は、第１の単極双投スイッチの第２の端子と第２の
単極双投スイッチの第２の端子との間に設けられたイン
ダクタンス素子およびキャパシタンス素子を含んでなる
高域通過形回路と、第１の単極双投スイッチの第３の端
子と第２の単極双投スイッチの第３の端子との間に設け
られたインダクタンス素子およびキャパシタンス素子を
含んでなる低域通過形回路とを切り替える構成てあり、
スイッチ段の動作によって形成される経路中に直列装荷
されるインダクタと経路中に並列装荷される抵抗とによ
って、経路中の反射を十分に抑制でき、反射特性の良好
な、移相量設定精度の高い移相器を実現する。
第１図はこの発明の一実施例を示す回路構成図であ
る。なお，この図において，従来技術で記載した第９
図，第11図と同一符号は同一部材を示す。図において，
（52）は接地用導体（38）に替えて半導体基板（46）の
地導体と接続された接地用のバイアホール，（53a），
（53b），（53c）は第１のSPDTスイツチ（18）の各端子
に接続される各線路に対して直列接続された直列荷体手
段としての第1,第２および第３の整合用インダクタ線路
であり，（53d），（53e），（53f）は第２のSPDTスイ
ツチ（36）の各端子に接続される各線路に対して直列接
続された直列装荷体手段としての第4,第５および第６の
整合用インダクタ線路である。一方，（54a），（54b）
（54c）は第１のSPDTスイツチ（18）の各端子に接続さ
れる各線路に対して並列装荷された並列装荷体手段とし
ての第1,第２および第３の整合用抵抗であり，（54
d），（54e），（54f）は第２のSPDTスイツチ（36）の
各端子に接続される各線路に対して並列装荷された並列
装荷体手段としての第4,第５および第６の整合用抵抗で
ある。
る。なお，この図において，従来技術で記載した第９
図，第11図と同一符号は同一部材を示す。図において，
（52）は接地用導体（38）に替えて半導体基板（46）の
地導体と接続された接地用のバイアホール，（53a），
（53b），（53c）は第１のSPDTスイツチ（18）の各端子
に接続される各線路に対して直列接続された直列荷体手
段としての第1,第２および第３の整合用インダクタ線路
であり，（53d），（53e），（53f）は第２のSPDTスイ
ツチ（36）の各端子に接続される各線路に対して直列接
続された直列装荷体手段としての第4,第５および第６の
整合用インダクタ線路である。一方，（54a），（54b）
（54c）は第１のSPDTスイツチ（18）の各端子に接続さ
れる各線路に対して並列装荷された並列装荷体手段とし
ての第1,第２および第３の整合用抵抗であり，（54
d），（54e），（54f）は第２のSPDTスイツチ（36）の
各端子に接続される各線路に対して並列装荷された並列
装荷体手段としての第4,第５および第６の整合用抵抗で
ある。
ここで，第１の整合用インダクタ線路（53a）と第１
の整合用抵抗（54a）とは，抑制手段を構成している。
同様に第２の整合用インダクタ線路（53b）と第２の整
合用抵抗（54b），第３の整合用インダクタ線路（53c）
と第３の整合用抵抗（54c），第４の整合用インダクタ
線路（53d）と第４の整合用抵抗（54d），第５の整合用
インダクタ線路（53e）と第５の整合用抵抗（54e），第
６の整合用インダクタ線路（53f）と第６の整合用抵抗
（54f）とからなるそれぞれの組合せは，抑制手段を構
成している。
の整合用抵抗（54a）とは，抑制手段を構成している。
同様に第２の整合用インダクタ線路（53b）と第２の整
合用抵抗（54b），第３の整合用インダクタ線路（53c）
と第３の整合用抵抗（54c），第４の整合用インダクタ
線路（53d）と第４の整合用抵抗（54d），第５の整合用
インダクタ線路（53e）と第５の整合用抵抗（54e），第
６の整合用インダクタ線路（53f）と第６の整合用抵抗
（54f）とからなるそれぞれの組合せは，抑制手段を構
成している。
また，第１のSPDTスイツチ（18）の出力側から第２の
SPDTスイツチ（36）側の入力側に至るそれぞれの線路は
伝送回路を構成している。
SPDTスイツチ（36）側の入力側に至るそれぞれの線路は
伝送回路を構成している。
本実施例では,LPF（47）を有する伝送回路と,HPF（4
8）を有する伝送回路とが設けられている。
8）を有する伝送回路とが設けられている。
更又，本実施例において入力回路（１）から第１のSP
DTスイツチ（18），伝送回路，第２のSPDTスイツチ（3
6），出力端子回路（19）に至る線路が，経路である。
DTスイツチ（18），伝送回路，第２のSPDTスイツチ（3
6），出力端子回路（19）に至る線路が，経路である。
つぎに，第２図は第１図に示した回路構成図の等価回
路図であり，図中の各符号は第１図と同一のものを示
す。ここで，第1,第2,第3,第4,第5,および第６の整合用
抵抗（54a），（54b），（54c），（54d），（54e），
（54f）は一端がバイアスホール（52）を介して接地さ
れ，他端がスパイラル形状となつている第1,第2,第3,第
4,第5,および第６の整合用インダクタ線路（53a），（5
3b），（53c），（53d），（53e），（53f）に電気的に
接続されている。なお，上記第１図および第２図におい
ても従来例同様,DCリターン回路は図示を省略してい
る。また,LPF（47）およびHPF（48）は入力端子（１）
側から見たインピーダンスと出力端子（19）側から見た
インピーダンスとを等しくするよう，π形またはＴ形で
対称に形成してある。
路図であり，図中の各符号は第１図と同一のものを示
す。ここで，第1,第2,第3,第4,第5,および第６の整合用
抵抗（54a），（54b），（54c），（54d），（54e），
（54f）は一端がバイアスホール（52）を介して接地さ
れ，他端がスパイラル形状となつている第1,第2,第3,第
4,第5,および第６の整合用インダクタ線路（53a），（5
3b），（53c），（53d），（53e），（53f）に電気的に
接続されている。なお，上記第１図および第２図におい
ても従来例同様,DCリターン回路は図示を省略してい
る。また,LPF（47）およびHPF（48）は入力端子（１）
側から見たインピーダンスと出力端子（19）側から見た
インピーダンスとを等しくするよう，π形またはＴ形で
対称に形成してある。
なお，この発明の動作原理および一般的動作について
は従来のものと同様であり，説明を省略する 次に第1,第2,第3,第4,第5,および第６の整合用インダ
クタ線路（53a），（53b），（53c），（53d），（53
e），（53f）を装荷したこと，および，第1,第2,第3,第
4,第5,および第６の整合用抵抗（54a），（54b），（54
c），（54d），（54e），（54f）を装荷したことによる
反射特性の改善の作用効果，即ち，上記のような配置で
のインダクタ装荷，抵抗装荷によつてLPF（47）側およ
びHPF（48）側の電波伝搬経路の電圧反射係数を零に導
くインダクタンス値，抵抗値が存在することについて説
明する。
は従来のものと同様であり，説明を省略する 次に第1,第2,第3,第4,第5,および第６の整合用インダ
クタ線路（53a），（53b），（53c），（53d），（53
e），（53f）を装荷したこと，および，第1,第2,第3,第
4,第5,および第６の整合用抵抗（54a），（54b），（54
c），（54d），（54e），（54f）を装荷したことによる
反射特性の改善の作用効果，即ち，上記のような配置で
のインダクタ装荷，抵抗装荷によつてLPF（47）側およ
びHPF（48）側の電波伝搬経路の電圧反射係数を零に導
くインダクタンス値，抵抗値が存在することについて説
明する。
第１のSPDTスイツチ（18）と第２のSPDTスイツチ（3
6）は同一の構成であるので，ここでは第１のSPDTスイ
ツチ（18）をとりあげて説明する。第３図に第１のSPDT
スイツチ（18）を表わす等価回路図を示す。第３図
（ａ）は簡単のためバイアスを印加するための回路を省
略して示した第１なのSPDTスイツチ（18）の等価回路図
である。第３図（ｂ）はLPF（47）側にスイツチを切り
換えた状態を示す等価回路図である。ここでC1,C2はそ
れぞれOFF状態の第２のFET（６），第３のFET（10）が
呈するキヤパシタンスであり,R1,R2はそれぞれON状態の
第１のFET（２），第４のFET（14）が呈する抵抗であ
る。第３図（ｃ）は，第４のFET（14）の呈する抵抗値
が，第３のFET（10）の呈するインピーダンスに比べて
小さいため第３のFET（10）が接地されているものとし
た等価回路図である。
6）は同一の構成であるので，ここでは第１のSPDTスイ
ツチ（18）をとりあげて説明する。第３図に第１のSPDT
スイツチ（18）を表わす等価回路図を示す。第３図
（ａ）は簡単のためバイアスを印加するための回路を省
略して示した第１なのSPDTスイツチ（18）の等価回路図
である。第３図（ｂ）はLPF（47）側にスイツチを切り
換えた状態を示す等価回路図である。ここでC1,C2はそ
れぞれOFF状態の第２のFET（６），第３のFET（10）が
呈するキヤパシタンスであり,R1,R2はそれぞれON状態の
第１のFET（２），第４のFET（14）が呈する抵抗であ
る。第３図（ｃ）は，第４のFET（14）の呈する抵抗値
が，第３のFET（10）の呈するインピーダンスに比べて
小さいため第３のFET（10）が接地されているものとし
た等価回路図である。
第４図により，インダクタ装荷について説明する。
第４図はインダクタ装荷後の第３図（ｃ）のインダク
タンスとキヤパシタンスとの回路関係を示す。図におい
てＬは装荷インダクタのインダクタンス,CTは,C1とC2と
の並列容量である。ここでは説明を簡潔にするため，第
１のFET（２）の呈する抵抗および第1,第2,の整合用イ
ンダクタ線路（53a），（53b）の残留抵抗成分などは示
さず，第2,第３のFET（６）（10）の呈するキヤパシタ
ンスC1,C2のみを示している。
タンスとキヤパシタンスとの回路関係を示す。図におい
てＬは装荷インダクタのインダクタンス,CTは,C1とC2と
の並列容量である。ここでは説明を簡潔にするため，第
１のFET（２）の呈する抵抗および第1,第2,の整合用イ
ンダクタ線路（53a），（53b）の残留抵抗成分などは示
さず，第2,第３のFET（６）（10）の呈するキヤパシタ
ンスC1,C2のみを示している。
以下に上記第４図の等価回路図に基づいて求めた，そ
れぞれの場合の電圧反射係数Γを示す。
れぞれの場合の電圧反射係数Γを示す。
ここで,Zoは電源インピーダンス，および，負荷イン
ピーダンスであり,XL,YCはそれぞれ所用の周波数におい
てL,CTが呈するクリアクタンス，サセブタンスである。
ピーダンスであり,XL,YCはそれぞれ所用の周波数におい
てL,CTが呈するクリアクタンス，サセブタンスである。
第４図の場合電圧反射係数Γ２は，次の（１）式のよ
うになる。
うになる。
従つて（１）式から，Γ２を零とするXLは次の（２）
式のように求まる。
式のように求まる。
従つて，このようにＴ形の整合回路を形成し,XLを
（２）式で表される値に選べばCTによる反射すなわちC1
とC2による反射を打ち消すことができる。
（２）式で表される値に選べばCTによる反射すなわちC1
とC2による反射を打ち消すことができる。
つづいて，第５図により，抵抗装荷R3について説明す
る。第５図は抵抗装荷後の第３図（ｃ）の抵抗R1と並列
装荷体手段としてのR3との回路関係を示す。ここでは説
明を簡潔にするため，第2,第３のFET（６）（10）の呈
するキヤパシタンス，および，第1,第2,の整合用インダ
クタ線路（53a），（53b）の呈するインダクタンスは示
さず，第１のFET（２）の呈する抵抗R1のみを示してい
る。
る。第５図は抵抗装荷後の第３図（ｃ）の抵抗R1と並列
装荷体手段としてのR3との回路関係を示す。ここでは説
明を簡潔にするため，第2,第３のFET（６）（10）の呈
するキヤパシタンス，および，第1,第2,の整合用インダ
クタ線路（53a），（53b）の呈するインダクタンスは示
さず，第１のFET（２）の呈する抵抗R1のみを示してい
る。
以下に上記の等価回路図に基づいて求めた，それぞれ
の場合の電圧反射係数Γを示す。
の場合の電圧反射係数Γを示す。
第５図は場合の電圧反射係数Γ４は，次の（３）式の
ようになる。
ようになる。
従つて，（３）式からΓ４を零とするR3は次の（４）
式のように求まる。
式のように求まる。
従つて，このようにπ形の整合回路を形成し,R3を
（４）式で表される値に選べばR1による反射を打ち消す
ことができる。
（４）式で表される値に選べばR1による反射を打ち消す
ことができる。
なお，第３図において，装荷インダクタのインダクタ
ンス及び抵抗R3は，第１のSPDTスイッチ（18）の信号入
力側の線路中とLPF（47）を設けた線路中,HPF（48）を
設けた線路中のそれぞれの線路中に設けられているの
で，第１のSPDTスイツチ（18）を切り換えた場合に,LPF
（47）を設けた線路中とHPF（48）を設けた線路中との
おのお線路中の反射を抑制することができる。このた
め，第１のSPDTスイツチ（18）がどちらの線路に切り換
つても，インピーダンス整合を最適にすることができ
る。
ンス及び抵抗R3は，第１のSPDTスイッチ（18）の信号入
力側の線路中とLPF（47）を設けた線路中,HPF（48）を
設けた線路中のそれぞれの線路中に設けられているの
で，第１のSPDTスイツチ（18）を切り換えた場合に,LPF
（47）を設けた線路中とHPF（48）を設けた線路中との
おのお線路中の反射を抑制することができる。このた
め，第１のSPDTスイツチ（18）がどちらの線路に切り換
つても，インピーダンス整合を最適にすることができ
る。
以上に説明したように,OFF状態のFETとＴ形となるよ
うにして，整合用インダクタ線路を装荷し,ON状態のFET
とπ形となるようにして抵抗を装荷することにより，第
１のSPDTスイツチ（18）の電波伝搬経路の電圧反射係数
を零に導くインダクタンス値，抵抗値が存在し,FETおよ
び整合用インダクタ線路の抵抗成分に起因する反射を打
ち消すことができ，移相器の反射特性を改善できる効果
が得られる。
うにして，整合用インダクタ線路を装荷し,ON状態のFET
とπ形となるようにして抵抗を装荷することにより，第
１のSPDTスイツチ（18）の電波伝搬経路の電圧反射係数
を零に導くインダクタンス値，抵抗値が存在し,FETおよ
び整合用インダクタ線路の抵抗成分に起因する反射を打
ち消すことができ，移相器の反射特性を改善できる効果
が得られる。
ところで，上記では説明を簡潔にするために電波伝搬
経路を形成する回路成分の幾つかを省略して思考過程を
重点的に示したが，実際にＬとR3を設計するに当たつて
は，関係する回路成分はすべて取り込んだ等価回路を用
い，通常の回路設計と同様に，計算機等で解析して解を
求める手段を取るのが一般的である。
経路を形成する回路成分の幾つかを省略して思考過程を
重点的に示したが，実際にＬとR3を設計するに当たつて
は，関係する回路成分はすべて取り込んだ等価回路を用
い，通常の回路設計と同様に，計算機等で解析して解を
求める手段を取るのが一般的である。
又，第1,第2,第3,第4,第５及び第６の整合用インダク
タ線路（53a），（53b），（53c），（53d），（53
e），（53f）などの高インピーダンス線路をスパイラル
形状にしてスパイラルインダクタを構成しているのは，
小さいパターン占有面積でおおきなインダクタンスを実
現する効果がある。
タ線路（53a），（53b），（53c），（53d），（53
e），（53f）などの高インピーダンス線路をスパイラル
形状にしてスパイラルインダクタを構成しているのは，
小さいパターン占有面積でおおきなインダクタンスを実
現する効果がある。
又，本発明においては，第１のSPDTスイツチ（18），
第２のSPDTスイツチ（36）において，おのおのスイツチ
に接続される各線路に対して直列装荷となるインダクタ
と前記各線路に対して並列装荷となる抵抗とを設けた
が，第８（ａ）（ｂ）図に示すように，前記おのおのス
イツチに接続する各線路について，特定の線路にのみ，
この線路に対して直列装荷となるインダクタと，この線
路に対して並列装荷となる抵抗とを装荷しても反射係数
を抑制することが期待できる。なお，第８（ａ）（ｂ）
図については，第１のSPDTスイツチ（18）と第２のSPDT
スイツチ（36）は同一の構成なので抵抗とインダクタの
装荷について第１のSPDTスイツチ（18）のみ第８（ａ）
（ｂ）図に記載する。
第２のSPDTスイツチ（36）において，おのおのスイツチ
に接続される各線路に対して直列装荷となるインダクタ
と前記各線路に対して並列装荷となる抵抗とを設けた
が，第８（ａ）（ｂ）図に示すように，前記おのおのス
イツチに接続する各線路について，特定の線路にのみ，
この線路に対して直列装荷となるインダクタと，この線
路に対して並列装荷となる抵抗とを装荷しても反射係数
を抑制することが期待できる。なお，第８（ａ）（ｂ）
図については，第１のSPDTスイツチ（18）と第２のSPDT
スイツチ（36）は同一の構成なので抵抗とインダクタの
装荷について第１のSPDTスイツチ（18）のみ第８（ａ）
（ｂ）図に記載する。
更に又，第６図に示す他の実施例は第７図の等価回路
に示すように抵抗（53a），（53b），（53c），（53
d），（53e），（53f）及びリアクタンス（54a），（54
b），（54c），（54d），（54e），（54f）の装荷位置
を改良したものである。このような装荷位置を実施する
ことによりバイアホールを少なくし簡略化された回路パ
ターンを得ることができる。
に示すように抵抗（53a），（53b），（53c），（53
d），（53e），（53f）及びリアクタンス（54a），（54
b），（54c），（54d），（54e），（54f）の装荷位置
を改良したものである。このような装荷位置を実施する
ことによりバイアホールを少なくし簡略化された回路パ
ターンを得ることができる。
ところで，上記実施例においては，マイクロ波IC回路
により構成され,LPF,HPFの選択により移相量を得るマイ
クロ波半導体移相器を例として示したが，これに限ら
ず，マイクロ波IC回路以外の回路により構成された移相
器，あるいは線路の選択により移相量を得る移相器に適
用できることは言うまでもない。
により構成され,LPF,HPFの選択により移相量を得るマイ
クロ波半導体移相器を例として示したが，これに限ら
ず，マイクロ波IC回路以外の回路により構成された移相
器，あるいは線路の選択により移相量を得る移相器に適
用できることは言うまでもない。
以上のように請求項１の発明に係わるマイクロ波回路
スイッチによれば、このスイッチを用いて構成するマイ
クロ波回路において、スイッチ段の動作によって形成さ
れる経路中に直列装荷されるインダクタと前記経路中に
並列装荷される抵抗とによって、経路中の反射を抑制で
きる。また、請求項２の発明に係わるマイクロ波回路ス
イッチを備えた移相器によれば、第１の単極双投スイッ
チの第２の端子と第２の単極双投スイッチの第２の端子
との間に設けられたインダクタンス素子およびキャパシ
タンス素子を含んでなる高域通過形回路と、第１の単極
双投スイッチの第３の端子と第２の単極双投スイッチの
第３の端子との間に設けられたインダクタンス素子およ
びキャパシタンス素子を含んでなる低域通過形回路とを
切り替える構成であり、スイッチ段の動作によって形成
される経路中に直列装荷されるインダクタと前記経路中
に並列装荷される抵抗とによって、経路中の反射を十分
に抑制でき、反射特性の良好な、移相量設定精度の高い
移相器を得られる効果がある。
スイッチによれば、このスイッチを用いて構成するマイ
クロ波回路において、スイッチ段の動作によって形成さ
れる経路中に直列装荷されるインダクタと前記経路中に
並列装荷される抵抗とによって、経路中の反射を抑制で
きる。また、請求項２の発明に係わるマイクロ波回路ス
イッチを備えた移相器によれば、第１の単極双投スイッ
チの第２の端子と第２の単極双投スイッチの第２の端子
との間に設けられたインダクタンス素子およびキャパシ
タンス素子を含んでなる高域通過形回路と、第１の単極
双投スイッチの第３の端子と第２の単極双投スイッチの
第３の端子との間に設けられたインダクタンス素子およ
びキャパシタンス素子を含んでなる低域通過形回路とを
切り替える構成であり、スイッチ段の動作によって形成
される経路中に直列装荷されるインダクタと前記経路中
に並列装荷される抵抗とによって、経路中の反射を十分
に抑制でき、反射特性の良好な、移相量設定精度の高い
移相器を得られる効果がある。
このため，例えば多ビット移相器においては，多重反
射が抑制されるので，移相量誤差を低減できる効果があ
る。
射が抑制されるので，移相量誤差を低減できる効果があ
る。
第１図は本発明の一実施例を示す回路構成図，第２図は
第１図に示した回路構成図の等価回路図，第３図は本発
明の一実施例によるSPDTスイッチを表わす等価回路図，
第４図は本発明の一実施例によるインダクタ装荷による
等価回路図，第５図は本発明の一実施例による抵抗装荷
による等価回路図，第６図は本発明の他の実施例を示す
回路構成図，第７図は第６図に示した回路構成図の等価
回路図，第８（ａ）（ｂ）図は本発明の更にその他の実
施例を示すSPDTスイッチ等価回路図，第９図は従来の移
相器の回路構成図，第10図は従来の移相器の動作原理を
示す模式図，第11図は従来の移相器の等価回路図，第12
図は従来のSPDTスイッチを表わす等価回路図，第13図は
第12図をさらに簡略化した等価回路図，第14図は従来の
反射特性改善手段を示す模式図，第15図は従来の移相器
を２段縦続接続した４ビット移相器を示す構成図であ
る。 図において，（１）は入力端子回路，（18）は第１のス
イッチ手段，（19）は出力端子回路，（36）は第２のス
イッチ手段，（47）は伝送回路，（48）は伝送回路，
（53a），（53b），（53c），（53d），（53e），（53
f）は直列装荷体手段，（54a），（54b），（54c），
（54d），（54e），（54f）は並列装荷体手段である。 なお，各図中同一符号は同一または相当部分を示す。
第１図に示した回路構成図の等価回路図，第３図は本発
明の一実施例によるSPDTスイッチを表わす等価回路図，
第４図は本発明の一実施例によるインダクタ装荷による
等価回路図，第５図は本発明の一実施例による抵抗装荷
による等価回路図，第６図は本発明の他の実施例を示す
回路構成図，第７図は第６図に示した回路構成図の等価
回路図，第８（ａ）（ｂ）図は本発明の更にその他の実
施例を示すSPDTスイッチ等価回路図，第９図は従来の移
相器の回路構成図，第10図は従来の移相器の動作原理を
示す模式図，第11図は従来の移相器の等価回路図，第12
図は従来のSPDTスイッチを表わす等価回路図，第13図は
第12図をさらに簡略化した等価回路図，第14図は従来の
反射特性改善手段を示す模式図，第15図は従来の移相器
を２段縦続接続した４ビット移相器を示す構成図であ
る。 図において，（１）は入力端子回路，（18）は第１のス
イッチ手段，（19）は出力端子回路，（36）は第２のス
イッチ手段，（47）は伝送回路，（48）は伝送回路，
（53a），（53b），（53c），（53d），（53e），（53
f）は直列装荷体手段，（54a），（54b），（54c），
（54d），（54e），（54f）は並列装荷体手段である。 なお，各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−34620（ＪＰ，Ａ) 特開 昭61−208307（ＪＰ，Ａ) 特開 昭60−72302（ＪＰ，Ａ) 電子情報通信学会技術研究報告、信学 技報 Ｖｏｌ．89 Ｎｏ．425 ＭＷ89 −151 ｐｐ51−54
Claims (2)
- 【請求項１】信号を入出力する第１、第２及び第３の端
子と、電界効果トランジスタのドレイン、ソースを入出
力端とし、ゲートへのバイアスによりオンとオフとを切
り替える第１、第２、第３及び第４の単極単投スイッチ
とを備え、上記第１の端子に上記第１、第２の単極単投
スイッチの一端をそれぞれ接続し、上記第１の単極単投
スイッチの他端に、一端を接地した第３の単極単投スイ
ッチの他端を接続し、さらに上記第１の単極単投スイッ
チの他端の先に上記第２の端子を接続し、上記第２の単
極単投スイッチの他端に、一端を接地した第４の単極単
投スイッチの他端を接続し、さらに上記第２の単極単投
スイッチの他端の先に上記第３の端子を接続して構成さ
れた単極双投のマイクロ波回路スイッチにおいて、上記
第１の端子と上記第１、第２の単極単投スイッチの一端
との間に、第１のインダクタを直列装荷すると共に第１
の抵抗を並列装荷し、上記第２の端子と上記１の単極単
投スイッチの他端との間に第２のインダクタを直列装荷
すると共に第２の抵抗を並列装荷し、かつ、上記第３の
端子と上記第２の単極単投スイッチの他端との間に第３
のインダクタを直列装荷すると共に第３の抵抗を並列装
荷し、上記電界効果トランジスタのゲートにバイアスを
印加するバイアス手段とを具備し、上記第１、第４の単
極単投スイッチをオンとし、第２、第３の単極単投スイ
ッチをオフとするように、または、上記第１、第４の単
極単投スイッチをオフとし、第２、第３の単極単投スイ
ッチをオンとするように、上記バイアス手段で電界効果
トランジスタのゲートにバイアスを印加して経路を切り
替え、上記第１、第４の単極単投スイッチをオンとし、
第２、第３の単極単投スイッチをオフとするように経路
を切り替えた場合に、オフ状態の上記電界効果トランジ
スタが呈する並列容量とＴ形となるよう装荷された上記
第１、第２のインダクタのインダクタンスをオフ状態の
上記電界効果トランジスタが呈する容量を補償して上記
容量による反射を低減する値とし、かつ、オン状態の上
記電界効果トランジスタが呈する抵抗とπ形となるよう
装荷された上記第１、第２の抵抗をオン状態の上記電界
効果トランジスタが呈する抵抗を補償して上記抵抗によ
る反射を低減する値とし、上記第１、第４の単極単投ス
イッチをオフとし、第２、第３の単極単投スイッチをオ
ンとするように経路を切り替えた場合に、オフ状態の上
記電界効果トランジスタが呈する並列容量とＴ形となる
よう装荷された上記第１、第３のインダクタのインダク
タンスをオフ状態の上記電界効果トランジスタが呈する
容量を補償して上記容量による反射を低減する値とし、
かつ、オン状態の上記電界効果トランジスタが呈する抵
抗とπ形となるよう装荷された上記第１、第３の抵抗を
オン状態の上記電界効果トランジスタが呈する抵抗を補
償して上記抵抗による反射を低減する値としたことを特
徴とするマイクロ波回路スイッチ。 - 【請求項２】入力端側に配置され、第１の端子を上記入
力端側に接続させた請求項１記載のマイクロ波回路スイ
ッチである第１の単極双投スイッチと、出力端側に配置
され、第１の端子を上記出力端側に接続させた請求項１
記載のマイクロ波回路スイッチである第２の単極双投ス
イッチと、上記第１の単極双投スイッチの第２の端子と
上記第２の単極双投スイッチの第２の端子との間に設け
られ、インダクタンス素子およびキャパシタンス素子を
含んでなる高域通過形回路と、上記第１の単極双投スイ
ッチの第３の端子と上記第２の単極双投スイッチの第３
の端子との間に設けられ、インダクタンス素子およびキ
ャパシタンス素子を含んでなる低域通過形回路とを備え
て半導体基板に一体形成で構成され、上記第１の単極双
投スイッチと上記第２の単極双投スイッチにより上記入
力端から出力端の間に形成した移相量の異なる高域通過
形回路と低域通過形回路の２つの経路を切り替えること
を特徴とするマイクロ波回路スイッチを備えた移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3434290A JP2679331B2 (ja) | 1990-02-15 | 1990-02-15 | マイクロ波回路スイツチ及びマイクロ波回路スイツチを備えた移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3434290A JP2679331B2 (ja) | 1990-02-15 | 1990-02-15 | マイクロ波回路スイツチ及びマイクロ波回路スイツチを備えた移相器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03237807A JPH03237807A (ja) | 1991-10-23 |
| JP2679331B2 true JP2679331B2 (ja) | 1997-11-19 |
Family
ID=12411464
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3434290A Expired - Fee Related JP2679331B2 (ja) | 1990-02-15 | 1990-02-15 | マイクロ波回路スイツチ及びマイクロ波回路スイツチを備えた移相器 |
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|---|---|
| JP (1) | JP2679331B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7724107B2 (en) | 2007-01-31 | 2010-05-25 | Nec Electronics Corporation | Phase shifter having switchable signal paths where one signal path includes no shunt capacitor and inductor |
| US7764142B2 (en) | 2007-02-02 | 2010-07-27 | Nec Electronics Corporation | Series connected bit phase shifter having first and second impedance adjusting circuits |
| US10284165B2 (en) | 2015-09-17 | 2019-05-07 | Murata Manufacturing Co., Ltd. | Variable phase shifter, variable phase shift circuit, RF front-end circuit, and communication apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1990
- 1990-02-15 JP JP3434290A patent/JP2679331B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
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| 電子情報通信学会技術研究報告、信学技報 Ｖｏｌ．８９ Ｎｏ．４２５ ＭＷ８９−１５１ ｐｐ５１−５４ |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH03237807A (ja) | 1991-10-23 |
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