JP4641664B2

JP4641664B2 - 半導体スイッチ回路

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Publication number: JP4641664B2
Application number: JP2001160577A
Authority: JP
Inventors: 剛伊東
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Filing date: 2001-05-29
Publication date: 2011-03-02
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Description

【０００１】
【発明の属する技術分野】
本発明は、入力信号の出力切替を行う半導体スイッチ回路に係り、特に、高周波信号の出力切替を可能とした半導体スイッチ回路における構成の簡素化、動作特性の向上等を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば、図４に示されたような構成を有してなるものが公知・周知となっている。
以下、同図を参照しつつこの従来回路について説明すれば、まず、この従来回路は、正電源により動作するよう第１乃至第４の電界効果トランジスタＦＥＴ１〜ＦＥＴ４を中心に回路構成されてなるものである。
この従来回路は、信号入力端子ＰＣに外部から印加された高周波信号が、次述するような切替電圧の印加によって第１の出力端子Ｐ１又は第２の出力端子Ｐ２へ選択的に出力されるようになっているものである。すなわち、まず、電源印加端子ＶDDには、所定の正の電源電圧が印加される。そして、信号入力端子ＰＣへ印加された信号を、第１の出力端子Ｐ１へ出力したい場合には、第１の切替電圧印加端子ＶＣＴＬ１に、正の電源電圧と同一の電圧を印加する一方、第２の切替電圧印加端子ＶＣＴＬ２には、いわゆるピンチオフ電圧以下の電圧を印加する。
その結果、第１及び第４の電界効果トランジスタＦＥＴ１，ＦＥＴ２が導通状態となる一方、第２及び第３の電界効果トランジスタＦＥＴ２，ＦＥＴ３は、非導通状態となる。そして、信号入力端子ＰＣへ印加された高周波信号は、第１の電界効果トランジスタＦＥＴ１及び直流阻止用コンデンサＣ４を介して第１の出力端子Ｐ１へ出力されることとなる。一方、非導通状態にある第２の電界効果トランジスタＦＥＴ２を介して第４の電界効果トランジスタＦＥＴ４側へ漏洩してきた高周波信号は、導通状態にある第４の電界効果トランジスタＦＥＴ４及び直流阻止用コンデンサＣ２を介して高周波的に接地されることとなるために、第２の出力端子Ｐ２に漏れ出ることはないようになっている。
【０００３】
また、信号入力端子ＰＣに印加された高周波信号を第２の出力端子Ｐ２へ出力したい場合には、第１の切替電圧印加端子ＶＣＴＬ１にピンチオフ電圧以下の電圧を印加する一方、第２の切替電圧印加端子ＶＣＴＬ２には、正の電源電圧と同一の電圧を印加する。
その結果、この場合には、第２及び第３の電界効果トランジスタＦＥＴ２，ＦＥＴ３が導通状態となる一方、第１及び第４の電界効果トランジスタＦＥＴ１，ＦＥＴ４は、非導通状態となる。
そして、信号入力端子ＰＣへ入力された高周波信号は、第２の電界効果トランジスタＦＥＴ２及び直流阻止用コンデンサＣ５を介して第２の出力端子Ｐ２から出力されることとなる。一方、非導通状態にある第１の電界効果トランジスタＦＥＴ１を介して第３の電界効果トランジスタＦＥＴ３側へ漏洩してきた高周波信号は、導通状態にある第３の電界効果トランジスタＦＥＴ３及び直流阻止用コンデンサＣ１を介して高周波的に接地されることとなり、第１の出力端子Ｐ１へ漏れ出ることはないようになっている。
【０００４】
また、図５に示されたような構成を有してなる半導体スイッチ回路も公知・周知となっている。以下、同図を参照しつつこの従来回路について説明すれば、まず、この従来回路は、先の図４に示された従来回路における電源印加端子ＶDDを不要としつつ、正電圧によるスイッチング動作を可能とした構成となっているものである。
すなわち、この図５に示された回路においては、第１及び第２の切替電圧印加端子ＶＣＴＬ１，ＶＣＴＬ２に印加される電圧は、先の図４に示された従来回路と同様で、この電圧の印加と、第１乃至第４の電界効果トランジスタＦＥＴ１〜ＦＥＴ４の内部容量とによって、各部の電位が定まるようになっているものである。したがって、図４に示された従来回路と同様に、第１の切替電圧印加端子ＶＣＴＬ１に正電圧を、第２の切替電圧印加端子ＶＣＴＬ２にピンチオフ電圧を、それぞれ印加した場合には、第１及び第４の電界効果トランジスタＦＥＴ１，ＦＥＴ４が導通状態となる一方、第２及び第３の電界効果トランジスタＦＥＴ２，ＦＥＴ３が非導通状態となる。
【０００５】
また、第１の切替電圧印加端子ＶＣＴＬ１にピンチオフ電圧を、第２の切替電圧印加端子ＶＣＴＬ２に正電圧を、それぞれ印加した場合には、第１及び第４の電界効果トランジスタＦＥＴ１，ＦＥＴ４が非導通状態となる一方、第２及び第３の電界効果トランジスタＦＥＴ２，ＦＥＴ３が導通状態となる。
このようにして、図４の従来回路同様の出力切替動作を得ることができるものとなっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、図４に示された従来回路にあっては、電界効果トランジスタの動作状態を決定する基準電圧となる正電圧を与えるための電源印加端子ＶDDが、第１及び第２の出力端子Ｐ１，Ｐ２の切替のための電圧を印加する第１及び第２の切替電圧印加端子ＶＣＴＬ１，ＶＣＴＬ２とは別個に必要であるため、特に、この種の回路を集積回路化する際には、端子数の削減とチップサイズの小型化という要求という観点から、図５に示された従来回路に比して例え一個でも端子数が多いということは満足できるものではない。
一方、図５に示された従来回路にあっては、図４に示されたような電源印加端子ＶDDは不要であるが、その回路構成故に、電界効果トランジスタのチャンネル内の残留電荷によってスイッチ動作開始直後の各々の電界効果トランジスタの節点電位の設定に時間を要することがあり、その為、例えば、信号入力端子ＰＣにバースト信号が印加された際に、通過信号の立ち上がりが鈍化し、出力電力が低下するという不都合を招くという問題があった。
【０００７】
本発明は、上記実状に鑑みてなされたもので、切替電圧端子と別個に正電圧印加のための端子を必要とすることなく、かつ、バースト信号入力時においても信号の立ち上がりの鈍化を招くことのない正電圧動作の半導体スイッチ回路を提供するものである。
【０００８】
【課題を解決するための手段】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
一端が信号入力端子に、他端がそれぞれ出力端子に接続された電界効果トランジスタからなる第１及び第２のスイッチ素子と、
前記第２のスイッチ素子と共に導通状態とされて、前記第１のスイッチ素子の他端が接続される第１の出力端子への漏洩信号を接地側へ流すシャント機能を果たす電界効果トランジスタからなる第３のスイッチ素子と、
前記第１のスイッチ素子と共に導通状態とされて、前記第２のスイッチ素子の他端が接続される第２の出力端子への漏洩信号を接地側へ流すシャント機能を果たす電界効果トランジスタからなる第４のスイッチ素子と、を具備し、
前記第１乃至第４の電界効果トランジスタのゲートへ制御用の電圧の印加によって、前記第１乃至第４のスイッチ素子の動作切替を行い、前記第１及び第２の出力端子からの信号出力を選択可能に構成されてなる半導体スイッチ回路であって、
導通状態とされた前記第１又は第２のスイッチ素子を構成する前記第１又は第２の電界効果トランジスタのドレイン、ソースを抵抗器を介して接地せしめる放電接地手段が設けられ、
前記第３のスイッチ素子は、一端が前記第１のスイッチ素子の他端と共に前記第１の出力端子に接続される一方、他端は、第１の直流阻止用コンデンサを介して接地され、
前記第４のスイッチ素子は、一端が前記第２のスイッチ素子の他端と共に前記第２の出力端子に接続される一方、他端は、第２の直流阻止用コンデンサを介して接地され、
前記放電接地手段は、一端が前記信号入力端子に接続された前記第１及び第２のスイッチ素子の一端に接続された放電接地用第１の抵抗器が設けられ、前記放電接地用第１の抵抗器の他端には、放電接地用第２及び第３の抵抗器の一端が共に接続され、
前記放電接地用第２の抵抗器の他端は、前記第３のスイッチ素子の他端と前記第１の直流阻止用コンデンサとの接続点に接続され、
前記放電接地用第３の抵抗器の他端は、前記第４のスイッチ素子の他端と前記第２の直流阻止用コンデンサとの接続点に接続され、
前記第１の直流阻止用コンデンサには、放電接地用第４の抵抗器が、前記第２の直流阻止用コンデンサには、放電接地用第５の抵抗器が、それぞれ並列接続されてなるものである。
【０００９】
かかる構成においては、第１又は第２の電界効果トランジスタのドレイン、ソースが高抵抗値の抵抗器を用いてなる接地回路により接地されているため、その直流動作レベルに何ら影響を及ぼすことなく、第１又は第２の電界効果トランジスタの動作状態の切り替わりの際に影響を与える電界効果トランジスタのチャンネルの残留電荷が、放電接地手段を構成する抵抗器を介して接地側へ放電されることとなり、バースト信号入力時においても信号の立ち上がりの鈍化を招くことのない正電圧動作の半導体スイッチ回路できることとなるものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における第１の構成例について、図１を参照しつつ説明する。なお、以下の説明において、電界効果トランジスタは、Ｎチャンネル、Ｐチャンネルいずれのものを使用しても良いので、ドレイン、ソースについての接続箇所の説明においては、Ｎチャンネル電界効果トランジスタの場合の接続箇所を記述した後に括弧書きでＰチャンネル電界効果トランジスタの場合の接続を記述することとする。
この第１の構成例における半導体スイッチ回路Ｓ１は、第１乃至第４のスイッチ素子としての第１乃至第４の電界効果トランジスタ（図１においては、それぞれ「ＦＥＴ１」、「ＦＥＴ２」、「ＦＥＴ３」、「ＦＥＴ４」と表記）１〜４を中心に構成され、信号入力端子（図１においては「ＰＣ」と表記）３１に印加された高周波信号が、第１及び第２の切替電圧印加端子（図１においては、それぞれ「ＶＣＴＬ１」、「ＶＣＴＬ２」と表記）３４，３５に印加される電圧に応じて第１の出力端子（図１においては「Ｐ１」と表記）３２又は第２の出力端子（図１においては「Ｐ２」と表記）３３へ出力されるように構成されてなるものである。
【００１１】
すなわち、具体的にその構成を説明すれば、まず、第１及び第２の電界効果トランジスタ１，２は、各々のドレイン（又はソース）が相互に接続されると共に、第３の直流阻止用コンデンサ（図１においては「Ｃ３」と表記）７を介して信号入力端子３１に接続されている。
また、第１の電界効果トランジスタ１のソース（又はドレイン）は、第４の直流阻止用コンデンサ（図１においては「Ｃ４」と表記）４を介して第１の出力端子３２に接続されると共に、第３の電界効果トランジスタ３のドレイン（又はソース）に接続されたものとなっている。
さらに、第２の電界効果トランジスタ２のソース（又はドレイン）は、第５の直流阻止用コンデンサ（図１においては「Ｃ５」と表記）９を介して第２の出力端子３３に接続されると共に第４の電界効果トランジスタ４のドレイン（又はソース）に接続されたものとなっている。
【００１２】
第３の電界効果トランジスタ３は、そのソース（又はドレイン）が第１の直流阻止用コンデンサ（図１においては「Ｃ１」と表記）５を介して接地されるようになっており、この第１の直流阻止用コンデンサ５には、第８の抵抗器（図１においては「Ｒ８」と表記）１８（放電接地用第４の抵抗器）が並列接続されている。
第４の電界効果トランジスタ４は、そのソース（又はドレイン）が第２の直流阻止用コンデンサ（図１においては「Ｃ２」と表記）６を介して接地されるようになっており、この第２の直流阻止用コンデンサ６には、第９の抵抗器（図１においては「Ｒ９」と表記）１９（放電接地用第５の抵抗器）が並列接続されている。
【００１３】
一方、第１の電界効果トランジスタ１のゲートは、第１の抵抗器（図１においては「Ｒ１」と表記）１１を介して第１の切替電圧印加端子３４に接続されると共に、この第１の抵抗器１１及び第４の抵抗器（図１においては「Ｒ４」と表記）１４を介して第４の電界効果トランジスタ４のゲートに接続されたものとなっている。
また、第２の電界効果トランジスタ２のゲートは、第２の抵抗器（図１においては「Ｒ２」と表記）１２を介して第２の切替電圧印加端子３５に接続されると共に、この第２の抵抗器１２及び第３の抵抗器（図１においては「Ｒ３」と表記）１３を介して第３の電界効果トランジスタ３のゲートに接続されたものとなっている。
【００１４】
さらに、第１及び第２の電界効果トランジスタ１，２のドレイン（又はソース）の相互の接続点には、第５の抵抗器（図１においては「Ｒ５」と表記）１５（放電接地用第１の抵抗器）の一端が接続される一方、この第５の抵抗器１５の他端には、第６及び第７の抵抗器（図１においては、それぞれ「Ｒ６」、「Ｒ７」と表記）１６，１７（放電接地用第２及び第３の抵抗器）の一端が接続されている。そして、第６の抵抗器１６の他端は、第３の電界効果トランジスタ３のソース（又はドレイン）に、第７の抵抗器１７の他端は、第４の電界効果トランジスタ４のソース（又はドレイン）に、それぞれ接続されたものとなっている。
かかる構成において、第１乃至第９の抵抗器１１〜１９は、いずれも高抵抗値（大凡数ｋΩ以上）のものを用いるのが好適である。
そして、この第１の構成例においては、放電接地手段は、第５乃至第９の抵抗器１５〜１９によって構成される部分によって実現されたものとなっている。
【００１５】
次に、かかる構成における動作について説明する。
まず、以下の動作説明においては、第１乃至第４の電界効果トランジスタＦＥＴ１〜ＦＥＴ４はデプレッション型のものであるとする。
この第１の構成例における半導体スイッチ回路Ｓ１において、信号入力端子３１に印加された高周波信号を、第１の出力端子３２又は第２の出力端子３３から得るためには、第１及び第２の切替電圧印加端子３４，３５の一方に、相補的にピンチオフ電圧の絶対値より高い正電圧を印加する一方、他方には、接地電位を印加する。
すなわち、例えば、信号入力端子３１に外部より印加された高周波信号を第１の出力端子３２から得たい場合には、第１の切替電圧印加端子３４に正電圧を印加する一方、第２の切替電圧印加端子３５には接地電位を印加する。その結果、第１及び第４の電界効果トランジスタ１，４が導通状態となる一方、第２及び第３の電界効果トランジスタ２，３は非導通状態となる。
【００１６】
したがって、信号入力端子３１へ印加された高周波信号は、第１の電界効果トランジスタ１及び第４の直流阻止用コンデンサ８を介して第１の出力端子３２から出力されることとなる。一方、非導通状態にある第２の電界効果トランジスタ２を介して第４の電界効果トランジスタ４と第５の直流阻止用コンデンサ９との接続点側へ漏洩してきた高周波信号は、第４の電界効果トランジスタ４及び第２の直流阻止用コンデンサ６を介して高周波的に接地されるため、第２の出力端子３３へ漏れ出ることは殆どない。すなわち、第４の電界効果トランジスタ４は、第２の出力端３３への漏洩信号を接地側へ流すシャント機能を果たすものとなっている。
かかる状態において、信号入力端子３１へバースト信号を印加した場合、信号が通過する第１の電界効果トランジスタ１のドレイン及びソースは、第５、第６、第８の抵抗器１５、１６、１８を介して接地状態とされているため、第１の電界効果トランジスタ１のチャンネル内の残留電荷は接地側へ放電されることとなる。そのために、各々の電界効果トランジスタ１〜４の節点電位が速やかに決定され、従来と異なり、残留電荷による第１の電界効果トランジスタ１の動作遅れを生ずるようなことがなく、第１の出力端子３２からは、従来と異なり、立ち上がりに鈍りのない信号が得られることとなる。
【００１７】
一方、第２の出力端子３３から信号を得たい場合には、上述の場合とは逆に、第１の切替電圧印加端子３４を接地電位とする一方、第２の切替電圧印加端子３５に正電圧を印加する。その結果、第２及び第３の電界効果トランジスタ２，３が導通状態となる一方、第１及び第４の電界効果トランジスタ１，４は非導通状態となる。
そして、信号入力端子３１へ印加された高周波信号は、第２の電界効果トランジスタ２及び第５の直流阻止用コンデンサ９を介して第２の出力端子３３から出力されることとなる。一方、非導通状態にある第１の電界効果トランジスタ１を介して第３の電界効果トランジスタ３と第４の直流阻止用コンデンサ８との接続点側へ漏洩してきた高周波信号は、第３の電界効果トランジスタ３及び第１の直流阻止用コンデンサ５を介して高周波的に接地されるため、第１の出力端子３２へ漏れ出ることは殆どない状態となる。すなわち、第３の電界効果トランジスタ３は、第１の出力端子３２への漏洩信号を接地側へ流すシャント機能を果たすものとなっている。
そして、信号入力端子３１へバースト信号が印加された場合の動作は、先に第１及び第４の電界効果トランジスタ１，４が導通状態にある場合において説明したと基本的に同様に、第２の電界効果トランジスタ２のドレイン及びソースは、第５、第７、第９の抵抗器１５、１７、１９を介して接地状態とされているため、電界効果トランジスタのチャンネル内の残留電荷は接地側へ放電され、そのため、第２の出力端子３３からは、従来と異なり、立ち上がりに鈍りのない信号が得られることとなる。
【００１８】
次に、第２の構成例について、図２を参照しつつ説明する。なお、図１に示された第１の構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例における半導体スイッチ回路Ｓ２は、先の図１に示された第１の構成例における第５乃至第７の抵抗器１５〜１７を廃し、新たに第１４乃至第１７の抵抗器（図２においては、それぞれ「Ｒ１４」、「Ｒ１５」、「Ｒ１６」、「Ｒ１７」と表記）２４〜２７が次述するように設けられてなるものである。
すなわち、第１４の抵抗器２４（放電接地用第１の抵抗器）が第１の電界効果トランジスタ１のドレイン・ソース間に接続され、第１５の抵抗器２５（放電接地用第２の抵抗器）が第２の電界効果トランジスタ２のドレイン・ソース間に接続されたものとなっている。
【００１９】
また、第１６の抵抗器２６（放電接地用第３の抵抗器）が第３の電界効果トランジスタ３のドレイン・ソース間に、第１７の抵抗器２７（放電接地用第４の抵抗器）が第４の電界効果トランジスタ４のドレイン・ソース間に、それぞれ接続されている。
なお、この第２の構成例においては、第８の抵抗器１８は、放電接地用第５の抵抗器として、第９の抵抗器１９は、放電接地用第６の抵抗器として、それぞれ機能を果たすものとなる。
この第２の構成例においては、放電接地手段は、第１４乃至第１７の抵抗器２４〜２７と、第８及び第９の抵抗器１８，１９により構成される部分によって実現されたものとなっている。
【００２０】
次に、かかる構成における動作について説明する。
まず、バースト信号以外の高周波信号を信号入力端子３１へ印加した場合の動作は、先の図１に示された第１の構成例の場合と同様であるので、ここでの再度の説明は省略することとする。
次いで、信号入力端子３１にバースト信号が印加された場合であるが、この第２の構成例においては、まず、第１の電界効果トランジスタ１が導通状態される場合（換言すれば、第１の出力端子３２から信号が出力される場合）には、第１の電界効果トランジスタ１のドレイン及びソースは、第１４の抵抗器２４、第１６の抵抗器２６及び第８の抵抗器１８を介して接地された状態となっているため、第１の電界効果トランジスタ１の残留電荷は、これらの抵抗器２４，２６，１８を介して接地側へ放電されることとなる。そのため、各々の電界効果トランジスタ１〜４の節点電位が速やかに決定され、先の第１の構成例の場合と同様に第１の出力端子３２からは、従来と異なり、立ち上がりに鈍りのない信号が得られることとなる。
また、第２の電界効果トランジスタ２が導通状態とされる場合（換言すれば、第２の出力端子３３から信号が出力される場合）には、第２の電界効果トランジスタ２のドレイン及びソースは、第１５の抵抗器２５、第１７の抵抗器２７及び第９の抵抗器１９を介して接地された状態となっているため、第２の電界効果トランジスタ２の残留電荷は、これらの抵抗器２５，２７，１９を介して接地側へ放電されることとなる。したがって、この場合も上述した第１の構成例と同様に、第２の出力端子３３からは、従来と異なり、立ち上がりに鈍りのない信号が得られることとなる。
【００２１】
次に、第３の構成例について、図３を参照しつつ説明する。なお、図１に示された第１の構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の構成例における半導体スイッチ回路Ｓ３は、先の図１に示された第１の構成例における第６乃至第９の抵抗器１６〜１９を廃する一方、第５の抵抗器１５の一端を接地したものとなっている。
次に、かかる構成における動作について説明する。
まず、バースト信号以外の高周波信号を信号入力端子３１へ印加した場合の動作は、先の図１に示された第１の構成例の場合と同様であるので、ここでの再度の説明は省略することとする。
次いで、信号入力端子３１にバースト信号が印加された場合であるが、この第３の構成例においては、第１及び第２の電界効果トランジスタ１，２のドレイン及びソースは、第５の抵抗器１５（放電接地用抵抗器）を介して接地された状態となるので、第１及び第２の電界効果トランジスタ１，２の残留電荷は第５の抵抗器１５を介して接地側へ放電されて除去されることとなるため、バースト信号が入力された場合にも、第１の構成例における半導体スイッチ回路Ｓ１同様に、所望により第１の出力端子３２又は第２の出力端子３３から、従来と異なり、立ち上がりに鈍りのない信号が得られることとなる。
【００２２】
【発明の効果】
以上、述べたように、本発明によれば、電界効果トランジスタのチャンネル内の残留電荷を、直流動作レベルに何ら変動を来すことなく接地側へ放電できるような構成とすることにより、第１又は第２の電界効果トランジスタの動作状態の切り替わりの際に影響を与えるチャンネルの残留電荷が、抵抗器を介して接地側へ放電されることとなり、バースト信号のような信号が入力された場合であっても、従来と異なり、切替電圧端子と別個に正電圧印加のための端子を必要とすることなく、信号の立ち上がりの鈍化を招くことのない正電圧動作の半導体スイッチ回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態の第１の構成例における半導体スイッチ回路の回路構成を示す回路図である。
【図２】本発明の実施の形態の第２の構成例における半導体スイッチ回路の回路構成を示す回路図である。
【図３】本発明の実施の形態の第３の構成例における半導体スイッチ回路の回路構成を示す回路図である。
【図４】従来回路の第１の構成例を示す回路図である。
【図５】従来回路の第２の構成例を示す回路図である。
【符号の説明】
１…第１の電界効果トランジスタ（第１のスイッチ素子）
２…第２の電界効果トランジスタ（第２のスイッチ素子）
３…第３の電界効果トランジスタ（第３のスイッチ素子）
４…第４の電界効果トランジスタ（第４のスイッチ素子）
３１…信号入力端子
３２…第１の出力端子
３３…第２の出力端子
３４…第１の切替電圧印加端子
３５…第２の切替電圧印加端子

Claims

一端が信号入力端子に、他端がそれぞれ出力端子に接続された電界効果トランジスタからなる第１及び第２のスイッチ素子と、
前記第２のスイッチ素子と共に導通状態とされて、前記第１のスイッチ素子の他端が接続される第１の出力端子への漏洩信号を接地側へ流すシャント機能を果たす電界効果トランジスタからなる第３のスイッチ素子と、
前記第１のスイッチ素子と共に導通状態とされて、前記第２のスイッチ素子の他端が接続される第２の出力端子への漏洩信号を接地側へ流すシャント機能を果たす電界効果トランジスタからなる第４のスイッチ素子と、を具備し、
前記第１乃至第４の電界効果トランジスタのゲートへ制御用の電圧の印加によって、前記第１乃至第４のスイッチ素子の動作切替を行い、前記第１及び第２の出力端子からの信号出力を選択可能に構成されてなる半導体スイッチ回路であって、
導通状態とされた前記第１又は第２のスイッチ素子を構成する前記第１又は第２の電界効果トランジスタのドレイン、ソースを抵抗器を介して接地せしめる放電接地手段が設けられ、
前記第３のスイッチ素子は、一端が前記第１のスイッチ素子の他端と共に前記第１の出力端子に接続される一方、他端は、第１の直流阻止用コンデンサを介して接地され、
前記第４のスイッチ素子は、一端が前記第２のスイッチ素子の他端と共に前記第２の出力端子に接続される一方、他端は、第２の直流阻止用コンデンサを介して接地され、
前記放電接地手段は、一端が前記信号入力端子に接続された前記第１及び第２のスイッチ素子の一端に接続された放電接地用第１の抵抗器が設けられ、前記放電接地用第１の抵抗器の他端には、放電接地用第２及び第３の抵抗器の一端が共に接続され、
前記放電接地用第２の抵抗器の他端は、前記第３のスイッチ素子の他端と前記第１の直流阻止用コンデンサとの接続点に接続され、
前記放電接地用第３の抵抗器の他端は、前記第４のスイッチ素子の他端と前記第２の直流阻止用コンデンサとの接続点に接続され、
前記第１の直流阻止用コンデンサには、放電接地用第４の抵抗器が、前記第２の直流阻止用コンデンサには、放電接地用第５の抵抗器が、それぞれ並列接続されてなることを特徴とする半導体スイッチ回路。
一端が信号入力端子に、他端がそれぞれ出力端子に接続された電界効果トランジスタからなる第１及び第２のスイッチ素子と、
前記第２のスイッチ素子と共に導通状態とされて、前記第１のスイッチ素子の他端が接続される第１の出力端子への漏洩信号を接地側へ流すシャント機能を果たす電界効果トランジスタからなる第３のスイッチ素子と、
前記第１のスイッチ素子と共に導通状態とされて、前記第２のスイッチ素子の他端が接続される第２の出力端子への漏洩信号を接地側へ流すシャント機能を果たす電界効果トランジスタからなる第４のスイッチ素子と、を具備し、
前記第１乃至第４の電界効果トランジスタのゲートへ制御用の電圧の印加によって、前記第１乃至第４のスイッチ素子の動作切替を行い、前記第１及び第２の出力端子からの信号出力を選択可能に構成されてなる半導体スイッチ回路であって、
導通状態とされた前記第１又は第２のスイッチ素子を構成する前記第１又は第２の電界効果トランジスタのドレイン、ソースを抵抗器を介して接地せしめる放電接地手段が設けられ、
前記第３のスイッチ素子は、一端が前記第１のスイッチ素子の他端と共に前記第１の出力端子に接続される一方、他端は、第１の直流阻止用コンデンサを介して接地され、
前記第４のスイッチ素子は、一端が前記第２のスイッチ素子の他端と共に前記第２の出力端子に接続される一方、他端は、第２の直流阻止用コンデンサを介して接地され、
前記放電接地手段は、前記第１のスイッチ素子に並列接続された放電接地用第１の抵抗器と、
前記第２のスイッチ素子に並列接続された放電接地用第２の抵抗器と、
前記第３のスイッチ素子に並列接続された放電接地用第３の抵抗器と、
前記第４のスイッチ素子に並列接続された放電接地用第４の抵抗器と、
前記第１の直流阻止用コンデンサに並列接続された放電接地用第５の抵抗器と、
前記第２の直流阻止用コンデンサに並列接続された放電接地用第６の抵抗器と、を具備してなることを特徴とする半導体スイッチ回路。