JP3389471B2 - 電界効果により制御される半導体デバイス用駆動回路装置 - Google Patents
電界効果により制御される半導体デバイス用駆動回路装置Info
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- JP3389471B2 JP3389471B2 JP23655197A JP23655197A JP3389471B2 JP 3389471 B2 JP3389471 B2 JP 3389471B2 JP 23655197 A JP23655197 A JP 23655197A JP 23655197 A JP23655197 A JP 23655197A JP 3389471 B2 JP3389471 B2 JP 3389471B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Electronic Switches (AREA)
- Static Random-Access Memory (AREA)
- Power Conversion In General (AREA)
- Charge And Discharge Circuits For Batteries Or The Like (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、負荷電流ＩL を導
く、電界効果により制御される半導体デバイス、特に電
力用半導体デバイスを駆動するための回路装置であっ
て、電界効果により制御される半導体デバイスの制御入
力端に接続されている第１の電源回路と、電界効果によ
り制御される半導体デバイスの制御入力端に並列に接続
されまた負荷電流ＩL に比例している負荷電流ＩL の一
部を検出する手段により制御される抵抗とを有する回路
装置に関する。
く、電界効果により制御される半導体デバイス、特に電
力用半導体デバイスを駆動するための回路装置であっ
て、電界効果により制御される半導体デバイスの制御入
力端に接続されている第１の電源回路と、電界効果によ
り制御される半導体デバイスの制御入力端に並列に接続
されまた負荷電流ＩL に比例している負荷電流ＩL の一
部を検出する手段により制御される抵抗とを有する回路
装置に関する。
【０００２】
【従来の技術】このような回路装置は一般に知られてお
り、またドイツ特許第４４２９７１６号明細書に記載さ
れている。
り、またドイツ特許第４４２９７１６号明細書に記載さ
れている。
【０００３】半導体デバイスのゲート制御は一般に電流
ミラー回路を介して行われる。制御可能な抵抗はトラン
ジスタである。半導体デバイスのソース端子において測
定される負荷電流ＩL が定められた値を上回ると、トラ
ンジスタがスイッチオンされ、それによって半導体デバ
イスのゲート電圧が減ぜられる。負荷電流ＩL がそれに
より制限される。
ミラー回路を介して行われる。制御可能な抵抗はトラン
ジスタである。半導体デバイスのソース端子において測
定される負荷電流ＩL が定められた値を上回ると、トラ
ンジスタがスイッチオンされ、それによって半導体デバ
イスのゲート電圧が減ぜられる。負荷電流ＩL がそれに
より制限される。
【０００４】この回路装置の欠点は、スイッチングされ
るトランジスタにおいて入力端子を介しての駆動回路の
電流消費が高くなることである。
るトランジスタにおいて入力端子を介しての駆動回路の
電流消費が高くなることである。
【０００５】このことを避けるために，ゲートを放電す
る電流を抵抗により制限すると、半導体デバイスのスイ
ッチング時間が増大する。
る電流を抵抗により制限すると、半導体デバイスのスイ
ッチング時間が増大する。
【０００６】
【発明が解決しようとする課題】本発明の課題は、上記
の種類の回路装置を、短いスイッチング時間が達成さ
れ、また同時に応答する電流制限の際に駆動回路の電流
消費が増大しないように改良することにある。
の種類の回路装置を、短いスイッチング時間が達成さ
れ、また同時に応答する電流制限の際に駆動回路の電流
消費が増大しないように改良することにある。
【０００７】
【課題を解決するための手段】この課題は、本発明によ
れば、上記の種類の回路装置において、第１の電源回路
にスイッチを介して第１の電源回路に依存していない第
２の電源回路が追加接続され、その際にスイッチが同じ
く前記の手段により、それが予め定められた電流を超過
する際に開くように駆動されることにより解決される。
れば、上記の種類の回路装置において、第１の電源回路
にスイッチを介して第１の電源回路に依存していない第
２の電源回路が追加接続され、その際にスイッチが同じ
く前記の手段により、それが予め定められた電流を超過
する際に開くように駆動されることにより解決される。
【０００８】本発明の実施態様は従属請求項に記載され
ている。
ている。
【０００９】本発明による駆動回路は、電源回路として
電流源回路が使用され、これらの電流源回路がスイッチ
が閉じられる際に互いに並列に接続され、また両電流源
回路の電流が加算されるようにすれば、回路技術的に特
に簡単になる。
電流源回路が使用され、これらの電流源回路がスイッチ
が閉じられる際に互いに並列に接続され、また両電流源
回路の電流が加算されるようにすれば、回路技術的に特
に簡単になる。
【００１０】駆動回路の機能の確実さを高めるため、ス
イッチは直接にではなく、インバータを介して駆動され
る。インバータはスイッチに対するアナログのスイッチ
ング信号をほぼ２つの状態（高および低）のみを有する
信号に変換する。有利にはＭＯＳＦＥＴとして構成され
るスイッチはこうして完全に遮断または導通する。
イッチは直接にではなく、インバータを介して駆動され
る。インバータはスイッチに対するアナログのスイッチ
ング信号をほぼ２つの状態（高および低）のみを有する
信号に変換する。有利にはＭＯＳＦＥＴとして構成され
るスイッチはこうして完全に遮断または導通する。
【００１１】インバータはＣＭＯＳ技術で構成されてお
り、従ってわずかな電流消費を有する。
り、従ってわずかな電流消費を有する。
【００１２】駆動回路の電流供給は専らそれらの入力端
子を介して行われるので、外部から作動電圧を供給しな
くてもよい。
子を介して行われるので、外部から作動電圧を供給しな
くてもよい。
【００１３】インバータに対する電流を用意するための
電流ミラー回路および電流源回路の電流ミラー回路が１
つの電流バンクにまとめられているので、トランジスタ
が節減できる。２つのバイポーラトランジスタを例外と
して、すべてのトランジスタはＭＯＳＦＥＴであり、従
って駆動回路は好ましくは集積技術で製造される。
電流ミラー回路および電流源回路の電流ミラー回路が１
つの電流バンクにまとめられているので、トランジスタ
が節減できる。２つのバイポーラトランジスタを例外と
して、すべてのトランジスタはＭＯＳＦＥＴであり、従
って駆動回路は好ましくは集積技術で製造される。
【００１４】
【実施例】以下、図面について本発明の実施例を一層詳
細に説明する。
細に説明する。
【００１５】図１による回路装置は電界効果により制御
される半導体デバイス８、ここでは電力用ＭＯＳＦＥＴ
を含んでいる。そのドレイン端子はＤを、そのソース端
子はＳを、またそのゲート端子はＧを付されている。電
力用ＭＯＳＦＥＴを通って負荷電流ＩL が流れる。ソー
ス端子Ｓと接地点ＧＮＤとの間に測定抵抗９が設けられ
ている。ソース端子Ｓは、負荷電流ＩL に比例している
負荷電流ＩL の一部を検出する手段６に接続されてい
る。
される半導体デバイス８、ここでは電力用ＭＯＳＦＥＴ
を含んでいる。そのドレイン端子はＤを、そのソース端
子はＳを、またそのゲート端子はＧを付されている。電
力用ＭＯＳＦＥＴを通って負荷電流ＩL が流れる。ソー
ス端子Ｓと接地点ＧＮＤとの間に測定抵抗９が設けられ
ている。ソース端子Ｓは、負荷電流ＩL に比例している
負荷電流ＩL の一部を検出する手段６に接続されてい
る。
【００１６】ゲート端子Ｇと回路装置の入力端子１との
間には、電流源回路２と、スイッチ４に直列に接続され
ている電流源回路３とから成る並列回路が設けられてい
る。電流源回路２は電流源回路３に依存していない、す
なわち独立している。スイッチ４の制御接点は手段６の
第１の出力端に接続されている。ゲート端子Ｇと接地点
との間に制御可能な抵抗５が設けられており、その制御
入力端は手段６の別の出力端に接続されている。
間には、電流源回路２と、スイッチ４に直列に接続され
ている電流源回路３とから成る並列回路が設けられてい
る。電流源回路２は電流源回路３に依存していない、す
なわち独立している。スイッチ４の制御接点は手段６の
第１の出力端に接続されている。ゲート端子Ｇと接地点
との間に制御可能な抵抗５が設けられており、その制御
入力端は手段６の別の出力端に接続されている。
【００１７】負荷電流ＩL が、測定抵抗９の大きさおよ
び手段６の大きさにより決定されるしきい値以下になる
と、スイッチ４は閉じられ、またトランジスタ５は阻止
する。これにより電力用ＭＯＳＦＥＴ８の短いスイッチ
ング時間に対する十分な電流が得られる。このしきいを
上回る際にはスイッチ４は手段６により開かれ、またト
ランジスタ５が手段６によりスイッチオンされる。それ
によって電力用ＭＯＳＦＥＴ８のゲート端子Ｇへの充電
電流が減ぜられる。入力端子１における入力電流はその
後は電流源回路２によってのみ決定される。駆動回路の
電流消費は高められない。
び手段６の大きさにより決定されるしきい値以下になる
と、スイッチ４は閉じられ、またトランジスタ５は阻止
する。これにより電力用ＭＯＳＦＥＴ８の短いスイッチ
ング時間に対する十分な電流が得られる。このしきいを
上回る際にはスイッチ４は手段６により開かれ、またト
ランジスタ５が手段６によりスイッチオンされる。それ
によって電力用ＭＯＳＦＥＴ８のゲート端子Ｇへの充電
電流が減ぜられる。入力端子１における入力電流はその
後は電流源回路２によってのみ決定される。駆動回路の
電流消費は高められない。
【００１８】図２による実施例では電力用ＭＯＳＦＥＴ
８、測定抵抗９およびトランジスタ５が同様に設けられ
ている。電流源回路２はここではトランジスタ１０およ
び１３から成る電流ミラー回路から成っており、また電
流源回路３はトランジスタ１０および１２から成る電流
ミラー回路から成っている。両電流ミラー回路は、接地
点とトランジスタ１０のドレイン端子との間に位置して
いる電流源ＩQ1の参照電流を鏡像化する。
８、測定抵抗９およびトランジスタ５が同様に設けられ
ている。電流源回路２はここではトランジスタ１０およ
び１３から成る電流ミラー回路から成っており、また電
流源回路３はトランジスタ１０および１２から成る電流
ミラー回路から成っている。両電流ミラー回路は、接地
点とトランジスタ１０のドレイン端子との間に位置して
いる電流源ＩQ1の参照電流を鏡像化する。
【００１９】スイッチ４はここではＭＯＳＦＥＴ１６か
ら成っている。ＭＯＳＦＥＴ１６のゲートは、ｐチャネ
ルＭＯＳＦＥＴ１７およびｎチャネルＭＯＳＦＥＴ１８
から成るインバータの出力端に接続されている。ＭＯＳ
ＦＥＴ１７および１８のドレイン端子は互いに接続され
ており、またインバータの出力端を形成している。ＭＯ
ＳＦＥＴ１７はそのソース端子で入力端子１に接続され
ている。ＭＯＳＦＥＴ１８のソース端子は接地点ＧＮＤ
に接続されている。ＭＯＳＦＥＴ１７および１８の一括
接続された両ゲート端子はインバータの入力端を形成し
ている。この入力端は一方ではトランジスタ１０と共に
電流ミラー回路を形成しているトランジスタ１１のドレ
イン端子に接続されており、他方ではトランジスタ１９
のドレイン端子に接続されている。トランジスタ１９の
ソース端子は接地点ＧＮＤに接続されている。そのゲー
ト端子はトランジスタ５のゲート端子に接続されてい
る。トランジスタ１０ないし１５のソース端子は入力端
子１に接続されている。
ら成っている。ＭＯＳＦＥＴ１６のゲートは、ｐチャネ
ルＭＯＳＦＥＴ１７およびｎチャネルＭＯＳＦＥＴ１８
から成るインバータの出力端に接続されている。ＭＯＳ
ＦＥＴ１７および１８のドレイン端子は互いに接続され
ており、またインバータの出力端を形成している。ＭＯ
ＳＦＥＴ１７はそのソース端子で入力端子１に接続され
ている。ＭＯＳＦＥＴ１８のソース端子は接地点ＧＮＤ
に接続されている。ＭＯＳＦＥＴ１７および１８の一括
接続された両ゲート端子はインバータの入力端を形成し
ている。この入力端は一方ではトランジスタ１０と共に
電流ミラー回路を形成しているトランジスタ１１のドレ
イン端子に接続されており、他方ではトランジスタ１９
のドレイン端子に接続されている。トランジスタ１９の
ソース端子は接地点ＧＮＤに接続されている。そのゲー
ト端子はトランジスタ５のゲート端子に接続されてい
る。トランジスタ１０ないし１５のソース端子は入力端
子１に接続されている。
【００２０】入力端子１へ電圧を印加すると、負荷電流
ＩL が予め定められた電流限界しきい以下にあるかぎ
り、ＭＯＳＦＥＴ１６は導通しており、またトランジス
タ５は阻止している。それによってトランジスタ１２お
よび１３を介して十分な電流が電力用ＭＯＳＦＥＴ８の
ゲート端子に与えられ、またそれが迅速にスイッチング
する。
ＩL が予め定められた電流限界しきい以下にあるかぎ
り、ＭＯＳＦＥＴ１６は導通しており、またトランジス
タ５は阻止している。それによってトランジスタ１２お
よび１３を介して十分な電流が電力用ＭＯＳＦＥＴ８の
ゲート端子に与えられ、またそれが迅速にスイッチング
する。
【００２１】トランジスタ１４および１５は大きさの等
しい電流Ｉ14およびＩ15を供給する。ｎｐｎトランジス
タ２１はｎｐｎトランジスタ２２よりも大きいエミッタ
面積を有する。トランジスタ２１のコレクタ電流の大き
さがトランジスタ２２のコレクタ電流の大きさに等しい
ようにするには、ｎｐｎトランジスタ２１のベース‐エ
ミッタ間電圧はｎｐｎトランジスタ２２のそれよりも小
さくなければならない。いま負荷電流ＩL が増大する
と、測定抵抗９における電圧降下は大きくなり、またｎ
ｐｎトランジスタ２１におけるベース‐エミッタ間電圧
は低下する。それによってそのコレクタ電流は小さくな
る。ｎｐｎトランジスタ２１を経て流れない電流Ｉ１４
の一部はトランジスタ５および２０から成る電流ミラー
回路を介して増幅され、また電力用ＭＯＳＦＥＴ８のゲ
ートが放電され、負荷電流ＩL が制限される。トランジ
スタ５を経てより大きい電流Ｉ5が接地点ＧＮＤに向か
って流出し、またこうして入力端子１における入力電流
を高めるであろう。このことは、トランジスタ５が導通
状態になると直ちに、トランジスタ１９が導通すること
により阻止される。インバータの入力端が接地電位に移
行し、またそれによって出力端がＭＯＳＦＥＴ１６を阻
止する（スイッチング状態低）電位に移行する。電流Ｉ
12は入力端子１における入力電流の一部をもはや担わな
くなる。
しい電流Ｉ14およびＩ15を供給する。ｎｐｎトランジス
タ２１はｎｐｎトランジスタ２２よりも大きいエミッタ
面積を有する。トランジスタ２１のコレクタ電流の大き
さがトランジスタ２２のコレクタ電流の大きさに等しい
ようにするには、ｎｐｎトランジスタ２１のベース‐エ
ミッタ間電圧はｎｐｎトランジスタ２２のそれよりも小
さくなければならない。いま負荷電流ＩL が増大する
と、測定抵抗９における電圧降下は大きくなり、またｎ
ｐｎトランジスタ２１におけるベース‐エミッタ間電圧
は低下する。それによってそのコレクタ電流は小さくな
る。ｎｐｎトランジスタ２１を経て流れない電流Ｉ１４
の一部はトランジスタ５および２０から成る電流ミラー
回路を介して増幅され、また電力用ＭＯＳＦＥＴ８のゲ
ートが放電され、負荷電流ＩL が制限される。トランジ
スタ５を経てより大きい電流Ｉ5が接地点ＧＮＤに向か
って流出し、またこうして入力端子１における入力電流
を高めるであろう。このことは、トランジスタ５が導通
状態になると直ちに、トランジスタ１９が導通すること
により阻止される。インバータの入力端が接地電位に移
行し、またそれによって出力端がＭＯＳＦＥＴ１６を阻
止する（スイッチング状態低）電位に移行する。電流Ｉ
12は入力端子１における入力電流の一部をもはや担わな
くなる。
【図１】本発明による回路装置の原理回路図。
【図２】本発明による回路装置の一実施例の回路図。
１ 入力端子
２、３ 電流源回路
４ スイッチ
５ 制御可能な抵抗（トランジスタ）
６ 負荷電流ＩL の一部を検出する手段
８ 半導体デバイス（電力用ＭＯＳＦＥＴ）
９ 測定抵抗
Ｄ ドレイン端子
Ｇ ゲート端子
ＩL 負荷電流
Ｓ ソース端子
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−171904（ＪＰ，Ａ)
特開 平２−226808（ＪＰ，Ａ)
特開 平５−328746（ＪＰ，Ａ)
特開 平８−51349（ＪＰ，Ａ)
特開 平７−183781（ＪＰ，Ａ)
特開 平７−142977（ＪＰ，Ａ)
特開 平６−244693（ＪＰ，Ａ)
特開 平６−132800（ＪＰ，Ａ)
特開 平５−267580（ＪＰ，Ａ)
特開 平４−242316（ＪＰ，Ａ)
特開 平４−122120（ＪＰ，Ａ)
特開 平３−187516（ＪＰ，Ａ)
西独国特許出願公開4429716（ＤＥ,
Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
Claims (9)
- 【請求項１】 負荷電流ＩLを導き、電界効果により制
御される半導体デバイスを駆動するための回路装置であ
って、電界効果により制御される半導体デバイスの制御
入力端に接続された第１の電源回路（２）と、電界効果
により制御される半導体デバイスの制御入力端と接地点
との間に接続されかつ負荷電流ＩLに比例する負荷電流
ＩLの一部を検出する手段（６）により制御される制御
可能な抵抗（５）とを有する回路装置において、第１の
電源回路（２）に、前記手段（６）により制御されるス
イッチ（４）を介して第１の電源回路（２）に依存しな
い第２の電源回路（３）が並列接続され、前記スイッチ
（４）が上記手段（６）により予め定められた電流を上
回る際に開くように駆動されることを特徴とする半導体
デバイス用駆動回路装置。 - 【請求項２】 電源回路として電流源回路（２、３）が
設けられ、かつ第１の電流源回路（２）および第２の電
流源回路（３）がスイッチ（４）の閉状態で並列に接続
されたことを特徴とする請求項１記載の回路装置。 - 【請求項３】 スイッチ（４）と、このスイッチ（４）
を駆動するためのスイッチング信号を供給する手段
（６）とが、インバータの出力端における休止状態では
閉じられるスイッチから成ることを特徴とする請求項１
または２記載の回路装置。 - 【請求項４】 駆動回路の電流供給が、専らそれらの入
力端子（１）を介して行われることを特徴とする請求項
１ないし３の１つに記載の回路装置。 - 【請求項５】 インバータの入力端がトランジスタ（１
０）および（１１）から成る電流ミラー回路を介して入
力端子（１）に、かつトランジスタ（１９）を介して接
地点に接続されたことを特徴とする請求項１ないし４の
１つに記載の回路装置。 - 【請求項６】 インバータがゲート側およびドレイン側
で互いに接続されたｐチャネルＭＯＳＦＥＴおよびｎチ
ャネルＭＯＳＦＥＴから成り、かつゲート側がインバー
タの入力端を、またドレイン側が出力端を形成すること
を特徴とする請求項１ないし５の１つに記載の回路装
置。 - 【請求項７】 スイッチ（４）がＭＯＳＦＥＴであるこ
とを特徴とする請求項１ないし６の１つに記載の回路装
置。 - 【請求項８】 トランジスタ（１０）がトランジスタ
（１２）と共に電流ミラー回路を、またトランジスタ
（１３）と共に別の電流ミラー回路を形成し、かつ両電
流ミラー回路が電流源回路（２、３）を形成することを
特徴とする請求項１ないし７の１つに記載の回路装置。 - 【請求項９】 電流源回路（２、３）がＭＯＳＦＥＴか
ら成ることを特徴とする請求項１ないし８の１つに記載
の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19633367A DE19633367A1 (de) | 1996-08-19 | 1996-08-19 | Ansteuerschaltung für ein Feldeffekt gesteuertes Halbleiterbauelement |
| DE19633367.9 | 1996-08-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135804A JPH10135804A (ja) | 1998-05-22 |
| JP3389471B2 true JP3389471B2 (ja) | 2003-03-24 |
Family
ID=7803008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23655197A Expired - Fee Related JP3389471B2 (ja) | 1996-08-19 | 1997-08-18 | 電界効果により制御される半導体デバイス用駆動回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5939921A (ja) |
| EP (1) | EP0825716B1 (ja) |
| JP (1) | JP3389471B2 (ja) |
| DE (2) | DE19633367A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3637848B2 (ja) | 1999-09-30 | 2005-04-13 | 株式会社デンソー | 負荷駆動回路 |
| DE10355255A1 (de) * | 2003-11-26 | 2005-07-07 | Rexroth Indramat Gmbh | Verfahren zur Ansteuerung eines Bipolartransistors mit isolierter Gate-Elektrode und Vorrichtung zur Durchführung des Verfahrens |
| JP4569418B2 (ja) * | 2004-12-07 | 2010-10-27 | 株式会社デンソー | モータ駆動回路 |
| EP1755221B1 (en) * | 2005-08-17 | 2009-12-09 | Infineon Technologies AG | Method and driver circuit for controlling a power MOS transistor |
| JP5403592B2 (ja) * | 2009-03-24 | 2014-01-29 | フリースケール セミコンダクター インコーポレイテッド | 電流駆動回路 |
| JP5035391B2 (ja) * | 2010-01-12 | 2012-09-26 | 株式会社デンソー | 信号出力回路 |
| GB2505135B (en) | 2011-06-09 | 2017-12-20 | Mitsubishi Electric Corp | Gate drive circuit |
| ITMI20112278A1 (it) * | 2011-12-15 | 2013-06-16 | St Microelectronics Srl | Struttura bipolare di potenza, in particolare per applicazioni ad alta tensione |
| CN110380599B (zh) * | 2019-08-07 | 2020-11-27 | 电子科技大学 | 一种混合型栅极驱动电路 |
| GB2618579A (en) * | 2022-05-11 | 2023-11-15 | Dyson Technology Ltd | Circuit for limiting current through a conductor |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3936544A1 (de) * | 1988-12-21 | 1990-06-28 | Siemens Ag | Schaltungsanordnung zum schutz eines leistungs-mosfet |
| JPH0752370B2 (ja) * | 1988-12-26 | 1995-06-05 | 株式会社日立製作所 | 半導体素子用電流検出回路 |
| JPH02226808A (ja) * | 1989-02-28 | 1990-09-10 | Nissan Motor Co Ltd | 過電流保護機能付きパワーｍｏｓｆｅｔ |
| JP2710678B2 (ja) * | 1989-12-15 | 1998-02-10 | 松下電工株式会社 | 半導体リレー回路 |
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