JP2837054B2 - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JP2837054B2 JP2837054B2 JP5007614A JP761493A JP2837054B2 JP 2837054 B2 JP2837054 B2 JP 2837054B2 JP 5007614 A JP5007614 A JP 5007614A JP 761493 A JP761493 A JP 761493A JP 2837054 B2 JP2837054 B2 JP 2837054B2
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- semiconductor device
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
Description
【０００１】
【産業上の利用分野】この発明は、例えばインバータ装
置などの電力変換装置においてスイッチング素子として
用いられる絶縁ゲート型半導体装置に関し、特に負荷の
短絡時における絶縁ゲート素子の破壊を防止する機能の
改良に関する。
置などの電力変換装置においてスイッチング素子として
用いられる絶縁ゲート型半導体装置に関し、特に負荷の
短絡時における絶縁ゲート素子の破壊を防止する機能の
改良に関する。
【０００２】
【従来の技術】ＭＯＳ型電界効果トランジスタ素子（Ｍ
ＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ素
子（ＩＧＢＴ）などの絶縁ゲート素子は、２つの電流電
極及びこれらの電極との間が絶縁された制御電極とを有
しており、制御電極と１つの電流電極の間に印加される
電圧の大きさによって、２つの電流電極の間を流れる電
流の大きさを調整するものである。この印加電圧が大き
いほど電流は大きく、この電圧が０であるときには電流
は遮断される。これらの絶縁ゲート素子を備えた絶縁ゲ
ート型半導体装置は、例えば負荷へ流れる電流（主電
流）をスイッチングするインバータ装置などの電力変換
装置にスイッチング素子として用いられる。この電力変
換装置において負荷が短絡すると、絶縁ゲート素子に過
大な主電流（短絡電流）が流れ、これを放置すれば絶縁
ゲート素子は破壊に至る。このため、絶縁ゲート型半導
体装置において、絶縁ゲート素子を駆動する回路部分で
ある絶縁ゲート素子の駆動回路には、短絡電流による破
壊を防止するための短絡電流遮断機能が設けられる。
ＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ素
子（ＩＧＢＴ）などの絶縁ゲート素子は、２つの電流電
極及びこれらの電極との間が絶縁された制御電極とを有
しており、制御電極と１つの電流電極の間に印加される
電圧の大きさによって、２つの電流電極の間を流れる電
流の大きさを調整するものである。この印加電圧が大き
いほど電流は大きく、この電圧が０であるときには電流
は遮断される。これらの絶縁ゲート素子を備えた絶縁ゲ
ート型半導体装置は、例えば負荷へ流れる電流（主電
流）をスイッチングするインバータ装置などの電力変換
装置にスイッチング素子として用いられる。この電力変
換装置において負荷が短絡すると、絶縁ゲート素子に過
大な主電流（短絡電流）が流れ、これを放置すれば絶縁
ゲート素子は破壊に至る。このため、絶縁ゲート型半導
体装置において、絶縁ゲート素子を駆動する回路部分で
ある絶縁ゲート素子の駆動回路には、短絡電流による破
壊を防止するための短絡電流遮断機能が設けられる。
【０００３】図１５は、短絡電流遮断機能を有する従来
の絶縁ゲート型半導体装置の例を示すブロック図であ
る。絶縁ゲート素子としてのＩＧＢＴ１のコレクタＣに
は図示しない負荷が接続されており、コレクタＣからエ
ミッタＥへ流れるコレクタ電流Ｉ C が、主電流として負
荷へ供給される。このコレクタ電流Ｉ C は、ゲートＧと
エミッタＥの間の電圧（ゲート電圧）の大きさによって
制御される。ゲート電圧が大きいほど大きなコレクタ電
流Ｉ C が流れる。ゲート電圧はゲート駆動回路４２によ
り調整して供給される。
の絶縁ゲート型半導体装置の例を示すブロック図であ
る。絶縁ゲート素子としてのＩＧＢＴ１のコレクタＣに
は図示しない負荷が接続されており、コレクタＣからエ
ミッタＥへ流れるコレクタ電流Ｉ C が、主電流として負
荷へ供給される。このコレクタ電流Ｉ C は、ゲートＧと
エミッタＥの間の電圧（ゲート電圧）の大きさによって
制御される。ゲート電圧が大きいほど大きなコレクタ電
流Ｉ C が流れる。ゲート電圧はゲート駆動回路４２によ
り調整して供給される。
【０００４】この絶縁ゲート型半導体装置には電流トラ
ンス４３が設けられており、電流トランス４３によって
コレクタ電流Ｉ C が検出される。検出されたコレクタ電
流Ｉ C の値は、比較回路４４において所定の基準値と比
較される。比較回路４４は、コレクタ電流Ｉ C が基準値
を超えたときには所定の信号をゲート駆動回路４２へ送
出する。ゲート駆動回路４２はこの信号に応答して、Ｉ
ＧＢＴ１を遮断すべく、所定のゲート電圧をゲートＧへ
出力する。これにより、負荷の短絡に伴う過大なコレク
タ電流Ｉ C が遮断され、ＩＧＢＴ１が破壊から保護され
る。
ンス４３が設けられており、電流トランス４３によって
コレクタ電流Ｉ C が検出される。検出されたコレクタ電
流Ｉ C の値は、比較回路４４において所定の基準値と比
較される。比較回路４４は、コレクタ電流Ｉ C が基準値
を超えたときには所定の信号をゲート駆動回路４２へ送
出する。ゲート駆動回路４２はこの信号に応答して、Ｉ
ＧＢＴ１を遮断すべく、所定のゲート電圧をゲートＧへ
出力する。これにより、負荷の短絡に伴う過大なコレク
タ電流Ｉ C が遮断され、ＩＧＢＴ１が破壊から保護され
る。
【０００５】短絡電流遮断機能を有する従来の絶縁ゲー
ト型半導体装置の他の例として、特開昭６３−３１８７
８１号公報、特開昭６４−６８００５号公報、及び特開
平２−３０９７１４号公報に開示される技術がある。こ
れらの中の前２者は主電流を制御する第１のＭＯＳＦＥ
Ｔに並列に第２のＭＯＳＦＥＴを設け、主電流をこの第
２のＭＯＳＦＥＴに分流させて、この分流電流が所定の
大きさを超えるとオン状態になるトランジスタを、第１
及び第２のＭＯＳＦＥＴのゲート電極とソース電極の間
に接続したものである。このため、負荷の短絡などによ
り主電流が所定の大きさを超えて流れるときには、トラ
ンジスタがオンしてこれらのＭＯＳＦＥＴのゲート電圧
が引き下げられることにより、主電流が所定値以下に制
限される。
ト型半導体装置の他の例として、特開昭６３−３１８７
８１号公報、特開昭６４−６８００５号公報、及び特開
平２−３０９７１４号公報に開示される技術がある。こ
れらの中の前２者は主電流を制御する第１のＭＯＳＦＥ
Ｔに並列に第２のＭＯＳＦＥＴを設け、主電流をこの第
２のＭＯＳＦＥＴに分流させて、この分流電流が所定の
大きさを超えるとオン状態になるトランジスタを、第１
及び第２のＭＯＳＦＥＴのゲート電極とソース電極の間
に接続したものである。このため、負荷の短絡などによ
り主電流が所定の大きさを超えて流れるときには、トラ
ンジスタがオンしてこれらのＭＯＳＦＥＴのゲート電圧
が引き下げられることにより、主電流が所定値以下に制
限される。
【０００６】前述の従来技術の中の最後の１者は、前２
者の技術におけるトランジスタの代わりにサイリスタを
設けたものである。第２のＭＯＳＦＥＴへ分流する電流
が、一旦所定の大きさを超えサイリスタのゲートとカソ
ード間に所定以上の電圧が印加されると、以後継続して
サイリスタが導通し、２つのＭＯＳＦＥＴのゲート電圧
がゼロ付近にまで引き下げられ、主電流が継続して遮断
される。
者の技術におけるトランジスタの代わりにサイリスタを
設けたものである。第２のＭＯＳＦＥＴへ分流する電流
が、一旦所定の大きさを超えサイリスタのゲートとカソ
ード間に所定以上の電圧が印加されると、以後継続して
サイリスタが導通し、２つのＭＯＳＦＥＴのゲート電圧
がゼロ付近にまで引き下げられ、主電流が継続して遮断
される。
【０００７】
【発明が解決しようとする課題】しかしながら、これら
の従来の技術は以下に示すような問題点を有している。
負荷に供給される電圧が高い場合には特に短絡電流を早
急に遮断する必要があり、そのためには図１５に示した
従来技術においては、ゲート駆動回路４２および比較回
路４４の動作を高速化する必要がある。これらの回路を
高速化すると、電気的雑音によってこれらの回路が誤動
作を引き起こし易くなり、安定した動作が得られないと
いう問題点があった。また、高速化に伴って、回路損失
が増大するという問題点もあった。
の従来の技術は以下に示すような問題点を有している。
負荷に供給される電圧が高い場合には特に短絡電流を早
急に遮断する必要があり、そのためには図１５に示した
従来技術においては、ゲート駆動回路４２および比較回
路４４の動作を高速化する必要がある。これらの回路を
高速化すると、電気的雑音によってこれらの回路が誤動
作を引き起こし易くなり、安定した動作が得られないと
いう問題点があった。また、高速化に伴って、回路損失
が増大するという問題点もあった。
【０００８】トランジスタを用いてＭＯＳＦＥＴのゲー
ト電圧を制限する方式の従来技術では、トランジスタが
ゲート電圧をゼロ付近まで十分に引き下げることが困難
であり、このため、負荷の短絡時において短絡電流を十
分に遮断することができないという問題点があった。一
方、サイリスタを用いた従来技術では、サイリスタの応
答速度がトランジスタに比べて遅いために、過大な主電
流が検出された後にサイリスタが導通するまでの時間が
トランジスタに比べて長い。このため、負荷が短絡した
ときには一定期間に過大な短絡電流が流れ、この間にＭ
ＯＳＦＥＴが破壊されるという問題点があった。また、
過大な短絡電流が流れた後に電流を遮断するので、負荷
が有するインダクタンスにより過大なサージ電圧が発生
し、これによってもＭＯＳＦＥＴが破壊されるという問
題点があった。
ト電圧を制限する方式の従来技術では、トランジスタが
ゲート電圧をゼロ付近まで十分に引き下げることが困難
であり、このため、負荷の短絡時において短絡電流を十
分に遮断することができないという問題点があった。一
方、サイリスタを用いた従来技術では、サイリスタの応
答速度がトランジスタに比べて遅いために、過大な主電
流が検出された後にサイリスタが導通するまでの時間が
トランジスタに比べて長い。このため、負荷が短絡した
ときには一定期間に過大な短絡電流が流れ、この間にＭ
ＯＳＦＥＴが破壊されるという問題点があった。また、
過大な短絡電流が流れた後に電流を遮断するので、負荷
が有するインダクタンスにより過大なサージ電圧が発生
し、これによってもＭＯＳＦＥＴが破壊されるという問
題点があった。
【０００９】また従来技術ではトランジスタのオン電圧
の大きさ、すなわちトランジスタに供給される電圧信号
であって、トランジスタをオンするのに必要な電圧信号
の大きさは、トランジスタの温度と共に変化する。この
ため、制限される主電流の大きさが温度に依存して変動
するという問題点があった。従来技術では更に、上述の
電圧信号に重畳する電気的雑音によって、トランジスタ
が誤ってオンするという問題点があった。電気的雑音の
影響は、ＭＯＳＦＥＴのスイッチング動作が高速になる
ほど大きくなる。
の大きさ、すなわちトランジスタに供給される電圧信号
であって、トランジスタをオンするのに必要な電圧信号
の大きさは、トランジスタの温度と共に変化する。この
ため、制限される主電流の大きさが温度に依存して変動
するという問題点があった。従来技術では更に、上述の
電圧信号に重畳する電気的雑音によって、トランジスタ
が誤ってオンするという問題点があった。電気的雑音の
影響は、ＭＯＳＦＥＴのスイッチング動作が高速になる
ほど大きくなる。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、過大な主電流を高速で制限し、
かつゼロ付近まで遮断する絶縁ゲート型半導体装置を提
供することを目的とする。この発明はまた、電気的雑音
による誤動作の恐れがなく、また温度による特性上の変
動のない絶縁ゲート型半導体装置を提供することを目的
とする。
ためになされたもので、過大な主電流を高速で制限し、
かつゼロ付近まで遮断する絶縁ゲート型半導体装置を提
供することを目的とする。この発明はまた、電気的雑音
による誤動作の恐れがなく、また温度による特性上の変
動のない絶縁ゲート型半導体装置を提供することを目的
とする。
【００１１】
【課題を解決するための手段】この発明にかかる請求項
１に記載の絶縁ゲート型半導体装置は、（ａ）第１電流
電極と、第２電流電極と、前記第１および第２電流電極
から絶縁された第１制御電極とを有し、当該第１制御電
極と前記第２電流電極の間に付加される第１電圧が大き
いほど、当該第１電圧に応答して前記第１および第２電
流電極の間がより導通した状態となる第１の絶縁ゲート
素子と、（ｂ）第３電流電極と、第４電流電極と、前記
第３および第４電流電極から絶縁された第２制御電極と
を有し、当該第２制御電極と前記第４電流電極の間に付
加される第２電圧が大きいほど、当該第２電圧に応答し
て前記第３および第４電流電極の間がより導通した状態
となり、当該第３電流電極と前記第１電流電極とが接続
され、当該第２制御電極と前記第１制御電極とが接続さ
れ、当該第４電流電極が前記第２電流電極と結合される
第２の絶縁ゲート素子と、（ｃ）前記第２電流電極と前
記第４電流電極との間に介挿される抵抗と、（ｄ）出力
端子を有し、当該出力端子が前記第１および第２制御電
極へ結合され、当該出力端子へ調整された第３電圧を出
力するゲート駆動手段と、（ｅ）コレクタ電極、エミッ
タ電極、およびベース電極を有し、前記第１および第２
制御電極と当該コレクタ電極が結合され、前記第４電流
電極と当該ベース電極が接続され、前記第２電流電極と
当該エミッタ電極が結合されたトランジスタ素子と、
（ｆ）アノード電極、カソード電極、及びゲート電極を
有し、当該ゲート電極と当該カソード電極の間の電圧が
一旦所定以上の大きさになると、当該アノード電極と当
該カソード電極の間が導通し、前記第１及び第２制御電
極と当該アノード電極が結合され、前記第２電流電極と
当該カソード電極が接続され、第４電流電極と当該ゲー
ト電極が結合されたサイリスタ素子と、を備える。
１に記載の絶縁ゲート型半導体装置は、（ａ）第１電流
電極と、第２電流電極と、前記第１および第２電流電極
から絶縁された第１制御電極とを有し、当該第１制御電
極と前記第２電流電極の間に付加される第１電圧が大き
いほど、当該第１電圧に応答して前記第１および第２電
流電極の間がより導通した状態となる第１の絶縁ゲート
素子と、（ｂ）第３電流電極と、第４電流電極と、前記
第３および第４電流電極から絶縁された第２制御電極と
を有し、当該第２制御電極と前記第４電流電極の間に付
加される第２電圧が大きいほど、当該第２電圧に応答し
て前記第３および第４電流電極の間がより導通した状態
となり、当該第３電流電極と前記第１電流電極とが接続
され、当該第２制御電極と前記第１制御電極とが接続さ
れ、当該第４電流電極が前記第２電流電極と結合される
第２の絶縁ゲート素子と、（ｃ）前記第２電流電極と前
記第４電流電極との間に介挿される抵抗と、（ｄ）出力
端子を有し、当該出力端子が前記第１および第２制御電
極へ結合され、当該出力端子へ調整された第３電圧を出
力するゲート駆動手段と、（ｅ）コレクタ電極、エミッ
タ電極、およびベース電極を有し、前記第１および第２
制御電極と当該コレクタ電極が結合され、前記第４電流
電極と当該ベース電極が接続され、前記第２電流電極と
当該エミッタ電極が結合されたトランジスタ素子と、
（ｆ）アノード電極、カソード電極、及びゲート電極を
有し、当該ゲート電極と当該カソード電極の間の電圧が
一旦所定以上の大きさになると、当該アノード電極と当
該カソード電極の間が導通し、前記第１及び第２制御電
極と当該アノード電極が結合され、前記第２電流電極と
当該カソード電極が接続され、第４電流電極と当該ゲー
ト電極が結合されたサイリスタ素子と、を備える。
【００１２】この発明にかかる請求項２に記載の絶縁ゲ
ート型半導体装置は、請求項１に記載の絶縁ゲート型半
導体装置であって、（ｇ）前記エミッタ電極と前記第２
電流電極の間に、前記コレクタ電極から前記エミッタ電
極へ流れる電流が順方向電流となる向きに介挿された第
１のダイオードであって、前記トランジスタ素子におけ
る前記エミッタ電極と前記ベース電極の間におけるより
も逆リカバリー時間が短い第１のダイオード、を更に備
える。
ート型半導体装置は、請求項１に記載の絶縁ゲート型半
導体装置であって、（ｇ）前記エミッタ電極と前記第２
電流電極の間に、前記コレクタ電極から前記エミッタ電
極へ流れる電流が順方向電流となる向きに介挿された第
１のダイオードであって、前記トランジスタ素子におけ
る前記エミッタ電極と前記ベース電極の間におけるより
も逆リカバリー時間が短い第１のダイオード、を更に備
える。
【００１３】この発明にかかる請求項３に記載の絶縁ゲ
ート型半導体装置は、請求項１に記載の絶縁ゲート型半
導体装置であって、（ｈ）前記エミッタ電極と前記第２
電流電極の間に、前記コレクタ電極から前記エミッタ電
極へ流れる電流が逆方向電流となる向きに介挿されたツ
ェナーダイオード、を更に備える。
ート型半導体装置は、請求項１に記載の絶縁ゲート型半
導体装置であって、（ｈ）前記エミッタ電極と前記第２
電流電極の間に、前記コレクタ電極から前記エミッタ電
極へ流れる電流が逆方向電流となる向きに介挿されたツ
ェナーダイオード、を更に備える。
【００１４】この発明にかかる請求項４に記載の絶縁ゲ
ート型半導体装置は、請求項１に記載の絶縁ゲート型半
導体装置であって、前記ゲート駆動手段が、（ｄ−１）
前記調整された電圧として、前記第２電流電極の電位よ
りも低い電位を出力し得るゲート駆動部、を備え、
（ｉ）前記第１制御電極と前記第２制御電極との接続部
と、前記コレクタ電極と前記サイリスタ素子の前記アノ
ード電極との接続部との間に、前記コレクタ電極から前
記第１及び第２制御電極へ向かう電流を阻止する向きに
介挿された第２のダイオード、を更に備える。
ート型半導体装置は、請求項１に記載の絶縁ゲート型半
導体装置であって、前記ゲート駆動手段が、（ｄ−１）
前記調整された電圧として、前記第２電流電極の電位よ
りも低い電位を出力し得るゲート駆動部、を備え、
（ｉ）前記第１制御電極と前記第２制御電極との接続部
と、前記コレクタ電極と前記サイリスタ素子の前記アノ
ード電極との接続部との間に、前記コレクタ電極から前
記第１及び第２制御電極へ向かう電流を阻止する向きに
介挿された第２のダイオード、を更に備える。
【００１５】この発明にかかる請求項５に記載の絶縁ゲ
ート型半導体装置は、請求項１に記載の絶縁ゲート型半
導体装置であって、（ｊ）前記トランジスタ素子に結合
され、前記トランジスタ素子が導通状態であることを報
知する報知手段、を更に備える。
ート型半導体装置は、請求項１に記載の絶縁ゲート型半
導体装置であって、（ｊ）前記トランジスタ素子に結合
され、前記トランジスタ素子が導通状態であることを報
知する報知手段、を更に備える。
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【作用】この発明における絶縁ゲート型半導体装置で
は、第１の絶縁ゲート素子に負荷を接続し、この第１の
絶縁ゲート素子により主電流を調整する。この主電流の
一部は第２の絶縁ゲート素子に分流する。この分流した
電流は、抵抗を流れることにより、抵抗の両端の間の電
圧に変換される。負荷の短絡などにより主電流が過度に
上昇すると、この電圧が所定の大きさを超え、トランジ
スタ素子とサイリスタ素子が導通状態になる。これらの
結果、第１及び第２の絶縁ゲート素子において、第１制
御電極と第２電流電極の間、第２制御電極と第４電流電
極の間のそれぞれの電圧が引き下げられるので、これら
の絶縁ゲート素子が遮断状態となり、主電流が遮断され
る。トランジスタは応答が速いので、主電流の過度な上
昇を事前に防止する。サイリスタはトランジスタよりも
応答は遅いが、導通時の抵抗がより低いので、第１制御
電極と第２電流電極の間、第２制御電極と第４電流電極
の間のそれぞれの電圧を十分に低く引き下げることがで
き、主電流を十分に遮断する（請求項１〜請求項５）。
は、第１の絶縁ゲート素子に負荷を接続し、この第１の
絶縁ゲート素子により主電流を調整する。この主電流の
一部は第２の絶縁ゲート素子に分流する。この分流した
電流は、抵抗を流れることにより、抵抗の両端の間の電
圧に変換される。負荷の短絡などにより主電流が過度に
上昇すると、この電圧が所定の大きさを超え、トランジ
スタ素子とサイリスタ素子が導通状態になる。これらの
結果、第１及び第２の絶縁ゲート素子において、第１制
御電極と第２電流電極の間、第２制御電極と第４電流電
極の間のそれぞれの電圧が引き下げられるので、これら
の絶縁ゲート素子が遮断状態となり、主電流が遮断され
る。トランジスタは応答が速いので、主電流の過度な上
昇を事前に防止する。サイリスタはトランジスタよりも
応答は遅いが、導通時の抵抗がより低いので、第１制御
電極と第２電流電極の間、第２制御電極と第４電流電極
の間のそれぞれの電圧を十分に低く引き下げることがで
き、主電流を十分に遮断する（請求項１〜請求項５）。
【００２８】この発明における絶縁ゲート型半導体装置
では、トランジスタ素子のエミッタ電極に、逆リカバリ
ー時間の短いダイオードが接続されているので、トラン
ジスタの発振による誤動作が防止される（請求項２）。
では、トランジスタ素子のエミッタ電極に、逆リカバリ
ー時間の短いダイオードが接続されているので、トラン
ジスタの発振による誤動作が防止される（請求項２）。
【００２９】この発明における絶縁ゲート型半導体装置
では、トランジスタ素子のエミッタ電極にツェナーダイ
オードが接続されるので、トランジスタ素子のオン電圧
が高い。このため、トランジスタ素子のベース電極に供
給される電圧信号に重畳する電気的雑音に対するマージ
ンが高い。すなわちこの半導体装置では、この電気的雑
音によるトランジスタ素子の誤動作が抑制される。ま
た、適切な温度特性を有するツェナーダイオードを選択
することにより、トランジスタ素子のベース電極とエミ
ッタ電極の間の順方向電圧（Ｖ BE ）の温度変化による変
動が補償される。このため、トランジスタ素子の導通を
引き起こす主電流の大きさの温度変化に伴う変動が抑制
される（請求項３）。
では、トランジスタ素子のエミッタ電極にツェナーダイ
オードが接続されるので、トランジスタ素子のオン電圧
が高い。このため、トランジスタ素子のベース電極に供
給される電圧信号に重畳する電気的雑音に対するマージ
ンが高い。すなわちこの半導体装置では、この電気的雑
音によるトランジスタ素子の誤動作が抑制される。ま
た、適切な温度特性を有するツェナーダイオードを選択
することにより、トランジスタ素子のベース電極とエミ
ッタ電極の間の順方向電圧（Ｖ BE ）の温度変化による変
動が補償される。このため、トランジスタ素子の導通を
引き起こす主電流の大きさの温度変化に伴う変動が抑制
される（請求項３）。
【００３０】この発明における絶縁ゲート型半導体装置
では、ゲート駆動部が第１の絶縁ゲート素子の第２電流
電極の電位よりも低い電位を出力し得るので、第１およ
び第２の絶縁ゲート素子を、十分にかつ高速で遮断させ
ることができる。第１制御電極と第２制御電極との接続
部と、トランジスタとサイリスタの接続部との間に、ダ
イオードが設けられているので、第１のゲート絶縁素子
の第２電流電極から、トランジスタを介して第１および
第２制御電極へ向かう逆電流が阻止され、上述の低い電
位が第１および第２制御電極に正しく伝達される（請求
項４）。
では、ゲート駆動部が第１の絶縁ゲート素子の第２電流
電極の電位よりも低い電位を出力し得るので、第１およ
び第２の絶縁ゲート素子を、十分にかつ高速で遮断させ
ることができる。第１制御電極と第２制御電極との接続
部と、トランジスタとサイリスタの接続部との間に、ダ
イオードが設けられているので、第１のゲート絶縁素子
の第２電流電極から、トランジスタを介して第１および
第２制御電極へ向かう逆電流が阻止され、上述の低い電
位が第１および第２制御電極に正しく伝達される（請求
項４）。
【００３１】この発明における絶縁ゲート型半導体装置
では、トランジスタ素子が導通状態であることを報知す
る手段が設けられるので、主電流が停止する要因を容易
に認識することができる（請求項５）。
では、トランジスタ素子が導通状態であることを報知す
る手段が設けられるので、主電流が停止する要因を容易
に認識することができる（請求項５）。
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【実施例】＜１．実施例１＞ ＜1-1.装置の構成＞ 図１はこの発明の第１の実施例を示す回路図である。Ｉ
ＧＢＴ１（第１の絶縁ゲート素子）のコレクタＣ（第１
電流電極）には図示しない負荷が接続されており、主と
してコレクタＣからエミッタＥ（第２電流電極）へ流れ
るコレクタ電流Ｉ C が、主電流として負荷へ供給され
る。このコレクタ電流Ｉ C は、ゲートＧ（制御電極）と
エミッタＥの間の電圧であるゲート電圧の大きさによっ
て制御される。ゲート電圧が大きいほど大きなコレクタ
電流Ｉ C が流れる。ゲート電圧はゲート駆動回路９（ゲ
ート駆動手段）によって調整して供給される。ゲート駆
動回路９の出力端子Ｇ O とゲートＧの間には抵抗４が介
挿されている。ゲート駆動回路９に接続される電源１０
は、電源電圧をゲート駆動回路９へ供給する。
ＧＢＴ１（第１の絶縁ゲート素子）のコレクタＣ（第１
電流電極）には図示しない負荷が接続されており、主と
してコレクタＣからエミッタＥ（第２電流電極）へ流れ
るコレクタ電流Ｉ C が、主電流として負荷へ供給され
る。このコレクタ電流Ｉ C は、ゲートＧ（制御電極）と
エミッタＥの間の電圧であるゲート電圧の大きさによっ
て制御される。ゲート電圧が大きいほど大きなコレクタ
電流Ｉ C が流れる。ゲート電圧はゲート駆動回路９（ゲ
ート駆動手段）によって調整して供給される。ゲート駆
動回路９の出力端子Ｇ O とゲートＧの間には抵抗４が介
挿されている。ゲート駆動回路９に接続される電源１０
は、電源電圧をゲート駆動回路９へ供給する。
【００４４】ＩＧＢＴ１よりも電流容量の低いＩＧＢＴ
２（第２の絶縁ゲート素子）が、ＩＧＢＴ１に並列に設
けられている。ＩＧＢＴ１とＩＧＢＴ２は、コレクタＣ
同士、及びゲートＧ同士が互いに接続されている。負荷
へ供給される主電流は、その一部がＩＧＢＴ２のコレク
タ電流Ｉ C として、ＩＧＢＴ２へ分流する。ＩＧＢＴ２
のエミッタＥとＩＧＢＴ１のエミッタＥの間には抵抗３
が接続されている。ＩＧＢＴ２へ分流した電流は抵抗３
を通過する。このため抵抗３の両端には分流した電流に
比例した電圧が発生する。従って、主電流が大きいほど
抵抗３の両端には高い電圧が発生する。
２（第２の絶縁ゲート素子）が、ＩＧＢＴ１に並列に設
けられている。ＩＧＢＴ１とＩＧＢＴ２は、コレクタＣ
同士、及びゲートＧ同士が互いに接続されている。負荷
へ供給される主電流は、その一部がＩＧＢＴ２のコレク
タ電流Ｉ C として、ＩＧＢＴ２へ分流する。ＩＧＢＴ２
のエミッタＥとＩＧＢＴ１のエミッタＥの間には抵抗３
が接続されている。ＩＧＢＴ２へ分流した電流は抵抗３
を通過する。このため抵抗３の両端には分流した電流に
比例した電圧が発生する。従って、主電流が大きいほど
抵抗３の両端には高い電圧が発生する。
【００４５】ゲートＧとＩＧＢＴ１のエミッタＥの間に
はトランジスタ５とサイリスタ７が介挿されている。ゲ
ートＧにはトランジスタ５のコレクタＣ、及びサイリス
タ７のアノードが接続されており、ＩＧＢＴ２のエミッ
タＥと抵抗３の間にトランジスタ５のベースＢが接続さ
れている。トランジスタ５のエミッタＥは、ショットキ
ーバリアダイオード６（第１のダイオード）を介して、
ＩＧＢＴ１のエミッタＥに接続されている。ショットキ
ーバリアダイオード６は、トランジスタ５のコレクタＣ
からエミッタＥへ流れる電流を順方向電流とする方向に
接続される。サイリスタ７のカソードはＩＧＢＴ１のエ
ミッタＥに接続され、サイリスタ７のゲートは、抵抗８
を介して、ＩＧＢＴ２のエミッタＥと抵抗３の間に接続
されている。
はトランジスタ５とサイリスタ７が介挿されている。ゲ
ートＧにはトランジスタ５のコレクタＣ、及びサイリス
タ７のアノードが接続されており、ＩＧＢＴ２のエミッ
タＥと抵抗３の間にトランジスタ５のベースＢが接続さ
れている。トランジスタ５のエミッタＥは、ショットキ
ーバリアダイオード６（第１のダイオード）を介して、
ＩＧＢＴ１のエミッタＥに接続されている。ショットキ
ーバリアダイオード６は、トランジスタ５のコレクタＣ
からエミッタＥへ流れる電流を順方向電流とする方向に
接続される。サイリスタ７のカソードはＩＧＢＴ１のエ
ミッタＥに接続され、サイリスタ７のゲートは、抵抗８
を介して、ＩＧＢＴ２のエミッタＥと抵抗３の間に接続
されている。
【００４６】＜1-2.装置の動作＞ 主電流が正常動作の範囲内の低い値である間は、抵抗３
の両端に発生する電圧は十分に低いので、トランジスタ
５のベースＢとエミッタＥの間の電圧（Ｖ BE ）はトラン
ジスタ５をオン（導通）する程には高くなく、またサイ
リスタ７のゲートとカソードの間の電圧も、サイリスタ
７をオンする程には高くない。このため、トランジスタ
５、サイリスタ７ともに、オフ（遮断）した状態にあ
る。このとき、ゲートＧの電位は、ゲート駆動回路９が
出力する電位に一致する。すなわち、ＩＧＢＴ１及びＩ
ＧＢＴ２はゲート駆動回路９の出力電位に応答して動作
する。
の両端に発生する電圧は十分に低いので、トランジスタ
５のベースＢとエミッタＥの間の電圧（Ｖ BE ）はトラン
ジスタ５をオン（導通）する程には高くなく、またサイ
リスタ７のゲートとカソードの間の電圧も、サイリスタ
７をオンする程には高くない。このため、トランジスタ
５、サイリスタ７ともに、オフ（遮断）した状態にあ
る。このとき、ゲートＧの電位は、ゲート駆動回路９が
出力する電位に一致する。すなわち、ＩＧＢＴ１及びＩ
ＧＢＴ２はゲート駆動回路９の出力電位に応答して動作
する。
【００４７】一方、負荷が短絡するなどにより、主電流
が正常動作の範囲を超えて上昇すると、それに伴って抵
抗３の両端の電圧が上昇する。その結果トランジスタ５
のベース・エミッタ間電圧Ｖ BE がトランジスタ５をオン
する程に高くなり、またサイリスタ７のゲート・カソー
ド間電圧もサイリスタ７をオンする程に高くなる。この
ため、トランジスタ５は直ちにオン状態となり、ゲート
Ｇの電位をある値まで引き下げる。これに幾分遅れてサ
イリスタ７がオン状態となり、ゲートＧをＩＧＢＴ１の
エミッタＥに略等しい電位にまで引き下げるので、ＩＧ
ＢＴ１及びＩＧＢＴ２が遮断状態となって最終的には主
電流がゼロになる。これらにより、ＩＧＢＴ１が破壊か
ら保護される。抵抗３の抵抗値は、主電流の正常動作範
囲の上限値の設定に相応して適宜選択される。
が正常動作の範囲を超えて上昇すると、それに伴って抵
抗３の両端の電圧が上昇する。その結果トランジスタ５
のベース・エミッタ間電圧Ｖ BE がトランジスタ５をオン
する程に高くなり、またサイリスタ７のゲート・カソー
ド間電圧もサイリスタ７をオンする程に高くなる。この
ため、トランジスタ５は直ちにオン状態となり、ゲート
Ｇの電位をある値まで引き下げる。これに幾分遅れてサ
イリスタ７がオン状態となり、ゲートＧをＩＧＢＴ１の
エミッタＥに略等しい電位にまで引き下げるので、ＩＧ
ＢＴ１及びＩＧＢＴ２が遮断状態となって最終的には主
電流がゼロになる。これらにより、ＩＧＢＴ１が破壊か
ら保護される。抵抗３の抵抗値は、主電流の正常動作範
囲の上限値の設定に相応して適宜選択される。
【００４８】なお、ショットキーバリアダイオード６
は、半導体装置の発振を防止する目的で設置される。す
なわち、ショットキーバリアダイオード６はトランジス
タ５のベースＢとエミッタＥの間の接合におけるより
も、逆リカバリー時間が短いので、ショットキーバリア
ダイオード６を図１に示すように設置することにより、
回路の発振を防止することができる。
は、半導体装置の発振を防止する目的で設置される。す
なわち、ショットキーバリアダイオード６はトランジス
タ５のベースＢとエミッタＥの間の接合におけるより
も、逆リカバリー時間が短いので、ショットキーバリア
ダイオード６を図１に示すように設置することにより、
回路の発振を防止することができる。
【００４９】＜1-3.実測データ＞ 図２は、この実施例の絶縁ゲート型半導体装置に関する
実測結果を示すグラフである。グラフおいて、縦軸はゲ
ート駆動回路９の出力端子Ｇ O とＩＧＢＴ１のエミッタ
Ｅとの間の電圧Ｖ GO 、及び主電流（ＩＧＢＴ１のコレク
タ電流Ｉ C に略一致する）に対応し、横軸は時間に対応
する。この半導体装置におけるＩＧＢＴ１のコレクタＣ
とエミッタＥの間の電圧Ｖ CE の定格値は６００Ｖであ
り、実測ではその半分の３００Ｖを印加している。出力
端子電圧Ｖ GO を、ゼロからＩＧＢＴ１を導通させるのに
十分な値である約１０Ｖまで急速に立ち上げると、まず
これに追随してコレクタ電流Ｉ C が上昇する。しかしな
がら、コレクタ電流Ｉ C は際限なく上昇するのではな
く、トランジスタ５がオンすることによって、１００Ａ
付近の値に制限される。その後、幾分遅れてサイリスタ
７がオンすることによりゲートＧとＩＧＢＴ１のエミッ
タＥの間の電圧Ｖ G は略ゼロまで引き下げられる。出力
端子電圧Ｖ GO が約９μｓｅｃ付近で８Ｖにまで減少して
いるのはこのためである。出力端子電圧Ｖ GO の減少の幅
は、抵抗４とゲート駆動回路９の出力抵抗との比率を反
映している。サイリスタ７がオンすることにより、ＩＧ
ＢＴ１及びＩＧＢＴ２が遮断するので、グラフが示すよ
うに主電流はゼロになる。時間が１４μｓｅｃに達した
ときに、出力端子電圧Ｖ GO をゼロに戻して測定を終了し
ている。
実測結果を示すグラフである。グラフおいて、縦軸はゲ
ート駆動回路９の出力端子Ｇ O とＩＧＢＴ１のエミッタ
Ｅとの間の電圧Ｖ GO 、及び主電流（ＩＧＢＴ１のコレク
タ電流Ｉ C に略一致する）に対応し、横軸は時間に対応
する。この半導体装置におけるＩＧＢＴ１のコレクタＣ
とエミッタＥの間の電圧Ｖ CE の定格値は６００Ｖであ
り、実測ではその半分の３００Ｖを印加している。出力
端子電圧Ｖ GO を、ゼロからＩＧＢＴ１を導通させるのに
十分な値である約１０Ｖまで急速に立ち上げると、まず
これに追随してコレクタ電流Ｉ C が上昇する。しかしな
がら、コレクタ電流Ｉ C は際限なく上昇するのではな
く、トランジスタ５がオンすることによって、１００Ａ
付近の値に制限される。その後、幾分遅れてサイリスタ
７がオンすることによりゲートＧとＩＧＢＴ１のエミッ
タＥの間の電圧Ｖ G は略ゼロまで引き下げられる。出力
端子電圧Ｖ GO が約９μｓｅｃ付近で８Ｖにまで減少して
いるのはこのためである。出力端子電圧Ｖ GO の減少の幅
は、抵抗４とゲート駆動回路９の出力抵抗との比率を反
映している。サイリスタ７がオンすることにより、ＩＧ
ＢＴ１及びＩＧＢＴ２が遮断するので、グラフが示すよ
うに主電流はゼロになる。時間が１４μｓｅｃに達した
ときに、出力端子電圧Ｖ GO をゼロに戻して測定を終了し
ている。
【００５０】図３はこの実施例の半導体装置からサイリ
スタ７を除去した構成を有する回路に関して、図２にお
けると同様の実測を行った結果を示すグラフである。こ
の場合には、出力端子電圧Ｖ GO が立ち上がった後に、図
２における結果と同様にトランジスタ５の働きにより、
主電流は約１００Ａの値に制限される。しかしながら、
出力端子電圧Ｖ GO がゼロに復帰する７μｓｅｃの時点ま
で、主電流は約１００Ａの値を保持し続ける。すなわ
ち、主電流が正常動作の範囲を超える程に負荷に異常が
生じても、主電流は相当に高い値を保持し続ける。この
ためこの回路構成では、負荷の短絡などの異常時にＩＧ
ＢＴ１が破壊に至る危険がある。
スタ７を除去した構成を有する回路に関して、図２にお
けると同様の実測を行った結果を示すグラフである。こ
の場合には、出力端子電圧Ｖ GO が立ち上がった後に、図
２における結果と同様にトランジスタ５の働きにより、
主電流は約１００Ａの値に制限される。しかしながら、
出力端子電圧Ｖ GO がゼロに復帰する７μｓｅｃの時点ま
で、主電流は約１００Ａの値を保持し続ける。すなわ
ち、主電流が正常動作の範囲を超える程に負荷に異常が
生じても、主電流は相当に高い値を保持し続ける。この
ためこの回路構成では、負荷の短絡などの異常時にＩＧ
ＢＴ１が破壊に至る危険がある。
【００５１】また、図示を省略するが、図１に示すこの
実施例の半導体装置からサイリスタ７を残してトランジ
スタ５を除去した構成を有する回路では、図２に示す実
測結果から容易に予測されるように、出力端子電圧Ｖ GO
の立ち上がりから一定時間を経た後には、サイリスタ７
がオンして主電流はゼロまで引き下げられる。しかしな
がら、サイリスタ７がオンするまでの期間において、主
電流を制限する機構がないので、主電流は図２に示す約
１００Ａよりははるかに高い値にまで暴走する。この暴
走した異常に高い主電流により、ＩＧＢＴ１が破壊に至
る危険がある。また、一定時間の後にはサイリスタ７が
オンすることにより、主電流が異常に高い暴走電流のレ
ベルから急速にゼロに下降する。その結果、負荷が有す
るインダクタンス、あるいは負荷のラインに寄生的に発
生しているインダクタンスにより、ＩＧＢＴ１およびＩ
ＧＢＴ２のコレクタ・エミッタ間に高いサージ電圧が発
生する。このサージ電圧が更にＩＧＢＴ１及びＩＧＢＴ
２の破壊の原因となる。
実施例の半導体装置からサイリスタ７を残してトランジ
スタ５を除去した構成を有する回路では、図２に示す実
測結果から容易に予測されるように、出力端子電圧Ｖ GO
の立ち上がりから一定時間を経た後には、サイリスタ７
がオンして主電流はゼロまで引き下げられる。しかしな
がら、サイリスタ７がオンするまでの期間において、主
電流を制限する機構がないので、主電流は図２に示す約
１００Ａよりははるかに高い値にまで暴走する。この暴
走した異常に高い主電流により、ＩＧＢＴ１が破壊に至
る危険がある。また、一定時間の後にはサイリスタ７が
オンすることにより、主電流が異常に高い暴走電流のレ
ベルから急速にゼロに下降する。その結果、負荷が有す
るインダクタンス、あるいは負荷のラインに寄生的に発
生しているインダクタンスにより、ＩＧＢＴ１およびＩ
ＧＢＴ２のコレクタ・エミッタ間に高いサージ電圧が発
生する。このサージ電圧が更にＩＧＢＴ１及びＩＧＢＴ
２の破壊の原因となる。
【００５２】図１に示すこの実施例の半導体装置では、
トランジスタ５とサイリスタ７の双方を備えているの
で、負荷の短絡時などの主電流が正常動作範囲を超えて
異常に高くなる場合において、主電流の上昇をある限度
に素早く抑制し、しかも一定期間の後にはゼロにまで引
き下げられるので、過大なコレクタ電流Ｉ C によるＩＧ
ＢＴ１の破壊が防止される。また、主電流の際限のない
上昇が抑えられるので、サイリスタ７がオンすることに
伴って発生するサージ電圧が低く抑えられる。このた
め、ＩＧＢＴ１およびＩＧＢＴ２に過度に高いコレクタ
・エミッタ間電圧Ｖ CE が印加されることによるＩＧＢＴ
１の破壊も防止される。
トランジスタ５とサイリスタ７の双方を備えているの
で、負荷の短絡時などの主電流が正常動作範囲を超えて
異常に高くなる場合において、主電流の上昇をある限度
に素早く抑制し、しかも一定期間の後にはゼロにまで引
き下げられるので、過大なコレクタ電流Ｉ C によるＩＧ
ＢＴ１の破壊が防止される。また、主電流の際限のない
上昇が抑えられるので、サイリスタ７がオンすることに
伴って発生するサージ電圧が低く抑えられる。このた
め、ＩＧＢＴ１およびＩＧＢＴ２に過度に高いコレクタ
・エミッタ間電圧Ｖ CE が印加されることによるＩＧＢＴ
１の破壊も防止される。
【００５３】＜２．実施例２＞ 図４は、第２の実施例における半導体装置の構成を示す
回路図である。この実施例では、トランジスタ５のエミ
ッタＥにショットキーバリアダイオード６と直列にツェ
ナーダイオード１３が接続されている。ツェナーダイオ
ード１３は、トランジスタ５のコレクタＣからエミッタ
Ｅへ流れる電流が逆電流となる方向に設置される。トラ
ンジスタ５のベース・エミッタ間電圧Ｖ BE は温度の変化
に伴って変動する。このため実施例１の半導体装置で
は、トランジスタ５がオンするための抵抗３の両端の間
の電圧が変動し、その結果トランジスタ５がオンする主
電流の大きさが変動する。ツェナーダイオード１３の逆
電圧（ツェナー電圧）は、温度の上昇に伴ってベース・
エミッタ間電圧Ｖ BE とは逆に増加する性質を持ってい
る。したがって、図４に示すように、適切なツェナーダ
イオード１３を選択して設置することにより、トランジ
スタ５がオンする抵抗３の両端間の電圧を温度の変化に
依存することなく、一定に保持することができる。
回路図である。この実施例では、トランジスタ５のエミ
ッタＥにショットキーバリアダイオード６と直列にツェ
ナーダイオード１３が接続されている。ツェナーダイオ
ード１３は、トランジスタ５のコレクタＣからエミッタ
Ｅへ流れる電流が逆電流となる方向に設置される。トラ
ンジスタ５のベース・エミッタ間電圧Ｖ BE は温度の変化
に伴って変動する。このため実施例１の半導体装置で
は、トランジスタ５がオンするための抵抗３の両端の間
の電圧が変動し、その結果トランジスタ５がオンする主
電流の大きさが変動する。ツェナーダイオード１３の逆
電圧（ツェナー電圧）は、温度の上昇に伴ってベース・
エミッタ間電圧Ｖ BE とは逆に増加する性質を持ってい
る。したがって、図４に示すように、適切なツェナーダ
イオード１３を選択して設置することにより、トランジ
スタ５がオンする抵抗３の両端間の電圧を温度の変化に
依存することなく、一定に保持することができる。
【００５４】＜３．実施例３＞ 図５は、第３の実施例における半導体装置の構成を示す
回路図である。この実施例では、ＩＧＢＴ１をオフする
ときに、その応答を速くするために、ＩＧＢＴ１のゲー
トＧとエミッタＥの間に逆電圧が印加されるように構成
される。そのために、ゲート駆動回路９には電源１０の
他に逆バイアス電源１１が接続される。また、抵抗３お
よびトランジスタ５を経由してＩＧＢＴ１のエミッタＥ
における電位がゲートＧの電位を引き上げて、ゲート・
エミッタ間電圧Ｖ G がゼロ付近の値になることを妨げな
いように、ダイオード１２（第２のダイオード）が設け
られている。ダイオード１２はゲートＧと、トランジス
タ５のコレクタＣおよびサイリスタ７のアノードとの間
に介挿され、ＩＧＢＴ１のエミッタＥから抵抗３、トラ
ンジスタ５を介してゲートＧへ向かう逆電流を阻止す
る。
回路図である。この実施例では、ＩＧＢＴ１をオフする
ときに、その応答を速くするために、ＩＧＢＴ１のゲー
トＧとエミッタＥの間に逆電圧が印加されるように構成
される。そのために、ゲート駆動回路９には電源１０の
他に逆バイアス電源１１が接続される。また、抵抗３お
よびトランジスタ５を経由してＩＧＢＴ１のエミッタＥ
における電位がゲートＧの電位を引き上げて、ゲート・
エミッタ間電圧Ｖ G がゼロ付近の値になることを妨げな
いように、ダイオード１２（第２のダイオード）が設け
られている。ダイオード１２はゲートＧと、トランジス
タ５のコレクタＣおよびサイリスタ７のアノードとの間
に介挿され、ＩＧＢＴ１のエミッタＥから抵抗３、トラ
ンジスタ５を介してゲートＧへ向かう逆電流を阻止す
る。
【００５５】＜４．実施例４＞図６は、第４の実施例に
おける半導体装置の構成を示す回路図である。この実施
例では、トランジスタ５のエミッタＥとＩＧＢＴ１のエ
ミッタＥの間に、発光ダイオード１４（報知手段）が介
挿されている。発光ダイオード１４はトランジスタ５の
コレクタＣからエミッタＥへ流れる電流が、発光ダイオ
ード１４の順方向電流となる方向に設置される。トラン
ジスタ５がオンすると発光ダイオード１４が発光する。
このため、負荷の短絡などにより主電流が異常に増加し
たために、トランジスタ５が作動したことを、発光によ
り認識することができる。すなわち、主電流が停止した
ときに正常に停止しているのか、異常の発生によって停
止したのかを容易に認識することができる。
おける半導体装置の構成を示す回路図である。この実施
例では、トランジスタ５のエミッタＥとＩＧＢＴ１のエ
ミッタＥの間に、発光ダイオード１４（報知手段）が介
挿されている。発光ダイオード１４はトランジスタ５の
コレクタＣからエミッタＥへ流れる電流が、発光ダイオ
ード１４の順方向電流となる方向に設置される。トラン
ジスタ５がオンすると発光ダイオード１４が発光する。
このため、負荷の短絡などにより主電流が異常に増加し
たために、トランジスタ５が作動したことを、発光によ
り認識することができる。すなわち、主電流が停止した
ときに正常に停止しているのか、異常の発生によって停
止したのかを容易に認識することができる。
【００５６】＜５．実施例５＞上述の各実施例におい
て、トランジスタ５、サイリスタ７、抵抗３を１つの半
導体チップの中に構成してもよい。更に、抵抗８、ショ
ットキーバリアダイオード６、ツェナーダイオード１３
などをも含めて、１つの半導体チップの中に構成しても
よい。
て、トランジスタ５、サイリスタ７、抵抗３を１つの半
導体チップの中に構成してもよい。更に、抵抗８、ショ
ットキーバリアダイオード６、ツェナーダイオード１３
などをも含めて、１つの半導体チップの中に構成しても
よい。
【００５７】＜６．実施例６＞ ＜6-1.装置の構成＞ 図７はこの発明の第６の実施例における半導体装置の構
成を示す回路図である。ＩＧＢＴ１０１（第１の絶縁ゲ
ート素子）のコレクタＣ（第１電流電極）には図示しな
い負荷が接続されており、主としてコレクタＣからエミ
ッタＥ（第２電流電極）へ流れるコレクタ電流Ｉ C が、
主電流として負荷へ供給される。このコレクタ電流Ｉ C
は、ゲートＧ（制御電極）とエミッタＥの間の電圧であ
るゲート・エミッタ間電圧Ｖ G の大きさによって制御さ
れる。ゲート・エミッタ間電圧Ｖ G が大きいほど大きな
コレクタ電流Ｉ C が流れる。ゲート・エミッタ間電圧Ｖ
G はゲート駆動回路２１０（ゲート駆動手段）によって
調整して供給される。ゲート駆動回路２１０の出力端子
Ｇ O とゲートＧの間には抵抗１０９が介挿されている。
ゲート駆動回路２１０に接続される電源１０３は、電源
電圧をゲート駆動回路２１０へ供給する。
成を示す回路図である。ＩＧＢＴ１０１（第１の絶縁ゲ
ート素子）のコレクタＣ（第１電流電極）には図示しな
い負荷が接続されており、主としてコレクタＣからエミ
ッタＥ（第２電流電極）へ流れるコレクタ電流Ｉ C が、
主電流として負荷へ供給される。このコレクタ電流Ｉ C
は、ゲートＧ（制御電極）とエミッタＥの間の電圧であ
るゲート・エミッタ間電圧Ｖ G の大きさによって制御さ
れる。ゲート・エミッタ間電圧Ｖ G が大きいほど大きな
コレクタ電流Ｉ C が流れる。ゲート・エミッタ間電圧Ｖ
G はゲート駆動回路２１０（ゲート駆動手段）によって
調整して供給される。ゲート駆動回路２１０の出力端子
Ｇ O とゲートＧの間には抵抗１０９が介挿されている。
ゲート駆動回路２１０に接続される電源１０３は、電源
電圧をゲート駆動回路２１０へ供給する。
【００５８】ＩＧＢＴ１０１よりも電流容量の低いＩＧ
ＢＴ１０２（第２の絶縁ゲート素子）が、ＩＧＢＴ１０
１に並列に設けられている。ＩＧＢＴ１０１とＩＧＢＴ
１０２は、コレクタＣ同士、及びゲートＧ同士が互いに
接続されている。負荷へ供給される主電流の小部分が、
ＩＧＢＴ１０２のコレクタ電流Ｉ C として、ＩＧＢＴ１
０２へ分流する。ＩＧＢＴ１０２のエミッタＥとＩＧＢ
Ｔ１０１のエミッタＥの間には抵抗１０４が接続されて
いる。ＩＧＢＴ１０２へ分流した電流は抵抗１０４を通
過する。このため抵抗１０４の両端には分流した電流に
比例した電圧Ｖ R が発生する。従って、主電流が大きい
ほど抵抗１０４の両端には高い電圧Ｖ R が発生する。
ＢＴ１０２（第２の絶縁ゲート素子）が、ＩＧＢＴ１０
１に並列に設けられている。ＩＧＢＴ１０１とＩＧＢＴ
１０２は、コレクタＣ同士、及びゲートＧ同士が互いに
接続されている。負荷へ供給される主電流の小部分が、
ＩＧＢＴ１０２のコレクタ電流Ｉ C として、ＩＧＢＴ１
０２へ分流する。ＩＧＢＴ１０２のエミッタＥとＩＧＢ
Ｔ１０１のエミッタＥの間には抵抗１０４が接続されて
いる。ＩＧＢＴ１０２へ分流した電流は抵抗１０４を通
過する。このため抵抗１０４の両端には分流した電流に
比例した電圧Ｖ R が発生する。従って、主電流が大きい
ほど抵抗１０４の両端には高い電圧Ｖ R が発生する。
【００５９】ゲートＧとＩＧＢＴ１０１のエミッタＥの
間に並列に、ＭＯＳ型電界効果トランジスタ素子（以
下、ＭＯＳＦＥＴと略記する）１０５とツェナーダイオ
ード１０６との直列回路が介挿されている。ゲートＧに
は、ＭＯＳＦＥＴ１０５のドレインＤが、抵抗１１０を
介して接続されている。ドレインＤは、抵抗１０９の一
端にも接続されている。ＭＯＳＦＥＴ１０５のソースＳ
には、ツェナーダイオード１０６のカソードが接続され
ている。ツェナーダイオード１０６のアノードはＩＧＢ
Ｔ１０１のエミッタＥに接続されている。すなわち、ツ
ェナーダイオード１０６は、ＭＯＳＦＥＴ１０５のドレ
インＤからソースＳへ流れる電流がツェナーダイオード
１０６の逆電流となる方向に設置される。
間に並列に、ＭＯＳ型電界効果トランジスタ素子（以
下、ＭＯＳＦＥＴと略記する）１０５とツェナーダイオ
ード１０６との直列回路が介挿されている。ゲートＧに
は、ＭＯＳＦＥＴ１０５のドレインＤが、抵抗１１０を
介して接続されている。ドレインＤは、抵抗１０９の一
端にも接続されている。ＭＯＳＦＥＴ１０５のソースＳ
には、ツェナーダイオード１０６のカソードが接続され
ている。ツェナーダイオード１０６のアノードはＩＧＢ
Ｔ１０１のエミッタＥに接続されている。すなわち、ツ
ェナーダイオード１０６は、ＭＯＳＦＥＴ１０５のドレ
インＤからソースＳへ流れる電流がツェナーダイオード
１０６の逆電流となる方向に設置される。
【００６０】ＭＯＳＦＥＴ１０５のゲートＧ1 は、抵抗
１１１、抵抗１１２、及びダイオード１１３を介して、
ＩＧＢＴ１０２のエミッタＥに結合されている。抵抗１
１１と抵抗１１２は直列に接続され、抵抗１１２にはダ
イオード１１３が並列に接続されている。ダイオード１
１３は、そのアノードがＩＧＢＴ１０２のエミッタＥに
接続される方向に介挿される。
１１１、抵抗１１２、及びダイオード１１３を介して、
ＩＧＢＴ１０２のエミッタＥに結合されている。抵抗１
１１と抵抗１１２は直列に接続され、抵抗１１２にはダ
イオード１１３が並列に接続されている。ダイオード１
１３は、そのアノードがＩＧＢＴ１０２のエミッタＥに
接続される方向に介挿される。
【００６１】ＩＧＢＴ１０１には、この素子が導通状態
から遮断状態へ移行したときに、コレクタＣとエミッタ
Ｅの間に逆電圧が発生することによる破壊を防止するた
めのフリーホイールダイオード３０１が、並列に接続さ
れている。同様に、ＭＯＳＦＥＴ１０５には、ＭＯＳＦ
ＥＴ１０５の保護を目的としたフリーホイールダイオー
ド３０２が並列に接続されている。
から遮断状態へ移行したときに、コレクタＣとエミッタ
Ｅの間に逆電圧が発生することによる破壊を防止するた
めのフリーホイールダイオード３０１が、並列に接続さ
れている。同様に、ＭＯＳＦＥＴ１０５には、ＭＯＳＦ
ＥＴ１０５の保護を目的としたフリーホイールダイオー
ド３０２が並列に接続されている。
【００６２】＜6-2.装置の概略動作＞ ＭＯＳＦＥＴ１０５は、ゲートＧ1 とソースＳの間の電
圧であるゲート・ソース間電圧Ｖ G1 が、ＭＯＳＦＥＴ１
０５に固有のゲート閾電圧Ｖ GS(th) より低いときにはオ
フ状態となり、ゲート閾電圧Ｖ GS(th) より高い時にはオ
ン状態となる。したがって、抵抗１０４の両端に発生す
る電圧Ｖ R が、ツェナーダイオード１０６に固有のツェ
ナー電圧Ｖz とＭＯＳＦＥＴ１０５のゲート閾電圧Ｖ
GS(th) との和よりも低いときには、ＭＯＳＦＥＴ１０５
はオフし、逆に高いときにはオンする。主電流が、正常
動作の範囲内の低い値である間は、電圧Ｖ R はツェナー
電圧Ｖz とゲート閾電圧Ｖ GS(th) の和に比べて十分に低
い。したがって、ＭＯＳＦＥＴ１０５はオフ状態にあ
る。このとき、ゲートＧの電位は、ゲート駆動回路２１
０が出力する電位に一致する。すなわち、ＩＧＢＴ１０
１及びＩＧＢＴ１０２はゲート駆動回路２１０の出力電
位に応答して動作する。
圧であるゲート・ソース間電圧Ｖ G1 が、ＭＯＳＦＥＴ１
０５に固有のゲート閾電圧Ｖ GS(th) より低いときにはオ
フ状態となり、ゲート閾電圧Ｖ GS(th) より高い時にはオ
ン状態となる。したがって、抵抗１０４の両端に発生す
る電圧Ｖ R が、ツェナーダイオード１０６に固有のツェ
ナー電圧Ｖz とＭＯＳＦＥＴ１０５のゲート閾電圧Ｖ
GS(th) との和よりも低いときには、ＭＯＳＦＥＴ１０５
はオフし、逆に高いときにはオンする。主電流が、正常
動作の範囲内の低い値である間は、電圧Ｖ R はツェナー
電圧Ｖz とゲート閾電圧Ｖ GS(th) の和に比べて十分に低
い。したがって、ＭＯＳＦＥＴ１０５はオフ状態にあ
る。このとき、ゲートＧの電位は、ゲート駆動回路２１
０が出力する電位に一致する。すなわち、ＩＧＢＴ１０
１及びＩＧＢＴ１０２はゲート駆動回路２１０の出力電
位に応答して動作する。
【００６３】一方、負荷が短絡するなどにより、主電流
が正常動作の範囲を超えて上昇すると、それに伴って電
圧Ｖ R が上昇する。電圧Ｖ R がツェナー電圧Ｖz とゲー
ト閾電圧Ｖ GS(th) の和を超えるほどに主電流が高くなる
と、ＭＯＳＦＥＴ１０５がオン状態となる。その結果、
ゲートＧの電位が引き下げられる。これにより、ＩＧＢ
Ｔ１０１及びＩＧＢＴ１０２が遮断状態に近くなって、
主電流の上昇が阻止される。すなわち、この半導体装置
は、電圧Ｖ R がツェナー電圧Ｖz とゲート閾電圧Ｖ
GS(th) の和に一致することに対応する主電流の上限値を
超えて、主電流が上昇するのを防止する。その結果、Ｉ
ＧＢＴ１０１の過電流による破壊が防止される。抵抗１
０４の抵抗値は、正常動作の範囲で設定される主電流の
上限値に相応して、適宜選択される。
が正常動作の範囲を超えて上昇すると、それに伴って電
圧Ｖ R が上昇する。電圧Ｖ R がツェナー電圧Ｖz とゲー
ト閾電圧Ｖ GS(th) の和を超えるほどに主電流が高くなる
と、ＭＯＳＦＥＴ１０５がオン状態となる。その結果、
ゲートＧの電位が引き下げられる。これにより、ＩＧＢ
Ｔ１０１及びＩＧＢＴ１０２が遮断状態に近くなって、
主電流の上昇が阻止される。すなわち、この半導体装置
は、電圧Ｖ R がツェナー電圧Ｖz とゲート閾電圧Ｖ
GS(th) の和に一致することに対応する主電流の上限値を
超えて、主電流が上昇するのを防止する。その結果、Ｉ
ＧＢＴ１０１の過電流による破壊が防止される。抵抗１
０４の抵抗値は、正常動作の範囲で設定される主電流の
上限値に相応して、適宜選択される。
【００６４】＜6-3.装置の特徴的な動作＞ 抵抗１０４の代わりに、ＩＧＢＴ１０２のコレクタ電流
Ｉ C を検出して、コレクタ電流Ｉ C に対応した電圧を出
力する別の電流検出回路を設けてもよい。しかしなが
ら、抵抗１０４で電流検出回路を構成するこの実施例で
は、半導体装置を最も簡単にかつ最も低いコストで構成
することができる。抵抗１０４は、コレクタ電流Ｉ C を
電圧Ｖ R に変換する速度が早い。しかも、抵抗１０４に
精度の高い抵抗器を選択することにより、コレクタ電流
Ｉ C から電圧Ｖ R への変換の精度を容易に高く設定する
ことができる。すなわち、この実施例は、電流検出回路
の精度および高速応答性に優れ、かつ構成が簡単である
という利点を有している。
Ｉ C を検出して、コレクタ電流Ｉ C に対応した電圧を出
力する別の電流検出回路を設けてもよい。しかしなが
ら、抵抗１０４で電流検出回路を構成するこの実施例で
は、半導体装置を最も簡単にかつ最も低いコストで構成
することができる。抵抗１０４は、コレクタ電流Ｉ C を
電圧Ｖ R に変換する速度が早い。しかも、抵抗１０４に
精度の高い抵抗器を選択することにより、コレクタ電流
Ｉ C から電圧Ｖ R への変換の精度を容易に高く設定する
ことができる。すなわち、この実施例は、電流検出回路
の精度および高速応答性に優れ、かつ構成が簡単である
という利点を有している。
【００６５】この半導体装置では、ＭＯＳＦＥＴ１０５
に直列にツェナーダイオード１０６が設けられている。
このため、この半導体装置では、ツェナーダイオード１
０６のない従来の半導体装置に比べて、ＭＯＳＦＥＴ１
０５がオンするに必要な電圧Ｖ R がツェナー電圧Ｖz の
分だけ高い。その結果、ゲートＧ1 に入力される電圧信
号に重畳する電気的雑音によって、ＭＯＳＦＥＴ１０５
が誤ってオンするという誤動作が発生し難い。すなわち
この半導体装置は、従来装置に比べて高いノイズマージ
ンを有している。
に直列にツェナーダイオード１０６が設けられている。
このため、この半導体装置では、ツェナーダイオード１
０６のない従来の半導体装置に比べて、ＭＯＳＦＥＴ１
０５がオンするに必要な電圧Ｖ R がツェナー電圧Ｖz の
分だけ高い。その結果、ゲートＧ1 に入力される電圧信
号に重畳する電気的雑音によって、ＭＯＳＦＥＴ１０５
が誤ってオンするという誤動作が発生し難い。すなわち
この半導体装置は、従来装置に比べて高いノイズマージ
ンを有している。
【００６６】この実施例では、電圧Ｖ R をゲートＧ1 へ
伝達するラインに、抵抗１１２および抵抗１１１が介挿
されている。このため、半導体装置の発振が防止され
る。
伝達するラインに、抵抗１１２および抵抗１１１が介挿
されている。このため、半導体装置の発振が防止され
る。
【００６７】この実施例では、更に抵抗１１２に並列に
ダイオード１１３が設けられている。ダイオード１１３
は、電圧Ｖ R をゲートＧ1 に伝達する方向がダイオード
１１３の順方向となる向きに設置されている。このた
め、ＭＯＳＦＥＴ１０５の動作をオフからオンに転換す
べく、抵抗１０４が電圧Ｖ R を送出する際に、電圧Ｖ R
がゲートＧ1 に短時間で伝達される。すなわち、ダイオ
ード１１３はＭＯＳＦＥＴ１０５のオフからオンへの変
転を加速する機能を果たしている。これにより、負荷が
短絡した後に主電流が上限値以下に制限されるまでの遅
延時間が短縮される。
ダイオード１１３が設けられている。ダイオード１１３
は、電圧Ｖ R をゲートＧ1 に伝達する方向がダイオード
１１３の順方向となる向きに設置されている。このた
め、ＭＯＳＦＥＴ１０５の動作をオフからオンに転換す
べく、抵抗１０４が電圧Ｖ R を送出する際に、電圧Ｖ R
がゲートＧ1 に短時間で伝達される。すなわち、ダイオ
ード１１３はＭＯＳＦＥＴ１０５のオフからオンへの変
転を加速する機能を果たしている。これにより、負荷が
短絡した後に主電流が上限値以下に制限されるまでの遅
延時間が短縮される。
【００６８】＜７．実施例７＞ 実施例６の半導体装置において、ＭＯＳＦＥＴ１０５の
ゲート閾電圧Ｖ GS(th) は、温度の変化に伴って変動す
る。このことは、主電流の上限値が温度と共に変動し得
ることを意味する。ところで、ツェナー電圧Ｖz が様々
な温度特性を有する市販のツェナーダイオードが入手可
能である。したがって、ツェナー電圧Ｖzの温度依存性
とゲート閾電圧Ｖ GS(th) の温度依存性とが互いに補償し
合うようなツェナーダイオードを選択して、これをツェ
ナーダイオード１０６に利用することが可能である。こ
のようにツェナーダイオード１０６を選定した半導体装
置では、ＭＯＳＦＥＴ１０５をオンするのに必要な電圧
Ｖ R の高さは温度に依存せず一定である。すなわち、こ
の半導体装置では、主電流の上限値は温度に依存せずに
一定となる。
ゲート閾電圧Ｖ GS(th) は、温度の変化に伴って変動す
る。このことは、主電流の上限値が温度と共に変動し得
ることを意味する。ところで、ツェナー電圧Ｖz が様々
な温度特性を有する市販のツェナーダイオードが入手可
能である。したがって、ツェナー電圧Ｖzの温度依存性
とゲート閾電圧Ｖ GS(th) の温度依存性とが互いに補償し
合うようなツェナーダイオードを選択して、これをツェ
ナーダイオード１０６に利用することが可能である。こ
のようにツェナーダイオード１０６を選定した半導体装
置では、ＭＯＳＦＥＴ１０５をオンするのに必要な電圧
Ｖ R の高さは温度に依存せず一定である。すなわち、こ
の半導体装置では、主電流の上限値は温度に依存せずに
一定となる。
【００６９】＜８．実施例８＞図８は、この発明の第８
の実施例における半導体装置の構成を示す回路図であ
る。この実施例では、ＩＧＢＴ１０１をオフ状態にする
ときには、ＩＧＢＴ１０１のゲートＧとエミッタＥの間
に逆電圧が印加されるように構成される。そのために、
ゲート駆動回路２１０には電源１０３の他に逆バイアス
電源１０７が接続される。このため、ＩＧＢＴ１０１を
オン状態からオフ状態へ変転させるときの応答が、実施
例６または実施例７の装置に比べて速いという利点があ
る。さらに、オフ状態が十分に安定して実現する。
の実施例における半導体装置の構成を示す回路図であ
る。この実施例では、ＩＧＢＴ１０１をオフ状態にする
ときには、ＩＧＢＴ１０１のゲートＧとエミッタＥの間
に逆電圧が印加されるように構成される。そのために、
ゲート駆動回路２１０には電源１０３の他に逆バイアス
電源１０７が接続される。このため、ＩＧＢＴ１０１を
オン状態からオフ状態へ変転させるときの応答が、実施
例６または実施例７の装置に比べて速いという利点があ
る。さらに、オフ状態が十分に安定して実現する。
【００７０】この実施例では、ゲートＧとエミッタＥの
間に逆電圧が印加されるように構成されるので、ＩＧＢ
Ｔ１０１のエミッタＥにおける電位が、ツェナーダイオ
ード１０６およびＭＯＳＦＥＴ１０５を経由して、ゲー
トＧの電位を引き上げることによって、ゲート・エミッ
タ間電圧Ｖ G がゼロ付近の値となる恐れがある。このこ
とを防止するために、ダイオード１０８（第１のダイオ
ード）が設けられている。ダイオード１０８は、ゲート
ＧとＭＯＳＦＥＴ１０５のドレインＤとの間に介挿され
る。また、ダイオード１０８は、ＭＯＳＦＥＴ１０５を
流れる順方向電流がダイオード１０８の順方向電流とな
る方向に介挿される。
間に逆電圧が印加されるように構成されるので、ＩＧＢ
Ｔ１０１のエミッタＥにおける電位が、ツェナーダイオ
ード１０６およびＭＯＳＦＥＴ１０５を経由して、ゲー
トＧの電位を引き上げることによって、ゲート・エミッ
タ間電圧Ｖ G がゼロ付近の値となる恐れがある。このこ
とを防止するために、ダイオード１０８（第１のダイオ
ード）が設けられている。ダイオード１０８は、ゲート
ＧとＭＯＳＦＥＴ１０５のドレインＤとの間に介挿され
る。また、ダイオード１０８は、ＭＯＳＦＥＴ１０５を
流れる順方向電流がダイオード１０８の順方向電流とな
る方向に介挿される。
【００７１】ダイオード１０８は、ＩＧＢＴ１０１のエ
ミッタＥからツェナーダイオード１０６、ＭＯＳＦＥＴ
１０５を通過して、ゲートＧへ向かう電流、すなわちＭ
ＯＳＦＥＴ１０５の逆電流を阻止する。これにより、ゲ
ート駆動回路２１０が出力する負の電位が、ゲートＧに
正しく伝達される。ダイオード１０８は、逆電流による
ＭＯＳＦＥＴ１０５の破壊をも防止する機能を果たして
いる。
ミッタＥからツェナーダイオード１０６、ＭＯＳＦＥＴ
１０５を通過して、ゲートＧへ向かう電流、すなわちＭ
ＯＳＦＥＴ１０５の逆電流を阻止する。これにより、ゲ
ート駆動回路２１０が出力する負の電位が、ゲートＧに
正しく伝達される。ダイオード１０８は、逆電流による
ＭＯＳＦＥＴ１０５の破壊をも防止する機能を果たして
いる。
【００７２】ダイオード１０８は、ＭＯＳＦＥＴ１０５
が導通したときに、電流がＭＯＳＦＥＴ１０５を順方向
に流れるのを妨げない。したがって、ダイオード１０８
は、この半導体装置が有する過大な主電流を防止する機
能を阻害しない。
が導通したときに、電流がＭＯＳＦＥＴ１０５を順方向
に流れるのを妨げない。したがって、ダイオード１０８
は、この半導体装置が有する過大な主電流を防止する機
能を阻害しない。
【００７３】＜９．実施例９＞図９は、この発明の第９
の実施例における半導体装置の構成を示す回路図であ
る。この実施例では、実施例８の半導体装置におけるダ
イオード１０８に、発光ダイオード３０３が使用されて
いる。ＭＯＳＦＥＴ１０５がオンすると、ＭＯＳＦＥＴ
１０５を流れる電流が発光ダイオード３０３をも流れる
ので、発光ダイオード３０３が発光する。
の実施例における半導体装置の構成を示す回路図であ
る。この実施例では、実施例８の半導体装置におけるダ
イオード１０８に、発光ダイオード３０３が使用されて
いる。ＭＯＳＦＥＴ１０５がオンすると、ＭＯＳＦＥＴ
１０５を流れる電流が発光ダイオード３０３をも流れる
ので、発光ダイオード３０３が発光する。
【００７４】このため、負荷の短絡などにより主電流が
異常に増加したために、主電流を制限する機能が働いた
ことを、発光ダイオード３０３の発光によって認識する
ことができる。すなわち、半導体装置が正常動作状態に
あるのか、異常動作状態にあるのかを容易に認識するこ
とができる。
異常に増加したために、主電流を制限する機能が働いた
ことを、発光ダイオード３０３の発光によって認識する
ことができる。すなわち、半導体装置が正常動作状態に
あるのか、異常動作状態にあるのかを容易に認識するこ
とができる。
【００７５】発光ダイオード３０３は、実施例８におけ
るダイオード１０８の機能をも兼ねている。すなわち、
この実施例の半導体装置では、発光ダイオード３０３を
用いることにより、ＭＯＳＦＥＴ１０５の逆電流を阻止
する機能と、装置の動作状態における異常を報知する機
能との双方の機能を実現している。
るダイオード１０８の機能をも兼ねている。すなわち、
この実施例の半導体装置では、発光ダイオード３０３を
用いることにより、ＭＯＳＦＥＴ１０５の逆電流を阻止
する機能と、装置の動作状態における異常を報知する機
能との双方の機能を実現している。
【００７６】＜１０．実施例１０＞図１０は、この発明
の第１０の実施例における半導体装置の構成を示す回路
図である。この実施例では、実施例９の半導体装置にお
けるＭＯＳＦＥＴ１０５が、互いに並列に接続された２
個のＭＯＳＦＥＴ１０５ａ、１０５ｂで構成されてい
る。各ＭＯＳＦＥＴ１０５ａ、１０５ｂ毎には、フリー
ホイールダイオード３０２に代わって、フリーホイール
ダイオード３０２ａ、３０２ｂが、それぞれ個別に接続
される。また、抵抗１１１に代わって、抵抗１１１ａ、
１１１ｂが、ＭＯＳＦＥＴ１０５ａ、１０５ｂのそれぞ
れのゲートに接続されている。フリーホイールダイオー
ド３０２ａ、３０２ｂの機能はフリーホイールダイオー
ド３０２の機能と同様であり、抵抗１１１ａ、１１１ｂ
の機能は抵抗１１１の機能と同様である。
の第１０の実施例における半導体装置の構成を示す回路
図である。この実施例では、実施例９の半導体装置にお
けるＭＯＳＦＥＴ１０５が、互いに並列に接続された２
個のＭＯＳＦＥＴ１０５ａ、１０５ｂで構成されてい
る。各ＭＯＳＦＥＴ１０５ａ、１０５ｂ毎には、フリー
ホイールダイオード３０２に代わって、フリーホイール
ダイオード３０２ａ、３０２ｂが、それぞれ個別に接続
される。また、抵抗１１１に代わって、抵抗１１１ａ、
１１１ｂが、ＭＯＳＦＥＴ１０５ａ、１０５ｂのそれぞ
れのゲートに接続されている。フリーホイールダイオー
ド３０２ａ、３０２ｂの機能はフリーホイールダイオー
ド３０２の機能と同様であり、抵抗１１１ａ、１１１ｂ
の機能は抵抗１１１の機能と同様である。
【００７７】この実施例の半導体装置では、２個のＭＯ
ＳＦＥＴ１０５ａ、１０５ｂが、並列に設けられている
ので、１個のＭＯＳＦＥＴ１０５のみが設けられた半導
体装置に比べて、これらの素子がオンしたときのオン抵
抗が低く、しかも電流容量が大きい。インバータ等のス
イッチング素子として使用される絶縁ゲート型半導体装
置では、ＩＧＢＴ１０１を高速度でオンおよびオフする
必要があるので、ゲート駆動回路２１０の出力抵抗およ
び抵抗１０９の抵抗値は低く設定される。特に、大きな
主電流を供給する大型の絶縁ゲート型半導体装置では、
それらの抵抗値は一層低く設定される。このため、高速
度でスイッチング動作する大型の絶縁ゲート型半導体装
置では、ＭＯＳＦＥＴ１０５のオン抵抗は、抵抗１０９
等の抵抗値に見合って十分に低くなくてなならない。な
ぜなら、オン抵抗が抵抗１０９等の抵抗値に比べて十分
に低くなければ、ＭＯＳＦＥＴ１０５がオンしたとき
に、ゲート・エミッタ間電圧Ｖ G を十分に引き下げて、
主電流を所定の上限値以下に制限することができなくな
るからである。また、大型の絶縁ゲート型半導体装置で
は、ＭＯＳＦＥＴ１０５が導通したときにＭＯＳＦＥＴ
１０５を流れる電流が大きいので、ＭＯＳＦＥＴ１０５
の電流容量が大きく設定されなければならない。この実
施例の半導体装置は、ＭＯＳＦＥＴ１０５を、並列に接
続された２個のＭＯＳＦＥＴ１０５ａ、１０５ｂで構成
することによって、これらの要求に応えるものである。
ＭＯＳＦＥＴ１０５は、２個に限らず必要に応じて２個
以上の互いに並列に接続されたＭＯＳＦＥＴで構成する
ことができる。同一のＭＯＳＦＥＴを使用する場合に
は、当然ながら並列に接続されるＭＯＳＦＥＴの個数が
大きいほど、ＭＯＳＦＥＴ１０５のオン抵抗は低くな
り、電流容量は大きくなる。
ＳＦＥＴ１０５ａ、１０５ｂが、並列に設けられている
ので、１個のＭＯＳＦＥＴ１０５のみが設けられた半導
体装置に比べて、これらの素子がオンしたときのオン抵
抗が低く、しかも電流容量が大きい。インバータ等のス
イッチング素子として使用される絶縁ゲート型半導体装
置では、ＩＧＢＴ１０１を高速度でオンおよびオフする
必要があるので、ゲート駆動回路２１０の出力抵抗およ
び抵抗１０９の抵抗値は低く設定される。特に、大きな
主電流を供給する大型の絶縁ゲート型半導体装置では、
それらの抵抗値は一層低く設定される。このため、高速
度でスイッチング動作する大型の絶縁ゲート型半導体装
置では、ＭＯＳＦＥＴ１０５のオン抵抗は、抵抗１０９
等の抵抗値に見合って十分に低くなくてなならない。な
ぜなら、オン抵抗が抵抗１０９等の抵抗値に比べて十分
に低くなければ、ＭＯＳＦＥＴ１０５がオンしたとき
に、ゲート・エミッタ間電圧Ｖ G を十分に引き下げて、
主電流を所定の上限値以下に制限することができなくな
るからである。また、大型の絶縁ゲート型半導体装置で
は、ＭＯＳＦＥＴ１０５が導通したときにＭＯＳＦＥＴ
１０５を流れる電流が大きいので、ＭＯＳＦＥＴ１０５
の電流容量が大きく設定されなければならない。この実
施例の半導体装置は、ＭＯＳＦＥＴ１０５を、並列に接
続された２個のＭＯＳＦＥＴ１０５ａ、１０５ｂで構成
することによって、これらの要求に応えるものである。
ＭＯＳＦＥＴ１０５は、２個に限らず必要に応じて２個
以上の互いに並列に接続されたＭＯＳＦＥＴで構成する
ことができる。同一のＭＯＳＦＥＴを使用する場合に
は、当然ながら並列に接続されるＭＯＳＦＥＴの個数が
大きいほど、ＭＯＳＦＥＴ１０５のオン抵抗は低くな
り、電流容量は大きくなる。
【００７８】＜１１．実施例１１＞図１１は、この発明
の第１１の実施例における半導体装置の構成を示す回路
図である。この実施例では、実施例６の半導体装置おい
て、ＭＯＳＦＥＴ１０５に直列に発光ダイオード３０４
が接続されている。発光ダイオード３０４は、ＭＯＳＦ
ＥＴ１０５を順方向に流れる電流、すなわちＭＯＳＦＥ
Ｔ１０５のドレインＤからソースＳへ向かって流れる電
流が、発光ダイオード３０４の順方向電流となる向きに
接続されている。
の第１１の実施例における半導体装置の構成を示す回路
図である。この実施例では、実施例６の半導体装置おい
て、ＭＯＳＦＥＴ１０５に直列に発光ダイオード３０４
が接続されている。発光ダイオード３０４は、ＭＯＳＦ
ＥＴ１０５を順方向に流れる電流、すなわちＭＯＳＦＥ
Ｔ１０５のドレインＤからソースＳへ向かって流れる電
流が、発光ダイオード３０４の順方向電流となる向きに
接続されている。
【００７９】ＭＯＳＦＥＴ１０５が導通したときには、
発光ダイオード３０４にも同時に電流が流れる。すなわ
ち、ＭＯＳＦＥＴ１０５が導通するときには、発光ダイ
オード３０４から光が放出される。このため、負荷の短
絡などにより主電流が異常に増加したために、主電流を
制限する機能が働いたことを、発光ダイオード３０４の
発光によって認識することができる。すなわちこの半導
体装置では、簡単な構成により、装置が正常動作状態に
あるのか、異常動作状態にあるのかを容易に認識するこ
とができる。
発光ダイオード３０４にも同時に電流が流れる。すなわ
ち、ＭＯＳＦＥＴ１０５が導通するときには、発光ダイ
オード３０４から光が放出される。このため、負荷の短
絡などにより主電流が異常に増加したために、主電流を
制限する機能が働いたことを、発光ダイオード３０４の
発光によって認識することができる。すなわちこの半導
体装置では、簡単な構成により、装置が正常動作状態に
あるのか、異常動作状態にあるのかを容易に認識するこ
とができる。
【００８０】＜１２．実施例１２＞ 上述の各実施例において、ＭＯＳＦＥＴ１０５とツェナ
ーダイオード１０６を含む回路部分を１つの半導体チッ
プに集積化することができる。回路の一部が集積化され
るので、半導体装置の組立が容易となる。また、ＭＯＳ
ＦＥＴ１０５とツェナーダイオード１０６とが１つの半
導体チップに集積化されるために、これら双方の温度特
性が互いに相補的であるように、再現性良く装置を構成
することが可能である。しかも、これら両者が同一半導
体基板状に形成されるので、両者の温度がより均一とな
る。このため、ＭＯＳＦＥＴ１０５をオンするのに必要
な電圧Ｖ R を、温度変化に対してより不変に保つことが
可能である。
ーダイオード１０６を含む回路部分を１つの半導体チッ
プに集積化することができる。回路の一部が集積化され
るので、半導体装置の組立が容易となる。また、ＭＯＳ
ＦＥＴ１０５とツェナーダイオード１０６とが１つの半
導体チップに集積化されるために、これら双方の温度特
性が互いに相補的であるように、再現性良く装置を構成
することが可能である。しかも、これら両者が同一半導
体基板状に形成されるので、両者の温度がより均一とな
る。このため、ＭＯＳＦＥＴ１０５をオンするのに必要
な電圧Ｖ R を、温度変化に対してより不変に保つことが
可能である。
【００８１】図１２は図７に示した装置の一部を集積化
した装置の回路図である。この装置では、フリーホイー
ルダイオード３０２、抵抗１１１、抵抗１１２およびダ
イオード１１３を含む回路部分４０１が集積化されてい
る。一方、抵抗１０４、抵抗１０９および抵抗１１０
は、集積化の対象から外され、集積化回路部分４０１の
周辺に設置される。集積化回路部分４０１に含まれる各
回路部品は、半導体装置の様々な定格に対して比較的広
く対応し得る回路部品である。一方、集積化の対象から
除外された抵抗１０４、抵抗１０９および抵抗１１０
は、例えば制御すべき主電流の定格に応じて、その抵抗
値、耐熱特性等を選定する必要がある。この実施例で
は、これらの抵抗が集積化回路部分４０１の外に個別に
配置され、装置の定格に比較的依存しない回路部品が集
積化されるので、集積化回路部分４０１を様々な定格の
半導体装置に共通に使用することができる。すなわち、
この実施例の装置は、製造コストを低減し得る利点を有
している。
した装置の回路図である。この装置では、フリーホイー
ルダイオード３０２、抵抗１１１、抵抗１１２およびダ
イオード１１３を含む回路部分４０１が集積化されてい
る。一方、抵抗１０４、抵抗１０９および抵抗１１０
は、集積化の対象から外され、集積化回路部分４０１の
周辺に設置される。集積化回路部分４０１に含まれる各
回路部品は、半導体装置の様々な定格に対して比較的広
く対応し得る回路部品である。一方、集積化の対象から
除外された抵抗１０４、抵抗１０９および抵抗１１０
は、例えば制御すべき主電流の定格に応じて、その抵抗
値、耐熱特性等を選定する必要がある。この実施例で
は、これらの抵抗が集積化回路部分４０１の外に個別に
配置され、装置の定格に比較的依存しない回路部品が集
積化されるので、集積化回路部分４０１を様々な定格の
半導体装置に共通に使用することができる。すなわち、
この実施例の装置は、製造コストを低減し得る利点を有
している。
【００８２】＜１３．実施例１３＞図１３は図１０に示
した装置の一部を集積化した装置の回路図である。この
装置では、ＭＯＳＦＥＴ１０５ａ、１０５ｂ、ツェナー
ダイオード１０６、抵抗１１１ａ、１１１ｂ、抵抗１１
２、およびダイオード１１３が集積化され、集積化回路
部分４０２を構成している。一方、抵抗１０４、抵抗１
０９、抵抗１１０は、集積化の対象から外され、集積化
回路部分４０２の周辺に設置される。この実施例の装置
においても、実施例１２と同様に装置の定格に依存する
回路部品が集積化回路部分４０２の外に個別に配置さ
れ、装置の定格に比較的依存しない回路部品が集積化さ
れるので、製造コストを低減し得る利点がある。
した装置の一部を集積化した装置の回路図である。この
装置では、ＭＯＳＦＥＴ１０５ａ、１０５ｂ、ツェナー
ダイオード１０６、抵抗１１１ａ、１１１ｂ、抵抗１１
２、およびダイオード１１３が集積化され、集積化回路
部分４０２を構成している。一方、抵抗１０４、抵抗１
０９、抵抗１１０は、集積化の対象から外され、集積化
回路部分４０２の周辺に設置される。この実施例の装置
においても、実施例１２と同様に装置の定格に依存する
回路部品が集積化回路部分４０２の外に個別に配置さ
れ、装置の定格に比較的依存しない回路部品が集積化さ
れるので、製造コストを低減し得る利点がある。
【００８３】＜１４．実施例１４＞ ＜14-1. 装置の構成＞ 図１４は、この発明の第１４の実施例における半導体装
置の構成を示す回路図である。この実施例では、２つの
接合型電界効果トランジスタ素子（ＪＦＥＴ）を有する
カレントミラー回路が使用されている。ＩＧＢＴ１０２
のエミッタＥとＩＧＢＴ１０１のエミッタＥの間に、Ｊ
ＦＥＴ１１４（第１の接合型電界効果トランジスタ素
子）と抵抗１１６（第１抵抗）との直列回路が介挿され
ている。ＪＦＥＴ１１４のドレインＤはＩＧＢＴ１０２
のエミッタＥに接続され、ソースＳは抵抗１１６の一端
に接続されている。抵抗１１６の他の一端は、ＩＧＢＴ
１０１のエミッタＥに接続されている。ＪＦＥＴ１１４
および抵抗１１６を流れる電流Ｉ1 は、ＩＧＢＴ１０２
のコレクタ電流Ｉ C に一致する。ＪＦＥＴ１１４のゲー
トＧは、ドレインＤと短絡されている。
置の構成を示す回路図である。この実施例では、２つの
接合型電界効果トランジスタ素子（ＪＦＥＴ）を有する
カレントミラー回路が使用されている。ＩＧＢＴ１０２
のエミッタＥとＩＧＢＴ１０１のエミッタＥの間に、Ｊ
ＦＥＴ１１４（第１の接合型電界効果トランジスタ素
子）と抵抗１１６（第１抵抗）との直列回路が介挿され
ている。ＪＦＥＴ１１４のドレインＤはＩＧＢＴ１０２
のエミッタＥに接続され、ソースＳは抵抗１１６の一端
に接続されている。抵抗１１６の他の一端は、ＩＧＢＴ
１０１のエミッタＥに接続されている。ＪＦＥＴ１１４
および抵抗１１６を流れる電流Ｉ1 は、ＩＧＢＴ１０２
のコレクタ電流Ｉ C に一致する。ＪＦＥＴ１１４のゲー
トＧは、ドレインＤと短絡されている。
【００８４】一方、ＪＦＥＴ１１５（第２の接合型電界
効果トランジスタ素子）は、発光ダイオード３０３と抵
抗１１７（第２抵抗）との直列回路を構成している。発
光ダイオード３０３のアノードは抵抗１１０を介して、
ＩＧＢＴ１０１とＩＧＢＴ１０２のゲートＧに結合され
ている。発光ダイオード３０３のカソードはＪＦＥＴ１
１５のドレインＤに接続されている。ＪＦＥＴ１１５の
ソースＳは、抵抗１１７の一端に接続されている。抵抗
１１７の他の一端は、ＩＧＢＴ１０１のエミッタＥに接
続されている。ＪＦＥＴ１１５のゲートＧとＪＦＥＴ１
１４のゲートＧとは、互いに接続されている。この実施
例では、実施例９と同様にゲート駆動回路２１０には電
源１０３の他に逆バイアス電源１０７が接続されてい
る。
効果トランジスタ素子）は、発光ダイオード３０３と抵
抗１１７（第２抵抗）との直列回路を構成している。発
光ダイオード３０３のアノードは抵抗１１０を介して、
ＩＧＢＴ１０１とＩＧＢＴ１０２のゲートＧに結合され
ている。発光ダイオード３０３のカソードはＪＦＥＴ１
１５のドレインＤに接続されている。ＪＦＥＴ１１５の
ソースＳは、抵抗１１７の一端に接続されている。抵抗
１１７の他の一端は、ＩＧＢＴ１０１のエミッタＥに接
続されている。ＪＦＥＴ１１５のゲートＧとＪＦＥＴ１
１４のゲートＧとは、互いに接続されている。この実施
例では、実施例９と同様にゲート駆動回路２１０には電
源１０３の他に逆バイアス電源１０７が接続されてい
る。
【００８５】＜14-2. 装置の特徴的な動作＞前述のよう
にＪＦＥＴ１１４とＪＦＥＴ１１５とは、カレントミラ
ー回路を構成している。しかも、抵抗１１６と抵抗１１
７とによって、これらのＪＦＥＴ１１４、１１５には負
帰還がかけられている。このため、ＪＦＥＴ１１５を流
れる電流Ｉ2 の大きさは、ＪＦＥＴ１１４および１１５
の特性には余り依存せずに、専ら抵抗１１６と抵抗１１
７の比と電流Ｉ1 とによって定まる。すなわち電流Ｉ2
の大きさは常に、抵抗１１６の抵抗１１７に対する比
と、電流Ｉ1 との積に一致する。従って、ＪＦＥＴ１１
５には常に、負荷に供給される主電流に比例した電流が
流れる。その電流Ｉ2 の大きさには、２つの抵抗１１
６、１１７の抵抗値の精度に応じた、高い精度が保証さ
れる。また、抵抗１１６、１１７の抵抗値の温度変化に
伴う変動は小さいので、主電流と電流Ｉ2 との関係は温
度に余り依存しない。このため、この実施例の半導体装
置では、過電流を抑制する機能が高い精度で実現され、
かつその機能は温度に余り依存しないという利点があ
る。
にＪＦＥＴ１１４とＪＦＥＴ１１５とは、カレントミラ
ー回路を構成している。しかも、抵抗１１６と抵抗１１
７とによって、これらのＪＦＥＴ１１４、１１５には負
帰還がかけられている。このため、ＪＦＥＴ１１５を流
れる電流Ｉ2 の大きさは、ＪＦＥＴ１１４および１１５
の特性には余り依存せずに、専ら抵抗１１６と抵抗１１
７の比と電流Ｉ1 とによって定まる。すなわち電流Ｉ2
の大きさは常に、抵抗１１６の抵抗１１７に対する比
と、電流Ｉ1 との積に一致する。従って、ＪＦＥＴ１１
５には常に、負荷に供給される主電流に比例した電流が
流れる。その電流Ｉ2 の大きさには、２つの抵抗１１
６、１１７の抵抗値の精度に応じた、高い精度が保証さ
れる。また、抵抗１１６、１１７の抵抗値の温度変化に
伴う変動は小さいので、主電流と電流Ｉ2 との関係は温
度に余り依存しない。このため、この実施例の半導体装
置では、過電流を抑制する機能が高い精度で実現され、
かつその機能は温度に余り依存しないという利点があ
る。
【００８６】また、実施例９における半導体装置と同様
に、ゲート駆動回路２１０には電源１０３の他に逆バイ
アス電源１０７が接続されているので、ＩＧＢＴ１０１
をオン状態からオフ状態へ変転させるときの応答が速
く、かつオフ状態が十分に安定して実現する。また、発
光ダイオード３０３は、ＪＦＥＴ１１５の逆電流を阻止
する機能と、装置の動作状態における異常を報知する機
能との双方の機能を実現している。
に、ゲート駆動回路２１０には電源１０３の他に逆バイ
アス電源１０７が接続されているので、ＩＧＢＴ１０１
をオン状態からオフ状態へ変転させるときの応答が速
く、かつオフ状態が十分に安定して実現する。また、発
光ダイオード３０３は、ＪＦＥＴ１１５の逆電流を阻止
する機能と、装置の動作状態における異常を報知する機
能との双方の機能を実現している。
【００８７】＜その他の実施例＞ （１）以上の実施例の半導体装置では、ＩＧＢＴ１０
１、１０２にｎチャネル型ＩＧＢＴを使用しているが、
この発明ではｐチャネル型ＩＧＢＴを用いることも可能
である。 （２）以上の実施例の半導体装置では、主電流の制御お
よび検出を行う素子として、ＩＧＢＴ１０１、１０２を
用いている。しかし、この発明はＩＧＢＴに限らず、一
般に絶縁ゲート素子、例えばＭＯＳ型電界効果トランジ
スタ素子などを用いた半導体装置にも実施が可能であ
る。
１、１０２にｎチャネル型ＩＧＢＴを使用しているが、
この発明ではｐチャネル型ＩＧＢＴを用いることも可能
である。 （２）以上の実施例の半導体装置では、主電流の制御お
よび検出を行う素子として、ＩＧＢＴ１０１、１０２を
用いている。しかし、この発明はＩＧＢＴに限らず、一
般に絶縁ゲート素子、例えばＭＯＳ型電界効果トランジ
スタ素子などを用いた半導体装置にも実施が可能であ
る。
【００８８】
【発明の効果】この発明の絶縁ゲート型半導体装置は、
負荷の短絡時などにおいて主電流が過度に上昇したとき
に、トランジスタの働きにより直ちに主電流の上昇を抑
え、つづいてサイリスタの働きで主電流を遮断する。こ
のため、この発明の半導体装置では、過大な主電流を早
い応答速度で制限し、かつゼロ付近まで遮断する効果が
ある（請求項１〜請求項５）。
負荷の短絡時などにおいて主電流が過度に上昇したとき
に、トランジスタの働きにより直ちに主電流の上昇を抑
え、つづいてサイリスタの働きで主電流を遮断する。こ
のため、この発明の半導体装置では、過大な主電流を早
い応答速度で制限し、かつゼロ付近まで遮断する効果が
ある（請求項１〜請求項５）。
【００８９】この発明の絶縁ゲート型半導体装置では、
トランジスタ素子のエミッタ電極に、逆リカバリー時間
の短いダイオードが接続されているので、トランジスタ
の発振による誤動作を防止する効果がある（請求項
２）。
トランジスタ素子のエミッタ電極に、逆リカバリー時間
の短いダイオードが接続されているので、トランジスタ
の発振による誤動作を防止する効果がある（請求項
２）。
【００９０】この発明の絶縁ゲート型半導体装置では、
トランジスタ素子のエミッタ電極にツェナーダイオード
が接続されるので、トランジスタ素子のベース電極に供
給される電圧信号に重畳する電気的雑音に対するマージ
ンが高い。このため、この半導体装置は、この電気的雑
音によるトランジスタ素子の誤動作を抑制する効果を有
している。更に、適切な温度特性を有するツェナーダイ
オードを選択することにより、トランジスタ素子のベー
ス電極とエミッタ電極の間の順方向電圧（Ｖ BE ）の温度
変化による変動を補償することができる。このため、ト
ランジスタ素子が導通する主電流の大きさの温度変化に
伴う変動が抑制される効果がある（請求項３）。
トランジスタ素子のエミッタ電極にツェナーダイオード
が接続されるので、トランジスタ素子のベース電極に供
給される電圧信号に重畳する電気的雑音に対するマージ
ンが高い。このため、この半導体装置は、この電気的雑
音によるトランジスタ素子の誤動作を抑制する効果を有
している。更に、適切な温度特性を有するツェナーダイ
オードを選択することにより、トランジスタ素子のベー
ス電極とエミッタ電極の間の順方向電圧（Ｖ BE ）の温度
変化による変動を補償することができる。このため、ト
ランジスタ素子が導通する主電流の大きさの温度変化に
伴う変動が抑制される効果がある（請求項３）。
【００９１】この発明の絶縁ゲート型半導体装置では、
ゲート駆動部が第１の絶縁ゲート素子の第２電流電極の
電位よりも低い電位を出力し得るので、第１の絶縁ゲー
ト素子を十分にかつ高速で遮断させることができる。第
１制御電極と第２制御電極との接続部と、トランジスタ
とサイリスタとの接続部との間に、ダイオードが設けら
れているので、第１の絶縁ゲート素子の第２電流電極か
ら第１および第２制御電極へ向かう逆電流が阻止され、
上述の低い電位が第１および第２制御電極に正しく伝達
される効果がある（請求項４）。
ゲート駆動部が第１の絶縁ゲート素子の第２電流電極の
電位よりも低い電位を出力し得るので、第１の絶縁ゲー
ト素子を十分にかつ高速で遮断させることができる。第
１制御電極と第２制御電極との接続部と、トランジスタ
とサイリスタとの接続部との間に、ダイオードが設けら
れているので、第１の絶縁ゲート素子の第２電流電極か
ら第１および第２制御電極へ向かう逆電流が阻止され、
上述の低い電位が第１および第２制御電極に正しく伝達
される効果がある（請求項４）。
【００９２】この発明の絶縁ゲート型半導体装置では、
トランジスタ素子が導通状態であることを報知する手段
が設けられるので、主電流が停止する要因を容易に認識
し得る効果がある（請求項５）。
トランジスタ素子が導通状態であることを報知する手段
が設けられるので、主電流が停止する要因を容易に認識
し得る効果がある（請求項５）。
【００９３】
【００９４】
【００９５】
【００９６】
【００９７】
【００９８】
【００９９】
【０１００】
【０１０１】
【０１０２】
【０１０３】
【図１】この発明の第１の実施例における半導体装置の
回路図である。
回路図である。
【図２】第１の実施例の半導体装置に関する実測結果を
示すグラフである。
示すグラフである。
【図３】第１の実施例の半導体装置と比較すべき回路に
関する実測結果を示すグラフである。
関する実測結果を示すグラフである。
【図４】この発明の第２の実施例における半導体装置の
構成を示す回路図である。
構成を示す回路図である。
【図５】この発明の第３の実施例における半導体装置の
構成を示す回路図である。
構成を示す回路図である。
【図６】この発明の第４の実施例における半導体装置の
構成を示す回路図である。
構成を示す回路図である。
【図７】この発明の第６の実施例における半導体装置の
構成を示す回路図である。
構成を示す回路図である。
【図８】この発明の第８の実施例における半導体装置の
構成を示す回路図である。
構成を示す回路図である。
【図９】この発明の第９の実施例における半導体装置の
構成を示す回路図である。
構成を示す回路図である。
【図１０】この発明の第１０の実施例における半導体装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図１１】この発明の第１１の実施例における半導体装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図１２】この発明の第１２の実施例における半導体装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図１３】この発明の第１３の実施例における半導体装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図１４】この発明の第１４の実施例における半導体装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図１５】従来の絶縁ゲート型半導体装置の構成を示す
ブロック図である。
ブロック図である。
１ ＩＧＢＴ（第１の絶縁ゲート素子） ２ ＩＧＢＴ（第２の絶縁ゲート素子） ３ 抵抗 ５ トランジスタ（トランジスタ素子） ６ ショットキーバリアダイオード（第１のダイオー
ド） ７ サイリスタ（サイリスタ素子） ９ ゲート駆動回路（ゲート駆動手段） １３ ツェナーダイオード １２ ダイオード（第２のダイオード） １４ 発光ダイオード（報知手段） １０１ ＩＧＢＴ（第１の絶縁ゲート素子） １０２ ＩＧＢＴ（第２の絶縁ゲート素子） １０４ 抵抗（電流検出手段、第１抵抗） １０５ ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ
素子） １０５ａ、１０５ｂ ＭＯＳＦＥＴ（単位ＭＯＳ型電界
効果トランジスタ素子） １０６ ツェナーダイオード １０８ ダイオード（第１のダイオード） １１２ 抵抗（第２抵抗） １１３ ダイオード（第２のダイオード） １１４ ＪＦＥＴ（第１の接合型電界効果トランジスタ
素子） １１５ ＪＦＥＴ（第２の接合型電界効果トランジスタ
素子） １１６ 抵抗（第１抵抗） １１７ 抵抗（第２抵抗） ２１０ ゲート駆動回路（ゲート駆動手段） ３０３ 発光ダイオード
ド） ７ サイリスタ（サイリスタ素子） ９ ゲート駆動回路（ゲート駆動手段） １３ ツェナーダイオード １２ ダイオード（第２のダイオード） １４ 発光ダイオード（報知手段） １０１ ＩＧＢＴ（第１の絶縁ゲート素子） １０２ ＩＧＢＴ（第２の絶縁ゲート素子） １０４ 抵抗（電流検出手段、第１抵抗） １０５ ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ
素子） １０５ａ、１０５ｂ ＭＯＳＦＥＴ（単位ＭＯＳ型電界
効果トランジスタ素子） １０６ ツェナーダイオード １０８ ダイオード（第１のダイオード） １１２ 抵抗（第２抵抗） １１３ ダイオード（第２のダイオード） １１４ ＪＦＥＴ（第１の接合型電界効果トランジスタ
素子） １１５ ＪＦＥＴ（第２の接合型電界効果トランジスタ
素子） １１６ 抵抗（第１抵抗） １１７ 抵抗（第２抵抗） ２１０ ゲート駆動回路（ゲート駆動手段） ３０３ 発光ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸茂 高志 福岡市西区今宿東一丁目１番１号 福菱 セミコンエンジニアリング株式会社内 (56)参考文献 特開 平２−266712（ＪＰ，Ａ) 特開 平１−152669（ＪＰ，Ａ) 特開 昭61−261920（ＪＰ，Ａ) 特開 平５−191240（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/08 H03K 17/56 H03K 17/687
Claims (5)
- 【請求項１】 絶縁ゲート型半導体装置であって、 （ａ）第１電流電極と、第２電流電極と、前記第１およ
び第２電流電極から絶縁された第１制御電極とを有し、
当該第１制御電極と前記第２電流電極の間に付加される
第１電圧が大きいほど、当該第１電圧に応答して前記第
１および第２電流電極の間がより導通した状態となる第
１の絶縁ゲート素子と、 （ｂ）第３電流電極と、第４電流電極と、前記第３およ
び第４電流電極から絶縁された第２制御電極とを有し、
当該第２制御電極と前記第４電流電極の間に付加される
第２電圧が大きいほど、当該第２電圧に応答して前記第
３および第４電流電極の間がより導通した状態となり、
当該第３電流電極と前記第１電流電極とが接続され、当
該第２制御電極と前記第１制御電極とが接続され、当該
第４電流電極が前記第２電流電極と結合される第２の絶
縁ゲート素子と、 （ｃ）前記第２電流電極と前記第４電流電極との間に介
挿される抵抗と、 （ｄ）出力端子を有し、当該出力端子が前記第１および
第２制御電極へ結合され、当該出力端子へ調整された第
３電圧を出力するゲート駆動手段と、 （ｅ）コレクタ電極、エミッタ電極、およびベース電極
を有し、前記第１および第２制御電極と当該コレクタ電
極が結合され、前記第４電流電極と当該ベース電極が接
続され、前記第２電流電極と当該エミッタ電極が結合さ
れたトランジスタ素子と、 （ｆ）アノード電極、カソード電極、及びゲート電極を
有し、当該ゲート電極と当該カソード電極の間の電圧が
一旦所定以上の大きさになると、当該アノード電極と当
該カソード電極の間が導通し、前記第１及び第２制御電
極と当該アノード電極が結合され、前記第２電流電極と
当該カソード電極が接続され、第４電流電極と当該ゲー
ト電極が結合されたサイリスタ素子と、 を備える絶縁ゲート型半導体装置。 - 【請求項２】 請求項１に記載の絶縁ゲート型半導体装
置であって、 （ｇ）前記エミッタ電極と前記第２電流電極の間に、前
記コレクタ電極から前記エミッタ電極へ流れる電流が順
方向電流となる向きに介挿された第１のダイオードであ
って、前記トランジスタ素子における前記エミッタ電極
と前記ベース電極の間におけるよりも逆リカバリー時間
が短い第１のダイオード、 を更に備える絶縁ゲート型半導体装置。 - 【請求項３】 請求項１に記載の絶縁ゲート型半導体装
置であって、 （ｈ）前記エミッタ電極と前記第２電流電極の間に、前
記コレクタ電極から前記エミッタ電極へ流れる電流が逆
方向電流となる向きに介挿されたツェナーダイオード、 を更に備える絶縁ゲート型半導体装置。 - 【請求項４】 請求項１に記載の絶縁ゲート型半導体装
置であって、 前記ゲート駆動手段が、 （ｄ−１）前記調整された電圧として、前記第２電流電
極の電位よりも低い電位を出力し得るゲート駆動部、 を備え、 （ｉ）前記第１制御電極と前記第２制御電極との接続部
と、前記コレクタ電極と前記サイリスタ素子の前記アノ
ード電極との接続部との間に、前記コレクタ電極から前
記第１及び第２制御電極へ向かう電流を阻止する向きに
介挿された第２のダイオード、 を更に備える絶縁ゲート型半導体装置。 - 【請求項５】 請求項１に記載の絶縁ゲート型半導体装
置であって、 （ｊ）前記トランジスタ素子に結合され、前記トランジ
スタ素子が導通状態であることを報知する報知手段、 を更に備える絶縁ゲート型半導体装置。
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