JPH02268516A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02268516A JPH02268516A JP1091411A JP9141189A JPH02268516A JP H02268516 A JPH02268516 A JP H02268516A JP 1091411 A JP1091411 A JP 1091411A JP 9141189 A JP9141189 A JP 9141189A JP H02268516 A JPH02268516 A JP H02268516A
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- mosfet
- drain electrode
- electrode
- level shift
- shift circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 claims abstract 2
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 claims abstract 2
- 230000005669 field effect Effects 0.000 claims 1
- 238000007796 conventional method Methods 0.000 abstract description 2
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 1
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 1
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、半導体装置に関し、特にレベルシフト回路及
びレベルシフト回路とインバータ回路との接続方法に関
する。
びレベルシフト回路とインバータ回路との接続方法に関
する。
［従来の技術］
従来のＭＯＳＦＥＴを用いたレベルシフト回路は第５図
の如きであり、このレベルシフト回路とインバータ回路
との接続方法は第６図の如きであった・ ［発明が解決しようとする課題］ 今日、ＩＣにおいて消費電流低減化の傾向が著じるしい
。
の如きであり、このレベルシフト回路とインバータ回路
との接続方法は第６図の如きであった・ ［発明が解決しようとする課題］ 今日、ＩＣにおいて消費電流低減化の傾向が著じるしい
。
さて、低電圧信号を高電圧信号に変換する回路をレベル
シフト回路と呼ぶが、通常、レベルシフト回路において
は、消費電流を低減する為ＭＯＳＦＥＴの能力は小さく
設計される。この為、レベルシフト回路の出力波形はか
なり鈍ってしまう。
シフト回路と呼ぶが、通常、レベルシフト回路において
は、消費電流を低減する為ＭＯＳＦＥＴの能力は小さく
設計される。この為、レベルシフト回路の出力波形はか
なり鈍ってしまう。
このレベルシフト回路の出力波形をインバータ回路に入
力する場合、第６図に示される従来技術においては、イ
ンバータ回路での消費電流が大きいという問題点があっ
た。特に、このインバータ回路での消費電流は、インバ
ータ回路の能力が太きくなる程増加するのは明白である
。
力する場合、第６図に示される従来技術においては、イ
ンバータ回路での消費電流が大きいという問題点があっ
た。特に、このインバータ回路での消費電流は、インバ
ータ回路の能力が太きくなる程増加するのは明白である
。
そこで本発明はこのような問題点を解決するもので、レ
ベルシフト回路に接続されたインパーク回路の消費電流
を低減した半導体装置を提供することを目的とする。
ベルシフト回路に接続されたインパーク回路の消費電流
を低減した半導体装置を提供することを目的とする。
［課題を解決するための手段］
本発明の半導体装置は、
ａ）ＭＯＳＦＥＴを用いたＩＣにおいてｂ）ＭＯＳＦＥ
Ｔ１０１と ｃ）ＭＯＳＦＥＴ１０２と ｄ）ＭＯＳＦＥＴ １０３と ｅ）ＭＯＳＦＥＴ１０４と ｆ）ＭＯＳＦＥＴ１０５と ｇ）ＭＯＳＦＥＴ ｌ ０６と ｈ）ＭＯＳＦＥＴ２０７と ｉ）ＭＯＳＦＥＴ２０Ｂと ｊＭＯＳＦＥＴ２０９と ｋＭＯＳＦＥＴ２１０と り少なくとも１個の抵抗素子とを有し ｍ 前記ＭＯＳＦＥＴＩＯＩのソース電極を第１の電源
電位（以下ＶＤＤ Ｉと略す）に接続し、前記ＭＯＳＦ
ＥＴ１０２のソース電極と前記ＭＯＳＦＥＴ１０４のソ
ース電極とをそれぞれ第２の電源電位（以下ＶＤＤ２と
略す）に接続し、前記ＭＯＳＦＥＴ２０７のソース電極
と前記ＭＱＳＦＥ丁２０８のソース電極と前記ＭＯＳＦ
ＥＴ２０９のソース電極とをそれぞれ第３の電源電位（
以下ＶＳＳと略１）！、：接続し、前記ＭＯＳＦＥＴ１
０１のゲート電極と前記ＭＯＳＦＥＴ２０７のゲート電
極と前記ＭＣ＋５ＦＥＴ２０８のゲート電極と前記Ｍ（
５ＳＦＥＴ１０３のゲートｉ！極とを互いに接続し、前
記ＭＯＳＦＥＴ Ｉ Ｏ１のドレイン電極と前記ＭＯＳ
ＦＥＴ２０７のドレイン電極と前記ＭＯＳＦＥＴ１０５
のゲート電極と前記ＭＯＳＦＥＴ２０９のゲート電極と
を互いに接続し、前記ＭＯＳＦＥＴ１０２のドレイン電
極と前記ＭΦ５ＦＥＴ１０３のソース電極とを互いに接
続し、前記ＭＯＳＦＥＴ１０４のドレイン電極と前記Ｍ
ＯＳＦＥＴ１０５のソース電極とを互いに接続し。
Ｔ１０１と ｃ）ＭＯＳＦＥＴ１０２と ｄ）ＭＯＳＦＥＴ １０３と ｅ）ＭＯＳＦＥＴ１０４と ｆ）ＭＯＳＦＥＴ１０５と ｇ）ＭＯＳＦＥＴ ｌ ０６と ｈ）ＭＯＳＦＥＴ２０７と ｉ）ＭＯＳＦＥＴ２０Ｂと ｊＭＯＳＦＥＴ２０９と ｋＭＯＳＦＥＴ２１０と り少なくとも１個の抵抗素子とを有し ｍ 前記ＭＯＳＦＥＴＩＯＩのソース電極を第１の電源
電位（以下ＶＤＤ Ｉと略す）に接続し、前記ＭＯＳＦ
ＥＴ１０２のソース電極と前記ＭＯＳＦＥＴ１０４のソ
ース電極とをそれぞれ第２の電源電位（以下ＶＤＤ２と
略す）に接続し、前記ＭＯＳＦＥＴ２０７のソース電極
と前記ＭＱＳＦＥ丁２０８のソース電極と前記ＭＯＳＦ
ＥＴ２０９のソース電極とをそれぞれ第３の電源電位（
以下ＶＳＳと略１）！、：接続し、前記ＭＯＳＦＥＴ１
０１のゲート電極と前記ＭＯＳＦＥＴ２０７のゲート電
極と前記ＭＣ＋５ＦＥＴ２０８のゲート電極と前記Ｍ（
５ＳＦＥＴ１０３のゲートｉ！極とを互いに接続し、前
記ＭＯＳＦＥＴ Ｉ Ｏ１のドレイン電極と前記ＭＯＳ
ＦＥＴ２０７のドレイン電極と前記ＭＯＳＦＥＴ１０５
のゲート電極と前記ＭＯＳＦＥＴ２０９のゲート電極と
を互いに接続し、前記ＭＯＳＦＥＴ１０２のドレイン電
極と前記ＭΦ５ＦＥＴ１０３のソース電極とを互いに接
続し、前記ＭＯＳＦＥＴ１０４のドレイン電極と前記Ｍ
ＯＳＦＥＴ１０５のソース電極とを互いに接続し。
前記Ｍ（５ＳＦＥＴ１０２のゲート電極と前記ＭＯＳＦ
ＥＴ１０５のドレイン電極とを互いに接続し、前記ＭＯ
ＳＦＥＴ１０４のゲート電極と前記ＭＯ５ＦＥ７１０３
のドレイン電極とを互いに接続し、前記ＭＯＳＦＥＴ１
０３のドレイン電極と前記ＭＯＳＦＥＴ２０８のドレイ
ン電極を互いに接続、または、前記ＭＯＳＦＥＴ１０３
のドレイン電極と前記ＭＯＳＦＥＴ２０８のドレイン電
極とを少なくとも１個の抵抗素子を介して接続し。
ＥＴ１０５のドレイン電極とを互いに接続し、前記ＭＯ
ＳＦＥＴ１０４のゲート電極と前記ＭＯ５ＦＥ７１０３
のドレイン電極とを互いに接続し、前記ＭＯＳＦＥＴ１
０３のドレイン電極と前記ＭＯＳＦＥＴ２０８のドレイ
ン電極を互いに接続、または、前記ＭＯＳＦＥＴ１０３
のドレイン電極と前記ＭＯＳＦＥＴ２０８のドレイン電
極とを少なくとも１個の抵抗素子を介して接続し。
前記Ｍ（５ＳＦＥＴ１０５のドレイン電極と前記ＭＯＳ
ＦＥＴ２０９のドレイン電極とを少なくとも１個の抵抗
素子を介して接続し、前記ＭＯＳＦＥＴ１０５のドレイ
ン電極に第１の信号取り出し口を設け、前記ＭＯＳＦＥ
Ｔ２０９のドレイン電極に第２の信号取り出し口を設け
てレベルシフト回路を構成し。
ＦＥＴ２０９のドレイン電極とを少なくとも１個の抵抗
素子を介して接続し、前記ＭＯＳＦＥＴ１０５のドレイ
ン電極に第１の信号取り出し口を設け、前記ＭＯＳＦＥ
Ｔ２０９のドレイン電極に第２の信号取り出し口を設け
てレベルシフト回路を構成し。
ｎ）前記ＭＯＳＦＥＴ１０６のソース電極をＶＤＤ２に
接続し、前記ＭＯＳＦＥＴ２１０のソース電ｔｉをＶｓ
ｓに接続し、前記ＭＯＳＦＥＴ１０６のゲート電極を前
記レベルシフト回路の第１の信号取り出し口に接続し、
前記ＭＯＳＦＥＴ２１０のゲート電極を前記レベルシフ
ト回路の第２の信号取り出し口に接続し、前記ＭＯＳＦ
ＥＴ１０６のドレイン電極と前記ＭＯＳＦＥＴ２１０の
ドレイン電極とを互いに接続してインバータ回路を構成
したことを特徴とする。
接続し、前記ＭＯＳＦＥＴ２１０のソース電ｔｉをＶｓ
ｓに接続し、前記ＭＯＳＦＥＴ１０６のゲート電極を前
記レベルシフト回路の第１の信号取り出し口に接続し、
前記ＭＯＳＦＥＴ２１０のゲート電極を前記レベルシフ
ト回路の第２の信号取り出し口に接続し、前記ＭＯＳＦ
ＥＴ１０６のドレイン電極と前記ＭＯＳＦＥＴ２１０の
ドレイン電極とを互いに接続してインバータ回路を構成
したことを特徴とする。
［実 施 例〕
第１図は本発明の第１のレベルシフト回路の実施例を示
す回路図であり、第２図は第１図に示されるレベルシフ
ト回路とインバータ回路との接続方法の実施例を示す回
路図である。
す回路図であり、第２図は第１図に示されるレベルシフ
ト回路とインバータ回路との接続方法の実施例を示す回
路図である。
第１図、第２図において、１０１．１０２゜１０３．１
０４．１０５．１１５は第１の導電型例えばＰ型ＭＯＳ
ＦＥＴ、１０６．１０７．１０８．１１６は第２の導電
型例えばＮ型ＭＯＳ Ｆ ＥＴ、１０９は少なくとも１
個の抵抗素子、１１０は第１の電源電位ＶＤＤ１．１１
１は第２の電源電位ＶＤＤ２．１１２は第３の電源電位
ＶＳＳである。１０１のソース電極をＶＤＤ Ｉに接続
し、１０２．１０４の’／−ス電極をＶＤＤ２に接続し
、１０６．１０７．１０８のソース電極をＶＳＳに接続
し、１０１のゲート電極と１０６のゲート電極と１０３
のゲート電極と１０７のゲート電極とを互いに接続し、
１０１のドレイン電極と１０６のドレイン電極と１０５
のゲート電極と１０８のゲート電極とを互いに接続し、
１０２のドレイン電極と１０３のソース電極とを互いに
接続し、１０４のドレイン電極と１０５のソース電極と
を互いに接続し、１０２のゲート電極と１０５のドレイ
ン電極とを互いに接続し、１０４のゲート電極と１０３
のドレイン電極を互いに接続し。
０４．１０５．１１５は第１の導電型例えばＰ型ＭＯＳ
ＦＥＴ、１０６．１０７．１０８．１１６は第２の導電
型例えばＮ型ＭＯＳ Ｆ ＥＴ、１０９は少なくとも１
個の抵抗素子、１１０は第１の電源電位ＶＤＤ１．１１
１は第２の電源電位ＶＤＤ２．１１２は第３の電源電位
ＶＳＳである。１０１のソース電極をＶＤＤ Ｉに接続
し、１０２．１０４の’／−ス電極をＶＤＤ２に接続し
、１０６．１０７．１０８のソース電極をＶＳＳに接続
し、１０１のゲート電極と１０６のゲート電極と１０３
のゲート電極と１０７のゲート電極とを互いに接続し、
１０１のドレイン電極と１０６のドレイン電極と１０５
のゲート電極と１０８のゲート電極とを互いに接続し、
１０２のドレイン電極と１０３のソース電極とを互いに
接続し、１０４のドレイン電極と１０５のソース電極と
を互いに接続し、１０２のゲート電極と１０５のドレイ
ン電極とを互いに接続し、１０４のゲート電極と１０３
のドレイン電極を互いに接続し。
１０３のドレイン電極と１０７のドレイン電極とを互い
に接続し、１０５のドレイン電極と１０８のドレイン電
極とを１０９を介して接続し、１０５のドレイン電極に
第１の出力端子１１３を設け、ｉｏｓのドレイン電極に
第２の出力端子１１４を設けてレベルシフト回路を構成
する。レベルシフト回路１１７とインバータ回路１１８
は、１１５のゲート電極と１１３とを互いに接続し、か
つ、１１６のゲート電極と１１４とを互いに接続して接
続される。
に接続し、１０５のドレイン電極と１０８のドレイン電
極とを１０９を介して接続し、１０５のドレイン電極に
第１の出力端子１１３を設け、ｉｏｓのドレイン電極に
第２の出力端子１１４を設けてレベルシフト回路を構成
する。レベルシフト回路１１７とインバータ回路１１８
は、１１５のゲート電極と１１３とを互いに接続し、か
つ、１１６のゲート電極と１１４とを互いに接続して接
続される。
今、初期的に、レベルシフト回路１１７の入力がＶＤＤ
１のレベルにあると、１１３．１１４共ＶＤＤ２のレ
ベルであり、インバータ回路１１８の１１６は導通、１
１５は不導通となる。
１のレベルにあると、１１３．１１４共ＶＤＤ２のレ
ベルであり、インバータ回路１１８の１１６は導通、１
１５は不導通となる。
次に、レベルシフト回路１１７の入力がＶＳＳのレベル
にスイッチすると、１０８が導通となり、１１３．１１
４共ＶＳＳのレベルとなるが、１１３と１１４の間に１
０９がある為、１１４がＶＳＳのレベルになる時間より
も、１１３がＶＳＳのレベルになる時間は遅（なる、こ
の為、インバータ回路１１Ｂの１１５が導通する時間よ
りｌ１６が不導通になる時間が早い為、ＶＤＤ２−ＶＳ
Ｓ間に流れる電流を従来技術より低減することができる
。
にスイッチすると、１０８が導通となり、１１３．１１
４共ＶＳＳのレベルとなるが、１１３と１１４の間に１
０９がある為、１１４がＶＳＳのレベルになる時間より
も、１１３がＶＳＳのレベルになる時間は遅（なる、こ
の為、インバータ回路１１Ｂの１１５が導通する時間よ
りｌ１６が不導通になる時間が早い為、ＶＤＤ２−ＶＳ
Ｓ間に流れる電流を従来技術より低減することができる
。
次に、レベルシフト回路１１７の入力がＶＤＤＩのレベ
ルにスイッチすると、１０４．１０５が導通となり、１
１３．１１４共ＶＤＤ２のレベルとなるが、１１３と１
１４の間に１０９がある為、１１３がＶＤＤ２のレベル
になる時間よりも、１１４がＶＤＤ２のレベルになる時
間は遅くなる。この為、インバータ回路１１８の１１６
が導通する時間より１１５が不導通になる時間が早い為
、ＶＤＤ２−ＶＳＳ間に流れる電流を従来技術より低減
することができる。
ルにスイッチすると、１０４．１０５が導通となり、１
１３．１１４共ＶＤＤ２のレベルとなるが、１１３と１
１４の間に１０９がある為、１１３がＶＤＤ２のレベル
になる時間よりも、１１４がＶＤＤ２のレベルになる時
間は遅くなる。この為、インバータ回路１１８の１１６
が導通する時間より１１５が不導通になる時間が早い為
、ＶＤＤ２−ＶＳＳ間に流れる電流を従来技術より低減
することができる。
第３図は本発明の第２のレベルシフト回路の実施例を示
す回路図であり、第４図は第１図に示されるレベルシフ
ト回路とインバータ回路との接続方法の実施例を示す回
路図である。これは、第１図、第２図の１０３と１０７
の間に抵抗素子ｉｔ９を入れたものであるがこのように
しても同様の効果がある。
す回路図であり、第４図は第１図に示されるレベルシフ
ト回路とインバータ回路との接続方法の実施例を示す回
路図である。これは、第１図、第２図の１０３と１０７
の間に抵抗素子ｉｔ９を入れたものであるがこのように
しても同様の効果がある。
［発明の効果１
以上述べたように本発明によれば、レベルシフト回路に
接続されたインバータ回路の消費電流を低減した半導体
装置を提供するという効果がある。
接続されたインバータ回路の消費電流を低減した半導体
装置を提供するという効果がある。
第１図は本発明の第１のレベルシフト回路の実施例を示
す回路図、富２図は第１図に示されるレベルシフト回路
とインバータ回路との接続方法の実施例を示す回路図、
第３図は本発明の第２のレベルシフト回路の実施例を示
す回路図、第４図は第３図に示されるレベルシフト回路
とインバータ回路との接続方法の実施例を示す回路図、
第５図は従来のレベルシフト回路を示す回路図、第６図
は従来のレベルシフト回路とインバータ回路との接続方
法を示す回路図。 １０１ 、１０２．１０３． １０４． １０５１１５
・・・・・・・・・・Ｐ型ＭＯＳＦＥＴ１０６、１０７
． １０８．１１６ ・Ｎ型ＭＯＳＦＥＴ １０９．１１９・・・・・・少なくとも１個の抵抗素子 １１３・・・・・・・・・・レベルシフト回路筒１の出
力端子 １１４・・・・・・・・・・レベルシフト回路筒２の出
力端子 １１７．１２０．１２２・・レベルシフト回路１１８゜ １２１、 ・インバータ回路 以 上
す回路図、富２図は第１図に示されるレベルシフト回路
とインバータ回路との接続方法の実施例を示す回路図、
第３図は本発明の第２のレベルシフト回路の実施例を示
す回路図、第４図は第３図に示されるレベルシフト回路
とインバータ回路との接続方法の実施例を示す回路図、
第５図は従来のレベルシフト回路を示す回路図、第６図
は従来のレベルシフト回路とインバータ回路との接続方
法を示す回路図。 １０１ 、１０２．１０３． １０４． １０５１１５
・・・・・・・・・・Ｐ型ＭＯＳＦＥＴ１０６、１０７
． １０８．１１６ ・Ｎ型ＭＯＳＦＥＴ １０９．１１９・・・・・・少なくとも１個の抵抗素子 １１３・・・・・・・・・・レベルシフト回路筒１の出
力端子 １１４・・・・・・・・・・レベルシフト回路筒２の出
力端子 １１７．１２０．１２２・・レベルシフト回路１１８゜ １２１、 ・インバータ回路 以 上
Claims (1)
- 【特許請求の範囲】 ａ）絶縁ゲート電界効果トランジスタ（以下ＭＯＳＦＥ
Ｔと略す）を用いた半導体集積回路（以下ＩＣと略す）
において、 ｂ）第１の導電型の第１のＭＯＳＦＥＴ（以下ＭＯＳＦ
ＥＴ１０１と略す）と、 ｃ）前記第１の導電型と同じ型の第２のＭＯＳＦＥＴ（
以下ＭＯＳＦＥＴ１０２と略す）と、ｄ）前記第１の導
電型と同じ型の第３のＭＯＳＦＥＴ（以下ＭＯＳＦＥＴ
１０３と略す）と、ｅ）前記第１の導電型と同じ型の第
４のＭＯＳＦＥＴ（以下ＭＯＳＦＥＴ１０４と略す）と
、ｆ）前記第１の導電型と同じ型の第５のＭＯＳＦＥＴ
（以下ＭＯＳＦＥＴ１０５と略す）と、ｇ）前記第１の
導電型と同じ型の第６のＭＯＳＦＥＴ（以下ＭＯＳＦＥ
Ｔ１０６と略す）と、ｈ）第２の導電型の第７のＭＯＳ
ＦＥＴ（以下ＭＯＳＦＥＴ２０７と略す）と、 ｉ）前記第２の導電型と同じ型の第８のＭＯＳＦＥＴ（
以下ＭＯＳＦＥＴ２０８と略す）と、ｊ）前記第２の導
電型と同じ型の第９のＭＯＳＦＥＴ（以下ＭＯＳＦＥＴ
２０９と略す）と、ｋ）前記第２の導電型と同じ型の第
１０のＭＯＳＦＥＴ（以下ＭＯＳＦＦＭＴ２１０と略す
）と、ｌ）少なくとも１個の抵抗素子とを有し、 ｍ）前記ＭＯＳＦＥＴ１０１のソース電極を第１の電源
電位（以下ＶＤＤ１と略す）に接続し、前記ＭＯＳＦＥ
Ｔ１０２のソース電極と前記ＭＯＳＦＥＴ１０４のソー
ス電極とをそれぞれ第２の電源電位（以下ＶＤＤ２と略
す）に接続し、前記ＭＯＳＦＥＴ２０７のソース電極と
前記ＭＯＳＦＥＴ２０８のソース電極と前記ＭＯＳＦＥ
Ｔ２０９のソース電極とをそれぞれ第３の電源電位（以
下ＶＳＳと略す）に接続し、前記ＭＯＳＦＥＴ１０１の
ゲート電極と前記ＭＯＳＦＥＴ２０７のゲート電極と前
記ＭＯＳＦＥＴ２０８のゲート電極と前記ＭＯＳＦＥＴ
１０３のゲート電極とを互いに接続し、前記ＭＯＳＦＥ
Ｔ１０１のドレイン電極と前記ＭＯＳＦＥＴ２０７のド
レイン電極と前記ＭＯＳＦＥＴ１０５のゲート電極と前
記ＭＯＳＦＥＴ２０９のゲート電極とを互いに接続し、
前記ＭＯＳＦＥＴ１０２のドレイン電極と前記ＭＯＳＦ
ＥＴ１０３のソース電極とを互いに接続し、前記ＭＯＳ
ＦＥＴ１０４のドレイン電極と前記ＭＯＳＦＥＴ１０５
のソース電極とを互いに接続し、前記ＭＯＳＦＥＴ１０
２のゲート電極と前記ＭＯＳＦＥＴ１０５のドレイン電
極とを互いに接続し、前記ＭＯＳＦＥＴ１０４のゲート
電極と前記ＭＯＳＦＥＴ１０３のドレイン電極とを互い
に接続し、前記ＭＯＳＦＥＴ１０３のドレイン電極と前
記ＭＯＳＦＥＴ２０８のドレイン電極を互いに接続、ま
たは、前記ＭＯＳＦＥＴ１０３のドレイン電極と前記Ｍ
ＯＳＦＥＴ２０８のドレイン電極とを少なくとも１個の
抵抗素子を介して接続し、前記ＭＯＳＦＥＴ１０５のド
レイン電極と前記ＭＯＳＦＥＴ２０９のドレイン電極と
を少なくとも１個の抵抗素子を介して接続し、前記ＭＯ
ＳＦＥＴ１０５のドレイン電極に第１の信号取り出し口
を設け、前記ＭＯＳＦＥＴ２０９のドレイン電極に第２
の信号取り出し口を設けてレベルシフト回路を構成し、 ｎ）前記ＭＯＳＦＥＴ１０６のソース電極をＶＤＤ２に
接続し、前記ＭＯＳＦＥＴ２１０のソース電極をＶＳＳ
に接続し、前記ＭＯＳＦＥＴ１０６のゲート電極を前記
レベルシフト回路の第１の信号取り出し口に接続し、前
記ＭＯＳＦＥＴ２１０のゲート電極を前記レベルシフト
回路の第２の信号取り出し口に接続し、前記ＭＯＳＦＥ
Ｔ１０６のドレイン電極と前記ＭＯＳＦＥＴ２１０のド
レイン電極とを互いに接続してインバータ回路を構成し
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1091411A JPH02268516A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1091411A JPH02268516A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268516A true JPH02268516A (ja) | 1990-11-02 |
Family
ID=14025637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1091411A Pending JPH02268516A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02268516A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5378932A (en) * | 1992-04-23 | 1995-01-03 | Oki Electric Industry, Co., Ltd. | Level shifting circuit |
| US6472905B1 (en) | 1997-02-20 | 2002-10-29 | Micron Technology, Inc. | Voltage level translator |
| KR100705292B1 (ko) * | 2005-07-22 | 2007-04-10 | 화인아이씨스 주식회사 | 레벨 쉬프팅 회로와 연결된 저전력 인버터 회로 |
| JP2013131964A (ja) * | 2011-12-22 | 2013-07-04 | Renesas Electronics Corp | レベルシフト回路及び表示装置の駆動回路 |
-
1989
- 1989-04-11 JP JP1091411A patent/JPH02268516A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5378932A (en) * | 1992-04-23 | 1995-01-03 | Oki Electric Industry, Co., Ltd. | Level shifting circuit |
| US6472905B1 (en) | 1997-02-20 | 2002-10-29 | Micron Technology, Inc. | Voltage level translator |
| KR100705292B1 (ko) * | 2005-07-22 | 2007-04-10 | 화인아이씨스 주식회사 | 레벨 쉬프팅 회로와 연결된 저전력 인버터 회로 |
| JP2013131964A (ja) * | 2011-12-22 | 2013-07-04 | Renesas Electronics Corp | レベルシフト回路及び表示装置の駆動回路 |
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