JP2710678B2 - 半導体リレー回路 - Google Patents
半導体リレー回路Info
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- JP2710678B2 JP2710678B2 JP1326772A JP32677289A JP2710678B2 JP 2710678 B2 JP2710678 B2 JP 2710678B2 JP 1326772 A JP1326772 A JP 1326772A JP 32677289 A JP32677289 A JP 32677289A JP 2710678 B2 JP2710678 B2 JP 2710678B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、光結合方式を用いて入出力間を絶縁した半
導体リレー回路に関するものである。
導体リレー回路に関するものである。
［従来の技術］ 第２図は従来の半導体リレー回路の基本構成を示して
いる（特開昭63−153916号公報参照）。この回路にあっ
ては、入力端子I1,I2間に接続されたLEDのような発光素
子１が発生する光信号を、光起電力ダイオードアレイ２
が受光して光起電力を発生し、この光起電力を出力用MO
SFET3a,3bのゲート・ソース間に印加するものである。
出力用MOSFET3a,3bは、例えばＮチャンネルのエンハン
スメント型のMOSFETよりなり、ソースを共通接続されて
おり、ドレインは出力端子O1,O2にそれぞれ接続されて
いる。このように、２個の出力用MOSFET3a,3bを出力端
子O1,O2間に逆直列に接続することにより、AC/DC兼用の
リレー回路を実現できる。
いる（特開昭63−153916号公報参照）。この回路にあっ
ては、入力端子I1,I2間に接続されたLEDのような発光素
子１が発生する光信号を、光起電力ダイオードアレイ２
が受光して光起電力を発生し、この光起電力を出力用MO
SFET3a,3bのゲート・ソース間に印加するものである。
出力用MOSFET3a,3bは、例えばＮチャンネルのエンハン
スメント型のMOSFETよりなり、ソースを共通接続されて
おり、ドレインは出力端子O1,O2にそれぞれ接続されて
いる。このように、２個の出力用MOSFET3a,3bを出力端
子O1,O2間に逆直列に接続することにより、AC/DC兼用の
リレー回路を実現できる。
光起電力ダイオードアレイ２の光起電力は、抵抗５を
介して出力用MOSFET3a,3bのゲート・ソース間に印加さ
れる。出力用MOSFET3a,3bのゲート及びソースには、デ
プレッション型のMOSFET（あるいはJFET又はSIT）より
なる制御用トランジスタ４のドレイン及びソースがそれ
ぞれ接続されている。また、この制御用トランジスタ４
のゲート及びソースは、図示したように、バイアス用の
抵抗５の両端に接続されている。
介して出力用MOSFET3a,3bのゲート・ソース間に印加さ
れる。出力用MOSFET3a,3bのゲート及びソースには、デ
プレッション型のMOSFET（あるいはJFET又はSIT）より
なる制御用トランジスタ４のドレイン及びソースがそれ
ぞれ接続されている。また、この制御用トランジスタ４
のゲート及びソースは、図示したように、バイアス用の
抵抗５の両端に接続されている。
発光素子１に入力信号が印加されて、光起電力ダイオ
ードアレイ２に光起電力が発生すると、デプレッション
型の制御用トランジスタ４のドレイン・ソース間と抵抗
５を介して光電流が流れ、抵抗５の両端に電圧が発生す
る。この電圧により、制御用トランジスタ４が高インピ
ーダンス状態にバイアスされるので、出力用MOSFET3a,3
bのゲート・ソース間に光起電力ダイオードアレイ２の
光起電力が印加されて、出力用MOSFET3a,3bがオン状態
となる。なお、光起電力ダイオードアレイ２の直列個数
は、出力用MOSFET3a,3bのスレショルド電圧を越える電
圧を発生するに足る個数に選定されている。
ードアレイ２に光起電力が発生すると、デプレッション
型の制御用トランジスタ４のドレイン・ソース間と抵抗
５を介して光電流が流れ、抵抗５の両端に電圧が発生す
る。この電圧により、制御用トランジスタ４が高インピ
ーダンス状態にバイアスされるので、出力用MOSFET3a,3
bのゲート・ソース間に光起電力ダイオードアレイ２の
光起電力が印加されて、出力用MOSFET3a,3bがオン状態
となる。なお、光起電力ダイオードアレイ２の直列個数
は、出力用MOSFET3a,3bのスレショルド電圧を越える電
圧を発生するに足る個数に選定されている。
発光素子１への入力信号が遮断されると、光起電力ダ
イオードアレイ２の光起電力が消失し、抵抗５の両端電
圧が消失するので、デプレッション型の制御用トランジ
スタ４は低インピーダンス状態に戻り、出力用MOSFET3
a,3bのゲート・ソース間の蓄積電荷を放電させることに
より、出力用MOSFET3a,3bはオフ状態となる。
イオードアレイ２の光起電力が消失し、抵抗５の両端電
圧が消失するので、デプレッション型の制御用トランジ
スタ４は低インピーダンス状態に戻り、出力用MOSFET3
a,3bのゲート・ソース間の蓄積電荷を放電させることに
より、出力用MOSFET3a,3bはオフ状態となる。
なお、バイアス用の抵抗５と並列に定電圧素子を接続
し、抵抗５の両端に生じる電位差が所定電圧以上に上昇
しないようにしている。ここでは、定電圧素子として、
ゲートとドレインを共通接続したエンハンスメント型の
MOSFET6を用いており、抵抗５の両端に生じる電位差はM
OSFET6のスレショルド電圧以上に上昇しないようになっ
ている。
し、抵抗５の両端に生じる電位差が所定電圧以上に上昇
しないようにしている。ここでは、定電圧素子として、
ゲートとドレインを共通接続したエンハンスメント型の
MOSFET6を用いており、抵抗５の両端に生じる電位差はM
OSFET6のスレショルド電圧以上に上昇しないようになっ
ている。
［発明が解決しようとする課題］ 上述の従来例においては、出力用MOSFET3a,3bの飽和
電流は、そのゲート・ソース間に印加される電圧によっ
て変化するため、負荷電流の上限値は入力信号の強さに
よって決まり、入力信号の強さに影響されない負荷電流
の制限は出来なかった。このため、サージ電流等の瞬時
過電流に弱い負荷回路のスイッチとして上記のリレー回
路を使用すると、電源電圧の変動等による過電流が流れ
ることがあった。
電流は、そのゲート・ソース間に印加される電圧によっ
て変化するため、負荷電流の上限値は入力信号の強さに
よって決まり、入力信号の強さに影響されない負荷電流
の制限は出来なかった。このため、サージ電流等の瞬時
過電流に弱い負荷回路のスイッチとして上記のリレー回
路を使用すると、電源電圧の変動等による過電流が流れ
ることがあった。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、入力信号の強さに影響される
ことなく、負荷電流の制限が可能な半導体スイッチ回路
を提供することにある。
その目的とするところは、入力信号の強さに影響される
ことなく、負荷電流の制限が可能な半導体スイッチ回路
を提供することにある。
［課題を解決するための手段］ 本発明にあっては、上記の課題を解決するために、第
１図に示すように、入力信号に応答して光信号を発生す
る発光素子１と、前記光信号を受光して光起電力を発生
する光起電力ダイオードアレイ２と、光起電力ダイオー
ドアレイ２と直列的に接続された抵抗５のようなインピ
ーダンス要素と、前記光起電力を前記インピーダンス要
素を介してゲート・ソース間に印加されて、第１のイン
ピーダンス状態から第２のインピーダンス状態に変化す
る出力用MOSFET3a,3bと、出力用MOSFET3a,3bのゲート・
ソース間に一対の通電電極を接続され、前記インピーダ
ンス要素と光起電力ダイオードアレイ２との接続点に制
御電極を接続されて、光起電力ダイオードアレイ２によ
る光起電力の発生時に前記インピーダンス要素の両端に
生じる電圧にて高インピーダンス状態にバイアスされる
デプレッション型の制御用トランジスタ４とを有して成
る半導体リレー回路において、負荷電流検出用の抵抗7
a,7bを前記出力用MOSFET3a,3bのソースに直列的に挿入
し、制御抵抗7a,7bに発生する電圧をゲート・ソース間
に印加されて、ドレイン・ソース間を前記インピーダン
ス要素に並列接続されたエンハンスメント型の制御用ト
ランジスタ8a,8bを有することを特徴とするものであ
る。
１図に示すように、入力信号に応答して光信号を発生す
る発光素子１と、前記光信号を受光して光起電力を発生
する光起電力ダイオードアレイ２と、光起電力ダイオー
ドアレイ２と直列的に接続された抵抗５のようなインピ
ーダンス要素と、前記光起電力を前記インピーダンス要
素を介してゲート・ソース間に印加されて、第１のイン
ピーダンス状態から第２のインピーダンス状態に変化す
る出力用MOSFET3a,3bと、出力用MOSFET3a,3bのゲート・
ソース間に一対の通電電極を接続され、前記インピーダ
ンス要素と光起電力ダイオードアレイ２との接続点に制
御電極を接続されて、光起電力ダイオードアレイ２によ
る光起電力の発生時に前記インピーダンス要素の両端に
生じる電圧にて高インピーダンス状態にバイアスされる
デプレッション型の制御用トランジスタ４とを有して成
る半導体リレー回路において、負荷電流検出用の抵抗7
a,7bを前記出力用MOSFET3a,3bのソースに直列的に挿入
し、制御抵抗7a,7bに発生する電圧をゲート・ソース間
に印加されて、ドレイン・ソース間を前記インピーダン
ス要素に並列接続されたエンハンスメント型の制御用ト
ランジスタ8a,8bを有することを特徴とするものであ
る。
なお、デプレッション型の制御用トランジスタ４をバ
イアスするためのインピーダンス要素は、抵抗５に限定
されるものではなく、例えばダイオードであっても良
い。
イアスするためのインピーダンス要素は、抵抗５に限定
されるものではなく、例えばダイオードであっても良
い。
［作用］ 本発明にあっては、このように、抵抗7a,7bを出力用M
OSFET3a,3bのソースに直列的に挿入し、この抵抗7a,7b
の電圧降下がエンハンスメント型の制御用トランジスタ
8a,8bのスレショルド電圧を越えると、制御用トランジ
スタ8a,8bのインピーダンスが低下して、デプレッショ
ン型の制御用トランジスタ４のバイアス電圧が低下し、
この制御用トランジスタ４のインピーダンスが低下する
ことにより、出力用MOSFET3a,3bのゲート・ソース間電
圧が低下する。したがって、入力信号の強さに影響され
ることなく、負荷電流を制限することが可能であり、負
荷側回路に瞬時電圧変動等の異常が生じても、負荷電流
を一定の値以上流さないように制限することができるも
のである。
OSFET3a,3bのソースに直列的に挿入し、この抵抗7a,7b
の電圧降下がエンハンスメント型の制御用トランジスタ
8a,8bのスレショルド電圧を越えると、制御用トランジ
スタ8a,8bのインピーダンスが低下して、デプレッショ
ン型の制御用トランジスタ４のバイアス電圧が低下し、
この制御用トランジスタ４のインピーダンスが低下する
ことにより、出力用MOSFET3a,3bのゲート・ソース間電
圧が低下する。したがって、入力信号の強さに影響され
ることなく、負荷電流を制限することが可能であり、負
荷側回路に瞬時電圧変動等の異常が生じても、負荷電流
を一定の値以上流さないように制限することができるも
のである。
［実施例］ 第１図は本発明の一実施例の回路図である。本実施例
にあっては、第２図に示す従来例において、負荷電流検
出用の抵抗7a,7bを出力用MOSFET3a,3bのソース直列的に
挿入し、この抵抗7a,7bに発生する電圧をＰチャンネル
のエンハンスメント型の制御用トランジスタ8a,8bのゲ
ート・ソース間に印加すると共に、各制御用トランジス
タ8a,8bのドレイン・ソース間を抵抗５の両端に並列接
続したものである。
にあっては、第２図に示す従来例において、負荷電流検
出用の抵抗7a,7bを出力用MOSFET3a,3bのソース直列的に
挿入し、この抵抗7a,7bに発生する電圧をＰチャンネル
のエンハンスメント型の制御用トランジスタ8a,8bのゲ
ート・ソース間に印加すると共に、各制御用トランジス
タ8a,8bのドレイン・ソース間を抵抗５の両端に並列接
続したものである。
以下、本実施例の動作について説明する。まず、負荷
電流が小さいときには、エンハンスメント型の制御用ト
ランジスタ8a,8bは遮断状態であるので、第２図に示す
従来例と同様の動作となる。負荷電流検出用の抵抗7a,7
bは、抵抗値を十分に低く設定されるので、負荷電流に
よる損失は比較的小さく、半導体リレー回路のオン抵抗
を若干上げる以外は、動作に影響しない。
電流が小さいときには、エンハンスメント型の制御用ト
ランジスタ8a,8bは遮断状態であるので、第２図に示す
従来例と同様の動作となる。負荷電流検出用の抵抗7a,7
bは、抵抗値を十分に低く設定されるので、負荷電流に
よる損失は比較的小さく、半導体リレー回路のオン抵抗
を若干上げる以外は、動作に影響しない。
次に、負荷電流が大きいときには、負荷電流検出用の
抵抗7a,7bの両端に生じる電圧が増大する。この電圧が
エンハンスメント型の制御用トランジスタ8a,8bのスレ
ショルド電圧を越えると、制御用トランジスタ8a,8bの
インピーダンスが低下する。これにより、抵抗５の両端
に発生するバイアス電圧が低下するので、デプレッショ
ン型の制御用トランジスタ４のインピーダンスは低下す
る。これにより、出力用MOSFET3a,3bのゲート・ソース
間電圧が低下するので、出力用MOSFET3a,3bの飽和電流
が低下し、負荷電流は制限される。したがって、本実施
例では、負荷側の回路に過大な電流が流れることは防止
できるものである。
抵抗7a,7bの両端に生じる電圧が増大する。この電圧が
エンハンスメント型の制御用トランジスタ8a,8bのスレ
ショルド電圧を越えると、制御用トランジスタ8a,8bの
インピーダンスが低下する。これにより、抵抗５の両端
に発生するバイアス電圧が低下するので、デプレッショ
ン型の制御用トランジスタ４のインピーダンスは低下す
る。これにより、出力用MOSFET3a,3bのゲート・ソース
間電圧が低下するので、出力用MOSFET3a,3bの飽和電流
が低下し、負荷電流は制限される。したがって、本実施
例では、負荷側の回路に過大な電流が流れることは防止
できるものである。
［発明の効果］ 本発明にあっては、光結合型の半導体リレー回路にお
いて、電流検出用の抵抗を出力用MOSFETのソースに直列
的に挿入し、この抵抗の電圧降下が所定値を越えると、
エンハンスメント型の制御用トランジスタのインピーダ
ンスが低下し、デプレッション型の制御用トランジスタ
のゲート・ソース間に接続されたバイアス用のインピー
ダンス要素の両端電圧が低下し、制御用トランジスタの
ドレイン・ソース間のインピーダンスが低下することに
より、出力用MOSFETのゲート・ソース間電圧が低下する
ようにしたものであるから、入力信号の強さに影響され
ることなく、負荷電流の上限値を制限することができ、
負荷回路に過電流が流れることを防止できるという効果
がある。
いて、電流検出用の抵抗を出力用MOSFETのソースに直列
的に挿入し、この抵抗の電圧降下が所定値を越えると、
エンハンスメント型の制御用トランジスタのインピーダ
ンスが低下し、デプレッション型の制御用トランジスタ
のゲート・ソース間に接続されたバイアス用のインピー
ダンス要素の両端電圧が低下し、制御用トランジスタの
ドレイン・ソース間のインピーダンスが低下することに
より、出力用MOSFETのゲート・ソース間電圧が低下する
ようにしたものであるから、入力信号の強さに影響され
ることなく、負荷電流の上限値を制限することができ、
負荷回路に過電流が流れることを防止できるという効果
がある。
第１図は本発明の一実施例の回路図、第２図は従来例の
回路図である。 １は発光素子、２は光起電力ダイオードアレイ、3a,3b
は出力用MOSFET、４はデプレッション型の制御用トラン
ジスタ、５は抵抗、６はエンハンスメント型のMOSFET、
7a,7bは抵抗、8a,8bはエンハンスメント型の制御用トラ
ンジスタである。
回路図である。 １は発光素子、２は光起電力ダイオードアレイ、3a,3b
は出力用MOSFET、４はデプレッション型の制御用トラン
ジスタ、５は抵抗、６はエンハンスメント型のMOSFET、
7a,7bは抵抗、8a,8bはエンハンスメント型の制御用トラ
ンジスタである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−153916（ＪＰ，Ａ) 特開 平３−140013（ＪＰ，Ａ) 特開 平２−34027（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力信号に応答して光信号を発生する発光
素子と、前記光信号を受光して光起電力を発生する光起
電力ダイオードアレイと、光起電力ダイオードアレイと
直列的に接続されたインピーダンス要素と、前記光起電
力を前記インピーダンス要素を介してゲート・ソース間
に印加されて、第１のインピーダンス状態から第２のイ
ンピーダンス状態に変化する出力用MOSFETと、出力用MO
SFETのゲート・ソース間に一対の通電電極を接続され、
前記インピーダンス要素と光起電力ダイオードアレイと
の接続点に制御電極を接続されて、光起電力ダイオード
アレイによる光起電力の発生時に前記インピーダンス要
素の両端に生じる電圧にて高インピーダンス状態にバイ
アスされるデプレッション型の制御用トランジスタとを
有して成る半導体リレー回路において、負荷電流検出用
の抵抗を前記出力用MOSFETのソースに直列的に挿入し、
前記抵抗に発生する電圧をゲート・ソース間に印加され
て、ドレイン・ソース間を前記インピーダンス要素に並
列接続されたエンハンスメント型の制御用トランジスタ
を設けたことを特徴とする半導体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326772A JP2710678B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326772A JP2710678B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187516A JPH03187516A (ja) | 1991-08-15 |
| JP2710678B2 true JP2710678B2 (ja) | 1998-02-10 |
Family
ID=18191525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326772A Expired - Fee Related JP2710678B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710678B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19633367A1 (de) * | 1996-08-19 | 1998-03-26 | Siemens Ag | Ansteuerschaltung für ein Feldeffekt gesteuertes Halbleiterbauelement |
-
1989
- 1989-12-15 JP JP1326772A patent/JP2710678B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03187516A (ja) | 1991-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |