JP2002353793A - 半導体スイッチ回路 - Google Patents

Abstract

(57)【要約】 【課題】 切替電圧端子と別個に正電圧印加のための端
子を不要とすると共に、バースト信号入力時における信
号の立ち上がりの鈍化を防止する。 【解決手段】 第１又は第２の切替電圧印加端子３４，
３５へ正の切替電圧を印加することにより、第１の電界
効果トランジスタ１又は第２の電界効果トランジスタ２
を介して第１の出力端子３２又は第２の出力端子３３か
ら出力信号を得ることができるようになっており、特
に、バースト信号が印加された場合には、第１及び第２
の電界効果トランジスタ１，２のドレイン及びソース
は、高抵抗値を有する第５、第６、及び第８の抵抗器１
５，１６，１８又は第５、第７及び第９の抵抗器１５，
１７，１９を介して接地されているため、チャンネル内
の残留電荷が接地側へ放電されるので、立ち上がりに鈍
化のない出力信号を得ることができるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号の出力切
替を行う半導体スイッチ回路に係り、特に、高周波信号
の出力切替を可能とした半導体スイッチ回路における構
成の簡素化、動作特性の向上等を図ったものに関する。

【０００２】

【従来の技術】従来、この種の回路としては、例えば、
図４に示されたような構成を有してなるものが公知・周
知となっている。以下、同図を参照しつつこの従来回路
について説明すれば、まず、この従来回路は、正電源に
より動作するよう第１乃至第４の電界効果トランジスタ
ＦＥＴ１〜ＦＥＴ４を中心に回路構成されてなるもので
ある。この従来回路は、信号入力端子ＰＣに外部から印
加された高周波信号が、次述するような切替電圧の印加
によって第１の出力端子Ｐ１又は第２の出力端子Ｐ２へ
選択的に出力されるようになっているものである。すな
わち、まず、電源印加端子ＶDDには、所定の正の電源電
圧が印加される。そして、信号入力端子ＰＣへ印加され
た信号を、第１の出力端子Ｐ１へ出力したい場合には、
第１の切替電圧印加端子ＶＣＴＬ１に、正の電源電圧と
同一の電圧を印加する一方、第２の切替電圧印加端子Ｖ
ＣＴＬ２には、いわゆるピンチオフ電圧以下の電圧を印
加する。その結果、第１及び第４の電界効果トランジス
タＦＥＴ１，ＦＥＴ２が導通状態となる一方、第２及び
第３の電界効果トランジスタＦＥＴ２，ＦＥＴ３は、非
導通状態となる。そして、信号入力端子ＰＣへ印加され
た高周波信号は、第１の電界効果トランジスタＦＥＴ１
及び直流阻止用コンデンサＣ４を介して第１の出力端子
Ｐ１へ出力されることとなる。一方、非導通状態にある
第２の電界効果トランジスタＦＥＴ２を介して第４の電
界効果トランジスタＦＥＴ４側へ漏洩してきた高周波信
号は、導通状態にある第４の電界効果トランジスタＦＥ
Ｔ４及び直流阻止用コンデンサＣ２を介して高周波的に
接地されることとなるために、第２の出力端子Ｐ２に漏
れ出ることはないようになっている。

【０００３】また、信号入力端子ＰＣに印加された高周
波信号を第２の出力端子Ｐ２へ出力したい場合には、第
１の切替電圧印加端子ＶＣＴＬ１にピンチオフ電圧以下
の電圧を印加する一方、第２の切替電圧印加端子ＶＣＴ
Ｌ２には、正の電源電圧と同一の電圧を印加する。その
結果、この場合には、第２及び第３の電界効果トランジ
スタＦＥＴ２，ＦＥＴ３が導通状態となる一方、第１及
び第４の電界効果トランジスタＦＥＴ１，ＦＥＴ４は、
非導通状態となる。そして、信号入力端子ＰＣへ入力さ
れた高周波信号は、第２の電界効果トランジスタＦＥＴ
２及び直流阻止用コンデンサＣ５を介して第２の出力端
子Ｐ２から出力されることとなる。一方、非導通状態に
ある第１の電界効果トランジスタＦＥＴ１を介して第３
の電界効果トランジスタＦＥＴ３側へ漏洩してきた高周
波信号は、導通状態にある第３の電界効果トランジスタ
ＦＥＴ３及び直流阻止用コンデンサＣ１を介して高周波
的に接地されることとなり、第１の出力端子Ｐ１へ漏れ
出ることはないようになっている。

【０００４】また、図５に示されたような構成を有して
なる半導体スイッチ回路も公知・周知となっている。以
下、同図を参照しつつこの従来回路について説明すれ
ば、まず、この従来回路は、先の図４に示された従来回
路における電源印加端子ＶDDを不要としつつ、正電圧に
よるスイッチング動作を可能とした構成となっているも
のである。すなわち、この図５に示された回路において
は、第１及び第２の切替電圧印加端子ＶＣＴＬ１，ＶＣ
ＴＬ２に印加される電圧は、先の図４に示された従来回
路と同様で、この電圧の印加と、第１乃至第４の電界効
果トランジスタＦＥＴ１〜ＦＥＴ４の内部容量とによっ
て、各部の電位が定まるようになっているものである。
したがって、図４に示された従来回路と同様に、第１の
切替電圧印加端子ＶＣＴＬ１に正電圧を、第２の切替電
圧印加端子ＶＣＴＬ２にピンチオフ電圧を、それぞれ印
加した場合には、第１及び第４の電界効果トランジスタ
ＦＥＴ１，ＦＥＴ４が導通状態となる一方、第２及び第
３の電界効果トランジスタＦＥＴ２，ＦＥＴ３が非導通
状態となる。

【０００５】また、第１の切替電圧印加端子ＶＣＴＬ１
にピンチオフ電圧を、第２の切替電圧印加端子ＶＣＴＬ
２に正電圧を、それぞれ印加した場合には、第１及び第
４の電界効果トランジスタＦＥＴ１，ＦＥＴ４が非導通
状態となる一方、第２及び第３の電界効果トランジスタ
ＦＥＴ２，ＦＥＴ３が導通状態となる。このようにし
て、図４の従来回路同様の出力切替動作を得ることがで
きるものとなっている。

【０００６】

【発明が解決しようとする課題】しかしながら、図４に
示された従来回路にあっては、電界効果トランジスタの
動作状態を決定する基準電圧となる正電圧を与えるため
の電源印加端子ＶDDが、第１及び第２の出力端子Ｐ１，
Ｐ２の切替のための電圧を印加する第１及び第２の切替
電圧印加端子ＶＣＴＬ１，ＶＣＴＬ２とは別個に必要で
あるため、特に、この種の回路を集積回路化する際に
は、端子数の削減とチップサイズの小型化という要求と
いう観点から、図５に示された従来回路に比して例え一
個でも端子数が多いということは満足できるものではな
い。一方、図５に示された従来回路にあっては、図４に
示されたような電源印加端子ＶDDは不要であるが、その
回路構成故に、電界効果トランジスタのチャンネル内の
残留電荷によってスイッチ動作開始直後の各々の電界効
果トランジスタの節点電位の設定に時間を要することが
あり、その為、例えば、信号入力端子ＰＣにバースト信
号が印加された際に、通過信号の立ち上がりが鈍化し、
出力電力が低下するという不都合を招くという問題があ
った。

【０００７】本発明は、上記実状に鑑みてなされたもの
で、切替電圧端子と別個に正電圧印加のための端子を必
要とすることなく、かつ、バースト信号入力時において
も信号の立ち上がりの鈍化を招くことのない正電圧動作
の半導体スイッチ回路を提供するものである。

【０００８】

【課題を解決するための手段】上記発明の目的を達成す
るため、本発明に係る半導体スイッチ回路は、一端が信
号入力端子に、他端がそれぞれ出力端子に接続された電
界効果トランジスタからなる第１及び第２のスイッチ素
子と、前記第２のスイッチ素子と共に導通状態とされ
て、前記第１のスイッチ素子の他端が接続される第１の
出力端子への漏洩信号を接地側へ流すシャント機能を果
たす電界効果トランジスタからなる第３のスイッチ素子
と、前記第１のスイッチ素子と共に導通状態とされて、
前記第２のスイッチ素子の他端が接続される第２の出力
端子への漏洩信号を接地側へ流すシャント機能を果たす
電界効果トランジスタからなる第４のスイッチ素子と、
を具備し、前記第１乃至第４の電界効果トランジスタの
ゲートへ制御用の電圧の印加によって、前記第１乃至第
４のスイッチ素子の動作切替を行い、前記第１及び第２
の出力端子からの信号出力を選択可能に構成されてなる
半導体スイッチ回路であって、導通状態とされた前記第
１又は第２のスイッチ素子を構成する前記第１又は第２
の電界効果トランジスタのドレイン、ソースを抵抗器を
介して接地せしめる放電接地手段を設けてなるものであ
る。

【０００９】かかる構成においては、第１又は第２の電
界効果トランジスタのドレイン、ソースが高抵抗値の抵
抗器を用いてなる接地回路により接地されているため、
その直流動作レベルに何ら影響を及ぼすことなく、第１
又は第２の電界効果トランジスタの動作状態の切り替わ
りの際に影響を与える電界効果トランジスタのチャンネ
ルの残留電荷が、放電接地手段を構成する抵抗器を介し
て接地側へ放電されることとなり、バースト信号入力時
においても信号の立ち上がりの鈍化を招くことのない正
電圧動作の半導体スイッチ回路できることとなるもので
ある。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図３を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、本発明の実施の形態における第１
の構成例について、図１を参照しつつ説明する。なお、
以下の説明において、電界効果トランジスタは、Ｎチャ
ンネル、Ｐチャンネルいずれのものを使用しても良いの
で、ドレイン、ソースについての接続箇所の説明におい
ては、Ｎチャンネル電界効果トランジスタの場合の接続
箇所を記述した後に括弧書きでＰチャンネル電界効果ト
ランジスタの場合の接続を記述することとする。この第
１の構成例における半導体スイッチ回路Ｓ１は、第１乃
至第４のスイッチ素子としての第１乃至第４の電界効果
トランジスタ（図１においては、それぞれ「ＦＥＴ
１」、「ＦＥＴ２」、「ＦＥＴ３」、「ＦＥＴ４」と表
記）１〜４を中心に構成され、信号入力端子（図１にお
いては「ＰＣ」と表記）３１に印加された高周波信号
が、第１及び第２の切替電圧印加端子（図１において
は、それぞれ「ＶＣＴＬ１」、「ＶＣＴＬ２」と表記）
３４，３５に印加される電圧に応じて第１の出力端子
（図１においては「Ｐ１」と表記）３２又は第２の出力
端子（図１においては「Ｐ２」と表記）３３へ出力され
るように構成されてなるものである。

【００１１】すなわち、具体的にその構成を説明すれ
ば、まず、第１及び第２の電界効果トランジスタ１，２
は、各々のドレイン（又はソース）が相互に接続される
と共に、第３の直流阻止用コンデンサ（図１においては
「Ｃ３」と表記）７を介して信号入力端子３１に接続さ
れている。また、第１の電界効果トランジスタ１のソー
ス（又はドレイン）は、第４の直流阻止用コンデンサ
（図１においては「Ｃ４」と表記）４を介して第１の出
力端子３２に接続されると共に、第３の電界効果トラン
ジスタ３のドレイン（又はソース）に接続されたものと
なっている。さらに、第２の電界効果トランジスタ２の
ソース（又はドレイン）は、第５の直流阻止用コンデン
サ（図１においては「Ｃ５」と表記）９を介して第２の
出力端子３３に接続されると共に第４の電界効果トラン
ジスタ４のドレイン（又はソース）に接続されたものと
なっている。

【００１２】第３の電界効果トランジスタ３は、そのソ
ース（又はドレイン）が第１の直流阻止用コンデンサ
（図１においては「Ｃ１」と表記）５を介して接地され
るようになっており、この第１の直流阻止用コンデンサ
５には、第８の抵抗器（図１においては「Ｒ８」と表
記）１８（放電接地用第４の抵抗器）が並列接続されて
いる。第４の電界効果トランジスタ４は、そのソース
（又はドレイン）が第２の直流阻止用コンデンサ（図１
においては「Ｃ２」と表記）６を介して接地されるよう
になっており、この第２の直流阻止用コンデンサ６に
は、第９の抵抗器（図１においては「Ｒ９」と表記）１
９（放電接地用第５の抵抗器）が並列接続されている。

【００１３】一方、第１の電界効果トランジスタ１のゲ
ートは、第１の抵抗器（図１においては「Ｒ１」と表
記）１１を介して第１の切替電圧印加端子３４に接続さ
れると共に、この第１の抵抗器１１及び第４の抵抗器
（図１においては「Ｒ４」と表記）１４を介して第４の
電界効果トランジスタ４のゲートに接続されたものとな
っている。また、第２の電界効果トランジスタ２のゲー
トは、第２の抵抗器（図１においては「Ｒ２」と表記）
１２を介して第２の切替電圧印加端子３５に接続される
と共に、この第２の抵抗器１２及び第３の抵抗器（図１
においては「Ｒ３」と表記）１３を介して第３の電界効
果トランジスタ３のゲートに接続されたものとなってい
る。

【００１４】さらに、第１及び第２の電界効果トランジ
スタ１，２のドレイン（又はソース）の相互の接続点に
は、第５の抵抗器（図１においては「Ｒ５」と表記）１
５（放電接地用第１の抵抗器）の一端が接続される一
方、この第５の抵抗器１５の他端には、第６及び第７の
抵抗器（図１においては、それぞれ「Ｒ６」、「Ｒ７」
と表記）１６，１７（放電接地用第２及び第３の抵抗
器）の一端が接続されている。そして、第６の抵抗器１
６の他端は、第３の電界効果トランジスタ３のソース
（又はドレイン）に、第７の抵抗器１７の他端は、第４
の電界効果トランジスタ４のソース（又はドレイン）
に、それぞれ接続されたものとなっている。かかる構成
において、第１乃至第９の抵抗器１１〜１９は、いずれ
も高抵抗値（大凡数ｋΩ以上）のものを用いるのが好適
である。そして、この第１の構成例においては、放電接
地手段は、第５乃至第９の抵抗器１５〜１９によって構
成される部分によって実現されたものとなっている。

【００１５】次に、かかる構成における動作について説
明する。まず、以下の動作説明においては、第１乃至第
４の電界効果トランジスタＦＥＴ１〜ＦＥＴ４はデプレ
ッション型のものであるとする。この第１の構成例にお
ける半導体スイッチ回路Ｓ１において、信号入力端子３
１に印加された高周波信号を、第１の出力端子３２又は
第２の出力端子３３から得るためには、第１及び第２の
切替電圧印加端子３４，３５の一方に、相補的にピンチ
オフ電圧の絶対値より高い正電圧を印加する一方、他方
には、接地電位を印加する。すなわち、例えば、信号入
力端子３１に外部より印加された高周波信号を第１の出
力端子３２から得たい場合には、第１の切替電圧印加端
子３４に正電圧を印加する一方、第２の切替電圧印加端
子３５には接地電位を印加する。その結果、第１及び第
４の電界効果トランジスタ１，４が導通状態となる一
方、第２及び第３の電界効果トランジスタ２，３は非導
通状態となる。

【００１６】したがって、信号入力端子３１へ印加され
た高周波信号は、第１の電界効果トランジスタ１及び第
４の直流阻止用コンデンサ８を介して第１の出力端子３
２から出力されることとなる。一方、非導通状態にある
第２の電界効果トランジスタ２を介して第４の電界効果
トランジスタ４と第５の直流阻止用コンデンサ９との接
続点側へ漏洩してきた高周波信号は、第４の電界効果ト
ランジスタ４及び第２の直流阻止用コンデンサ６を介し
て高周波的に接地されるため、第２の出力端子３３へ漏
れ出ることは殆どない。すなわち、第４の電界効果トラ
ンジスタ４は、第２の出力端３３への漏洩信号を接地側
へ流すシャント機能を果たすものとなっている。かかる
状態において、信号入力端子３１へバースト信号を印加
した場合、信号が通過する第１の電界効果トランジスタ
１のドレイン及びソースは、第５、第６、第８の抵抗器
１５、１６、１８を介して接地状態とされているため、
第１の電界効果トランジスタ１のチャンネル内の残留電
荷は接地側へ放電されることとなる。そのために、各々
の電界効果トランジスタ１〜４の節点電位が速やかに決
定され、従来と異なり、残留電荷による第１の電界効果
トランジスタ１の動作遅れを生ずるようなことがなく、
第１の出力端子３２からは、従来と異なり、立ち上がり
に鈍りのない信号が得られることとなる。

【００１７】一方、第２の出力端子３３から信号を得た
い場合には、上述の場合とは逆に、第１の切替電圧印加
端子３４を接地電位とする一方、第２の切替電圧印加端
子３５に正電圧を印加する。その結果、第２及び第３の
電界効果トランジスタ２，３が導通状態となる一方、第
１及び第４の電界効果トランジスタ１，４は非導通状態
となる。そして、信号入力端子３１へ印加された高周波
信号は、第２の電界効果トランジスタ２及び第５の直流
阻止用コンデンサ９を介して第２の出力端子３３から出
力されることとなる。一方、非導通状態にある第１の電
界効果トランジスタ１を介して第３の電界効果トランジ
スタ３と第４の直流阻止用コンデンサ８との接続点側へ
漏洩してきた高周波信号は、第３の電界効果トランジス
タ３及び第１の直流阻止用コンデンサ５を介して高周波
的に接地されるため、第１の出力端子３２へ漏れ出るこ
とは殆どない状態となる。すなわち、第３の電界効果ト
ランジスタ３は、第１の出力端子３２への漏洩信号を接
地側へ流すシャント機能を果たすものとなっている。そ
して、信号入力端子３１へバースト信号が印加された場
合の動作は、先に第１及び第４の電界効果トランジスタ
１，４が導通状態にある場合において説明したと基本的
に同様に、第２の電界効果トランジスタ２のドレイン及
びソースは、第５、第７、第９の抵抗器１５、１７、１
９を介して接地状態とされているため、電界効果トラン
ジスタのチャンネル内の残留電荷は接地側へ放電され、
そのため、第２の出力端子３３からは、従来と異なり、
立ち上がりに鈍りのない信号が得られることとなる。

【００１８】次に、第２の構成例について、図２を参照
しつつ説明する。なお、図１に示された第１の構成例と
同一の構成要素については、同一の符号を付して、その
詳細な説明を省略し、以下、異なる点を中心に説明する
こととする。この第２の構成例における半導体スイッチ
回路Ｓ２は、先の図１に示された第１の構成例における
第５乃至第７の抵抗器１５〜１７を廃し、新たに第１４
乃至第１７の抵抗器（図２においては、それぞれ「Ｒ１
４」、「Ｒ１５」、「Ｒ１６」、「Ｒ１７」と表記）２
４〜２７が次述するように設けられてなるものである。
すなわち、第１４の抵抗器２４（放電接地用第１の抵抗
器）が第１の電界効果トランジスタ１のドレイン・ソー
ス間に接続され、第１５の抵抗器２５（放電接地用第２
の抵抗器）が第２の電界効果トランジスタ２のドレイン
・ソース間に接続されたものとなっている。

【００１９】また、第１６の抵抗器２６（放電接地用第
３の抵抗器）が第３の電界効果トランジスタ３のドレイ
ン・ソース間に、第１７の抵抗器２７（放電接地用第４
の抵抗器）が第４の電界効果トランジスタ４のドレイン
・ソース間に、それぞれ接続されている。なお、この第
２の構成例においては、第８の抵抗器１８は、放電接地
用第５の抵抗器として、第９の抵抗器１９は、放電接地
用第６の抵抗器として、それぞれ機能を果たすものとな
る。この第２の構成例においては、放電接地手段は、第
１４乃至第１７の抵抗器２４〜２７と、第８及び第９の
抵抗器１８，１９により構成される部分によって実現さ
れたものとなっている。

【００２０】次に、かかる構成における動作について説
明する。まず、バースト信号以外の高周波信号を信号入
力端子３１へ印加した場合の動作は、先の図１に示され
た第１の構成例の場合と同様であるので、ここでの再度
の説明は省略することとする。次いで、信号入力端子３
１にバースト信号が印加された場合であるが、この第２
の構成例においては、まず、第１の電界効果トランジス
タ１が導通状態される場合（換言すれば、第１の出力端
子３２から信号が出力される場合）には、第１の電界効
果トランジスタ１のドレイン及びソースは、第１４の抵
抗器２４、第１６の抵抗器２６及び第８の抵抗器１８を
介して接地された状態となっているため、第１の電界効
果トランジスタ１の残留電荷は、これらの抵抗器２４，
２６，１８を介して接地側へ放電されることとなる。そ
のため、各々の電界効果トランジスタ１〜４の節点電位
が速やかに決定され、先の第１の構成例の場合と同様に
第１の出力端子３２からは、従来と異なり、立ち上がり
に鈍りのない信号が得られることとなる。また、第２の
電界効果トランジスタ２が導通状態とされる場合（換言
すれば、第２の出力端子３３から信号が出力される場
合）には、第２の電界効果トランジスタ２のドレイン及
びソースは、第１５の抵抗器２５、第１７の抵抗器２７
及び第９の抵抗器１９を介して接地された状態となって
いるため、第２の電界効果トランジスタ２の残留電荷
は、これらの抵抗器２５，２７，１９を介して接地側へ
放電されることとなる。したがって、この場合も上述し
た第１の構成例と同様に、第２の出力端子３３からは、
従来と異なり、立ち上がりに鈍りのない信号が得られる
こととなる。

【００２１】次に、第３の構成例について、図３を参照
しつつ説明する。なお、図１に示された第１の構成例と
同一の構成要素については、同一の符号を付して、その
詳細な説明を省略し、以下、異なる点を中心に説明する
こととする。この第３の構成例における半導体スイッチ
回路Ｓ３は、先の図１に示された第１の構成例における
第６乃至第９の抵抗器１６〜１９を廃する一方、第５の
抵抗器１５の一端を接地したものとなっている。次に、
かかる構成における動作について説明する。まず、バー
スト信号以外の高周波信号を信号入力端子３１へ印加し
た場合の動作は、先の図１に示された第１の構成例の場
合と同様であるので、ここでの再度の説明は省略するこ
ととする。次いで、信号入力端子３１にバースト信号が
印加された場合であるが、この第３の構成例において
は、第１及び第２の電界効果トランジスタ１，２のドレ
イン及びソースは、第５の抵抗器１５（放電接地用抵抗
器）を介して接地された状態となるので、第１及び第２
の電界効果トランジスタ１，２の残留電荷は第５の抵抗
器１５を介して接地側へ放電されて除去されることとな
るため、バースト信号が入力された場合にも、第１の構
成例における半導体スイッチ回路Ｓ１同様に、所望によ
り第１の出力端子３２又は第２の出力端子３３から、従
来と異なり、立ち上がりに鈍りのない信号が得られるこ
ととなる。

【００２２】

【発明の効果】以上、述べたように、本発明によれば、
電界効果トランジスタのチャンネル内の残留電荷を、直
流動作レベルに何ら変動を来すことなく接地側へ放電で
きるような構成とすることにより、第１又は第２の電界
効果トランジスタの動作状態の切り替わりの際に影響を
与えるチャンネルの残留電荷が、抵抗器を介して接地側
へ放電されることとなり、バースト信号のような信号が
入力された場合であっても、従来と異なり、切替電圧端
子と別個に正電圧印加のための端子を必要とすることな
く、信号の立ち上がりの鈍化を招くことのない正電圧動
作の半導体スイッチ回路を提供することができるという
効果を奏するものである。

【図面の簡単な説明】

【図１】本発明の実施の形態の第１の構成例における半
導体スイッチ回路の回路構成を示す回路図である。

【図２】本発明の実施の形態の第２の構成例における半
導体スイッチ回路の回路構成を示す回路図である。

【図３】本発明の実施の形態の第３の構成例における半
導体スイッチ回路の回路構成を示す回路図である。

【図４】従来回路の第１の構成例を示す回路図である。

【図５】従来回路の第２の構成例を示す回路図である。

【符号の説明】

１…第１の電界効果トランジスタ（第１のスイッチ素
子） ２…第２の電界効果トランジスタ（第２のスイッチ素
子） ３…第３の電界効果トランジスタ（第３のスイッチ素
子） ４…第４の電界効果トランジスタ（第４のスイッチ素
子） ３１…信号入力端子 ３２…第１の出力端子 ３３…第２の出力端子 ３４…第１の切替電圧印加端子 ３５…第２の切替電圧印加端子

Claims (4)

【特許請求の範囲】
1. 【請求項１】 一端が信号入力端子に、他端がそれぞれ
   出力端子に接続された電界効果トランジスタからなる第
   １及び第２のスイッチ素子と、 前記第２のスイッチ素子と共に導通状態とされて、前記
   第１のスイッチ素子の他端が接続される第１の出力端子
   への漏洩信号を接地側へ流すシャント機能を果たす電界
   効果トランジスタからなる第３のスイッチ素子と、 前記第１のスイッチ素子と共に導通状態とされて、前記
   第２のスイッチ素子の他端が接続される第２の出力端子
   への漏洩信号を接地側へ流すシャント機能を果たす電界
   効果トランジスタからなる第４のスイッチ素子と、を具
   備し、 前記第１乃至第４の電界効果トランジスタのゲートへ制
   御用の電圧の印加によって、前記第１乃至第４のスイッ
   チ素子の動作切替を行い、前記第１及び第２の出力端子
   からの信号出力を選択可能に構成されてなる半導体スイ
   ッチ回路であって、 導通状態とされた前記第１又は第２のスイッチ素子を構
   成する前記第１又は第２の電界効果トランジスタのドレ
   イン、ソースを抵抗器を介して接地せしめる放電接地手
   段を設けたことを特徴とする半導体スイッチ回路。
2. 【請求項２】 前記第３のスイッチ素子は、一端が前記
   第１のスイッチ素子の他端と共に前記第１の出力端子に
   接続される一方、他端は、第１の直流阻止用コンデンサ
   を介して接地され、 前記第４のスイッチ素子は、一端が前記第２のスイッチ
   素子の他端と共に前記第２の出力端子に接続される一
   方、他端は、第２の直流阻止用コンデンサを介して接地
   され、 前記放電接地手段は、一端が前記信号入力端子に接続さ
   れた前記第１及び第２のスイッチ素子の一端に接続され
   た放電接地用第１の抵抗器が設けられ、前記放電接地用
   第１の抵抗器の他端には、放電接地用第２及び第３の抵
   抗器の一端が共に接続され、 前記放電接地用第２の抵抗器の他端は、前記第３のスイ
   ッチ素子の他端と前記第１の直流阻止用コンデンサとの
   接続点に接続され、 前記第３の抵抗器の他端は、前記第４のスイッチ素子の
   他端と前記第２の直流阻止用コンデンサとの接続点に接
   続され、 前記第１の直流阻止用コンデンサには、放電接地用第４
   の抵抗器が、前記第２の直流阻止用コンデンサには、放
   電接地用第５の抵抗器が、それぞれ並列接続されてなる
   ことを特徴とする請求項１記載の半導体スイッチ回路。
3. 【請求項３】 前記第３のスイッチ素子は、一端が前記
   第１のスイッチ素子の他端と共に前記第１の出力端子に
   接続される一方、他端は、第１の直流阻止用コンデンサ
   を介して接地され、 前記第４のスイッチ素子は、一端が前記第２のスイッチ
   素子の他端と共に前記第２の出力端子に接続される一
   方、他端は、第２の直流阻止用コンデンサを介して接地
   され、 前記放電接地手段は、前記第１のスイッチ素子に並列接
   続された放電接地用第１の抵抗器と、 前記第２のスイッチ素子に並列接続された放電接地用第
   ２の抵抗器と、 前記第３のスイッチ素子に並列接続された放電接地用第
   ３の抵抗器と、 前記第４のスイッチ素子に並列接続された放電接地用第
   ４の抵抗器と、 前記第１の直流阻止用コンデンサに並列接続された放電
   接地用第５の抵抗器と、 前記第２の直流阻止用コンデンサに並列接続された放電
   接地用第６の抵抗器と、を具備してなることを特徴とす
   る請求項１記載の半導体スイッチ回路。
4. 【請求項４】 前記放電接地手段は、一端が前記信号入
   力端子に接続された前記第１及び第２のスイッチ素子の
   一端に接続され、他端が接地された放電接地用抵抗器を
   用いてなることを特徴とする請求項１記載の半導体スイ
   ッチ回路。