JPH01233756A - Mos型集積回路 - Google Patents

Mos型集積回路

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JPH01233756A JP63060858A JP6085888A JPH01233756A JP H01233756 A JPH01233756 A JP H01233756A JP 63060858 A JP63060858 A JP 63060858A JP 6085888 A JP6085888 A JP 6085888A JP H01233756 A JPH01233756 A JP H01233756A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型集積回路に関する。
〔従来の技術〕
従来MOS型集積回路は、1種類のゲート酸化膜により
構成されている。
このゲート酸化膜厚で決るゲート酸化膜の永久的な破壊
を引き起す電源電圧以上の多種類の電圧で使用した場合
は、一般に第3図のごとき回路構成をとる。
第3図は高低2種の電源電圧1及び2で動作し、低電圧
の信号S1を高電圧の信号S3にレベル変換する例であ
る。
さらに電源の種類が増加しても回路の基本構成は全く同
様である。
この回路の動作を簡単に説明すると、低電圧電源1と接
続して動作している回路3よりの信号Slによりトラン
ジスタQatがオンし電流が抵抗Rを通って流れ、抵抗
Rに電圧降下を発生する。
この電圧降下によりトランジスタQpがオンし、出カフ
は高電圧電源2の電圧まで引き上げられ信号S工を伝え
る。
この時トランジスタQpのゲート酸化膜に印加される電
圧を制御するためにツェナーダイオードZDを付加する
この時トランジスタQa2にはオフさせる信号S2を与
えておく。
次に、トランジスタQatにオフする信号S0が与えら
れると、抵抗Rには電流が流れず、従って抵抗Rの電圧
降下の発生はなく、トランジスタQpはオフする。
この時トランジスタQ’ n 2をオンさせる信号S2
を与えると、出カフは接地電圧になりO信号が伝わる。
〔発明が解決しようとする課題〕
上述した従来のMOS型集積回路は、高圧側トランジス
タQpをオンさせる期間においては、初段の低圧トラン
ジスタQfllをオンさせ電流を流し続けなければなら
ないので、消費電力が大きく、またこの消費電力を減ら
し、電流を小さくするためには電流を制限抵抗Rの値を
大きくせねばならない。
こうすると、高圧側トランジスタQpゲート容量の充電
しトランジスタQpがオンするための時間が長くなり、
動作可能なスピードが遅くなるなどの欠点を有していた
本発明の目的は、消費電力の少いかつスイッチング速度
の速いレベルシフト回路を有するMOS型集積回路を提
供することにある。
〔課題を解決するための手段〕
本発明のMOS型集積回路は、多種の異る電源電圧で動
作するMOS型集積回路において、多種類のゲート酸化
膜厚を持つトランジスタを集積することにより最適な回
路構成を可能としている。
〔実施例〕
第1図は本発明の一実施例の回路図、第2図は第1図の
レベルシフト部の回路図である。
次に、回路の動作を説明する。
レベルシフト部4は、4ケのMOS型トランジスタを使
用している。
Nチャネルトランジスタ9,10のゲート酸化膜厚は、
低電圧電源1の下で動作するのに適する薄い厚さに設計
されている。
Pチャネルトランジスタ11.12のゲート酸化膜厚は
、高電圧電源2でも破壊せず動作するのに適するために
、トランジスタ9.10よりも厚くなっている。
まず、トランジスタ9がオンし、かつトランジスタ10
がオフする信号が81及びS2が低電圧で動作している
低電圧回路部3から与えられるとすると、節点14の電
位は接地電位となり、この電位がトランジスタ12のゲ
ートに与えられるためのトランジスタ12はオンし節点
13の電位は高電圧電源電圧2の電位となり信号S1を
伝える。
この時トランジスタ10.11はオフする。
トランジスタ9.10に与えられる信号S1+82が逆
転すると電位関係は全く逆となり、節点13の電位は接
地電位となり信号0を伝える。
この動作においては、各トランジスタのオンオフの瞬間
にのみ電流が流れ、信号の切換が終了すると電流が流れ
ないいわゆるコンプリメンタリMOS動作を行っている
第1図で節点13の電位がPチャネルトラジスタ6のゲ
ートに伝えられ、Pチャネルトランジスタのオンオフを
行う。
この時Nチャネルトランジスタ5には第2図のトランジ
スタ9と同一の信号Slを与えることにより、Pチャネ
ルトランジスタ6のオン時にNチャネルトランジスタ5
がオフし、Pチャネルトランジスタ6のオフ時にNチャ
ネルトランジスタ5がオンするというレベルシフト動作
によりいわゆるコンプリメンタリMOS動作を行わせる
ことができる。
従って、消費電力は激減し、スイッチング速度は早くな
る。
〔発明の効果〕
以上説明したように本発明は、多種類の電源電圧で動作
する半導体集積回路において、各電源電圧に適した多種
類ゲート酸化膜厚を持つトランジスタを集積することに
より、コンプリメンタリMO9回路を容易に構成できる
ので、コンプリメンタリMOS回路で良く知られている
、低消費電力かつ高速な回路動作を行わせることができ
る。
【図面の簡単な説明】
第1図は本発明の第1の実施例の回路図、第2図は第1
図のレベルシフト回路の回路図、第3図は従来のMO8
型集積回路の一例の回路図である。 1・・・低電圧電源、2・・・高電圧電源、3・・・低
電圧回路部、4・・・レベルシフト部、5.9.10・
・・Nチャネルトランジスタ、6,11.12・・・厚
いゲート酸化膜厚のPチャネルトランジスタ、7・・・
出力端子、13・・・レベルシフト郡山カライン。

Claims (1)

    【特許請求の範囲】
  1.  多種の異る電源電圧で動作するMOS型集積回路にお
    いて、多種類のゲート酸化膜厚を持つトランジスタを集
    積することにより最適な回路構成を可能としたことを特
    徴とするMOS型集積回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6819619B2 (en) 2002-08-02 2004-11-16 Renesas Technology Corp. Semiconductor memory device allowing reduction of an area loss
JP2009059460A (ja) * 2007-08-30 2009-03-19 Toshiba Corp 不揮発性半導体記憶装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5297097A (en) * 1988-06-17 1994-03-22 Hitachi Ltd. Large scale integrated circuit for low voltage operation
USRE40132E1 (en) 1988-06-17 2008-03-04 Elpida Memory, Inc. Large scale integrated circuit with sense amplifier circuits for low voltage operation
JPH02210871A (ja) * 1989-02-09 1990-08-22 Fujitsu Ltd 半導体装置
US5029283A (en) * 1990-03-28 1991-07-02 Ncr Corporation Low current driver for gate array
IT1243692B (it) * 1990-07-27 1994-06-21 St Microelectronics Srl Dospositivo per il pilotaggio di un circuito flottante con un segnale digitale
US5204557A (en) * 1991-10-15 1993-04-20 National Semiconductor Corporation Digital signal level translator
EP0565231A3 (en) * 1992-03-31 1996-11-20 Sgs Thomson Microelectronics Method of fabricating a polysilicon thin film transistor
FR2691307A1 (fr) * 1992-05-18 1993-11-19 Lausanne Ecole Polytechnique F Circuit intermédiaire entre un circuit logique à basse tension et un étage de sortie à haute tension réalisés dans une technologie CMOS standard.
US5644533A (en) * 1992-11-02 1997-07-01 Nvx Corporation Flash memory system, and methods of constructing and utilizing same
US5387826A (en) * 1993-02-10 1995-02-07 National Semiconductor Corporation Overvoltage protection against charge leakage in an output driver
US5406140A (en) * 1993-06-07 1995-04-11 National Semiconductor Corporation Voltage translation and overvoltage protection
EP0702860B1 (en) * 1993-06-07 1997-12-29 National Semiconductor Corporation Overvoltage protection
JP2803624B2 (ja) * 1996-03-29 1998-09-24 日本電気株式会社 レベルシフト回路
TW435007B (en) * 1996-04-08 2001-05-16 Hitachi Ltd Semiconductor integrated circuit device
US5837572A (en) * 1997-01-10 1998-11-17 Advanced Micro Devices, Inc. CMOS integrated circuit formed by using removable spacers to produce asymmetrical NMOS junctions before asymmetrical PMOS junctions for optimizing thermal diffusivity of dopants implanted therein
US5793089A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon
US5895955A (en) * 1997-01-10 1999-04-20 Advanced Micro Devices, Inc. MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US6200843B1 (en) 1998-09-24 2001-03-13 International Business Machines Corporation High-voltage, high performance FETs
JP4052923B2 (ja) * 2002-10-25 2008-02-27 株式会社ルネサステクノロジ 半導体装置
US8059458B2 (en) * 2007-12-31 2011-11-15 Cypress Semiconductor Corporation 3T high density nvDRAM cell
US8064255B2 (en) * 2007-12-31 2011-11-22 Cypress Semiconductor Corporation Architecture of a nvDRAM array and its sense regime
CN102208909B (zh) * 2010-03-31 2015-10-21 上海华虹宏力半导体制造有限公司 电平转换电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62167427U (ja) * 1986-04-14 1987-10-23
JPS62245716A (ja) * 1986-04-17 1987-10-27 Nec Corp レベルシフト回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1175503A (en) * 1981-07-17 1984-10-02 Andreas Demetriou Cmos turn-on circuit
US4469959A (en) * 1982-03-15 1984-09-04 Motorola, Inc. Input buffer
US4469960A (en) * 1982-07-07 1984-09-04 Motorola, Inc. Voltage translating circuit
US4482824A (en) * 1982-07-12 1984-11-13 Rockwell International Corporation Tracking ROM drive and sense circuit
JPS60694A (ja) * 1983-06-15 1985-01-05 Hitachi Ltd 半導体メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62167427U (ja) * 1986-04-14 1987-10-23
JPS62245716A (ja) * 1986-04-17 1987-10-27 Nec Corp レベルシフト回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6819619B2 (en) 2002-08-02 2004-11-16 Renesas Technology Corp. Semiconductor memory device allowing reduction of an area loss
JP2009059460A (ja) * 2007-08-30 2009-03-19 Toshiba Corp 不揮発性半導体記憶装置

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