JPH04213917A - Ｃｍｏｓバッファ回路 - Google Patents
Ｃｍｏｓバッファ回路Info
- Publication number
- JPH04213917A JPH04213917A JP2401214A JP40121490A JPH04213917A JP H04213917 A JPH04213917 A JP H04213917A JP 2401214 A JP2401214 A JP 2401214A JP 40121490 A JP40121490 A JP 40121490A JP H04213917 A JPH04213917 A JP H04213917A
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- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- circuit
- gate
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 22
- 238000010586 diagram Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳバッファ回路
に関し、特に、貫通電流を防止するための回路の構成に
関する。
に関し、特に、貫通電流を防止するための回路の構成に
関する。
【０００２】
【従来の技術】図２に従来のＣＭＯＳバッファ回路の回
路図を示す。このＣＭＯＳバッファ回路は、図に示すよ
うに、電源端子１と接地端子２との間に、Ｐチャンネル
ＭＯＳトランジスタＰ１ とＮチャンネルＭＯＳトラン
ジスタＮ１ とを直列に接続し、２つのＭＯＳトランジ
スタのゲートを接続して入力とし、又、ドレインを接続
して出力としている。このＣＭＯＳバッファ回路は以下
のように動作する。
路図を示す。このＣＭＯＳバッファ回路は、図に示すよ
うに、電源端子１と接地端子２との間に、Ｐチャンネル
ＭＯＳトランジスタＰ１ とＮチャンネルＭＯＳトラン
ジスタＮ１ とを直列に接続し、２つのＭＯＳトランジ
スタのゲートを接続して入力とし、又、ドレインを接続
して出力としている。このＣＭＯＳバッファ回路は以下
のように動作する。
【０００３】先ず、入力信号ＩＮが立ち上り、出力信号
ＯＵＴが立ち下る場合を考える。この場合は、入力信号
ＩＮの電位がＮチャンネルＭＯＳタランジスタＮ１ の
しきい値電圧を越えると出力信号ＯＵＴの電位が立ち下
り始める。
ＯＵＴが立ち下る場合を考える。この場合は、入力信号
ＩＮの電位がＮチャンネルＭＯＳタランジスタＮ１ の
しきい値電圧を越えると出力信号ＯＵＴの電位が立ち下
り始める。
【０００４】更に入力信号ＩＮの電位が大きくなると、
出力信号ＯＵＴの電位は急峻に低下する。この時の電位
の変化の状態はＰチャンネルＭＯＳトランジスタＰ１
の電流駆動能力とＮチャンネルＭＯＳトランジスタＮ１
の電流駆動能力との比で決定される。そして、更に入
力信号ＩＮの電位がＰチャンネルＭＯＳトランジスタＰ
１をオフさせるような電位になると、出力信号ＯＵＴの
電位は０ボルトに近ずいて行く。
出力信号ＯＵＴの電位は急峻に低下する。この時の電位
の変化の状態はＰチャンネルＭＯＳトランジスタＰ１
の電流駆動能力とＮチャンネルＭＯＳトランジスタＮ１
の電流駆動能力との比で決定される。そして、更に入
力信号ＩＮの電位がＰチャンネルＭＯＳトランジスタＰ
１をオフさせるような電位になると、出力信号ＯＵＴの
電位は０ボルトに近ずいて行く。
【０００５】次に、入力信号ＩＮが立ち下り、出力信号
が立ち上る場合においては、入力信号ＩＮがＰチャンネ
ルＭＯＳトランジスタＰ１ をオンさせる電位になると
、出力信号ＯＵＴの電位は立ち上り始め、更に入力信号
ＩＮの電位が低下して行くと、出力信号ＯＵＴの電位は
急激に大きくなる。この時の電位の変化の状態はＰチャ
ンネルＭＯＳトランジスタＰ１ の電流駆動能力とＮチ
ャンネルＭＯＳトランジスタＮ１ の電流駆動能力との
比で決まる。そして、更に入力信号ＩＮの電位が低下し
てＮチャンネルＭＯＳトランジスタＮ１ をオフさせる
ような電位になると、出力信号ＯＵＴの電位はすみやか
に電源電圧ＶＤＤに近ずいて行く。
が立ち上る場合においては、入力信号ＩＮがＰチャンネ
ルＭＯＳトランジスタＰ１ をオンさせる電位になると
、出力信号ＯＵＴの電位は立ち上り始め、更に入力信号
ＩＮの電位が低下して行くと、出力信号ＯＵＴの電位は
急激に大きくなる。この時の電位の変化の状態はＰチャ
ンネルＭＯＳトランジスタＰ１ の電流駆動能力とＮチ
ャンネルＭＯＳトランジスタＮ１ の電流駆動能力との
比で決まる。そして、更に入力信号ＩＮの電位が低下し
てＮチャンネルＭＯＳトランジスタＮ１ をオフさせる
ような電位になると、出力信号ＯＵＴの電位はすみやか
に電源電圧ＶＤＤに近ずいて行く。
【０００６】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓバッファ回路は、入力信号が立ち上る時、又は、立ち
下る時のスイッチング時に、ＰチャンネルＭＯＳトラン
ジスタＰ１ およびＮチャンネルＭＯＳトランジスタＮ
１ が同時に導通する期間がある。
Ｓバッファ回路は、入力信号が立ち上る時、又は、立ち
下る時のスイッチング時に、ＰチャンネルＭＯＳトラン
ジスタＰ１ およびＮチャンネルＭＯＳトランジスタＮ
１ が同時に導通する期間がある。
【０００７】この時には、電源端子１から接地端子２へ
大きな貫通電流が流れ、消費電流が増加してしまう。
大きな貫通電流が流れ、消費電流が増加してしまう。
【０００８】又、貫通電流が流れると、一時的に電源電
位が降下し、接地電位が上昇することがあり、入力レベ
ルの悪化や誤動作など回路が悪影響を受ける。
位が降下し、接地電位が上昇することがあり、入力レベ
ルの悪化や誤動作など回路が悪影響を受ける。
【０００９】本発明は上述のような従来のＣＭＯＳバッ
ファ回路における問題を解決し、貫通電流現象の起らな
いＣＭＯＳバッファ回路を提供することを目的とする。
ファ回路における問題を解決し、貫通電流現象の起らな
いＣＭＯＳバッファ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明のＣＭＯＳバッフ
ァ回路は、電源端子と接地端子との間に直列に接続され
たＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭ
ＯＳトランジスタと、前記ＰチャンネルＭＯＳトランジ
スタのゲートと入力端子との間に直列に接続された第１
および第２のインバータと、前記第１および第２のイン
バータの直列回路に並列に接続された第１のトランスミ
ッションゲートと、前記ＮチャンネルＭＯＳトランジス
タのゲートと前記入力端子との間に直列に接続された第
３および第４のインバータと、前記第３および第４のイ
ンバータの直列回路に並列に接続された第２のトランス
ミッションゲートとを含み、前記第１のトランスミッシ
ョンゲートと前記第２のトランスミッションゲートとは
、導通状態が、同一の入力信号に対して互いに反対の状
態に制御されることを特徴とする。
ァ回路は、電源端子と接地端子との間に直列に接続され
たＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭ
ＯＳトランジスタと、前記ＰチャンネルＭＯＳトランジ
スタのゲートと入力端子との間に直列に接続された第１
および第２のインバータと、前記第１および第２のイン
バータの直列回路に並列に接続された第１のトランスミ
ッションゲートと、前記ＮチャンネルＭＯＳトランジス
タのゲートと前記入力端子との間に直列に接続された第
３および第４のインバータと、前記第３および第４のイ
ンバータの直列回路に並列に接続された第２のトランス
ミッションゲートとを含み、前記第１のトランスミッシ
ョンゲートと前記第２のトランスミッションゲートとは
、導通状態が、同一の入力信号に対して互いに反対の状
態に制御されることを特徴とする。
【００１１】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の回路
構成を示す回路図である。
を参照して説明する。図１は、本発明の一実施例の回路
構成を示す回路図である。
【００１２】本実施例が従来のＣＭＯＳバッファ回路と
異なるのは、出力のＰチャンネルＭＯＳトランジスタＰ
１ のゲートおよびＮチャンネルＭＯＳトランジスタＮ
１ のゲートに、ゲート信号をコントロールするインバ
ータとトランスミッションゲートを設けた点である。
異なるのは、出力のＰチャンネルＭＯＳトランジスタＰ
１ のゲートおよびＮチャンネルＭＯＳトランジスタＮ
１ のゲートに、ゲート信号をコントロールするインバ
ータとトランスミッションゲートを設けた点である。
【００１３】本実施例では、出力のＰチャンネルＭＯＳ
トランジスタＰ１ のゲートと入力端子３との間に２段
のインバータ４および５が接続され、更にこの２段のイ
ンバータに並列にトランスミッションゲート６が接続さ
れている。
トランジスタＰ１ のゲートと入力端子３との間に２段
のインバータ４および５が接続され、更にこの２段のイ
ンバータに並列にトランスミッションゲート６が接続さ
れている。
【００１４】このトランスミッションゲート６は並列に
接続されたＮチャンネルＭＯＳトランジスタＮ２ とＰ
チャンネルＭＯＳトランジスタＰ２とからなり、Ｎチャ
ンネルＭＯＳトランジスタＮ２ のゲートには入力信号
ＩＮが直接入力され、ＰチャンネルＭＯＳトランジスタ
Ｐ２ のゲートには入力信号ＩＮがインバータ４を介し
て反転されて入力されている。
接続されたＮチャンネルＭＯＳトランジスタＮ２ とＰ
チャンネルＭＯＳトランジスタＰ２とからなり、Ｎチャ
ンネルＭＯＳトランジスタＮ２ のゲートには入力信号
ＩＮが直接入力され、ＰチャンネルＭＯＳトランジスタ
Ｐ２ のゲートには入力信号ＩＮがインバータ４を介し
て反転されて入力されている。
【００１５】又、出力のＮチャンネルＭＯＳトランジス
タＮ１ のゲートと入力端子３との間に２段のインバー
タ７および８が接続され、更にこの２段のインバータに
並列にトランスミッションゲート９が接続されている。
タＮ１ のゲートと入力端子３との間に２段のインバー
タ７および８が接続され、更にこの２段のインバータに
並列にトランスミッションゲート９が接続されている。
【００１６】このトランスミッションゲート９は並列に
接続されたＮチャンネルＭＯＳトランジスタＮ３ とＰ
チャンネルＭＯＳトランジスタＰ３とからなり、Ｐチャ
ンネルＭＯＳトランジスタＰ３ のゲートには入力信号
ＩＮが直接入力され、ＮチャンネルＭＯＳトランジスタ
Ｎ３ のゲートには入力信号ＩＮがインバータ７を介し
て反転されて入力されている。
接続されたＮチャンネルＭＯＳトランジスタＮ３ とＰ
チャンネルＭＯＳトランジスタＰ３とからなり、Ｐチャ
ンネルＭＯＳトランジスタＰ３ のゲートには入力信号
ＩＮが直接入力され、ＮチャンネルＭＯＳトランジスタ
Ｎ３ のゲートには入力信号ＩＮがインバータ７を介し
て反転されて入力されている。
【００１７】本実施例は、以下のように動作する。先ず
、入力信号ＩＮの電位がロウからハイへ変化する場合、
ＰチャンネルＭＯＳトランジスタＰ２ とＮチャンネル
ＭＯＳトランジスタＮ２ とで構成されるトランスミッ
ションゲート６が導通し、出力のＰチャンネルＭＯＳト
ランジスタＰ１ のゲートの電位がハイになる。
、入力信号ＩＮの電位がロウからハイへ変化する場合、
ＰチャンネルＭＯＳトランジスタＰ２ とＮチャンネル
ＭＯＳトランジスタＮ２ とで構成されるトランスミッ
ションゲート６が導通し、出力のＰチャンネルＭＯＳト
ランジスタＰ１ のゲートの電位がハイになる。
【００１８】この時、ＰチャンネルＭＯＳトランジスタ
Ｐ３ とＮチャンネルＭＯＳトランジスタＮ３ で構成
されるトランスミッションゲート９は非導通になるので
、出力のＮチャンネルＭＯＳトランジスタＮ１ のゲー
トには入力信号ＩＮのハイレベルがインバータ７および
８を通って遅れて伝達される。
Ｐ３ とＮチャンネルＭＯＳトランジスタＮ３ で構成
されるトランスミッションゲート９は非導通になるので
、出力のＮチャンネルＭＯＳトランジスタＮ１ のゲー
トには入力信号ＩＮのハイレベルがインバータ７および
８を通って遅れて伝達される。
【００１９】この結果、出力のＰチャンネルＭＯＳトラ
ンジスタＰ１ は、出力のＮチャンネルＭＯＳトランジ
スタＮ１ が導通する前に非導通になり、電源端子１か
ら接地端子２へ貫通電流が流れることなく出力信号ＯＵ
Ｔがロウレベルへ変化する。
ンジスタＰ１ は、出力のＮチャンネルＭＯＳトランジ
スタＮ１ が導通する前に非導通になり、電源端子１か
ら接地端子２へ貫通電流が流れることなく出力信号ＯＵ
Ｔがロウレベルへ変化する。
【００２０】又、貫通電流が流れないので、電源および
接地の電位は変動せず、回路は安定して動作する。
接地の電位は変動せず、回路は安定して動作する。
【００２１】次に、入力信号ＩＮの電位がハイからロウ
へ変化する場合、ＰチャンネルＭＯＳトランジスタＰ３
とＮチャンネルＭＯＳトランジスタＮ３ とで構成さ
れるトランスミッションゲート９が導通し、出力のＮチ
ャンネルＭＯＳトランジスタＮ１の電位がロウになる。
へ変化する場合、ＰチャンネルＭＯＳトランジスタＰ３
とＮチャンネルＭＯＳトランジスタＮ３ とで構成さ
れるトランスミッションゲート９が導通し、出力のＮチ
ャンネルＭＯＳトランジスタＮ１の電位がロウになる。
【００２２】この時、ＰチャンネルＭＯＳトランジスタ
Ｐ２ とＮチャンネルＭＯＳトランジスタＮ２ で構成
されるトランスミッションゲート６は非導通になるので
、出力のＰチャンネルＭＯＳトランジタＰ１ のゲート
には入力信号ＩＮのロウレベルがインバータ４および５
を通って遅れて伝達される。
Ｐ２ とＮチャンネルＭＯＳトランジスタＮ２ で構成
されるトランスミッションゲート６は非導通になるので
、出力のＰチャンネルＭＯＳトランジタＰ１ のゲート
には入力信号ＩＮのロウレベルがインバータ４および５
を通って遅れて伝達される。
【００２３】この結果、出力のＮチャンネルＭＯＳトラ
ンジスタＮ１ は、出力のＰチャンネルＭＯＳトランジ
スタＰ１ が導通する前に非導通になり、電源端子１か
ら接地端子２へ貫通電流が流れることなく、出力信号Ｏ
ＵＴがハイレベルへ変化する。
ンジスタＮ１ は、出力のＰチャンネルＭＯＳトランジ
スタＰ１ が導通する前に非導通になり、電源端子１か
ら接地端子２へ貫通電流が流れることなく、出力信号Ｏ
ＵＴがハイレベルへ変化する。
【００２４】又、貫通電流が流れないので、電源および
接地の電位は変動せず、回路は安定して動作する。
接地の電位は変動せず、回路は安定して動作する。
【００２５】
【発明の効果】以上説明したように、本発明では、ＣＭ
ＯＳバッファ回路を構成しているＰチャンネルＭＯＳト
ランジスタとＮチャンネルＭＯＳトランジスタのゲート
信号を互いに所望の時間だけずらせて変化させている。
ＯＳバッファ回路を構成しているＰチャンネルＭＯＳト
ランジスタとＮチャンネルＭＯＳトランジスタのゲート
信号を互いに所望の時間だけずらせて変化させている。
【００２６】このため、本発明によれば、出力の２つの
ＭＯＳトランジスタが同時に導通することがなく、電源
電極と接地端子との間に貫通電流が流れることがないの
で、回路の消費電流を減らすことができると同時に回路
を安定に動作させることができる。
ＭＯＳトランジスタが同時に導通することがなく、電源
電極と接地端子との間に貫通電流が流れることがないの
で、回路の消費電流を減らすことができると同時に回路
を安定に動作させることができる。
【図１】本発明の一実施例の回路図である。
【図２】従来のＣＭＯＳバッファ回路の回路図である。
１ 電源端子
２ 接地端子
３ 入力端子
４，５，７，８ インバータ
Claims (1)
- 【請求項１】 電源端子と接地端子との間に直列に接
続されたＰチャンネルＭＯＳトランジスタおよびＮチャ
ンネルＭＯＳトランジスタと、前記ＰチャンネルＭＯＳ
トランジスタのゲートと入力端子との間に直列に接続さ
れた第１および第２のインバータと、前記第１および第
２のインバータの直列回路に並列に接続された第１のト
ランスミッションゲートと、前記ＮチャンネルＭＯＳト
ランジスタのゲートと前記入力端子との間に直列に接続
された第３および第４のインバータと、前記第３および
第４のインバータの直列回路に並列に接続された第２の
トランスミッションゲートとを含み、前記第１のトラン
スミッションゲートと前記第２のトランスミッションゲ
ートとは、導通状態が、同一の入力信号に対して互いに
反対の状態に制御されることを特徴とするＣＭＯＳバッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401214A JPH04213917A (ja) | 1990-12-11 | 1990-12-11 | Ｃｍｏｓバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401214A JPH04213917A (ja) | 1990-12-11 | 1990-12-11 | Ｃｍｏｓバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213917A true JPH04213917A (ja) | 1992-08-05 |
Family
ID=18511057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401214A Pending JPH04213917A (ja) | 1990-12-11 | 1990-12-11 | Ｃｍｏｓバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213917A (ja) |
-
1990
- 1990-12-11 JP JP2401214A patent/JPH04213917A/ja active Pending
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