JPH10285011A - 出力ドライバ回路 - Google Patents
出力ドライバ回路Info
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- JPH10285011A JPH10285011A JP9086185A JP8618597A JPH10285011A JP H10285011 A JPH10285011 A JP H10285011A JP 9086185 A JP9086185 A JP 9086185A JP 8618597 A JP8618597 A JP 8618597A JP H10285011 A JPH10285011 A JP H10285011A
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Abstract
(57)【要約】
【課題】 出力ドライバの出力点と接地電位との間に容
量負荷を接続した場合、出力ドライバの出力電圧波形は
立ち上がり及び立ち下がり時に段差を含む電圧波形にな
り、この段差が後段につなぐ回路のスレッショルドレベ
ルにあると誤動作の原因になる。 【解決手段】 出力ドライバ前段のデューティ比調整用
ＣＭＯＳインバータを構成するＰｃｈトランジスタ及び
Ｎｃｈトランジスタのゲート幅または、ゲート長を出力
ドライバのＰｃｈトランジスタ及びＮｃｈトランジスタ
の動作切り替わり時に両方オフになる状態になるように
変更する。
量負荷を接続した場合、出力ドライバの出力電圧波形は
立ち上がり及び立ち下がり時に段差を含む電圧波形にな
り、この段差が後段につなぐ回路のスレッショルドレベ
ルにあると誤動作の原因になる。 【解決手段】 出力ドライバ前段のデューティ比調整用
ＣＭＯＳインバータを構成するＰｃｈトランジスタ及び
Ｎｃｈトランジスタのゲート幅または、ゲート長を出力
ドライバのＰｃｈトランジスタ及びＮｃｈトランジスタ
の動作切り替わり時に両方オフになる状態になるように
変更する。
Description
【０００１】
【発明の属する技術分野】本発明は、水晶発振回路を有
する集積回路の出力ドライバ回路に関するものである。
する集積回路の出力ドライバ回路に関するものである。
【０００２】
【従来の技術】一般に、水晶発振器用の集積回路では水
晶発振回路と出力ドライバ回路から構成し、出力ドライ
バ回路から出た信号は外部回路を動作させるため、高い
駆動能力を備える必要がある。
晶発振回路と出力ドライバ回路から構成し、出力ドライ
バ回路から出た信号は外部回路を動作させるため、高い
駆動能力を備える必要がある。
【０００３】図１は、出力ドライバ回路の構成の一例を
示す回路図である。出力ドライバの前段は、Ｐｃｈトラ
ンジスタとＮｃｈトランジスタから構成する複数段のデ
ューティ比調整用のＣＭＯＳインバータ群７と最終段の
デューティ比調整用ＣＭＯＳインバータの出力をゲート
入力とするＣＭＯＳインバータで構成するプリドライバ
８を出力ドライバのＰｃｈ側トランジスタ５０及びＮｃ
ｈ側トランジスタ６０に個別に設けている。
示す回路図である。出力ドライバの前段は、Ｐｃｈトラ
ンジスタとＮｃｈトランジスタから構成する複数段のデ
ューティ比調整用のＣＭＯＳインバータ群７と最終段の
デューティ比調整用ＣＭＯＳインバータの出力をゲート
入力とするＣＭＯＳインバータで構成するプリドライバ
８を出力ドライバのＰｃｈ側トランジスタ５０及びＮｃ
ｈ側トランジスタ６０に個別に設けている。
【０００４】図１に示すように、デューティ比調整用Ｃ
ＭＯＳインバータを構成するＰｃｈトランジスタ１１と
Ｎｃｈトランジスタ２１、Ｐｃｈトランジスタ１２とＮ
ｃｈトランジスタ２２及びＰｃｈトランジスタ１３とＮ
ｃｈトランジスタ２３でＣＭＯＳインバータを構成する
プリドライバが直列に接続されており、プリドライバの
出力３が出力ドライバのＰｃｈ側トランジスタ５０のゲ
ートに入力される。
ＭＯＳインバータを構成するＰｃｈトランジスタ１１と
Ｎｃｈトランジスタ２１、Ｐｃｈトランジスタ１２とＮ
ｃｈトランジスタ２２及びＰｃｈトランジスタ１３とＮ
ｃｈトランジスタ２３でＣＭＯＳインバータを構成する
プリドライバが直列に接続されており、プリドライバの
出力３が出力ドライバのＰｃｈ側トランジスタ５０のゲ
ートに入力される。
【０００５】また、デューティ比調整用ＣＭＯＳインバ
ータを構成するＰｃｈトランジスタ３１とＮｃｈトラン
ジスタ４１、Ｐｃｈトランジスタ３２とＮｃｈトランジ
スタ４２及びＰｃｈトランジスタ３３とＮｃｈトランジ
スタ４３でＣＭＯＳインバータを構成するプリドライバ
が直列に接続されており、プリドライバの出力４が出力
ドライバのＮｃｈ側トランジスタ５０のゲートに入力さ
れる。
ータを構成するＰｃｈトランジスタ３１とＮｃｈトラン
ジスタ４１、Ｐｃｈトランジスタ３２とＮｃｈトランジ
スタ４２及びＰｃｈトランジスタ３３とＮｃｈトランジ
スタ４３でＣＭＯＳインバータを構成するプリドライバ
が直列に接続されており、プリドライバの出力４が出力
ドライバのＮｃｈ側トランジスタ５０のゲートに入力さ
れる。
【０００６】通常、各々のＣＭＯＳインバータはＰｃｈ
トランジスタとＮｃｈトランジスタの電流駆動能力が同
じになるようにするため、例えばゲート長２μｍの場合
は、Ｐｃｈトランジスタのゲート幅３に対して、Ｎｃｈ
トランジスタのゲート幅を１に設定する。
トランジスタとＮｃｈトランジスタの電流駆動能力が同
じになるようにするため、例えばゲート長２μｍの場合
は、Ｐｃｈトランジスタのゲート幅３に対して、Ｎｃｈ
トランジスタのゲート幅を１に設定する。
【０００７】また、水晶発振回路の出力信号は、一度に
大きなドライバを駆動するとゲート酸化膜によるゲート
容量によって信号遅延が顕著になるため、前段から数倍
のＣＭＯＳインバータを直列に接続するカスケード接続
と呼ばれる方法によって接続していく。
大きなドライバを駆動するとゲート酸化膜によるゲート
容量によって信号遅延が顕著になるため、前段から数倍
のＣＭＯＳインバータを直列に接続するカスケード接続
と呼ばれる方法によって接続していく。
【０００８】本従来例に示す各トランジスタのゲート長
は２μｍ、ゲート幅はトランジスタ１１と３１が１２μ
ｍ、２１と４１が４μｍ、１２と３２が２４μｍ、２２
と４２が８μｍ、１３と３３が４８μｍ、２３と４３が
１６μｍである。また、出力ドライバを構成するトラン
ジスタ５０が８６４μｍ、トランジスタ６０が２８８μ
ｍである。
は２μｍ、ゲート幅はトランジスタ１１と３１が１２μ
ｍ、２１と４１が４μｍ、１２と３２が２４μｍ、２２
と４２が８μｍ、１３と３３が４８μｍ、２３と４３が
１６μｍである。また、出力ドライバを構成するトラン
ジスタ５０が８６４μｍ、トランジスタ６０が２８８μ
ｍである。
【０００９】以上、図１で説明したような出力ドライバ
回路において、出力ドライバのＰｃｈ側トランジスタの
ゲートに入力されるプリドライバの出力信号３と出力ド
ライバのＮｃｈ側トランジスタのゲートに入力されるプ
リドライバの出力信号４と出力ドライバの出力点５にお
ける無負荷時の出力電圧波形と電流波形を図３に示す。
回路において、出力ドライバのＰｃｈ側トランジスタの
ゲートに入力されるプリドライバの出力信号３と出力ド
ライバのＮｃｈ側トランジスタのゲートに入力されるプ
リドライバの出力信号４と出力ドライバの出力点５にお
ける無負荷時の出力電圧波形と電流波形を図３に示す。
【００１０】図３の横軸は信号の時間変化を示したもの
で、縦軸は上図が出力ドライバの出力点５での電流波
形、下図が出力ドライバのＰｃｈ側トランジスタのゲー
トに入力されるプリドライバの出力信号３と出力ドライ
バのＮｃｈ側トランジスタのゲートに入力されるプリド
ライバの出力信号４と出力ドライバの出力点５の位置で
の電圧波形を示したものである。この場合の、電源電圧
は５Ｖである。
で、縦軸は上図が出力ドライバの出力点５での電流波
形、下図が出力ドライバのＰｃｈ側トランジスタのゲー
トに入力されるプリドライバの出力信号３と出力ドライ
バのＮｃｈ側トランジスタのゲートに入力されるプリド
ライバの出力信号４と出力ドライバの出力点５の位置で
の電圧波形を示したものである。この場合の、電源電圧
は５Ｖである。
【００１１】図３の下図に示す波形８１は、プリドライ
バの出力信号３と４を表しており、接地電位から電源電
圧までの電圧範囲で出力信号が変化する。出力信号３が
接地電位であるローレベルの時、出力ドライバのＰｃｈ
側のトランジスタ５０がオンになる。この時、出力信号
４もローレベルであるのでＮｃｈ側のトランジスタ６０
はオフになり出力ドライバの出力点５での出力信号８２
は、電源電圧であるハイレベルを示す。
バの出力信号３と４を表しており、接地電位から電源電
圧までの電圧範囲で出力信号が変化する。出力信号３が
接地電位であるローレベルの時、出力ドライバのＰｃｈ
側のトランジスタ５０がオンになる。この時、出力信号
４もローレベルであるのでＮｃｈ側のトランジスタ６０
はオフになり出力ドライバの出力点５での出力信号８２
は、電源電圧であるハイレベルを示す。
【００１２】一方、出力信号４がハイレベルの時、出力
ドライバのＮｃｈ側のトランジスタ６０がオンになる。
この時、出力信号３もハイレベルであるのでＰｃｈ側の
トランジスタ５０はオフになり出力ドライバの出力点５
での出力信号８２は、接地電位であるローレベルを示
す。
ドライバのＮｃｈ側のトランジスタ６０がオンになる。
この時、出力信号３もハイレベルであるのでＰｃｈ側の
トランジスタ５０はオフになり出力ドライバの出力点５
での出力信号８２は、接地電位であるローレベルを示
す。
【００１３】また、出力ドライバのＰｃｈ側のトランジ
スタ５０とＮｃｈ側のトランジスタ６０が切り替わる時
に図３の上図に示すように、電流が流れる。波形８３
は、出力ドライバのＰｃｈ側のトランジスタ５０に流れ
る電流で、波形８４は、出力ドライバのＮｃｈ側のトラ
ンジスタ６０に流れる電流である。
スタ５０とＮｃｈ側のトランジスタ６０が切り替わる時
に図３の上図に示すように、電流が流れる。波形８３
は、出力ドライバのＰｃｈ側のトランジスタ５０に流れ
る電流で、波形８４は、出力ドライバのＮｃｈ側のトラ
ンジスタ６０に流れる電流である。
【００１４】この電流は、出力ドライバのＰｃｈ側のト
ランジスタ５０がオン、Ｎｃｈ側のトランジスタ６０が
オフになる時とＰｃｈ側のトランジスタ５０がオフ、Ｎ
ｃｈ側のトランジスタ６０がオンになる時に電源から接
地電位に流れるもので貫通電流と呼ばれるものである。
ランジスタ５０がオン、Ｎｃｈ側のトランジスタ６０が
オフになる時とＰｃｈ側のトランジスタ５０がオフ、Ｎ
ｃｈ側のトランジスタ６０がオンになる時に電源から接
地電位に流れるもので貫通電流と呼ばれるものである。
【００１５】貫通電流は、電源から接地電位に流れるの
で出力ドライバのＰｃｈ側のトランジスタ５０とＮｃｈ
側のトランジスタ６０に流れる電流は、波形８３、８４
に示すように同じ大きさになる。
で出力ドライバのＰｃｈ側のトランジスタ５０とＮｃｈ
側のトランジスタ６０に流れる電流は、波形８３、８４
に示すように同じ大きさになる。
【００１６】このように、ＣＭＯＳインバータではＰｃ
ｈのトランジスタとＮｃｈのトランジスタの動作切り替
え時には、両方のトランジスタがオンになる状態が存在
するため、貫通電流は流れてしまう。
ｈのトランジスタとＮｃｈのトランジスタの動作切り替
え時には、両方のトランジスタがオンになる状態が存在
するため、貫通電流は流れてしまう。
【００１７】図４は、図１の出力ドライバの出力点５と
接地電位との間に容量負荷６として５０ｐＦを接続した
ときの出力電圧波形と電流波形を示したものである。横
軸は、信号の時間変化を示したもので縦軸は、上図が出
力ドライバの出力点５での電流波形、下図が出力ドライ
バの出力点５での電圧波形を示したものである。この場
合の、電源電圧は５Ｖである。
接地電位との間に容量負荷６として５０ｐＦを接続した
ときの出力電圧波形と電流波形を示したものである。横
軸は、信号の時間変化を示したもので縦軸は、上図が出
力ドライバの出力点５での電流波形、下図が出力ドライ
バの出力点５での電圧波形を示したものである。この場
合の、電源電圧は５Ｖである。
【００１８】図４の下図に示す波形８５は、図１に示す
プリドライバの出力信号３と４を表しており、接地電位
から電源電圧までの電圧範囲で出力信号が変化する。出
力信号３が接地電位であるローレベルの時、出力ドライ
バのＰｃｈ側のトランジスタ５０がオンになる。この
時、出力信号４もローレベルであるのでＮｃｈ側のトラ
ンジスタ６０はオフになり出力ドライバの出力点５での
出力信号８６は、電源電圧であるハイレベルを示す。
プリドライバの出力信号３と４を表しており、接地電位
から電源電圧までの電圧範囲で出力信号が変化する。出
力信号３が接地電位であるローレベルの時、出力ドライ
バのＰｃｈ側のトランジスタ５０がオンになる。この
時、出力信号４もローレベルであるのでＮｃｈ側のトラ
ンジスタ６０はオフになり出力ドライバの出力点５での
出力信号８６は、電源電圧であるハイレベルを示す。
【００１９】一方、出力信号４がハイレベルの時、出力
ドライバのＮｃｈ側のトランジスタ６０がオンになる。
この時、出力信号３もハイレベルであるのでＰｃｈ側の
トランジスタ５０はオフになり出力ドライバの出力点５
での出力信号８６は、接地電位であるローレベルを示
す。
ドライバのＮｃｈ側のトランジスタ６０がオンになる。
この時、出力信号３もハイレベルであるのでＰｃｈ側の
トランジスタ５０はオフになり出力ドライバの出力点５
での出力信号８６は、接地電位であるローレベルを示
す。
【００２０】図１の出力ドライバの出力点５に容量負荷
６を接続すると、出力ドライバのＰｃｈ側のトランジス
タ５０がオンになった時に出力点５に接続されている容
量負荷６に電流が流れ充電される。そして、出力ドライ
バのＮｃｈ側のトランジスタ６０がオンになった時にそ
の容量負荷６に充電された電荷が放電し、電流として流
れる。
６を接続すると、出力ドライバのＰｃｈ側のトランジス
タ５０がオンになった時に出力点５に接続されている容
量負荷６に電流が流れ充電される。そして、出力ドライ
バのＮｃｈ側のトランジスタ６０がオンになった時にそ
の容量負荷６に充電された電荷が放電し、電流として流
れる。
【００２１】出力ドライバのＰｃｈ側のトランジスタ５
０がオンになった時は、出力点５に接続した容量負荷６
側に流れる電流と、Ｐｃｈ側のトランジスタ５０とＮｃ
ｈ側のトランジスタ６０の動作切り替わり時に電源から
接地電位に流れる貫通電流とが流れる。
０がオンになった時は、出力点５に接続した容量負荷６
側に流れる電流と、Ｐｃｈ側のトランジスタ５０とＮｃ
ｈ側のトランジスタ６０の動作切り替わり時に電源から
接地電位に流れる貫通電流とが流れる。
【００２２】この状態では、出力ドライバのＰｃｈ側の
トランジスタ５０とＮｃｈ側のトランジスタ６０との動
作切り替わり時に、出力ドライバは図４の下図に示すよ
うに立ち上がり時に段差８６、立ち下がり時に段差８７
を含む出力波形となる。
トランジスタ５０とＮｃｈ側のトランジスタ６０との動
作切り替わり時に、出力ドライバは図４の下図に示すよ
うに立ち上がり時に段差８６、立ち下がり時に段差８７
を含む出力波形となる。
【００２３】出力波形にこの段差８６、８７が現れるの
は、出力点５に接続した容量負荷６側と電源から接地電
位に流れる貫通電流がともに同じタイミングで流れるた
めに、出力点５が電源あるいは接地電位に定まらない中
間的な電位を示すためである。
は、出力点５に接続した容量負荷６側と電源から接地電
位に流れる貫通電流がともに同じタイミングで流れるた
めに、出力点５が電源あるいは接地電位に定まらない中
間的な電位を示すためである。
【００２４】そのため、出力ドライバのＰｃｈ側のトラ
ンジスタ５０とＮｃｈ側のトランジスタ６０の切り替え
が終了し、貫通電流が流れなくなると出力点５の電位が
電源あるいは接地電位に固定され安定する。
ンジスタ５０とＮｃｈ側のトランジスタ６０の切り替え
が終了し、貫通電流が流れなくなると出力点５の電位が
電源あるいは接地電位に固定され安定する。
【００２５】
【発明が解決しようとする課題】以上説明したように、
容量負荷６を出力ドライバの出力点と接地電位との間に
接続した場合、出力ドライバのＰｃｈ側のトランジスタ
５０とＮｃｈ側のトランジスタ６０の動作切り替わり時
に、出力点５に接続した容量負荷６に流れる電流と、電
源から接地電位側に流れる貫通電流が流れるため、出力
点５では電源あるいは接地電位に定まらない中間的な電
位を示し、その結果、出力ドライバは電圧立ち上がり及
び立ち下がり時に段差を含む電圧波形になる。これは、
後段につなぐ回路のスレッショルドレベルにあると誤動
作の原因になる。
容量負荷６を出力ドライバの出力点と接地電位との間に
接続した場合、出力ドライバのＰｃｈ側のトランジスタ
５０とＮｃｈ側のトランジスタ６０の動作切り替わり時
に、出力点５に接続した容量負荷６に流れる電流と、電
源から接地電位側に流れる貫通電流が流れるため、出力
点５では電源あるいは接地電位に定まらない中間的な電
位を示し、その結果、出力ドライバは電圧立ち上がり及
び立ち下がり時に段差を含む電圧波形になる。これは、
後段につなぐ回路のスレッショルドレベルにあると誤動
作の原因になる。
【００２６】本発明の目的は、上記課題を解決して、容
量負荷を出力ドライバの出力点と接地電位との間に接続
した場合に現れる出力の段差状の信号を削除するための
出力ドライバ回路を提供することにある。
量負荷を出力ドライバの出力点と接地電位との間に接続
した場合に現れる出力の段差状の信号を削除するための
出力ドライバ回路を提供することにある。
【００２７】
【課題を解決するための手段】上記目的を達成するため
本発明の出力ドライバ回路は下記記載の回路構成を採用
する。
本発明の出力ドライバ回路は下記記載の回路構成を採用
する。
【００２８】複数段のデューティ比調整用ＣＭＯＳイン
バータと最終段のデューティ比調整用ＣＭＯＳインバー
タの出力をゲート入力とするＣＭＯＳインバータで構成
するプリドライバとプリドライバの出力をゲート入力と
するＣＭＯＳインバータで構成する出力ドライバを有
し、出力ドライバの出力がＰｃｈ側トランジスタとＮｃ
ｈ側トランジスタとの動作切り替わり時に、ともにオフ
状態を形成して貫通電流を減少させることを特徴とする
ものである。
バータと最終段のデューティ比調整用ＣＭＯＳインバー
タの出力をゲート入力とするＣＭＯＳインバータで構成
するプリドライバとプリドライバの出力をゲート入力と
するＣＭＯＳインバータで構成する出力ドライバを有
し、出力ドライバの出力がＰｃｈ側トランジスタとＮｃ
ｈ側トランジスタとの動作切り替わり時に、ともにオフ
状態を形成して貫通電流を減少させることを特徴とする
ものである。
【００２９】複数段のデューティ比調整用ＣＭＯＳイン
バータと最終段のデューティ比調整用ＣＭＯＳインバー
タの出力をゲート入力とするＣＭＯＳインバータで構成
するプリドライバは、出力ドライバのＰｃｈ側トランジ
スタ及びＮｃｈ側トランジスタに対して個別に構成し、
複数段のデューティ比調整用インバータのＰｃｈ側トラ
ンジスタとＮｃｈ側トランジスタのゲート幅またはゲー
ト長を変更することで、出力ドライバのＰｃｈ側トラン
ジスタ及びＮｃｈ側トランジスタとの動作切り替え時を
ともにオフ状態とすることを特徴とするものである。
バータと最終段のデューティ比調整用ＣＭＯＳインバー
タの出力をゲート入力とするＣＭＯＳインバータで構成
するプリドライバは、出力ドライバのＰｃｈ側トランジ
スタ及びＮｃｈ側トランジスタに対して個別に構成し、
複数段のデューティ比調整用インバータのＰｃｈ側トラ
ンジスタとＮｃｈ側トランジスタのゲート幅またはゲー
ト長を変更することで、出力ドライバのＰｃｈ側トラン
ジスタ及びＮｃｈ側トランジスタとの動作切り替え時を
ともにオフ状態とすることを特徴とするものである。
【００３０】本発明の出力ドライバ回路によれば、出力
ドライバ前段のデューティ比調整用ＣＭＯＳインバータ
を構成するＰｃｈのトランジスタ及びＮｃｈのトランジ
スタのゲート幅または、ゲート長を出力ドライバのＰｃ
ｈ側のトランジスタ及びＮｃｈ側のトランジスタの動作
切り替わり時に両方オフ状態になるように変更する。そ
の結果、出力ドライバの動作時に電源から接地電位側に
流れる貫通電流が減少し、出力ドライバに接続した負荷
のみに電流が流れるようになり出力ドライバの出力点で
の電圧立ち上がり及び立ち下がりに現れる信号段差は削
除され、正常な信号が出力できる。
ドライバ前段のデューティ比調整用ＣＭＯＳインバータ
を構成するＰｃｈのトランジスタ及びＮｃｈのトランジ
スタのゲート幅または、ゲート長を出力ドライバのＰｃ
ｈ側のトランジスタ及びＮｃｈ側のトランジスタの動作
切り替わり時に両方オフ状態になるように変更する。そ
の結果、出力ドライバの動作時に電源から接地電位側に
流れる貫通電流が減少し、出力ドライバに接続した負荷
のみに電流が流れるようになり出力ドライバの出力点で
の電圧立ち上がり及び立ち下がりに現れる信号段差は削
除され、正常な信号が出力できる。
【００３１】
【発明の実施の形態】以下に本発明の出力ドライバ回路
の実施例を、図１から図２を用いて具体的に説明する。
の実施例を、図１から図２を用いて具体的に説明する。
【００３２】まず、本発明の出力ドライバ回路を図１を
用いて説明する。従来例で説明したように、出力ドライ
バの前段は、ＰｃｈトランジスタとＮｃｈトランジスタ
から構成する複数段のデューティ比調整用のＣＭＯＳイ
ンバータ群７と最終段のデューティ比調整用ＣＭＯＳイ
ンバータの出力をゲート入力とするＣＭＯＳインバータ
で構成するプリドライバ８を出力ドライバのＰｃｈ側ト
ランジスタ５０及びＮｃｈ側トランジスタ６０に個別に
設けている。
用いて説明する。従来例で説明したように、出力ドライ
バの前段は、ＰｃｈトランジスタとＮｃｈトランジスタ
から構成する複数段のデューティ比調整用のＣＭＯＳイ
ンバータ群７と最終段のデューティ比調整用ＣＭＯＳイ
ンバータの出力をゲート入力とするＣＭＯＳインバータ
で構成するプリドライバ８を出力ドライバのＰｃｈ側ト
ランジスタ５０及びＮｃｈ側トランジスタ６０に個別に
設けている。
【００３３】図１に示すように、デューティ比調整用Ｃ
ＭＯＳインバータを構成するＰｃｈトランジスタ１１と
Ｎｃｈトランジスタ２１、Ｐｃｈトランジスタ１２とＮ
ｃｈトランジスタ２２及びＰｃｈトランジスタ１３とＮ
ｃｈトランジスタ２３でＣＭＯＳインバータを構成する
プリドライバが直列に接続されており、プリドライバの
出力３が出力ドライバのＰｃｈ側トランジスタ５０のゲ
ートに入力される。
ＭＯＳインバータを構成するＰｃｈトランジスタ１１と
Ｎｃｈトランジスタ２１、Ｐｃｈトランジスタ１２とＮ
ｃｈトランジスタ２２及びＰｃｈトランジスタ１３とＮ
ｃｈトランジスタ２３でＣＭＯＳインバータを構成する
プリドライバが直列に接続されており、プリドライバの
出力３が出力ドライバのＰｃｈ側トランジスタ５０のゲ
ートに入力される。
【００３４】また、デューティ比調整用ＣＭＯＳインバ
ータを構成するＰｃｈトランジスタ３１とＮｃｈトラン
ジスタ４１、Ｐｃｈトランジスタ３２とＮｃｈトランジ
スタ４２及びＰｃｈトランジスタ３３とＮｃｈトランジ
スタ４３でＣＭＯＳインバータを構成するプリドライバ
が直列に接続されており、プリドライバの出力４が出力
ドライバのＮｃｈ側トランジスタ５０のゲートに入力さ
れる。
ータを構成するＰｃｈトランジスタ３１とＮｃｈトラン
ジスタ４１、Ｐｃｈトランジスタ３２とＮｃｈトランジ
スタ４２及びＰｃｈトランジスタ３３とＮｃｈトランジ
スタ４３でＣＭＯＳインバータを構成するプリドライバ
が直列に接続されており、プリドライバの出力４が出力
ドライバのＮｃｈ側トランジスタ５０のゲートに入力さ
れる。
【００３５】通常、各々のＣＭＯＳインバータはＰｃｈ
のトランジスタとＮｃｈのトランジスタの電流駆動能力
が同じになるようにするため、例えばゲート長２μｍの
場合は、Ｐｃｈのトランジスタのゲート幅３に対して、
Ｎｃｈのトランジスタのゲート幅を１に設定する。
のトランジスタとＮｃｈのトランジスタの電流駆動能力
が同じになるようにするため、例えばゲート長２μｍの
場合は、Ｐｃｈのトランジスタのゲート幅３に対して、
Ｎｃｈのトランジスタのゲート幅を１に設定する。
【００３６】しかし、本発明の出力ドライバは、Ｐｃｈ
側のトランジスタとＮｃｈ側のトランジスタが動作切り
替わり時に貫通電流が流れないように出力ドライバ以前
に接続されているデューティ比調整用ＣＭＯＳインバー
タ群７を構成するＰｃｈトランジスタ１１、１２、１３
及び３１、３２、３３、Ｎｃｈトランジスタ２１、２
２、２３及び４１、４２、４３のゲート幅あるいは、ゲ
ート長を変更して、出力ドライバのＰｃｈ側のトランジ
スタ５０とＮｃｈ側のトランジスタ６０の動作切り替え
時に両方のトランジスタがオン状態にならず、必ずオフ
状態になるようにする。
側のトランジスタとＮｃｈ側のトランジスタが動作切り
替わり時に貫通電流が流れないように出力ドライバ以前
に接続されているデューティ比調整用ＣＭＯＳインバー
タ群７を構成するＰｃｈトランジスタ１１、１２、１３
及び３１、３２、３３、Ｎｃｈトランジスタ２１、２
２、２３及び４１、４２、４３のゲート幅あるいは、ゲ
ート長を変更して、出力ドライバのＰｃｈ側のトランジ
スタ５０とＮｃｈ側のトランジスタ６０の動作切り替え
時に両方のトランジスタがオン状態にならず、必ずオフ
状態になるようにする。
【００３７】出力ドライバのＰｃｈ側のトランジスタ５
０とＮｃｈ側のトランジスタ６０の動作切り替え時が両
方オフになる状態を図２を用いて説明する。
０とＮｃｈ側のトランジスタ６０の動作切り替え時が両
方オフになる状態を図２を用いて説明する。
【００３８】出力ドライバの出力電圧信号の立ち上がり
時においては、Ｎｃｈ側のトランジスタ６０が完全にオ
フ状態になってから、Ｐｃｈ側のトランジスタ５０がオ
ンになれば両方のトランジスタがオン状態になることは
ないので、貫通電流は流れない。
時においては、Ｎｃｈ側のトランジスタ６０が完全にオ
フ状態になってから、Ｐｃｈ側のトランジスタ５０がオ
ンになれば両方のトランジスタがオン状態になることは
ないので、貫通電流は流れない。
【００３９】一方、出力ドライバの出力電圧信号の立ち
下がり時においては、Ｐｃｈ側のトランジスタ５０が完
全にオフ状態になってから、Ｎｃｈ側のトランジスタ６
０がオンになれば両方のトランジスタがオン状態になる
ことはないので、貫通電流は流れない。
下がり時においては、Ｐｃｈ側のトランジスタ５０が完
全にオフ状態になってから、Ｎｃｈ側のトランジスタ６
０がオンになれば両方のトランジスタがオン状態になる
ことはないので、貫通電流は流れない。
【００４０】これらの状態を作り出すには、出力ドライ
バのＰｃｈ側のトランジスタ５０及びＮｃｈ側のトラン
ジスタ６０をオン、オフさせるための出力ドライバ以前
に接続されているトランジスタのオンまたはオフの動作
タイミングを変更してやればよい。
バのＰｃｈ側のトランジスタ５０及びＮｃｈ側のトラン
ジスタ６０をオン、オフさせるための出力ドライバ以前
に接続されているトランジスタのオンまたはオフの動作
タイミングを変更してやればよい。
【００４１】トランジスタの動作タイミングは、トラン
ジスタの電流駆動能力を変更することによって実現す
る。
ジスタの電流駆動能力を変更することによって実現す
る。
【００４２】例えば、電流駆動能力はゲート幅／ゲート
長の関数であるので、ゲート幅を増加させるかまたはゲ
ート長を減少すれば電流駆動能力は増加する。また、ゲ
ート幅を減少させるかゲート長を増加させると電流駆動
能力は減少する。
長の関数であるので、ゲート幅を増加させるかまたはゲ
ート長を減少すれば電流駆動能力は増加する。また、ゲ
ート幅を減少させるかゲート長を増加させると電流駆動
能力は減少する。
【００４３】電流駆動能力を増加させると、トランジス
タの静特性における電圧立ち上がりが鋭くなり、動作切
り替えが速くなる。
タの静特性における電圧立ち上がりが鋭くなり、動作切
り替えが速くなる。
【００４４】また、電流駆動能力を減少させると、トラ
ンジスタの静特性における電圧立ち下がりが鈍くなり、
動作切り替えが遅くなる。
ンジスタの静特性における電圧立ち下がりが鈍くなり、
動作切り替えが遅くなる。
【００４５】本発明の実施例では、出力ドライバ以前の
ＣＭＯＳインバータを構成するトランジスタのゲート長
を２μｍとして、ゲート幅を変更して出力ドライバのＰ
ｃｈ側のトランジスタ５０及びＮｃｈ側トランジスタ６
０の動作切り替え時に両方のトランジスタがオフ状態に
なる例を示す。
ＣＭＯＳインバータを構成するトランジスタのゲート長
を２μｍとして、ゲート幅を変更して出力ドライバのＰ
ｃｈ側のトランジスタ５０及びＮｃｈ側トランジスタ６
０の動作切り替え時に両方のトランジスタがオフ状態に
なる例を示す。
【００４６】図２に示すように、出力ドライバのＰｃｈ
側のトランジスタ５０とＮｃｈ側トランジスタ６０が立
ち上がり時に両方オフになるためには、最終的に出力ド
ライバのＰｃｈ側トランジスタ５０がオンになるタイミ
ングを遅くし、Ｎｃｈ側のトランジスタ６０がオフにな
るタイミングを速くしてやればよい。
側のトランジスタ５０とＮｃｈ側トランジスタ６０が立
ち上がり時に両方オフになるためには、最終的に出力ド
ライバのＰｃｈ側トランジスタ５０がオンになるタイミ
ングを遅くし、Ｎｃｈ側のトランジスタ６０がオフにな
るタイミングを速くしてやればよい。
【００４７】出力ドライバのＰｃｈ側のトランジスタ５
０がオンすることに関係する出力ドライバ以前のＣＭＯ
Ｓインバータを構成するトランジスタは、デューティ比
調整用ＣＭＯＳインバータ群７のＮｃｈのトランジスタ
２１、Ｐｃｈのトランジスタ１２、プリドライバ８のＮ
ｃｈのトランジスタ２３である。
０がオンすることに関係する出力ドライバ以前のＣＭＯ
Ｓインバータを構成するトランジスタは、デューティ比
調整用ＣＭＯＳインバータ群７のＮｃｈのトランジスタ
２１、Ｐｃｈのトランジスタ１２、プリドライバ８のＮ
ｃｈのトランジスタ２３である。
【００４８】出力ドライバのＰｃｈ側のトランジスタ５
０は、オンするタイミングを遅くするわけであるからト
ランジスタ２１、１２、２３のいずれかもしくは複数個
のゲート幅を小さくする。
０は、オンするタイミングを遅くするわけであるからト
ランジスタ２１、１２、２３のいずれかもしくは複数個
のゲート幅を小さくする。
【００４９】一方、出力ドライバのＮｃｈ側のトランジ
スタ６０がオフすることに関係する出力ドライバ以前の
ＣＭＯＳインバータを構成するトランジスタは、デュー
ティ比調整用ＣＭＯＳインバータ群７のＮｃｈのトラン
ジスタ４１、Ｐｃｈのトランジスタ３２、プリドライバ
８のＮｃｈのトランジスタ４３である。
スタ６０がオフすることに関係する出力ドライバ以前の
ＣＭＯＳインバータを構成するトランジスタは、デュー
ティ比調整用ＣＭＯＳインバータ群７のＮｃｈのトラン
ジスタ４１、Ｐｃｈのトランジスタ３２、プリドライバ
８のＮｃｈのトランジスタ４３である。
【００５０】出力ドライバのＮｃｈ側のトランジスタ６
０は、オフするタイミングを速くするわけであるからト
ランジスタ４１、３２、４３のいずれかもしくは複数個
のゲート幅を大きくする。
０は、オフするタイミングを速くするわけであるからト
ランジスタ４１、３２、４３のいずれかもしくは複数個
のゲート幅を大きくする。
【００５１】従来例に対して、本発明に示すように出力
ドライバ以前のＣＭＯＳインバータを構成するトランジ
スタのゲート幅を変更して得られた出力点５と接地電位
との間に容量負荷６を５０ｐＦ接続した場合の出力ドラ
イバの出力電圧波形を図２に示す。
ドライバ以前のＣＭＯＳインバータを構成するトランジ
スタのゲート幅を変更して得られた出力点５と接地電位
との間に容量負荷６を５０ｐＦ接続した場合の出力ドラ
イバの出力電圧波形を図２に示す。
【００５２】本発明の実施例では、トランジスタのゲー
ト幅を次のように変更した。Ｐｃｈトランジスタ１２が
１６μｍ、Ｎｃｈトランジスタ２３が８μｍ、Ｐｃｈト
ランジスタ３２が３２μｍ、Ｎｃｈトランジスタ４３が
２４μｍとした場合である。
ト幅を次のように変更した。Ｐｃｈトランジスタ１２が
１６μｍ、Ｎｃｈトランジスタ２３が８μｍ、Ｐｃｈト
ランジスタ３２が３２μｍ、Ｎｃｈトランジスタ４３が
２４μｍとした場合である。
【００５３】図２は、横軸は時間、縦軸は上図が出力ド
ライバの出力点５における電流波形、下図が出力ドライ
バの出力点５における電圧波形を示したものである。
ライバの出力点５における電流波形、下図が出力ドライ
バの出力点５における電圧波形を示したものである。
【００５４】図２の下図において、出力ドライバのＰｃ
ｈ側のトランジスタ５０をオン、オフさせるプリドライ
バの出力信号３を表す出力電圧波形７２とＮｃｈ側のト
ランジスタ６０をオン、オフさせるプリドライバの出力
信号４を表す出力電圧波形７１をみると、出力ドライバ
の出力点５での出力電圧波形７３が立ち上がる場合、Ｎ
ｃｈのトランジスタが完全にオフになってから、Ｐｃｈ
のトランジスタがオンになっている。
ｈ側のトランジスタ５０をオン、オフさせるプリドライ
バの出力信号３を表す出力電圧波形７２とＮｃｈ側のト
ランジスタ６０をオン、オフさせるプリドライバの出力
信号４を表す出力電圧波形７１をみると、出力ドライバ
の出力点５での出力電圧波形７３が立ち上がる場合、Ｎ
ｃｈのトランジスタが完全にオフになってから、Ｐｃｈ
のトランジスタがオンになっている。
【００５５】また、出力電圧波形が立ち下がる場合は、
Ｐｃｈのトランジスタが完全にオフになってからＮｃｈ
のトランジスタがオンになっている。つまり、Ｐｃｈの
トランジスタとＮｃｈのトランジスタの切り替わり時に
両方のトランジスタがオンになる状態はなく、貫通電流
が極端に減少したことを示している。
Ｐｃｈのトランジスタが完全にオフになってからＮｃｈ
のトランジスタがオンになっている。つまり、Ｐｃｈの
トランジスタとＮｃｈのトランジスタの切り替わり時に
両方のトランジスタがオンになる状態はなく、貫通電流
が極端に減少したことを示している。
【００５６】図２の上図に示すように、Ｐｃｈのトラン
ジスタとＮｃｈのトランジスタの動作切り替わり時には
出力点５と接地電位の間に接続した容量負荷６に電流が
流れるのみである。
ジスタとＮｃｈのトランジスタの動作切り替わり時には
出力点５と接地電位の間に接続した容量負荷６に電流が
流れるのみである。
【００５７】本実施例では、ゲート幅を変更し電流駆動
能力を変更したが、ゲート長を変更し出力ドライバのＰ
ｃｈ側のトランジスタ５０とＮｃｈ側のトランジスタ６
０が両方オフするようにすることもできる。
能力を変更したが、ゲート長を変更し出力ドライバのＰ
ｃｈ側のトランジスタ５０とＮｃｈ側のトランジスタ６
０が両方オフするようにすることもできる。
【００５８】また、本発明の実施例では４つのトランジ
スタのゲート幅を変更したが、電流駆動能力を大きく変
更できれば、トランジスタ数には依存しない。
スタのゲート幅を変更したが、電流駆動能力を大きく変
更できれば、トランジスタ数には依存しない。
【００５９】
【発明の効果】以上説明したように、出力ドライバ前段
のデューティ比調整用ＣＭＯＳインバータを構成するＰ
ｃｈトランジスタ及びＮｃｈトランジスタのゲート幅ま
たは、ゲート長を出力ドライバのＰｃｈ側のトランジス
タ及びＮｃｈ側のトランジスタの動作切り替わり時に両
方オフになる状態になるように変更することによって、
出力ドライバの動作時に電源から接地電位側に流れる貫
通電流が減少し、出力ドライバの出力点と接地電位との
間に接続した容量負荷のみに電流が流れるようになり出
力ドライバの出力電圧波形は段差が削除され正常な信号
が出力でき、後段に接続する回路の誤動作を削減でき
る。
のデューティ比調整用ＣＭＯＳインバータを構成するＰ
ｃｈトランジスタ及びＮｃｈトランジスタのゲート幅ま
たは、ゲート長を出力ドライバのＰｃｈ側のトランジス
タ及びＮｃｈ側のトランジスタの動作切り替わり時に両
方オフになる状態になるように変更することによって、
出力ドライバの動作時に電源から接地電位側に流れる貫
通電流が減少し、出力ドライバの出力点と接地電位との
間に接続した容量負荷のみに電流が流れるようになり出
力ドライバの出力電圧波形は段差が削除され正常な信号
が出力でき、後段に接続する回路の誤動作を削減でき
る。
【図１】本発明の実施例及び従来例における出力ドライ
バ回路を示す図である。
バ回路を示す図である。
【図２】本発明の実施例における特性例を示す図であ
る。
る。
【図３】従来例における特性例を示す図である。
【図４】従来例における特性例を示す図である。
５ 出力点 ６ 容量負荷 ７ デューティ比調整用ＣＭＯＳインバータ群 ８ プリドライバ ５０ 出力ドライバのＰｃｈ側のトランジスタ ６０ 出力ドライバのＮｃｈ側のトランジスタ
Claims (2)
- 【請求項１】 複数段のデューティ比調整用ＣＭＯＳイ
ンバータと最終段のデューティ比調整用ＣＭＯＳインバ
ータの出力をゲート入力とするＣＭＯＳインバータで構
成するプリドライバとプリドライバの出力をゲート入力
とするＣＭＯＳインバータで構成する出力ドライバを有
し、出力ドライバの出力がＰｃｈ側トランジスタとＮｃ
ｈ側トランジスタとの動作切り替わり時に、ともにオフ
状態を形成して貫通電流を減少させることを特徴とする
出力ドライバ回路。 - 【請求項２】 複数段のデューティ比調整用ＣＭＯＳイ
ンバータと最終段のデューティ比調整用ＣＭＯＳインバ
ータの出力をゲート入力とするＣＭＯＳインバータで構
成するプリドライバは、出力ドライバのＰｃｈ側トラン
ジスタ及びＮｃｈ側トランジスタに対して個別に構成
し、複数段のデューティ比調整用インバータのＰｃｈ側
トランジスタとＮｃｈ側トランジスタのゲート幅または
ゲート長を変更することで、出力ドライバのＰｃｈ側ト
ランジスタ及びＮｃｈ側トランジスタとの動作切り替わ
り時をともにオフ状態とすることを特徴とする請求項第
１記載の出力ドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9086185A JPH10285011A (ja) | 1997-04-04 | 1997-04-04 | 出力ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9086185A JPH10285011A (ja) | 1997-04-04 | 1997-04-04 | 出力ドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10285011A true JPH10285011A (ja) | 1998-10-23 |
Family
ID=13879719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9086185A Pending JPH10285011A (ja) | 1997-04-04 | 1997-04-04 | 出力ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10285011A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813673B2 (en) | 2001-04-30 | 2004-11-02 | Advanced Micro Devices, Inc. | Bus arbitrator supporting multiple isochronous streams in a split transactional unidirectional bus architecture and method of operation |
| US6912611B2 (en) | 2001-04-30 | 2005-06-28 | Advanced Micro Devices, Inc. | Split transactional unidirectional bus architecture and method of operation |
| JP2006066914A (ja) | 2004-08-24 | 2006-03-09 | Agere Systems Inc | セル・ライブラリから選択された信号スキュー調整セルを備えた集積回路 |
| US7058823B2 (en) * | 2001-02-28 | 2006-06-06 | Advanced Micro Devices, Inc. | Integrated circuit having programmable voltage level line drivers and method of operation |
| US7185128B1 (en) | 2001-06-01 | 2007-02-27 | Advanced Micro Devices, Inc. | System and method for machine specific register addressing in external devices |
| US7606417B2 (en) | 2004-08-16 | 2009-10-20 | Fotonation Vision Limited | Foreground/background segmentation in digital images with differential exposure calculations |
| JP2015119481A (ja) * | 2013-12-16 | 2015-06-25 | スンシル ユニバーシティー リサーチ コンソルティウム テクノーパークＳｏｏｎｇｓｉｌ Ｕｎｉｖｅｒｓｉｔｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｓｏｒｔｉｕｍ Ｔｅｃｈｎｏ−Ｐａｒｋ | 貫通電流制御のためのインバータチェーン回路 |
-
1997
- 1997-04-04 JP JP9086185A patent/JPH10285011A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7058823B2 (en) * | 2001-02-28 | 2006-06-06 | Advanced Micro Devices, Inc. | Integrated circuit having programmable voltage level line drivers and method of operation |
| US6813673B2 (en) | 2001-04-30 | 2004-11-02 | Advanced Micro Devices, Inc. | Bus arbitrator supporting multiple isochronous streams in a split transactional unidirectional bus architecture and method of operation |
| US6912611B2 (en) | 2001-04-30 | 2005-06-28 | Advanced Micro Devices, Inc. | Split transactional unidirectional bus architecture and method of operation |
| US7185128B1 (en) | 2001-06-01 | 2007-02-27 | Advanced Micro Devices, Inc. | System and method for machine specific register addressing in external devices |
| US7606417B2 (en) | 2004-08-16 | 2009-10-20 | Fotonation Vision Limited | Foreground/background segmentation in digital images with differential exposure calculations |
| JP2006066914A (ja) | 2004-08-24 | 2006-03-09 | Agere Systems Inc | セル・ライブラリから選択された信号スキュー調整セルを備えた集積回路 |
| JP2015119481A (ja) * | 2013-12-16 | 2015-06-25 | スンシル ユニバーシティー リサーチ コンソルティウム テクノーパークＳｏｏｎｇｓｉｌ Ｕｎｉｖｅｒｓｉｔｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｓｏｒｔｉｕｍ Ｔｅｃｈｎｏ−Ｐａｒｋ | 貫通電流制御のためのインバータチェーン回路 |
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