JPH06132806A - Ｃｍｏｓ出力バッファ回路 - Google Patents
Ｃｍｏｓ出力バッファ回路Info
- Publication number
- JPH06132806A JPH06132806A JP4277171A JP27717192A JPH06132806A JP H06132806 A JPH06132806 A JP H06132806A JP 4277171 A JP4277171 A JP 4277171A JP 27717192 A JP27717192 A JP 27717192A JP H06132806 A JPH06132806 A JP H06132806A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- turned
- mos transistor
- node
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳトランジスタが同時にオン状態とな
らないようにして貫通電流を低減することにより、オ―
バ―シュ―トやアンダ―シュ―トの発生を防止し、延い
ては外部回路に悪影響を与えないように改良したＣＭＯ
Ｓ出力バッファ回路を提供することを目的としている。 【構成】 入力信号が印加されるＮＯＴ素子３と、前記
ＮＯＴ素子の出力信号を二分岐した信号で駆動されるＰ
チャンネルおよびＮチャンネルよりなるＣＭＯＳトラン
ジスタ４，５と、前記ＮＯＴ素子３とＣＭＯＳトランジ
スタ４，５との間に設けられ、前記二分岐した信号の立
上りおよび立下りのタイミングを相互に異ならせる第１
および第２の制御回路６，７を具備したことを特徴とす
る。
らないようにして貫通電流を低減することにより、オ―
バ―シュ―トやアンダ―シュ―トの発生を防止し、延い
ては外部回路に悪影響を与えないように改良したＣＭＯ
Ｓ出力バッファ回路を提供することを目的としている。 【構成】 入力信号が印加されるＮＯＴ素子３と、前記
ＮＯＴ素子の出力信号を二分岐した信号で駆動されるＰ
チャンネルおよびＮチャンネルよりなるＣＭＯＳトラン
ジスタ４，５と、前記ＮＯＴ素子３とＣＭＯＳトランジ
スタ４，５との間に設けられ、前記二分岐した信号の立
上りおよび立下りのタイミングを相互に異ならせる第１
および第２の制御回路６，７を具備したことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（相補形メタ
ルオキサイドシリコン）集積回路に係り、特にそのＣＭ
ＯＳ出力バッファ回路の改良に属する。
ルオキサイドシリコン）集積回路に係り、特にそのＣＭ
ＯＳ出力バッファ回路の改良に属する。
【０００２】
【従来の技術】図５に、従来より用いられている一般的
なＣＭＯＳ出力バッファ回路を示す。
なＣＭＯＳ出力バッファ回路を示す。
【０００３】すなわち、このＣＭＯＳ出力バッファ回路
は入力端子１より印加された信号が、インバ―タ（ＮＯ
Ｔ）素子３で反転され、ＰチャンネルおよびＮチャンネ
ルよりなるＣＭＯＳトランジスタ４，５のどちらか一方
をオン状態にし、出力端子２に入力端子１へ印加された
論理レベルと等しい信号として導出されるように動作す
る。
は入力端子１より印加された信号が、インバ―タ（ＮＯ
Ｔ）素子３で反転され、ＰチャンネルおよびＮチャンネ
ルよりなるＣＭＯＳトランジスタ４，５のどちらか一方
をオン状態にし、出力端子２に入力端子１へ印加された
論理レベルと等しい信号として導出されるように動作す
る。
【０００４】例えば、入力端子１に、論理レベル“Ｈ”
の信号が印加された場合、ＮＯＴ素子３の出力は“Ｌ”
レベルとなり、ＰチャンネルＭＯＳトランジスタ４がオ
ン、ＮチャンネルＭＯＳトランジスタ５がオフ状態とな
り、出力端子２へは、論理レベル“Ｈ”の信号が導出さ
れる。
の信号が印加された場合、ＮＯＴ素子３の出力は“Ｌ”
レベルとなり、ＰチャンネルＭＯＳトランジスタ４がオ
ン、ＮチャンネルＭＯＳトランジスタ５がオフ状態とな
り、出力端子２へは、論理レベル“Ｈ”の信号が導出さ
れる。
【０００５】
【発明が解決しようとする課題】ところが、このような
従来のＣＭＯＳ出力バッファ回路の場合、図６（ａ）に
示すように、例えば入力端子１へ印加される論理信号が
“Ｌ”から“Ｈ”または“Ｈ”から“Ｌ”へ変化した場
合、ＮＯＴ素子の出力ノ―ドａは、図６（ｂ）に示すよ
うに徐々に“Ｈ”から“Ｌ”または“Ｌ”から“Ｈ”へ
変化する。
従来のＣＭＯＳ出力バッファ回路の場合、図６（ａ）に
示すように、例えば入力端子１へ印加される論理信号が
“Ｌ”から“Ｈ”または“Ｈ”から“Ｌ”へ変化した場
合、ＮＯＴ素子の出力ノ―ドａは、図６（ｂ）に示すよ
うに徐々に“Ｈ”から“Ｌ”または“Ｌ”から“Ｈ”へ
変化する。
【０００６】ここで、変化過程の２点Ｖa ，Ｖb の電位
が電源電圧をＶDD，接地電位をＶSSとしたとき、Ｖa ＝
Ｖdd−Ｖtp，Ｖb ＝Ｖss＋Ｖtn（但し、Ｖtp，Ｖtnは、
Ｐ及びＮチャンネルＭＯＳトランジスタのスレシホ―ル
ド電圧とする。）とすれば、出力ノ―ドａが、Ｖa より
高い電圧は、ＮチャンネルＭＯＳトランジスタ５のみオ
ン状態である。また、Ｖb より低い場合は、Ｐチャンネ
ルＭＯＳトランジスタ４のみオン状態となっている。
が電源電圧をＶDD，接地電位をＶSSとしたとき、Ｖa ＝
Ｖdd−Ｖtp，Ｖb ＝Ｖss＋Ｖtn（但し、Ｖtp，Ｖtnは、
Ｐ及びＮチャンネルＭＯＳトランジスタのスレシホ―ル
ド電圧とする。）とすれば、出力ノ―ドａが、Ｖa より
高い電圧は、ＮチャンネルＭＯＳトランジスタ５のみオ
ン状態である。また、Ｖb より低い場合は、Ｐチャンネ
ルＭＯＳトランジスタ４のみオン状態となっている。
【０００７】しかるに、出力ノ―ドａの電圧がＶa ，Ｖ
b の間にある場合は、ＮチャンネルＰチャンネルの両ト
ランジスタ４，５がオン状態となり、電源ＶDDから接地
ＶSSへ電流が流れる（貫通電流）。
b の間にある場合は、ＮチャンネルＰチャンネルの両ト
ランジスタ４，５がオン状態となり、電源ＶDDから接地
ＶSSへ電流が流れる（貫通電流）。
【０００８】従って、従来の回路では、特に、この場合
大きな外部負荷を駆動するために、Ｐ，ＮチャンネルＭ
ＯＳトランジスタ４，５のサイズが大きくなされていた
り、あるいは、また高速化、高集積化のために、ゲ―ト
長が短くされていたりすると、外部負荷と上記貫通電流
により、図６（ｃ）に示すようなオ―バ―シュ―トＯ
Ｃ、アンダ―シュ―トＵＣが発生し、外部回路に対して
誤動作、電波障害等を誘発するという問題があった。
大きな外部負荷を駆動するために、Ｐ，ＮチャンネルＭ
ＯＳトランジスタ４，５のサイズが大きくなされていた
り、あるいは、また高速化、高集積化のために、ゲ―ト
長が短くされていたりすると、外部負荷と上記貫通電流
により、図６（ｃ）に示すようなオ―バ―シュ―トＯ
Ｃ、アンダ―シュ―トＵＣが発生し、外部回路に対して
誤動作、電波障害等を誘発するという問題があった。
【０００９】そこで、本発明は以上のような点に鑑みて
なされたもので、ＣＭＯＳトランジスタが同時にオン状
態とならないようにして貫通電流を低減することによ
り、オ―バ―シュ―トやアンダ―シュ―トの発生を防止
し、延いては外部回路に悪影響を与えないように改良し
たＣＭＯＳ出力バッファ回路を提供することを目的とし
ている。
なされたもので、ＣＭＯＳトランジスタが同時にオン状
態とならないようにして貫通電流を低減することによ
り、オ―バ―シュ―トやアンダ―シュ―トの発生を防止
し、延いては外部回路に悪影響を与えないように改良し
たＣＭＯＳ出力バッファ回路を提供することを目的とし
ている。
【００１０】
【課題を解決するための手段および作用】すなわち、本
発明のＣＭＯＳ出力バッファ回路は、以上のような課題
を解決するために、図１に示す基本構成図のように、最
終出力段のＰチャンネルＭＯＳトランジスタのゲ―トと
ＮチャンネルＭＯＳトランジスタのゲ―トを独立に制御
する第１の制御回路６、および第２の制御回路７を設
け、それぞれの制御回路６，７の出力信号ａ，ｂを入力
端子１へ印加される入力信号とＮＯＴ素子３の出力信号
とにより、図４（ｂ），（ｃ）に示すように互いにタイ
ミングの異なる信号として発生させることにより、Ｐチ
ャンネルＭＯＳトランジスタ４、ＮチャンネルＭＯＳト
ランジスタ５が同時にオン状態とならないようにして貫
通電流を低減することを可能とし、これにより前記問題
点を解消しようとするものである。すなわち、本発明に
よるＣＭＯＳ出力バッファ回路は入力信号が印加される
ＮＯＴ素子と、前記ＮＯＴ素子の出力信号を二分岐した
信号で駆動されるＰチャンネルおよびＮチャンネルより
なるＣＭＯＳトランジスタと、
発明のＣＭＯＳ出力バッファ回路は、以上のような課題
を解決するために、図１に示す基本構成図のように、最
終出力段のＰチャンネルＭＯＳトランジスタのゲ―トと
ＮチャンネルＭＯＳトランジスタのゲ―トを独立に制御
する第１の制御回路６、および第２の制御回路７を設
け、それぞれの制御回路６，７の出力信号ａ，ｂを入力
端子１へ印加される入力信号とＮＯＴ素子３の出力信号
とにより、図４（ｂ），（ｃ）に示すように互いにタイ
ミングの異なる信号として発生させることにより、Ｐチ
ャンネルＭＯＳトランジスタ４、ＮチャンネルＭＯＳト
ランジスタ５が同時にオン状態とならないようにして貫
通電流を低減することを可能とし、これにより前記問題
点を解消しようとするものである。すなわち、本発明に
よるＣＭＯＳ出力バッファ回路は入力信号が印加される
ＮＯＴ素子と、前記ＮＯＴ素子の出力信号を二分岐した
信号で駆動されるＰチャンネルおよびＮチャンネルより
なるＣＭＯＳトランジスタと、
【００１１】前記ＮＯＴ素子とＣＭＯＳトランジスタと
の間に設けられ、前記二分岐した信号の立上りおよび立
下りのタイミングを相互に偏位させる第１および第２の
制御回路を具備したことを特徴とする。また、より具体
的には、ソ―スを電源、ドレインを出力端子に接続した
第１のＰチャンネルＭＯＳトランジスタと、ソ―スを接
地、ドレインを前記出力端子に接続した第１のＮチャン
ネルＭＯＳトランジスタと、入力端子に接続されたＮＯ
Ｔ素子により構成するＣＭＯＳ出力回路において、前記
第１のＰチャンネルＭＯＳトランジスタのゲ―トを前記
第２のＰチャンネルＭＯＳトランジスタのドレインに接
続し、
の間に設けられ、前記二分岐した信号の立上りおよび立
下りのタイミングを相互に偏位させる第１および第２の
制御回路を具備したことを特徴とする。また、より具体
的には、ソ―スを電源、ドレインを出力端子に接続した
第１のＰチャンネルＭＯＳトランジスタと、ソ―スを接
地、ドレインを前記出力端子に接続した第１のＮチャン
ネルＭＯＳトランジスタと、入力端子に接続されたＮＯ
Ｔ素子により構成するＣＭＯＳ出力回路において、前記
第１のＰチャンネルＭＯＳトランジスタのゲ―トを前記
第２のＰチャンネルＭＯＳトランジスタのドレインに接
続し、
【００１２】前記第２のＰチャンネルＭＯＳトランジス
タのソ―スを電源に接続すると共に、ゲ―トを前記入力
端子と第３のＮチャンネルＭＯＳトランジスタのゲ―ト
とに接続し、
タのソ―スを電源に接続すると共に、ゲ―トを前記入力
端子と第３のＮチャンネルＭＯＳトランジスタのゲ―ト
とに接続し、
【００１３】前記第３のＮチャンネルＭＯＳトランジス
タのドレインを前記第１のＰチャンネルＭＯＳトランジ
スタのゲ―トに接続すると共に、ソ―スを第４のＰチャ
ンネルＭＯＳトランジスタのソ―スと接続し、更に、前
記第４のＰチャンネルＭＯＳトランジスタのゲ―トを前
記ＮＯＴ素子の出力に接続すると共に、ドレインを接地
し、前記第１のＮチャンネルＭＯＳトランジスタのゲ―
トを前記第２のＮチャンネルＭＯＳトランジスタのドレ
インに接続し、前記第２のＮチャンネルＭＯＳトランジ
スタのソ―スを接地すると共に、ゲ―トを前記入力端子
と第３のＰチャンネルＭＯＳトランジスタのゲ―トに接
続し、
タのドレインを前記第１のＰチャンネルＭＯＳトランジ
スタのゲ―トに接続すると共に、ソ―スを第４のＰチャ
ンネルＭＯＳトランジスタのソ―スと接続し、更に、前
記第４のＰチャンネルＭＯＳトランジスタのゲ―トを前
記ＮＯＴ素子の出力に接続すると共に、ドレインを接地
し、前記第１のＮチャンネルＭＯＳトランジスタのゲ―
トを前記第２のＮチャンネルＭＯＳトランジスタのドレ
インに接続し、前記第２のＮチャンネルＭＯＳトランジ
スタのソ―スを接地すると共に、ゲ―トを前記入力端子
と第３のＰチャンネルＭＯＳトランジスタのゲ―トに接
続し、
【００１４】前記第３のＰチャンネルＭＯＳトランジス
タのドレインを前記第１のＮチャンネルＭＯＳトランジ
スタのゲ―トに接続すると共に、ソ―スを第４のＮチャ
ンネルＭＯＳトランジスタのソ―スに接続し、更に、前
記第４のＮチャンネルＭＯＳトランジスタのゲ―トを前
記ＮＯＴ素子の出力に接続すると共に、ドレインを電源
に接続したことを特徴とする。
タのドレインを前記第１のＮチャンネルＭＯＳトランジ
スタのゲ―トに接続すると共に、ソ―スを第４のＮチャ
ンネルＭＯＳトランジスタのソ―スに接続し、更に、前
記第４のＮチャンネルＭＯＳトランジスタのゲ―トを前
記ＮＯＴ素子の出力に接続すると共に、ドレインを電源
に接続したことを特徴とする。
【００１５】
【実施例】以下、図面を参照して本発明の実施例につき
説明する。
説明する。
【００１６】図１は上述したように本発明によるＣＭＯ
Ｓ出力バッファ回路の基本構成を示しており、ＮＯＴ素
子３と最終段ＰおよびＮチャンネルＭＯＳトランジスタ
４，５との間に、これらのＣＭＯＳトランジスタ４，５
が同時にオン状態とならないようにタイミングをずらす
第１および第２の制御回路６，７が設けられている。図
２は本発明によるＣＭＯＳ出力バッファ回路の具体例を
示す。
Ｓ出力バッファ回路の基本構成を示しており、ＮＯＴ素
子３と最終段ＰおよびＮチャンネルＭＯＳトランジスタ
４，５との間に、これらのＣＭＯＳトランジスタ４，５
が同時にオン状態とならないようにタイミングをずらす
第１および第２の制御回路６，７が設けられている。図
２は本発明によるＣＭＯＳ出力バッファ回路の具体例を
示す。
【００１７】図中１は入力端子（ＩＮ）、２は出力端子
（ＯＵＴ）であり、３は、ＮＯＴ素子、１４，１６，１
７，１９はＰチャンネルＭＯＳトランジスタ、１５，１
８，２０，２１はＮチャンネルＭＯＳトランジスタであ
る。このうち、ＰチャンネルＭＯＳトランジスタ１７お
よびＮチャンネルＭＯＳトランジスタ２１のドレインは
共通に出力端子２に接続される。ＰチャンネルＭＯＳト
ランジスタ１６，１７のソ―スは共通に電源Ｖddに接続
される。
（ＯＵＴ）であり、３は、ＮＯＴ素子、１４，１６，１
７，１９はＰチャンネルＭＯＳトランジスタ、１５，１
８，２０，２１はＮチャンネルＭＯＳトランジスタであ
る。このうち、ＰチャンネルＭＯＳトランジスタ１７お
よびＮチャンネルＭＯＳトランジスタ２１のドレインは
共通に出力端子２に接続される。ＰチャンネルＭＯＳト
ランジスタ１６，１７のソ―スは共通に電源Ｖddに接続
される。
【００１８】ＮチャンネルＭＯＳトランジスタ２０，２
１のソ―スは共通に接地Ｖssに接続され、Ｐチャンネル
ＭＯＳトランジスタ１７のゲ―トは、ＮチャンネルＭＯ
Ｓトランジスタ１５のドレインおよびＰチャンネルＭＯ
Ｓトランジスタ１６のドレインに接続される。
１のソ―スは共通に接地Ｖssに接続され、Ｐチャンネル
ＭＯＳトランジスタ１７のゲ―トは、ＮチャンネルＭＯ
Ｓトランジスタ１５のドレインおよびＰチャンネルＭＯ
Ｓトランジスタ１６のドレインに接続される。
【００１９】また、ＮチャンネルＭＯＳトランジスタ２
１のゲ―トは、ＰチャンネルＭＯＳトランジスタ１９の
ドレインおよびＮチャンネルＭＯＳトランジスタ２０の
ドレインに接続される。
１のゲ―トは、ＰチャンネルＭＯＳトランジスタ１９の
ドレインおよびＮチャンネルＭＯＳトランジスタ２０の
ドレインに接続される。
【００２０】ＰチャンネルＭＯＳトランジスタ１６のゲ
―ト、ＮチャンネルＭＯＳトランジスタ１５のゲ―ト、
ＰチャンネルＭＯＳトランジスタ１９のゲ―トおよびＮ
チャンネルＭＯＳトランジスタ２０のゲ―トは、ＮＯＴ
素子３の入力および入力端子１に共通に接続される。Ｎ
チャンネルＭＯＳトランジスタ１５のソ―スは、Ｐチャ
ンネルＭＯＳトランジスタ１４のソ―スに接続される。
ＰチャンネルＭＯＳトランジスタ１９のソ―スはＮチャ
ンネルＭＯＳトランジスタ１８のソ―スに接続される。
ＰチャンネルＭＯＳトランジスタ１４のドレインは接地
Ｖssに接続される。ＮチャンネルＭＯＳトランジスタ１
８のドレインは電源Ｖddに接続される。ＰチャンネルＭ
ＯＳトランジスタ１４のゲ―トとＮチャンネルＭＯＳト
ランジスタ１８のゲ―トは、ＮＯＴ素子３の出力に共通
に接続される。次に、以上のように構成されるＣＭＯＳ
出力バッファ回路の動作について詳細に説明する。初期
状態として入力端子１及び出力端子２は、“Ｌ”レベル
とする。このとき、ＰチャンネルＭＯＳトランジスタ１
６はオン、ＮチャンネルＭＯＳトランジスタ２０はオフ
状態になる。
―ト、ＮチャンネルＭＯＳトランジスタ１５のゲ―ト、
ＰチャンネルＭＯＳトランジスタ１９のゲ―トおよびＮ
チャンネルＭＯＳトランジスタ２０のゲ―トは、ＮＯＴ
素子３の入力および入力端子１に共通に接続される。Ｎ
チャンネルＭＯＳトランジスタ１５のソ―スは、Ｐチャ
ンネルＭＯＳトランジスタ１４のソ―スに接続される。
ＰチャンネルＭＯＳトランジスタ１９のソ―スはＮチャ
ンネルＭＯＳトランジスタ１８のソ―スに接続される。
ＰチャンネルＭＯＳトランジスタ１４のドレインは接地
Ｖssに接続される。ＮチャンネルＭＯＳトランジスタ１
８のドレインは電源Ｖddに接続される。ＰチャンネルＭ
ＯＳトランジスタ１４のゲ―トとＮチャンネルＭＯＳト
ランジスタ１８のゲ―トは、ＮＯＴ素子３の出力に共通
に接続される。次に、以上のように構成されるＣＭＯＳ
出力バッファ回路の動作について詳細に説明する。初期
状態として入力端子１及び出力端子２は、“Ｌ”レベル
とする。このとき、ＰチャンネルＭＯＳトランジスタ１
６はオン、ＮチャンネルＭＯＳトランジスタ２０はオフ
状態になる。
【００２１】一方、ＮＯＴ素子３の出力は、“Ｈ”レベ
ルとなるため、ＮチャンネルＭＯＳトランジスタ１８は
オン、ＰチャンネルＭＯＳトランジスタ１４はオフ状態
になる。
ルとなるため、ＮチャンネルＭＯＳトランジスタ１８は
オン、ＰチャンネルＭＯＳトランジスタ１４はオフ状態
になる。
【００２２】これにより、ノ―ドａは、ＰチャンネルＭ
ＯＳトランジスタ１６により“Ｈ”レベル（Ｖdd）とな
り、ノ―ドｃは“Ｈ”レベルとなるが、その電圧値はＮ
チャンネルＭＯＳトランジスタ１８のスレシホ―ルド電
圧分だけ下降した電圧値（Ｖdd−Ｖtn）となる。そし
て、ＰチャンネルＭＯＳトランジスタ１９がオンし、ノ
―ドｂの電圧値は（Ｖdd−Ｖtn）となる。
ＯＳトランジスタ１６により“Ｈ”レベル（Ｖdd）とな
り、ノ―ドｃは“Ｈ”レベルとなるが、その電圧値はＮ
チャンネルＭＯＳトランジスタ１８のスレシホ―ルド電
圧分だけ下降した電圧値（Ｖdd−Ｖtn）となる。そし
て、ＰチャンネルＭＯＳトランジスタ１９がオンし、ノ
―ドｂの電圧値は（Ｖdd−Ｖtn）となる。
【００２３】これにより、ＰチャンネルＭＯＳトランジ
スタ１７はオフ、ＮチャンネルＭＯＳトランジスタ２１
はオン状態となり、出力端子２には、“Ｌ”レベルの信
号が現れる。この状態から、入力信号が図３（ａ）に示
すように“Ｌ”から“Ｈ”レベルへ変化した場合につい
て説明する。入力信号が“Ｈ”レベルとなると、Ｐチャ
ンネルＭＯＳトランジスタ１６はオフ状態となる。
スタ１７はオフ、ＮチャンネルＭＯＳトランジスタ２１
はオン状態となり、出力端子２には、“Ｌ”レベルの信
号が現れる。この状態から、入力信号が図３（ａ）に示
すように“Ｌ”から“Ｈ”レベルへ変化した場合につい
て説明する。入力信号が“Ｈ”レベルとなると、Ｐチャ
ンネルＭＯＳトランジスタ１６はオフ状態となる。
【００２４】このとき、ＰチャンネルＭＯＳトランジス
タ１４はＮＯＴ素子３の出力が“Ｌ”レベルとなるまで
オフ状態のままであり、ノ―ドａの電圧は、ノ―ドａに
依存するＰチャンネルＭＯＳトランジスタ１７のゲ―ト
容量、ＰチャンネルＭＯＳトランジスタ１６、Ｎチャン
ネルＭＯＳトランジスタ１５の拡散容量の合計容量２２
により、“Ｈ”レベルを維持する。
タ１４はＮＯＴ素子３の出力が“Ｌ”レベルとなるまで
オフ状態のままであり、ノ―ドａの電圧は、ノ―ドａに
依存するＰチャンネルＭＯＳトランジスタ１７のゲ―ト
容量、ＰチャンネルＭＯＳトランジスタ１６、Ｎチャン
ネルＭＯＳトランジスタ１５の拡散容量の合計容量２２
により、“Ｈ”レベルを維持する。
【００２５】一方、ノ―ドｂの電圧は、ＮチャンネルＭ
ＯＳトランジスタ１８が、ＮＯＴ素子３の出力が“Ｌ”
レベルとなるまでオン状態となっていても、Ｎチャンネ
ルＭＯＳトランジスタ２０により、“Ｌ”レベルへと電
圧値が変化する（電圧値は、トランジスタを抵抗と考え
ると抵抗比により１／３Ｖdd）。
ＯＳトランジスタ１８が、ＮＯＴ素子３の出力が“Ｌ”
レベルとなるまでオン状態となっていても、Ｎチャンネ
ルＭＯＳトランジスタ２０により、“Ｌ”レベルへと電
圧値が変化する（電圧値は、トランジスタを抵抗と考え
ると抵抗比により１／３Ｖdd）。
【００２６】この後、ＮＯＴ素子３の出力が“Ｈ”レベ
ルから“Ｌ”レベルへ変化すると、ＮチャンネルＭＯＳ
トランジスタ１８がオフし、ノ―ドｂの電圧が“Ｌ”レ
ベル（Ｖss）となると同時に、ＰチャンネルＭＯＳトラ
ンジスタ１４がオン状態となり、ノ―ドａの電圧を維持
している容量２２をＮチャンネルＭＯＳトランジスタ１
５、ＰチャンネルＭＯＳトランジスタ１４により放電
し、ノ―ドａの電圧値はノ―ドｂより遅く“Ｌ”レベル
となる。
ルから“Ｌ”レベルへ変化すると、ＮチャンネルＭＯＳ
トランジスタ１８がオフし、ノ―ドｂの電圧が“Ｌ”レ
ベル（Ｖss）となると同時に、ＰチャンネルＭＯＳトラ
ンジスタ１４がオン状態となり、ノ―ドａの電圧を維持
している容量２２をＮチャンネルＭＯＳトランジスタ１
５、ＰチャンネルＭＯＳトランジスタ１４により放電
し、ノ―ドａの電圧値はノ―ドｂより遅く“Ｌ”レベル
となる。
【００２７】このときの電圧レベルは、ＮＯＴ素子３の
出力に比べＰチャンネルＭＯＳトランジスタ１４のスレ
シホ―ルド電圧Ｖtp分だけ上昇した電圧値（Ｖss＋
Ｖtp）となる。この結果、ＮチャンネルＭＯＳトランジ
スタ２１が先にオフしたのち、ＰチャンネルＭＯＳトラ
ンジスタ１７がオンし、出力端子２は、“Ｈ”レベルと
なる。次に、入力信号が“Ｈ”レベルから“Ｌ”レベル
へ変化した場合について説明する。
出力に比べＰチャンネルＭＯＳトランジスタ１４のスレ
シホ―ルド電圧Ｖtp分だけ上昇した電圧値（Ｖss＋
Ｖtp）となる。この結果、ＮチャンネルＭＯＳトランジ
スタ２１が先にオフしたのち、ＰチャンネルＭＯＳトラ
ンジスタ１７がオンし、出力端子２は、“Ｈ”レベルと
なる。次に、入力信号が“Ｈ”レベルから“Ｌ”レベル
へ変化した場合について説明する。
【００２８】入力信号が“Ｌ”レベルとなるとＮチャン
ネルＭＯＳトランジスタ２０はオフ状態となり、ＮＯＴ
素子３の出力が反転して“Ｈ”レベルとなるまで、Ｎチ
ャンネルＭＯＳトランジスタ１８はオフ状態のままで、
ノ―ドｂの電圧値は、ＮチャンネルＭＯＳトランジスタ
２１のゲ―ト容量、ＮチャンネルＭＯＳトランジスタ２
０、ＰチャンネルＭＯＳトランジスタ１９の拡散容量の
合計容量２３により“Ｌ”レベルを維持する。
ネルＭＯＳトランジスタ２０はオフ状態となり、ＮＯＴ
素子３の出力が反転して“Ｈ”レベルとなるまで、Ｎチ
ャンネルＭＯＳトランジスタ１８はオフ状態のままで、
ノ―ドｂの電圧値は、ＮチャンネルＭＯＳトランジスタ
２１のゲ―ト容量、ＮチャンネルＭＯＳトランジスタ２
０、ＰチャンネルＭＯＳトランジスタ１９の拡散容量の
合計容量２３により“Ｌ”レベルを維持する。
【００２９】一方、ノ―ドａの電圧はＰチャンネルＭＯ
Ｓトランジスタ１４が、ＮＯＴ素子３の出力が“Ｈ”レ
ベルとなるまでオン状態となっていても、Ｐチャンネル
ＭＯＳトランジスタ１６がオン状態となるので、ノ―ド
ａの電圧値は“Ｈ”レベルへ変化する（電圧値は、トラ
ンジスタを抵抗と考えると抵抗比によりＶdd−１／３Ｖ
dd）。
Ｓトランジスタ１４が、ＮＯＴ素子３の出力が“Ｈ”レ
ベルとなるまでオン状態となっていても、Ｐチャンネル
ＭＯＳトランジスタ１６がオン状態となるので、ノ―ド
ａの電圧値は“Ｈ”レベルへ変化する（電圧値は、トラ
ンジスタを抵抗と考えると抵抗比によりＶdd−１／３Ｖ
dd）。
【００３０】この後、ＮＯＴ素子の出力が“Ｌ”レベル
から“Ｈ”レベルへ変化すると、ＰチャンネルＭＯＳト
ランジスタ１４はオフ状態となり、ノ―ドａは“Ｈ”レ
ベル（Ｖdd）となると同時に、ＮチャンネルＭＯＳトラ
ンジスタ１８がオン状態となり、ノ―ドｂの電圧を維持
している容量２３を、ＰチャンネルＭＯＳトランジスタ
１９、ＮチャンネルＭＯＳトランジスタ１８により充電
し、ノ―ドｂの電圧値はノ―ドａより遅く“Ｈ”レベル
となる。
から“Ｈ”レベルへ変化すると、ＰチャンネルＭＯＳト
ランジスタ１４はオフ状態となり、ノ―ドａは“Ｈ”レ
ベル（Ｖdd）となると同時に、ＮチャンネルＭＯＳトラ
ンジスタ１８がオン状態となり、ノ―ドｂの電圧を維持
している容量２３を、ＰチャンネルＭＯＳトランジスタ
１９、ＮチャンネルＭＯＳトランジスタ１８により充電
し、ノ―ドｂの電圧値はノ―ドａより遅く“Ｈ”レベル
となる。
【００３１】このときの電圧レベルはＮＯＴ素子３の出
力に比べ、ＮチャンネルＭＯＳトランジスタ１８のスレ
シホ―ルド電圧分だけ下降した電圧値（Ｖdd−Ｖtn）と
なる。この結果、ＰチャンネルＭＯＳトランジスタ１７
が先にオフした後、ＮチャンネルＭＯＳトランジスタ２
１がオンし、出力端子２は“Ｌ”レベルとなる。
力に比べ、ＮチャンネルＭＯＳトランジスタ１８のスレ
シホ―ルド電圧分だけ下降した電圧値（Ｖdd−Ｖtn）と
なる。この結果、ＰチャンネルＭＯＳトランジスタ１７
が先にオフした後、ＮチャンネルＭＯＳトランジスタ２
１がオンし、出力端子２は“Ｌ”レベルとなる。
【００３２】これらの状態を示したのが図３（ａ）〜
（ｄ）であり、本実施例回路の動作において最終出力段
のＰチャンネルＭＯＳトランジスタ１７、Ｎチャンネル
ＭＯＳトランジスタ２１が同時にオン状態とならないよ
う動作する。以上において、ＭＯＳトランジスタ１４，
１５，１６は第１の制御回路６を構成し、ＭＯＳトラン
ジスタ１８，１９，２０は第２の制御回路７を構成す
る。
（ｄ）であり、本実施例回路の動作において最終出力段
のＰチャンネルＭＯＳトランジスタ１７、Ｎチャンネル
ＭＯＳトランジスタ２１が同時にオン状態とならないよ
う動作する。以上において、ＭＯＳトランジスタ１４，
１５，１６は第１の制御回路６を構成し、ＭＯＳトラン
ジスタ１８，１９，２０は第２の制御回路７を構成す
る。
【００３３】
【発明の効果】従って、以上説明したように、本発明に
よれば、最終段のＰおよびＮチャンネルＭＯＳトランジ
スタが、同時にオン状態となることをなくし、これによ
り電源から接地側へ流れる貫通電流を低減することによ
り、出力端子で発生するオ―バ―シュ―ト、アンダ―シ
ュ―トを抑え、これらよる外部回路への電波障害の誘発
を防止することが可能なＣＭＯＳ出力バッファ回路を提
供することができる。
よれば、最終段のＰおよびＮチャンネルＭＯＳトランジ
スタが、同時にオン状態となることをなくし、これによ
り電源から接地側へ流れる貫通電流を低減することによ
り、出力端子で発生するオ―バ―シュ―ト、アンダ―シ
ュ―トを抑え、これらよる外部回路への電波障害の誘発
を防止することが可能なＣＭＯＳ出力バッファ回路を提
供することができる。
【図１】本発明によるＣＭＯＳ出力バッファ回路の一実
施例の基本構成を示す図。
施例の基本構成を示す図。
【図２】本発明によるＣＭＯＳ出力バッファ回路の一実
施例の具体的構成を示す図。
施例の具体的構成を示す図。
【図３】図２の構成の動作を説明するためのタイミング
チャ―ト。
チャ―ト。
【図４】図１の構成の動作を説明するためのタイミング
チャ―ト。
チャ―ト。
【図５】従来のＣＭＯＳ出力バッファ回路を示す図。
【図６】図５の動作を説明するためのタイミングチャ―
ト。
ト。
１…入力端子、 ２…出力端子、３…ＮＯＴ素
子、 ４，５…ＣＭＯＳトランジスタ、１４，１
６，１７，１９…ＰチャンネルＭＯＳトランジスタ、１
５，１８，２０，２１…ＮチャンネルＭＯＳトランジス
タ、２２，２３…浮遊容量（ゲ―ト容量＋拡散容量）。
子、 ４，５…ＣＭＯＳトランジスタ、１４，１
６，１７，１９…ＰチャンネルＭＯＳトランジスタ、１
５，１８，２０，２１…ＮチャンネルＭＯＳトランジス
タ、２２，２３…浮遊容量（ゲ―ト容量＋拡散容量）。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 8321−5Ｊ Ｈ０３Ｋ 19/094 Ｂ
Claims (1)
- 【請求項１】 入力信号が印加されるＮＯＴ素子と、 前記ＮＯＴ素子の出力信号を二分岐した信号で駆動され
るＰチャンネルおよびＮチャンネルよりなるＣＭＯＳト
ランジスタと、 前記ＮＯＴ素子とＣＭＯＳトランジスタとの間に設けら
れ、前記二分岐した信号の立上りおよび立下りのタイミ
ングを相互に偏位させる第１および第２の制御回路を具
備したことを特徴とするＣＭＯＳ出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4277171A JPH06132806A (ja) | 1992-10-15 | 1992-10-15 | Ｃｍｏｓ出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4277171A JPH06132806A (ja) | 1992-10-15 | 1992-10-15 | Ｃｍｏｓ出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132806A true JPH06132806A (ja) | 1994-05-13 |
Family
ID=17579801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4277171A Withdrawn JPH06132806A (ja) | 1992-10-15 | 1992-10-15 | Ｃｍｏｓ出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132806A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US6046607A (en) * | 1994-11-21 | 2000-04-04 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US7109966B2 (en) | 2002-07-12 | 2006-09-19 | Rohm Co., Ltd. | Display element drive circuit and display device |
| JP2006319711A (ja) * | 2005-05-13 | 2006-11-24 | Kyosan Electric Mfg Co Ltd | ゲートドライブ回路 |
-
1992
- 1992-10-15 JP JP4277171A patent/JPH06132806A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US6046607A (en) * | 1994-11-21 | 2000-04-04 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US7109966B2 (en) | 2002-07-12 | 2006-09-19 | Rohm Co., Ltd. | Display element drive circuit and display device |
| JP2006319711A (ja) * | 2005-05-13 | 2006-11-24 | Kyosan Electric Mfg Co Ltd | ゲートドライブ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7176741B2 (en) | Level shift circuit | |
| JPS63112893A (ja) | 半導体集積回路 | |
| EP0675601B1 (en) | Circuit for enhancing logic transitions appearing on a line | |
| JPH11177398A (ja) | 遅延回路 | |
| US5073727A (en) | Cmos inverter with noise reduction feedback means | |
| JPH08162941A (ja) | 出力回路装置 | |
| JPH06132806A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH04284021A (ja) | 出力回路 | |
| JPH07202677A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| US6335649B1 (en) | Schmitt trigger circuit | |
| JPH05110419A (ja) | Ｃｍｏｓインバータ回路 | |
| JPH08181600A (ja) | レベルシフト回路 | |
| JP2944277B2 (ja) | バッファ回路 | |
| JP2845192B2 (ja) | 差動スイッチング回路 | |
| JPH0690159A (ja) | 出力バッファ回路 | |
| JPH06132808A (ja) | 出力バッファ回路 | |
| KR100299050B1 (ko) | 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭 | |
| JPH05167424A (ja) | 出力バッファ回路 | |
| JP3071911B2 (ja) | Ｃｍｏｓ型入力回路 | |
| JPH0456412A (ja) | Ｍｏｓ型論理回路 | |
| JP2586196B2 (ja) | 出力回路 | |
| JP2947042B2 (ja) | 低位相差差動バッファ | |
| JPH04207225A (ja) | Ｃｍｏｓバッファ回路 | |
| JPH04301921A (ja) | インバータ回路 | |
| JP2976497B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |