JP2006319711A - ゲートドライブ回路 - Google Patents

Abstract

【課題】主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを排除する。
【解決手段】主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴＱ１及びＮ型ＭＯＳＦＥＴＱ２の一方がＯＮされ、他方がＯＦＦされている時に主スイッチング素子をＯＮし、一方がＯＦＦされ、他方がＯＮされている時に主スイッチング素子をＯＦＦするゲートドライブ回路において、一方がＯＦＦからＯＮに切り換えられ、他方がＯＮからＯＦＦに切り換えられる場合に、一方がＯＦＦからＯＮに切り換えられる瞬間よりも先に他方をＯＮからＯＦＦに切り換え、一方がＯＮからＯＦＦに切り換えられ、他方がＯＦＦからＯＮに切り換えられる場合に、他方がＯＦＦからＯＮに切り換えられる瞬間よりも先に一方をＯＮからＯＦＦに切り換える。
【選択図】図１

Description

本発明は、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを具備し、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＮされ、他方がＯＦＦされている時に前記主スイッチング素子をＯＮし、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＦＦされ、他方がＯＮされている時に前記主スイッチング素子をＯＦＦするように構成されたゲートドライブ回路に関し、特には、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを排除することができるゲートドライブ回路に関する。

詳細には、本発明は、例えば電力用（６００Ａ／６００Ｖ級）のＩＧＢＴ、Ｐｏｗｅｒ−ＭＯＳＦＥＴ等のような主スイッチング（出力）素子を、高速かつ低損失に運転するためのゲートドライブ回路に関し、通常のＩＧＢＴ運転周波数（＜２０ｋＨｚ）より高い高周波（２０〜５０ｋＨｚ）運転にも対応可能に構成されたゲートドライブ回路に関する。

更に具体的には、本発明は、例えば特開平８−２９３７４１号公報に記載されたＰｃｈ−Ｎｃｈ相補型ゲートドライブ回路を更に改善したゲートドライブ回路に関する。

図２は従来のゲートドライブ回路の一例を示した図である。図２に示したような主ＩＧＢＴは、例えば周波数２０ｋＨｚ〜５０ｋＨｚもの高周波数での運転を求められることが、近年のスイッチング（ＳＷ）回路での応用においてはめずらしくない。高周波化すると、例えば（回路における）使用部品を小型化することができ、また、装置全体を小型化することができる。また、小型化すればするほど、回路配線長が有する寄生のＬ分あるいはＣ分も小さくできるという２次的改善効果も期待できる。換言すれば、回路配線長が有する寄生のＬ分あるいはＣ分を小さくすることが、高周波化には必須であるとも言える。

加えて、装置の騒音という観点からしても、主運転領域での周波数は、２０ｋＨｚ以上であることが好ましいであろう。

図２において、駆動されるべき主ＩＧＢＴの出力電流が、より大型化する場合を想定してみる。

まず、信号源からＮＰＮトランジスタＴＲ３のベース端子に負のパルスが入力されると、ＮＰＮトランジスタＴＲ３がＯＦＦし、ＮＰＮトランジスタＴＲ３のコレクタ電位がＶＤ電位近くまで上昇する。また、ＮＰＮトランジスタＴＲ１のベース電位およびＰＮＰトランジスタＴＲ２のベース電位は、ＮＰＮトランジスタＴＲ３のコレクタ電位とほぼ等しくなる。

そのため、ＮＰＮトランジスタＴＲ１のエミッタ電位に対するベース電位が高くなり、ＮＰＮトランジスタＴＲ１がＯＮする。また、ＰＮＰトランジスタＴＲ２のエミッタ電位に対するベース電位が高くなり、ＰＮＰトランジスタＴＲ２がＯＦＦする。その結果、主ＩＧＢＴのＣＧＥ容量（ゲート端子とエミッタ端子との間の電気容量）を充電するための充電電流がＶＤ（ライン）から主ＩＧＢＴのゲート端子に流れ、主ＩＧＢＴのＣＧＥ容量の充電モードが開始される。

一方、信号源からＮＰＮトランジスタＴＲ３に正のパルスが入力されると、ＮＰＮトランジスタＴＲ３がＯＮし、ＮＰＮトランジスタＴＲ３のコレクタ電位がＧＮＤ電位近くまで低下する。また、ＮＰＮトランジスタＴＲ１のベース電位およびＰＮＰトランジスタＴＲ２のベース電位は、ＮＰＮトランジスタＴＲ３のコレクタ電位とほぼ等しくなる。

そのため、ＮＰＮトランジスタＴＲ１のエミッタ電位に対するベース電位が低くなり、ＮＰＮトランジスタＴＲ１がＯＦＦする。また、ＰＮＰトランジスタＴＲ２のエミッタ電位に対するベース電位が低くなり、ＰＮＰトランジスタＴＲ２がＯＮする。その結果、主ＩＧＢＴのゲート端子からＧＮＤラインに放電電流が流れ、主ＩＧＢＴのＣＧＥ容量の放電モードが開始される。

上述した充電および放電の繰り返しにより、主ＩＧＢＴのスイッチングが繰り返される。主ＩＧＢＴの出力電流が大きくなればなるほど、用いられるＩＧＢＴの電流定格や、それに伴うＣＧＥ容量も増大する。更に、入力信号の周波数（ＯＮ／ＯＦＦ）が増大すればするほど、主ＩＧＢＴのＣＧＥ容量が、より短時間に充電／放電されなくてはならない。

つまり、主ＩＧＢＴが大きくなればなるほど、主ＩＧＢＴのゲート端子に接続される充電／放電ドライブ用のトランジスタＴＲ１およびトランジスタＴＲ２並びにトランジスタＴＲ３の出力電流が大きくないと、高周波の運転を達成することができなくなる。

ある一つの応用として、主ＩＧＢＴの取り扱う電力が、例えば６００Ａ／６００Ｖ級もの大電力用途であり、その運転周波数が２０〜５０ｋＨｚにも達している場合には、上述した充電／放電電流も（ピークで）約１０Ａにも達することになる。そうなると、主ＩＧＢＴのゲート端子を充電／放電ドライブするためのトランジスタＴＲ１およびトランジスタＴＲ２（並びにトランジスタＴＲ３）は、例えばＩＣＥ（コレクタ端子とエミッタ端子との間を流れる電流）≒０．５〜１Ａ／４０Ｖ級クラスの小容量の信号用Ｂｉｐ−Ｔｒではもはや間に合わなくなり、出力電流ＩＤＳが１０ＡクラスのＰｏｗｅｒ−ＭＯＳＦＥＴを用いて回路構成をすることが必然となる。

図３は従来のゲートドライブ回路の他の例の一部を示した図である。詳細には、図３はゲートドライブ回路の出力部を示している。図３に示すゲートドライブ回路においては、図２に示したトランジスタＴＲ１およびトランジスタＴＲ２のような小信号用Ｂｉｐ−Ｔｒの代わりに、Ｐｃｈ−Ｎｃｈ（相補型）のＰｏｗｅｒ−ＭＯＳＦＥＴＱ１およびＰｏｗｅｒ−ＭＯＳＦＥＴＱ２が、主ＩＧＢＴのゲート端子に用いられている。主ＩＧＢＴのゲート端子を駆動するためのＭＯＳＦＥＴＱ１およびＭＯＳＦＥＴＱ２の出力電流は、ＩＤＳ≒１０Ａ程度である。

図３において、ＭＯＳＦＥＴＱ１（Ｐｃｈ）は、そのゲート端子に正のパルスが入力されると、ＭＯＳＦＥＴＱ１（Ｐｃｈ）のゲート電位がそのソース電位とほぼ等しくなり、ＯＦＦになる。一方、そのゲート端子に負のパルスが入力されると、ＭＯＳＦＥＴＱ１（Ｐｃｈ）のゲート電位がそのソース電位よりも低くなり、ＯＮになる。

また、ＭＯＳＦＥＴＱ２（Ｎｃｈ）は、そのゲート端子に正のパルスが入力されると、ＭＯＳＦＥＴＱ２（Ｎｃｈ）のゲート電位がそのソース電位よりも高くなり、ＯＮになる。一方、そのゲート端子に負のパルスが入力されると、ＭＯＳＦＥＴＱ２（Ｎｃｈ）のゲート電位がそのソース電位とほぼ等しくなり、ＯＦＦになる。

つまり、図３に示したゲートドライブ回路の出力部では、負のパルスがＭＯＳＦＥＴＱ１（Ｐｃｈ）のゲート端子およびＭＯＳＦＥＴＱ２（Ｎｃｈ）のゲート端子に入力された時には、ＭＯＳＦＥＴＱ１（Ｐｃｈ）がＯＮし、ＭＯＳＦＥＴＱ２（Ｎｃｈ）がＯＦＦする。その結果、主ＩＧＢＴのゲート端子の電位が＋ＶＤまで上昇し、主ＩＧＢＴがＯＮする。一方、正のパルスがＭＯＳＦＥＴＱ１（Ｐｃｈ）のゲート端子およびＭＯＳＦＥＴＱ２（Ｎｃｈ）のゲート端子に入力された時には、ＭＯＳＦＥＴＱ１（Ｐｃｈ）がＯＦＦし、ＭＯＳＦＥＴＱ２（Ｎｃｈ）がＯＮする。その結果、主ＩＧＢＴのゲート端子から−ＶＤ側に電流が流出し、主ＩＧＢＴがＯＦＦする。

図４は図３に示したＭＯＳＦＥＴＱ１（Ｐｃｈ）およびＭＯＳＦＥＴＱ２（Ｎｃｈ）を組み込んだ従来のゲートドライブ回路を示した図である。図４に示すゲートドライブ回路においては、ＭＯＳＦＥＴＱ１（Ｐｃｈ）およびＭＯＳＦＥＴＱ２（Ｎｃｈ）を駆動するためのＰｏｗｅｒ−ＭＯＳＦＥＴＱ３（Ｐｃｈ）とＰｏｗｅｒ−ＭＯＳＦＥＴＱ４（Ｎｃｈ）とが抵抗Ｒを介して接続されている。詳細には、図４に示すように、ＭＯＳＦＥＴＱ１（Ｐｃｈ）のゲート（Ｇ１）端子にＭＯＳＦＥＴＱ３（Ｐｃｈ）のドレイン（Ｄ３）端子が接続され、ＭＯＳＦＥＴＱ２（Ｎｃｈ）のゲート（Ｇ２）端子にＭＯＳＦＥＴＱ４（Ｎｃｈ）のドレイン（Ｄ４）端子が接続され、ＭＯＳＦＥＴＱ１（Ｐｃｈ）のソース（Ｓ１）端子とＭＯＳＦＥＴＱ３（Ｐｃｈ）のソース（Ｓ３）端子とが＋１０Ｖの＋ＶＤに接続され、ＭＯＳＦＥＴＱ２（Ｎｃｈ）のソース（Ｓ２）端子とＭＯＳＦＥＴＱ４（Ｎｃｈ）のソース（Ｓ４）端子とが−５Ｖの−ＶＤに接続され、ＭＯＳＦＥＴＱ３（Ｐｃｈ）のゲート（Ｇ３）端子とＭＯＳＦＥＴＱ４（Ｎｃｈ）のゲート（Ｇ４）端子とが入力信号源に接続されている。

図４に示したゲートドライブ回路では、信号源から正のパルスが入力されると、ＭＯＳＦＥＴＱ３（Ｐｃｈ）がＯＦＦし、ＭＯＳＦＥＴＱ４（Ｎｃｈ）がＯＮする。そのため、ＭＯＳＦＥＴＱ４（Ｎｃｈ）のソース（Ｓ４）端子およびドレイン（Ｄ４）端子が、−ＶＤ（−５Ｖ）とほぼ同電位になる。また、ＭＯＳＦＥＴＱ２（Ｎｃｈ）のゲート（Ｇ２）端子も、−ＶＤ（−５Ｖ）とほぼ同電位になり、ＭＯＳＦＥＴＱ２（Ｎｃｈ）のソース（Ｓ２）端子とほぼ同電位になる。その結果、ＭＯＳＦＥＴＱ２（Ｎｃｈ）がＯＦＦする。更に、ＭＯＳＦＥＴＱ１（Ｐｃｈ）のゲート（Ｇ１）端子の電位も、−ＶＤ（−５Ｖ）近くまで低下し、ＭＯＳＦＥＴＱ１（Ｐｃｈ）のソース（Ｓ１）端子の電位（≒＋１０Ｖ）より低くなる。その結果、ＭＯＳＦＥＴＱ１（Ｐｃｈ）がＯＮする。それにより、＋ＶＤ（＋１０Ｖ）から主ＩＧＢＴのゲート端子に正電圧が供給され、主ＩＧＢＴがＯＮする。

一方、信号源から負のパルスが入力されると、ＭＯＳＦＥＴＱ３（Ｐｃｈ）がＯＮし、ＭＯＳＦＥＴＱ４（Ｎｃｈ）がＯＦＦする。そのため、ＭＯＳＦＥＴＱ３（Ｐｃｈ）のソース（Ｓ３）端子およびドレイン（Ｄ３）端子が、＋ＶＤ（＋１０Ｖ）とほぼ同電位になる。また、ＭＯＳＦＥＴＱ１（Ｐｃｈ）のゲート（Ｇ１）端子も、＋ＶＤ（＋１０Ｖ）とほぼ同電位になり、ＭＯＳＦＥＴＱ１（Ｐｃｈ）のソース（Ｓ１）端子とほぼ同電位になる。その結果、ＭＯＳＦＥＴＱ１（Ｐｃｈ）がＯＦＦする。更に、ＭＯＳＦＥＴＱ２（Ｎｃｈ）のゲート（Ｇ２）端子の電位も、＋ＶＤ（＋１０Ｖ）近くまで上昇し、ＭＯＳＦＥＴＱ２（Ｎｃｈ）のソース（Ｓ２）端子の電位（≒−５Ｖ）より高くなる。その結果、ＭＯＳＦＥＴＱ２（Ｎｃｈ）がＯＮする。それにより、主ＩＧＢＴのゲート端子から−ＶＤ側に電流が流出し、主ＩＧＢＴがＯＦＦする。

上述したように、図４に示したゲートドライブ回路では、高速での充電／放電を可能とするのに充分な充電／放電電流がＭＯＳＦＥＴＱ１／ＭＯＳＦＥＴＱ２を介して主ＩＧＢＴのゲート端子に供給されるはずなので、一見、ゲートドライブ回路における全ての問題が解決したかのように見える。にもかかわらず、図４に示したゲートドライブ回路においても下記のような問題がある。

通常、このようなＰｏｗｅｒ−ＭＯＳＦＥＴのゲート端子−ソース端子間耐圧は、（用いられたゲート酸化膜の膜厚により制限され、約６０Ｖ／１０００Å、）せいぜい２０Ｖ程度の値しか保証されていない。従って、実用的な＋ＶＤは、＋ＶＤ≒＋１０Ｖが選定され、−ＶＤ電圧は、−ＶＤ≒−５Ｖが選定される。尚、−ＶＤ≒−５Ｖであるのは、充電時（＋ＶＤ側）に比べて、放電時（−ＶＤ側）の方が、より小さな駆動電力ですむためである。

主ＩＧＢＴの持つ能力を充分に発揮させるには、＋ＶＤ＝＋１５Ｖ、−ＶＤ＝−１５Ｖの駆動電圧が確保されなければならないという事情（背景）があるにもかかわらず、現実にはＰｏｗｅｒ−ＭＯＳＦＥＴのゲート端子−ソース端子間耐圧ＶＧＳｍａｘの最大定格電圧の制限からくる、結果としての低い駆動電圧（＋ＶＤ＝＋１０Ｖ）のために、主ＩＧＢＴは能力一杯まで運転されることができない。つまり、スイッチング（ＳＷ）速度の向上、あるいは、運転上の損失の面において、期待するほどの効果が得られないという結果となる。

つまり、±ＶＤ＝±１５Ｖの駆動電圧をも充分に供給（確保）できる主ＩＧＢＴのゲートドライブ回路が必要である。

図５は充分な駆動電流および駆動電圧が得られるように構成された従来のゲートドライブ回路の一例を示した図である。図５に示すゲートドライブ回路では、ＭＯＳＦＥＴＱ１（Ｐｃｈ）のドレイン（Ｄ１）端子およびＭＯＳＦＥＴＱ２（Ｎｃｈ）のドレイン（Ｄ２）端子が主ＩＧＢＴのゲート端子に接続されている。

更に、ＭＯＳＦＥＴＱ１（Ｐｃｈ）を駆動するために、ＮＰＮトランジスタＴＲ１およびＰＮＰトランジスタＴＲ２からなる相補型の駆動用トランジスタセットが、ＭＯＳＦＥＴＱ１（Ｐｃｈ）のゲート（Ｇ１）端子に接続されている。詳細には、ＮＰＮトランジスタＴＲ１およびＰＮＰトランジスタＴＲ２のエミッタ端子がＭＯＳＦＥＴＱ１（Ｐｃｈ）のゲート（Ｇ１）端子に接続されている。また、ＭＯＳＦＥＴＱ１（Ｐｃｈ）とは独立して、ＭＯＳＦＥＴＱ２（Ｎｃｈ）を駆動するために、ＮＰＮトランジスタＴＲ３およびＰＮＰトランジスタＴＲ４からなる相補型の駆動用トランジスタセットが、ＭＯＳＦＥＴＱ２（Ｎｃｈ）のゲート（Ｇ２）端子に接続されている。詳細には、ＮＰＮトランジスタＴＲ３およびＰＮＰトランジスタＴＲ４のエミッタ端子がＭＯＳＦＥＴＱ２（Ｎｃｈ）のゲート（Ｇ２）端子に接続されている。

更に、＋ＶＤ側では、ＮＰＮトランジスタＴＲ１およびＰＮＰトランジスタＴＲ２のベース端子が、入力信号処理用のＮＰＮトランジスタＴＲ５のコレクタ端子に接続され、ＮＰＮトランジスタＴＲ１のコレクタ端子とＮＰＮトランジスタＴＲ５のコレクタ端子とが抵抗Ｒ１を介して接続され、ＮＰＮトランジスタＴＲ１のコレクタ端子およびＭＯＳＦＥＴＱ１（Ｐｃｈ）のソース（Ｓ１）端子が＋ＶＤ（＋１５Ｖ）に接続されている。また、−ＶＤ側では、ＮＰＮトランジスタＴＲ３およびＰＮＰトランジスタＴＲ４のベース端子が、入力信号処理用のＰＮＰトランジスタＴＲ６のコレクタ端子に接続され、ＰＮＰトランジスタＴＲ４のコレクタ端子とＰＮＰトランジスタＴＲ６のコレクタ端子とが抵抗Ｒ２を介して接続され、ＰＮＰトランジスタＴＲ４のコレクタ端子およびＭＯＳＦＥＴＱ２（Ｎｃｈ）のソース（Ｓ２）端子が−ＶＤ（−１５Ｖ）に接続されている。

更に、入力信号処理用のＮＰＮトランジスタＴＲ５およびＰＮＰトランジスタＴＲ６のベース端子が、パルス信号（正・負）を供給するための信号源に接続され、ＰＮＰトランジスタＴＲ２およびＮＰＮトランジスタＴＲ３のコレクタ端子並びにＮＰＮトランジスタＴＲ５およびＰＮＰトランジスタＴＲ６のエミッタ端子がＧＮＤ電位に接続されている。

図５に示したゲートドライブ回路では、信号源から正のパルスが入力されると、ＮＰＮトランジスタＴＲ５がＯＮし、ＰＮＰトランジスタＴＲ６がＯＦＦする。ＮＰＮトランジスタＴＲ５がＯＮすると、ＮＰＮトランジスタＴＲ５のコレクタ電位がＧＮＤ電位近くまで低下し、それに伴って、ＮＰＮトランジスタＴＲ１およびＰＮＰトランジスタＴＲ２のベース電位もＧＮＤ電位近くまで低下する。その結果、ＮＰＮトランジスタＴＲ１のベース電位がそのエミッタ電位よりも低くなり、ＮＰＮトランジスタＴＲ１がＯＦＦする。一方、ＰＮＰトランジスタＴＲ２のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴＲ２はＯＮする。それにより、ＭＯＳＦＥＴＱ１（Ｐｃｈ）のゲート（Ｇ１）電位（≒ＧＮＤ電位）がそのソース（Ｓ１）電位（≒＋ＶＤ電位）よりも低くなり、ＭＯＳＦＥＴＱ１（Ｐｃｈ）がＯＮする。その結果、＋ＶＤ（＋１５Ｖ）から主ＩＧＢＴのゲート端子に正電圧が供給され、主ＩＧＢＴがＯＮする。

尚、ＰＮＰトランジスタＴＲ６がＯＦＦすると、ＰＮＰトランジスタＴＲ６のコレクタ電位が−ＶＤ（−１５Ｖ）電位近くまで低下し、それに伴って、ＮＰＮトランジスタＴＲ３およびＰＮＰトランジスタＴＲ４のベース電位も−ＶＤ（−１５Ｖ）電位近くまで低下する。その結果、ＮＰＮトランジスタＴＲ３のベース電位がそのエミッタ電位よりも低くなり、ＮＰＮトランジスタＴＲ３がＯＦＦする。一方、ＰＮＰトランジスタＴＲ４のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴＲ４はＯＮする。それにより、ＭＯＳＦＥＴＱ２（Ｎｃｈ）のゲート（Ｇ２）電位がそのソース（Ｓ２）電位（≒−ＶＤ）とほぼ等しくなり、ＭＯＳＦＥＴＱ２（Ｎｃｈ）がＯＦＦする。

一方、信号源から負のパルスが入力されると、ＮＰＮトランジスタＴＲ５がＯＦＦし、ＰＮＰトランジスタＴＲ６がＯＮする。ＰＮＰトランジスタＴＲ６がＯＮすると、ＰＮＰトランジスタＴＲ６のコレクタ電位がＧＮＤ電位近くまで上昇し、それに伴って、ＮＰＮトランジスタＴＲ３およびＰＮＰトランジスタＴＲ４のベース電位もＧＮＤ電位近くまで上昇する。その結果、ＮＰＮトランジスタＴＲ３のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴＲ３がＯＮする。一方、ＰＮＰトランジスタＴＲ４のベース電位がそのエミッタ電位よりも高くなり、ＰＮＰトランジスタＴＲ４はＯＦＦする。それにより、ＭＯＳＦＥＴＱ２（Ｎｃｈ）のゲート（Ｇ２）電位（≒ＧＮＤ電位）がそのソース（Ｓ２）電位（≒−ＶＤ電位）よりも高くなり、ＭＯＳＦＥＴＱ２（Ｎｃｈ）がＯＮする。その結果、主ＩＧＢＴのゲート端子から−ＶＤ側に電流が流出し、主ＩＧＢＴがＯＦＦする。

尚、ＮＰＮトランジスタＴＲ５がＯＦＦすると、ＮＰＮトランジスタＴＲ５のコレクタ電位が＋ＶＤ（＋１５Ｖ）電位近くまで上昇し、それに伴って、ＮＰＮトランジスタＴＲ１およびＰＮＰトランジスタＴＲ２のベース電位も＋ＶＤ（＋１５Ｖ）電位近くまで上昇する。その結果、ＮＰＮトランジスタＴＲ１のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴＲ１がＯＮする。一方、ＰＮＰトランジスタＴＲ２のベース電位がそのエミッタ電位よりも高くなり、ＰＮＰトランジスタＴＲ４はＯＦＦする。それにより、ＭＯＳＦＥＴＱ１（Ｎｃｈ）のゲート（Ｇ１）電位がそのソース（Ｓ１）電位（≒＋ＶＤ）とほぼ等しくなり、ＭＯＳＦＥＴＱ１（Ｎｃｈ）がＯＦＦする。

図５に示したゲートドライブ回路では、ＭＯＳＦＥＴＱ１およびＭＯＳＦＥＴＱ２としてＩＤＳ≒１０ＡクラスのＰｏｗｅｒ−ＭＯＳＦＥＴが用いられ、トランジスタＴＲ１〜ＴＲ６として０．５〜１．０Ａ／４０Ｖクラスの信号用トランジスタが用いられ、抵抗Ｒ１、Ｒ２としても同じ類の電子部品が用いられている。

図５に示したゲートドライブ回路により、充分な充電／放電電圧と充分な充電／放電電流が確保され、主ＩＧＢＴの高速スイッチングが問題なく行えるものと思われていたが、図５に示したゲートドライブ回路においても更なる未解決の問題があることがわかってきた。

詳細には、特開平８−２９３７４１号公報の段落番号〔００１２〕および段落番号〔００１３〕に記載されているように、ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２とが同時にＯＮ、つまり、同時導通してしまうおそれがあるという問題が未だに解決していないことがわかってきた。すなわち、図５に示したゲートドライブ回路においては、ＭＯＳＦＥＴＱ１（Ｐｃｈ）側にＯＮ信号が与えられている時に、何等かの原因により、ＭＯＳＦＥＴＱ２（Ｎｃｈ）側にもＯＮ信号のパルス信号が入った場合に、主電源Ｅ（図示せず）から負荷Ｌ（図示せず）を介さずに短絡電流が流れてしまい、装置が破壊に至ってしまうおそれがある。

ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２とが同時にＯＮするおそれがある原因は、ＮＰＮトランジスタＴＲ１／ＰＮＰトランジスタＴＲ２（Ｐｃｈ側）およびＮＰＮトランジスタＴＲ３／ＰＮＰトランジスタＴＲ４（Ｎｃｈ側）の各々のドライブが独立に駆動されてしまっており、ＭＯＳＦＥＴＱ１（Ｐｃｈ）とＭＯＳＦＥＴＱ２（Ｎｃｈ）とを交互に正常に動作させるためのデッドタイムが確保できない回路構成になっているためである。

詳細には、図５に示したゲートドライブ回路は、上述したように、信号源から正のパルスが入力されると、ＭＯＳＦＥＴＱ１（Ｐｃｈ）がＯＦＦからＯＮに切り換わり、ＭＯＳＦＥＴＱ２（Ｎｃｈ）がＯＮからＯＦＦに切り換わるように構成されている。つまり、ＯＦＦからＯＮへのＭＯＳＦＥＴＱ１（Ｐｃｈ）の切り換わりと、ＯＮからＯＦＦへのＭＯＳＦＥＴＱ２（Ｎｃｈ）の切り換わりが同時に行われるように構成されており、図５に示したゲートドライブ回路では、正のパルスが入力された時に、ＭＯＳＦＥＴＱ１（Ｐｃｈ）およびＭＯＳＦＥＴＱ２（Ｎｃｈ）が同時にＯＦＦになるデッドタイムが確保されていない。そのため、図５に示したゲートドライブ回路では、正のパルスが入力された時に、何等かの理由により、ＭＯＳＦＥＴＱ１（Ｐｃｈ）およびＭＯＳＦＥＴＱ２（Ｎｃｈ）が同時にＯＮになってしまうおそれがあった。

また、図５に示したゲートドライブ回路は、上述したように、信号源から負のパルスが入力されると、ＭＯＳＦＥＴＱ１（Ｐｃｈ）がＯＮからＯＦＦに切り換わり、ＭＯＳＦＥＴＱ２（Ｎｃｈ）がＯＦＦからＯＮに切り換わるように構成されている。つまり、ＯＮからＯＦＦへのＭＯＳＦＥＴＱ１（Ｐｃｈ）の切り換わりと、ＯＦＦからＯＮへのＭＯＳＦＥＴＱ２（Ｎｃｈ）の切り換わりが同時に行われるように構成されており、図５に示したゲートドライブ回路では、負のパルスが入力された時に、ＭＯＳＦＥＴＱ１（Ｐｃｈ）およびＭＯＳＦＥＴＱ２（Ｎｃｈ）が同時にＯＦＦになるデッドタイムが確保されていない。そのため、図５に示したゲートドライブ回路では、負のパルスが入力された時に、何等かの理由により、ＭＯＳＦＥＴＱ１（Ｐｃｈ）およびＭＯＳＦＥＴＱ２（Ｎｃｈ）が同時にＯＮになってしまうおそれがあった。

上述したように、例えばＩＧＢＴのような大電力（例えば６００Ａ／６００Ｖクラス）の出力用スイッチング素子を例えば２０〜５０ｋＨｚで高速運転する上では、主素子のゲート容量ＣＧＥの充電／放電を短時間に行う必要がある。

充分なゲート充電／放電電流を駆動することは、図４に示したように主素子の前段（ゲート端子）にＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２とのＰｃｈ−Ｎｃｈ相補型のＰｏｗｅｒ−ＭＯＳＦＥＴを用いることで解決のメドがついた。

主素子の前段のＰｃｈ−Ｎｃｈ相補型のＰｏｗｅｒ−ＭＯＳＦＥＴを駆動するための充分なゲート駆動電圧（ＶＤ＝±１５Ｖ）を得るためには、図５に示したような相補型Ｂｉｐ−Ｔｒ（ＮＰＮトランジスタＴＲ１／ＰＮＰトランジスタＴＲ２とＮＰＮトランジスタＴＲ３／ＰＮＰトランジスタＴＲ４との組み合わせ）回路を形成することで解決のメドがついた。

ところが、図５に示したゲートドライブ回路においても、ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２とをドライブする回路が独立に動いているために、ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２とを適切なデッドタイムをもって同期させて駆動するという技術が確立されておらず、装置が破壊するおそれがあるという課題が未解決となっている。

特開平８−２９３７４１号公報

前記問題点に鑑み、本発明は、主スイッチング素子を駆動するためのＰｃｈ−Ｎｃｈ相補型の２つのＰｏｗｅｒ−ＭＯＳＦＥＴが同時に導通してしまうおそれを排除することができるゲートドライブ回路を提供することを目的とする。

詳細には、本発明は、大電力用主スイッチング素子の高速運転と、充分なゲート充電／放電電流および充電／放電電圧の供給が可能であって、しかも、主スイッチング素子を駆動するためのＰｃｈ−Ｎｃｈ相補型の２つのＰｏｗｅｒ−ＭＯＳＦＥＴが同時に導通してしまうおそれを排除することができる大電力・高速ゲートドライブ回路を提供することを目的とする。

更に、本発明は、市販されている安価の部品を用いて、しかも、大した部品点数の追加もなく、コストパフォーマンスの大きいゲートドライブ回路を提供することを目的とする。

更に、本発明は、他の応用装置にも適用可能で、他の装置にも共通な、装置の小型化、電力損失の低減、騒音問題の解消などの課題を、より改善することができるゲートドライブ回路を提供することを目的とする。

上述課題を解決するため、本発明によるゲートドライブ回路は、次のような特徴的な構成を採用している。

（１）主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを具備し、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＮされ、他方がＯＦＦされている時に前記主スイッチング素子をＯＮし、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＦＦされ、他方がＯＮされている時に前記主スイッチング素子をＯＦＦするように構成されたゲートドライブ回路において、
前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＦＦからＯＮに切り換えられ、他方がＯＮからＯＦＦに切り換えられる場合に、一方がＯＦＦからＯＮに切り換えられる瞬間よりも先に他方をＯＮからＯＦＦに切り換えるための第１切り換え手段と、
前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＮからＯＦＦに切り換えられ、他方がＯＦＦからＯＮに切り換えられる場合に、他方がＯＦＦからＯＮに切り換えられる瞬間よりも先に一方をＯＮからＯＦＦに切り換えるための第２切り換え手段と
を設けたゲートドライブ回路。
（２）信号源から正のパルスが、ベース接地されたＰＮＰトランジスタのエミッタ端子、および、エミッタ接地されたＮＰＮトランジスタのベース端子に供給されると、まず最初に、前記ＰＮＰトランジスタがＯＮすることにより前記Ｎ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、前記ＮＰＮトランジスタがＯＮすることにより前記Ｐ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる上記（１）のゲートドライブ回路。
（３）ベース接地された第８ＰＮＰトランジスタのコレクタ端子に第１０ＮＰＮトランジスタのベース端子が接続され、前記第１０ＮＰＮトランジスタのコレクタ端子が前記Ｎ型ＭＯＳＦＥＴのゲート端子に接続され、前記第１０ＮＰＮトランジスタのエミッタ端子が前記Ｎ型ＭＯＳＦＥＴのソース端子に接続され、コレクタ接地された第２ＰＮＰトランジスタのベース端子が、エミッタ接地された第５ＮＰＮトランジスタのコレクタ端子に接続され、前記第２ＰＮＰトランジスタのエミッタ端子が前記Ｐ型ＭＯＳＦＥＴのゲート端子に接続され、信号源から正のパルスが、前記第８ＰＮＰトランジスタのエミッタ端子、および、前記第５ＮＰＮトランジスタのベース端子に供給されると、まず最初に、前記第８ＰＮＰトランジスタがＯＮし、前記第１０ＮＰＮトランジスタがＯＮすることにより、前記Ｎ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、前記第５ＮＰＮトランジスタがＯＮし、前記第２ＰＮＰトランジスタがＯＮすることにより、前記Ｐ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる上記（２）のゲートドライブ回路。
（４）前記第５ＮＰＮトランジスタのコレクタ端子と前記第２ＰＮＰトランジスタのベース端子との間に抵抗を配置し、前記第２ＰＮＰトランジスタのエミッタ端子と前記Ｐ型ＭＯＳＦＥＴのゲート端子との間に更に抵抗を配置した上記（３）のゲートドライブ回路。
（５）信号源から負のパルスが、ベース接地されたＮＰＮトランジスタのエミッタ端子、および、エミッタ接地されたＰＮＰトランジスタのベース端子に供給されると、まず最初に、前記ＮＰＮトランジスタがＯＮすることにより前記Ｐ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、前記ＰＮＰトランジスタがＯＮすることにより前記Ｎ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる上記（１）のゲートドライブ回路。
（６）ベース接地された第７ＮＰＮトランジスタのコレクタ端子に第９ＰＮＰトランジスタのベース端子が接続され、前記第９ＰＮＰトランジスタのコレクタ端子が前記Ｐ型ＭＯＳＦＥＴのゲート端子に接続され、前記第９ＰＮＰトランジスタのエミッタ端子が前記Ｐ型ＭＯＳＦＥＴのソース端子に接続され、コレクタ接地された第３ＮＰＮトランジスタのベース端子が、エミッタ接地された第６ＰＮＰトランジスタのコレクタ端子に接続され、前記第３ＮＰＮトランジスタのエミッタ端子が前記Ｎ型ＭＯＳＦＥＴのゲート端子に接続され、信号源から負のパルスが、前記第７ＮＰＮトランジスタのエミッタ端子、および、前記第６ＰＮＰトランジスタのベース端子に供給されると、まず最初に、前記第７ＮＰＮトランジスタがＯＮし、前記第９ＰＮＰトランジスタがＯＮすることにより、前記Ｐ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、前記第６ＰＮＰトランジスタがＯＮし、前記第３ＮＰＮトランジスタがＯＮすることにより、前記Ｎ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる上記（５）のゲートドライブ回路。
（７）前記第６ＰＮＰトランジスタのコレクタ端子と前記第３ＮＰＮトランジスタのベース端子との間に抵抗を配置し、前記第３ＮＰＮトランジスタのエミッタ端子と前記Ｎ型ＭＯＳＦＥＴのゲート端子との間に更に抵抗を配置した上記（６）のゲートドライブ回路。
（８）主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを具備し、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＮされ、他方がＯＦＦされている時に前記主スイッチング素子をＯＮし、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＦＦされ、他方がＯＮされている時に前記主スイッチング素子をＯＦＦするように構成されたゲートドライブ回路において、
前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴのドレイン端子が前記主スイッチング素子のゲート端子に接続され、
正または負のパルスを発生させるための信号源が、エミッタ接地された第５ＮＰＮトランジスタのベース端子、および、エミッタ接地された第６ＰＮＰトランジスタのベース端子に接続され、
前記第５ＮＰＮトランジスタのコレクタ端子が、第１ＮＰＮトランジスタのベース端子、および、コレクタ接地された第２ＰＮＰトランジスタのベース端子に接続され、
前記第１ＮＰＮトランジスタのコレクタ端子が、第１抵抗を介して前記第５ＮＰＮトランジスタのコレクタ端子に接続されると共に、前記Ｐ型ＭＯＳＦＥＴのソース端子に接続され、
前記第１ＮＰＮトランジスタのエミッタ端子および前記第２ＰＮＰトランジスタのエミッタ端子が、前記Ｐ型ＭＯＳＦＥＴのゲート端子に接続され、
前記第６ＰＮＰトランジスタのコレクタ端子が、第４ＰＮＰトランジスタのベース端子、および、コレクタ接地された第３ＮＰＮトランジスタのベース端子に接続され、
前記第４ＰＮＰトランジスタのコレクタ端子が、第２抵抗を介して前記第６ＰＮＰトランジスタのコレクタ端子に接続されると共に、前記Ｎ型ＭＯＳＦＥＴのソース端子に接続され、
前記第４ＰＮＰトランジスタのエミッタ端子および前記第３ＮＰＮトランジスタのエミッタ端子が、前記Ｎ型ＭＯＳＦＥＴのゲート端子に接続され、
前記Ｐ型ＭＯＳＦＥＴのソース端子が＋ＶＤラインに接続され、
前記Ｎ型ＭＯＳＦＥＴのソース端子が−ＶＤラインに接続され、
前記信号源が、ベース接地された第８ＰＮＰトランジスタのエミッタ端子、および、ベース接地された第７ＮＰＮトランジスタのエミッタ端子に接続され、
前記第８ＰＮＰトランジスタのコレクタ端子が、第１０ＮＰＮトランジスタのベース端子に接続され、
前記第１０ＮＰＮトランジスタのコレクタ端子が、前記Ｎ型ＭＯＳＦＥＴのゲート端子に接続され、
前記第１０ＮＰＮトランジスタのエミッタ端子が、前記Ｎ型ＭＯＳＦＥＴのソース端子に接続され、
前記第７ＮＰＮトランジスタのコレクタ端子が、第９ＰＮＰトランジスタのベース端子に接続され、
前記第９ＰＮＰトランジスタのコレクタ端子が、前記Ｐ型ＭＯＳＦＥＴのゲート端子に接続され、
前記第９ＰＮＰトランジスタのエミッタ端子が、前記Ｐ型ＭＯＳＦＥＴのソース端子に接続されているゲートドライブ回路。
（９）前記第５ＮＰＮトランジスタのコレクタ端子と前記第２ＰＮＰトランジスタのベース端子との間に第１ベース抵抗を配置し、前記第２ＰＮＰトランジスタのエミッタ端子と前記Ｐ型ＭＯＳＦＥＴのゲート端子との間に第１エミッタ抵抗を配置し、
前記第６ＰＮＰトランジスタのコレクタ端子と前記第３ＮＰＮトランジスタのベース端子との間に第２ベース抵抗を配置し、前記第３ＮＰＮトランジスタのエミッタ端子と前記Ｎ型ＭＯＳＦＥＴのゲート端子との間に第２エミッタ抵抗を配置した上記（８）のゲートドライブ回路。
（１０）前記第５ＮＰＮトランジスタのコレクタ端子と前記第２ＰＮＰトランジスタのベース端子との間に存在し、前記第５ＮＰＮトランジスタのコレクタ端子と前記第１ＮＰＮトランジスタのベース端子との間には存在しないように、前記第１ベース抵抗を配置し、
前記第６ＰＮＰトランジスタのコレクタ端子と前記第３ＮＰＮトランジスタのベース端子との間に存在し、前記第６ＰＮＰトランジスタのコレクタ端子と前記第４ＰＮＰトランジスタのベース端子との間には存在しないように、前記第２ベース抵抗を配置した上記（９）のゲートドライブ回路。
（１１）前記Ｐ型ＭＯＳＦＥＴのゲート−ソース間電気容量と前記第１エミッタ抵抗との積である前記Ｐ型ＭＯＳＦＥＴの放電時および／または充電時の時定数が約１００ｎｓに選定され、前記Ｎ型ＭＯＳＦＥＴのゲート−ソース間電気容量と前記第２エミッタ抵抗との積である前記Ｎ型ＭＯＳＦＥＴの放電時および／または充電時の時定数が約１００ｎｓに選定されている上記（９）又は（１０）のゲートドライブ回路。
（１２）前記主スイッチング素子が６００Ａ／６００Ｖ級であり、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴが１０Ａ／５０Ｖ級であり、前記第１ＮＰＮトランジスタ、前記第２ＰＮＰトランジスタ、前記第３ＮＰＮトランジスタ、前記第４ＰＮＰトランジスタ、前記第５ＮＰＮトランジスタ、前記第６ＰＮＰトランジスタ、前記第７ＮＰＮトランジスタ、前記第８ＰＮＰトランジスタ、前記第９ＰＮＰトランジスタ、および、前記第１０ＮＰＮトランジスタが０．５〜１．０Ａ／４０Ｖ級である上記（８）〜（１１）のいずれかのゲートドライブ回路。

上記（１）のゲートドライブ回路では、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの一方がＯＦＦからＯＮに切り換えられ、他方がＯＮからＯＦＦに切り換えられる場合に、一方がＯＦＦからＯＮに切り換えられる瞬間よりも先に他方をＯＮからＯＦＦに切り換えるための第１切り換え手段と、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの一方がＯＮからＯＦＦに切り換えられ、他方がＯＦＦからＯＮに切り換えられる場合に、他方がＯＦＦからＯＮに切り換えられる瞬間よりも先に一方をＯＮからＯＦＦに切り換えるための第２切り換え手段とが設けられている。換言すれば、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの一方がＯＦＦからＯＮに切り換えられる場合には、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの両方がＯＦＦにされた後に、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの一方がＯＦＦからＯＮに切り換えられる。また、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの他方がＯＦＦからＯＮに切り換えられる場合には、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの両方がＯＦＦにされた後に、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの他方がＯＦＦからＯＮに切り換えられる。そのため、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまう（ＯＮになってしまう）おそれを排除することができる。

上記（２）及び（３）のゲートドライブ回路では、信号源から正のパルスが、ベース接地されたＰＮＰトランジスタのエミッタ端子、および、エミッタ接地されたＮＰＮトランジスタのベース端子に供給されると、まず最初に、ＰＮＰトランジスタがＯＮすることによりＮ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、ＮＰＮトランジスタがＯＮすることによりＰ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる。

詳細には、上記（２）及び（３）のゲートドライブ回路では、ベース接地された第８ＰＮＰトランジスタのコレクタ端子に第１０ＮＰＮトランジスタのベース端子が接続され、第１０ＮＰＮトランジスタのコレクタ端子がＮ型ＭＯＳＦＥＴのゲート端子に接続され、第１０ＮＰＮトランジスタのエミッタ端子がＮ型ＭＯＳＦＥＴのソース端子に接続され、コレクタ接地された第２ＰＮＰトランジスタのベース端子が、エミッタ接地された第５ＮＰＮトランジスタのコレクタ端子に接続され、第２ＮＰＮトランジスタのエミッタ端子がＰ型ＭＯＳＦＥＴのゲート端子に接続されている。

更に、上記（２）及び（３）のゲートドライブ回路では、信号源から正のパルスが、第８ＰＮＰトランジスタのエミッタ端子、および、第５ＮＰＮトランジスタのベース端子に供給されると、まず最初に、第８ＰＮＰトランジスタがＯＮし、第１０ＮＰＮトランジスタがＯＮすることにより、Ｎ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、第５ＮＰＮトランジスタがＯＮし、第２ＰＮＰトランジスタがＯＮすることにより、Ｐ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる。

つまり、上記（２）及び（３）のゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わった後に、Ｐ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる。そのため、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを排除することができる。

上記（４）のゲートドライブ回路では、第５ＮＰＮトランジスタのコレクタ端子と第２ＰＮＰトランジスタのベース端子との間に抵抗が配置され、第２ＰＮＰトランジスタのエミッタ端子とＰ型ＭＯＳＦＥＴのゲート端子との間に更に抵抗が配置されている。そのため、第５ＮＰＮトランジスタのコレクタ端子と第２ＰＮＰトランジスタのベース端子との間および第２ＰＮＰトランジスタのエミッタ端子とＰ型ＭＯＳＦＥＴのゲート端子との間に抵抗が配置されない場合よりも確実に、ＯＦＦからＯＮへのＰ型ＭＯＳＦＥＴの切り換えを、ＯＮからＯＦＦへのＮ型ＭＯＳＦＥＴの切り換えよりも遅らせることができる。それにより、第５ＮＰＮトランジスタのコレクタ端子と第２ＰＮＰトランジスタのベース端子との間および第２ＰＮＰトランジスタのエミッタ端子とＰ型ＭＯＳＦＥＴのゲート端子との間に抵抗が配置されない場合よりも確実に、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを排除することができる。

上記（５）及び（６）のゲートドライブ回路では、信号源から負のパルスが、ベース接地されたＮＰＮトランジスタのエミッタ端子、および、エミッタ接地されたＰＮＰトランジスタのベース端子に供給されると、まず最初に、ＮＰＮトランジスタがＯＮすることによりＰ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、ＰＮＰトランジスタがＯＮすることによりＮ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる。

詳細には、上記（５）及び（６）のゲートドライブ回路では、ベース接地された第７ＮＰＮトランジスタのコレクタ端子に第９ＰＮＰトランジスタのベース端子が接続され、第９ＰＮＰトランジスタのコレクタ端子がＰ型ＭＯＳＦＥＴのゲート端子に接続され、第９ＰＮＰトランジスタのエミッタ端子がＰ型ＭＯＳＦＥＴのソース端子に接続され、コレクタ接地された第３ＮＰＮトランジスタのベース端子が、エミッタ接地された第６ＰＮＰトランジスタのコレクタ端子に接続され、第３ＮＰＮトランジスタのエミッタ端子がＮ型ＭＯＳＦＥＴのゲート端子に接続されている。

更に、上記（５）及び（６）のゲートドライブ回路では、信号源から負のパルスが、第７ＮＰＮトランジスタのエミッタ端子、および、第６ＰＮＰトランジスタのベース端子に供給されると、まず最初に、第７ＮＰＮトランジスタがＯＮし、第９ＰＮＰトランジスタがＯＮすることにより、Ｐ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、第６ＰＮＰトランジスタがＯＮし、第３ＮＰＮトランジスタがＯＮすることにより、Ｎ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる。

つまり、上記（５）及び（６）のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わった後に、Ｎ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる。そのため、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを排除することができる。

上記（７）のゲートドライブ回路では、第６ＰＮＰトランジスタのコレクタ端子と第３ＮＰＮトランジスタのベース端子との間に抵抗が配置され、第３ＮＰＮトランジスタのエミッタ端子とＮ型ＭＯＳＦＥＴのゲート端子との間に更に抵抗が配置されている。そのため、第６ＰＮＰトランジスタのコレクタ端子と第３ＮＰＮトランジスタのベース端子との間および第３ＮＰＮトランジスタのエミッタ端子とＮ型ＭＯＳＦＥＴのゲート端子との間に抵抗が配置されない場合よりも確実に、ＯＦＦからＯＮへのＮ型ＭＯＳＦＥＴの切り換えを、ＯＮからＯＦＦへのＰ型ＭＯＳＦＥＴの切り換えよりも遅らせることができる。それにより、第６ＰＮＰトランジスタのコレクタ端子と第３ＮＰＮトランジスタのベース端子との間および第３ＮＰＮトランジスタのエミッタ端子とＮ型ＭＯＳＦＥＴのゲート端子との間に抵抗が配置されない場合よりも確実に、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを排除することができる。

上記（８）のゲートドライブ回路では、ベース接地された第８ＰＮＰトランジスタのコレクタ端子に第１０ＮＰＮトランジスタのベース端子が接続され、第１０ＮＰＮトランジスタのコレクタ端子がＮ型ＭＯＳＦＥＴのゲート端子に接続され、第１０ＮＰＮトランジスタのエミッタ端子がＮ型ＭＯＳＦＥＴのソース端子に接続され、コレクタ接地された第２ＰＮＰトランジスタのベース端子が、エミッタ接地された第５ＮＰＮトランジスタのコレクタ端子に接続され、第２ＮＰＮトランジスタのエミッタ端子がＰ型ＭＯＳＦＥＴのゲート端子に接続されている。

詳細には、上記（８）のゲートドライブ回路では、信号源から正のパルスが、第８ＰＮＰトランジスタのエミッタ端子、および、第５ＮＰＮトランジスタのベース端子に供給されると、まず最初に、第８ＰＮＰトランジスタがＯＮし、第１０ＮＰＮトランジスタがＯＮすることにより、Ｎ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、第５ＮＰＮトランジスタがＯＮし、第２ＰＮＰトランジスタがＯＮすることにより、Ｐ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる。

つまり、上記（８）のゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わった後に、Ｐ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる。そのため、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを排除することができる。

更に、上記（８）のゲートドライブ回路では、ベース接地された第７ＮＰＮトランジスタのコレクタ端子に第９ＰＮＰトランジスタのベース端子が接続され、第９ＰＮＰトランジスタのコレクタ端子がＰ型ＭＯＳＦＥＴのゲート端子に接続され、第９ＰＮＰトランジスタのエミッタ端子がＰ型ＭＯＳＦＥＴのソース端子に接続され、コレクタ接地された第３ＮＰＮトランジスタのベース端子が、エミッタ接地された第６ＰＮＰトランジスタのコレクタ端子に接続され、第３ＮＰＮトランジスタのエミッタ端子がＮ型ＭＯＳＦＥＴのゲート端子に接続されている。

詳細には、上記（８）のゲートドライブ回路では、信号源から負のパルスが、第７ＮＰＮトランジスタのエミッタ端子、および、第６ＰＮＰトランジスタのベース端子に供給されると、まず最初に、第７ＮＰＮトランジスタがＯＮし、第９ＰＮＰトランジスタがＯＮすることにより、Ｐ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、第６ＰＮＰトランジスタがＯＮし、第３ＮＰＮトランジスタがＯＮすることにより、Ｎ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる。

つまり、上記（８）のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わった後に、Ｎ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わる。そのため、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを排除することができる。

上記（９）〜（１１）のゲートドライブ回路では、第５ＮＰＮトランジスタのコレクタ端子と第２ＰＮＰトランジスタのベース端子との間に第１ベース抵抗が配置され、第２ＰＮＰトランジスタのエミッタ端子とＰ型ＭＯＳＦＥＴのゲート端子との間に第１エミッタ抵抗が配置されている。そのため、第５ＮＰＮトランジスタのコレクタ端子と第２ＰＮＰトランジスタのベース端子との間および第２ＰＮＰトランジスタのエミッタ端子とＰ型ＭＯＳＦＥＴのゲート端子との間に抵抗が配置されない場合よりも確実に、ＯＦＦからＯＮへのＰ型ＭＯＳＦＥＴの切り換えを、ＯＮからＯＦＦへのＮ型ＭＯＳＦＥＴの切り換えよりも遅らせることができる。それにより、第５ＮＰＮトランジスタのコレクタ端子と第２ＰＮＰトランジスタのベース端子との間および第２ＰＮＰトランジスタのエミッタ端子とＰ型ＭＯＳＦＥＴのゲート端子との間に抵抗が配置されない場合よりも確実に、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを排除することができる。

更に、上記（９）〜（１１）のゲートドライブ回路では、第６ＰＮＰトランジスタのコレクタ端子と第３ＮＰＮトランジスタのベース端子との間に第２ベース抵抗が配置され、第３ＮＰＮトランジスタのエミッタ端子とＮ型ＭＯＳＦＥＴのゲート端子との間に第２エミッタ抵抗が配置されている。そのため、第６ＰＮＰトランジスタのコレクタ端子と第３ＮＰＮトランジスタのベース端子との間および第３ＮＰＮトランジスタのエミッタ端子とＮ型ＭＯＳＦＥＴのゲート端子との間に抵抗が配置されない場合よりも確実に、ＯＦＦからＯＮへのＮ型ＭＯＳＦＥＴの切り換えを、ＯＮからＯＦＦへのＰ型ＭＯＳＦＥＴの切り換えよりも遅らせることができる。それにより、第６ＰＮＰトランジスタのコレクタ端子と第３ＮＰＮトランジスタのベース端子との間および第３ＮＰＮトランジスタのエミッタ端子とＮ型ＭＯＳＦＥＴのゲート端子との間に抵抗が配置されない場合よりも確実に、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを排除することができる。

好ましくは、上記（９）〜（１１）のゲートドライブ回路では、第１ベース抵抗が、第５ＮＰＮトランジスタのコレクタ端子と第２ＰＮＰトランジスタのベース端子との間に存在し、第５ＮＰＮトランジスタのコレクタ端子と第１ＮＰＮトランジスタのベース端子との間には存在しないように、配置されている。更に、第２ベース抵抗が、第６ＰＮＰトランジスタのコレクタ端子と第３ＮＰＮトランジスタのベース端子との間に存在し、第６ＰＮＰトランジスタのコレクタ端子と第４ＰＮＰトランジスタのベース端子との間には存在しないように、配置されている。

更に、好ましくは、上記（９）〜（１１）のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴのゲート−ソース間電気容量と第１エミッタ抵抗との積であるＰ型ＭＯＳＦＥＴの放電時および／または充電時の時定数が約１００ｎｓに選定され、Ｎ型ＭＯＳＦＥＴのゲート−ソース間電気容量と第２エミッタ抵抗との積であるＮ型ＭＯＳＦＥＴの放電時および／または充電時の時定数が約１００ｎｓに選定されている。

上記（１２）のゲートドライブ回路では、６００Ａ／６００Ｖ級の主スイッチング素子が選定され、１０Ａ／５０Ｖ級のＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが選定され、０．５〜１．０Ａ／４０Ｖ級の第１ＮＰＮトランジスタ、第２ＰＮＰトランジスタ、第３ＮＰＮトランジスタ、第４ＰＮＰトランジスタ、第５ＮＰＮトランジスタ、第６ＰＮＰトランジスタ、第７ＮＰＮトランジスタ、第８ＰＮＰトランジスタ、第９ＰＮＰトランジスタ、および、第１０ＮＰＮトランジスタが選定されている。そのため、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを排除しつつ、主スイッチング素子を高速で運転すると共に、充分なゲート充電／放電電流および充電／放電電圧をＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴに対して供給することができる。

図１は本発明のゲートドライブ回路の第１の実施形態を示した図である。図１に示すように、第１の実施形態のゲートドライブ回路では、主スイッチング素子としての主ＩＧＢＴを駆動するためのＰ型ＭＯＳＦＥＴＱ１とＮ型ＭＯＳＦＥＴＱ２とが設けられている。主ＩＧＢＴとしては、例えばそのゲート−エミッタ間電気容量Ｃｇｓが１０，０００ｐＦ以上のものが選定されている。また、Ｐ型ＭＯＳＦＥＴＱ１としては、例えばそのゲート−ソース間電気容量Ｃ１ｇｓが約１，０００ｐＦのものが選定され、Ｎ型ＭＯＳＦＥＴＱ２としては、例えばそのゲート−ソース間電気容量Ｃ１ｇｓが約１，０００ｐＦのものが選定されている。第１の実施形態のゲートドライブ回路では、主スイッチング素子としてＩＧＢＴが用いられているが、第２の実施形態のゲートドライブ回路では、主スイッチング素子として、代わりに例えばＭＯＳＦＥＴを用いることも可能である。

更に、第１の実施形態のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１がＯＮされ、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦされている時に主ＩＧＢＴがＯＮされ、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦされ、Ｎ型ＭＯＳＦＥＴＱ２がＯＮされている時に主ＩＧＢＴがＯＦＦされる。

詳細には、Ｐ型ＭＯＳＦＥＴＱ１のドレイン（Ｄ１）端子およびＮ型ＭＯＳＦＥＴＱ２のドレイン（Ｄ２）端子が主ＩＧＢＴのゲート端子に接続されている。更に、正または負のパルスを発生させるための信号源が、エミッタ接地された第５ＮＰＮトランジスタＴＲ５のベース端子、および、エミッタ接地された第６ＰＮＰトランジスタＴＲ６のベース端子に接続されている。信号源と第５ＮＰＮトランジスタＴＲ５のベース端子との間には第３抵抗Ｒ３が配置され、信号源と第６ＰＮＰトランジスタＴＲ６のベース端子との間には第４抵抗Ｒ４が配置されている。

また、第５ＮＰＮトランジスタＴＲ５のコレクタ端子が、第１ＮＰＮトランジスタＴＲ１のベース端子、および、コレクタ接地された第２ＰＮＰトランジスタＴＲ２のベース端子に接続されている。更に、第１ＮＰＮトランジスタＴＲ１のコレクタ端子が、第１抵抗Ｒ１を介して第５ＮＰＮトランジスタＴＲ５のコレクタ端子に接続されると共に、Ｐ型ＭＯＳＦＥＴＱ１のソース（Ｓ１）端子に接続されている。また、第１ＮＰＮトランジスタＴＲ１のエミッタ端子および第２ＰＮＰトランジスタＴＲ２のエミッタ端子が、Ｐ型ＭＯＳＦＥＴＱ１のゲート（Ｇ１）端子に接続されている。

更に、第６ＰＮＰトランジスタＴＲ６のコレクタ端子が、第４ＰＮＰトランジスタＴＲ４のベース端子、および、コレクタ接地された第３ＮＰＮトランジスタＴＲ３のベース端子に接続されている。また、第４ＰＮＰトランジスタＴＲ４のコレクタ端子が、第２抵抗Ｒ２を介して第６ＰＮＰトランジスタＴＲ６のコレクタ端子に接続されると共に、Ｎ型ＭＯＳＦＥＴＱ２のソース（Ｓ２）端子に接続されている。更に、第４ＰＮＰトランジスタＴＲ４のエミッタ端子および第３ＮＰＮトランジスタＴＲ３のエミッタ端子が、Ｎ型ＭＯＳＦＥＴＱ２のゲート（Ｇ２）端子に接続されている。

また、Ｐ型ＭＯＳＦＥＴＱ１のソース（Ｓ１）端子が＋ＶＤ（＋１５Ｖ）ラインに接続され、Ｎ型ＭＯＳＦＥＴＱ２のソース（Ｓ２）端子が−ＶＤ（−１５Ｖ）ラインに接続されている。

更に、第１の実施形態のゲートドライブ回路では、信号源が、ベース接地された第８ＰＮＰトランジスタＴＲ８のエミッタ端子、および、ベース接地された第７ＮＰＮトランジスタＴＲ７のエミッタ端子に接続されている。

また、第８ＰＮＰトランジスタＴＲ８のコレクタ端子が、第１０ＮＰＮトランジスタＴＲ１０のベース端子に接続され、第１０ＮＰＮトランジスタＴＲ１０のコレクタ端子が、Ｎ型ＭＯＳＦＥＴＱ２のゲート（Ｇ２）端子に接続され、第１０ＮＰＮトランジスタＴＲ１０のエミッタ端子が、Ｎ型ＭＯＳＦＥＴＱ２のソース（Ｓ２）端子に接続されている。

更に、第７ＮＰＮトランジスタＴＲ７のコレクタ端子が、第９ＰＮＰトランジスタＴＲ９のベース端子に接続され、第９ＰＮＰトランジスタＴＲ９のコレクタ端子が、Ｐ型ＭＯＳＦＥＴＱ１のゲート（Ｇ１）端子に接続され、第９ＰＮＰトランジスタＴＲ９のエミッタ端子が、Ｐ型ＭＯＳＦＥＴＱ１のソース（Ｓ１）端子に接続されている。

また、第１の実施形態のゲートドライブ回路では、第５ＮＰＮトランジスタＴＲ５のコレクタ端子と第２ＰＮＰトランジスタＴＲ２のベース端子との間に第１ベース抵抗ＲＢ１が配置され、第２ＰＮＰトランジスタＴＲ２のエミッタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート（Ｇ１）端子との間に第１エミッタ抵抗ＲＥ１が配置されている。第１エミッタ抵抗ＲＥ１としては、例えば約１００Ω程度のものが選定されている。更に、第６ＰＮＰトランジスタＴＲ６のコレクタ端子と第３ＮＰＮトランジスタＴＲ３のベース端子との間に第２ベース抵抗ＲＢ２が配置され、第３ＮＰＮトランジスタＴＲ３のエミッタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート（Ｇ２）端子との間に第２エミッタ抵抗ＲＥ２が配置されている。第２エミッタ抵抗ＲＥ２としては、例えば約１００Ω程度のものが選定されている。

詳細には、第１ベース抵抗ＲＢ１は、第５ＮＰＮトランジスタＴＲ５のコレクタ端子と第２ＰＮＰトランジスタＴＲ２のベース端子との間に存在し、第５ＮＰＮトランジスタＴＲ５のコレクタ端子と第１ＮＰＮトランジスタＴＲ１のベース端子との間には存在しないように、配置されている。また、第２ベース抵抗ＲＢ２は、第６ＰＮＰトランジスタＴＲ６のコレクタ端子と第３ＮＰＮトランジスタＴＲ３のベース端子との間に存在し、第６ＰＮＰトランジスタＴＲ６のコレクタ端子と第４ＰＮＰトランジスタＴＲ４のベース端子との間には存在しないように、配置されている。

また、第５抵抗Ｒ５が、第７ＮＰＮトランジスタＴＲ７のコレクタ端子と第９ＰＮＰトランジスタＴＲ９のベース端子との間に配置され、第６抵抗Ｒ６が、第８ＰＮＰトランジスタＴＲ８のコレクタ端子と第１０ＮＰＮトランジスタＴＲ１０のベース端子との間に配置されている。

次に、第１の実施形態のゲートドライブ回路の動作について説明する。

第１の実施形態のゲートドライブ回路では、信号源から正のパルスが入力されると、第５ＮＰＮトランジスタＴＲ５がＯＮし、第６ＰＮＰトランジスタＴＲ６がＯＦＦする。第５ＮＰＮトランジスタＴＲ５がＯＮすると、第５ＮＰＮトランジスタＴＲ５のコレクタ電位がＧＮＤ電位近くまで低下し、それに伴って、第１ＮＰＮトランジスタＴＲ１および第２ＰＮＰトランジスタＴＲ２のベース電位もＧＮＤ電位近くまで低下する。その結果、第１ＮＰＮトランジスタＴＲ１のベース電位がそのエミッタ電位よりも低くなり、第１ＮＰＮトランジスタＴＲ１がＯＦＦする。一方、第２ＰＮＰトランジスタＴＲ２のベース電位がそのエミッタ電位よりも低くなり、第２ＰＮＰトランジスタＴＲ２はＯＮする。それにより、Ｐ型ＭＯＳＦＥＴＱ１のゲート（Ｇ１）電位（≒ＧＮＤ電位）がそのソース（Ｓ１）電位（≒＋ＶＤ電位）よりも低くなり、Ｐ型ＭＯＳＦＥＴＱ１がＯＮする。その結果、＋ＶＤ（＋１５Ｖ）から主ＩＧＢＴのゲート端子に正電圧が供給され、主ＩＧＢＴがＯＮする。

第１の実施形態のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わる前にＮ型ＭＯＳＦＥＴＱ２をＯＮからＯＦＦに切り換えるために、エミッタ接地された第５ＮＰＮトランジスタＴＲ５よりも応答速度が速い、ベース接地された第８ＰＮＰトランジスタＴＲ８が、上述したように設けられている。

詳細には、信号源から正のパルスが第８ＰＮＰトランジスタＴＲ８のエミッタ端子に入力されると、ベース接地された第８ＰＮＰトランジスタＴＲ８のベース電位がそのエミッタ電位よりも低くなり、第８ＰＮＰトランジスタＴＲ８がＯＮする。その結果、第１０ＮＰＮトランジスタＴＲ１０のベース電位（＞０Ｖ）がそのエミッタ電位（≒−ＶＤ）よりも高くなり、第１０ＮＰＮトランジスタＴＲ１０がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴＱ２のゲート（Ｇ２）電位がそのソース（Ｓ２）電位（≒−ＶＤ）とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦする。

つまり、第１の実施形態のゲートドライブ回路では、信号源から正のパルスが入力されると、まず最初に、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換わり、次いで、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わる。

換言すれば、第１の実施形態のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換えられ、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換えられる場合に、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換えられる瞬間よりも先にＮ型ＭＯＳＦＥＴＱ２をＯＮからＯＦＦに切り換えるための第１切り換え手段が設けられていると言える。

詳細には、第１切り換え手段には、ベース接地された第８ＰＮＰトランジスタＴＲ８が含まれる。

更に、詳細には、第１切り換え手段は、ベース接地された第８ＰＮＰトランジスタＴＲ８と、第１０ＮＰＮトランジスタＴＲ１０とにより構成され、ベース接地された第８ＰＮＰトランジスタＴＲ８のエミッタ端子が、正のパルスを供給する信号源に接続され、第８ＰＮＰトランジスタＴＲ８のコレクタ端子に第１０ＮＰＮトランジスタＴＲ１０のベース端子が接続され、第１０ＮＰＮトランジスタＴＲ１０のコレクタ端子がＮ型ＭＯＳＦＥＴＱ２のゲート（Ｇ２）端子に接続され、第１０ＮＰＮトランジスタＴＲ１０のエミッタ端子がＮ型ＭＯＳＦＥＴＱ２のソース（Ｓ２）端子に接続されている。

尚、第６ＰＮＰトランジスタＴＲ６がＯＦＦすると、第６ＰＮＰトランジスタＴＲ６のコレクタ電位が−ＶＤ（−１５Ｖ）電位近くまで低下し、それに伴って、第３ＮＰＮトランジスタＴＲ３および第４ＰＮＰトランジスタＴＲ４のベース電位も−ＶＤ（−１５Ｖ）電位近くまで低下する。その結果、第３ＮＰＮトランジスタＴＲ３のベース電位がそのエミッタ電位よりも低くなり、第３ＮＰＮトランジスタＴＲ３がＯＦＦする。一方、第４ＰＮＰトランジスタＴＲ４のベース電位がそのエミッタ電位よりも低くなり、第４ＰＮＰトランジスタＴＲ４はＯＮする。それにより、Ｎ型ＭＯＳＦＥＴＱ２のゲート（Ｇ２）電位がそのソース（Ｓ２）電位（≒−ＶＤ）とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦする。

第１の実施形態のゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴＱ２をＯＮからＯＦＦに切り換えるために第４ＰＮＰトランジスタＴＲ４が設けられているが、実際には、第４ＰＮＰトランジスタＴＲ４がＯＮする前に、既に、ベース接地された第８ＰＮＰトランジスタＴＲ８がＯＮすることによりＮ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換えられているため、第３の実施形態のゲートドライブ回路では、第４ＰＮＰトランジスタＴＲ４を省略することも可能である。

一方、信号源から負のパルスが入力されると、第６ＰＮＰトランジスタＴＲ６がＯＮし、第５ＮＰＮトランジスタＴＲ５がＯＦＦする。第６ＰＮＰトランジスタＴＲ６がＯＮすると、第６ＰＮＰトランジスタＴＲ６のコレクタ電位がＧＮＤ電位近くまで上昇し、それに伴って、第４ＰＮＰトランジスタＴＲ４および第３ＮＰＮトランジスタＴＲ３のベース電位もＧＮＤ電位近くまで上昇する。その結果、第４ＰＮＰトランジスタＴＲ４のベース電位がそのエミッタ電位よりも高くなり、第４ＰＮＰトランジスタＴＲ４がＯＦＦする。一方、第３ＮＰＮトランジスタＴＲ３のベース電位がそのエミッタ電位よりも高くなり、第３ＮＰＮトランジスタＴＲ３はＯＮする。それにより、Ｎ型ＭＯＳＦＥＴＱ２のゲート（Ｇ２）電位（≒ＧＮＤ電位）がそのソース（Ｓ２）電位（≒−ＶＤ電位）よりも高くなり、Ｎ型ＭＯＳＦＥＴＱ２がＯＮする。その結果、主ＩＧＢＴのゲート端子から−ＶＤ側に電流が流出し、主ＩＧＢＴがＯＦＦする。

第１の実施形態のゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わる前にＰ型ＭＯＳＦＥＴＱ１をＯＮからＯＦＦに切り換えるために、エミッタ接地された第６ＰＮＰトランジスタＴＲ６よりも応答速度が速い、ベース接地された第７ＮＰＮトランジスタＴＲ７が、上述したように設けられている。

詳細には、信号源から負のパルスが第７ＮＰＮトランジスタＴＲ７のエミッタ端子に入力されると、ベース接地された第７ＮＰＮトランジスタＴＲ７のベース電位がそのエミッタ電位よりも高くなり、第７ＮＰＮトランジスタＴＲ７がＯＮする。その結果、第９ＰＮＰトランジスタＴＲ９のベース電位（＜０Ｖ）がそのエミッタ電位（≒＋ＶＤ）よりも低くなり、第９ＰＮＰトランジスタＴＲ９がＯＮする。それにより、Ｐ型ＭＯＳＦＥＴＱ１のゲート（Ｇ１）電位がそのソース（Ｓ１）電位（≒＋ＶＤ）とほぼ等しくなり、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦする。

つまり、第１の実施形態のゲートドライブ回路では、信号源から負のパルスが入力されると、まず最初に、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換わり、次いで、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わる。

換言すれば、第１の実施形態のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換えられ、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換えられる場合に、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換えられる瞬間よりも先にＰ型ＭＯＳＦＥＴＱ１をＯＮからＯＦＦに切り換えるための第２切り換え手段が設けられていると言える。

詳細には、第２切り換え手段には、ベース接地された第７ＮＰＮトランジスタＴＲ７が含まれる。

更に、詳細には、第２切り換え手段は、ベース接地された第７ＮＰＮトランジスタＴＲ７と、第９ＰＮＰトランジスタＴＲ９とにより構成され、ベース接地された第７ＮＰＮトランジスタＴＲ７のエミッタ端子が、負のパルスを供給する信号源に接続され、第７ＮＰＮトランジスタＴＲ７のコレクタ端子に第９ＰＮＰトランジスタＴＲ９のベース端子が接続され、第９ＰＮＰトランジスタＴＲ９のコレクタ端子がＰ型ＭＯＳＦＥＴＱ１のゲート（Ｇ１）端子に接続され、第９ＰＮＰトランジスタＴＲ９のエミッタ端子がＰ型ＭＯＳＦＥＴＱ１のソース（Ｓ１）端子に接続されている。

尚、第５ＮＰＮトランジスタＴＲ５がＯＦＦすると、第５ＮＰＮトランジスタＴＲ５のコレクタ電位が＋ＶＤ（＋１５Ｖ）電位近くまで上昇し、それに伴って、第１ＮＰＮトランジスタＴＲ１および第２ＰＮＰトランジスタＴＲ２のベース電位も＋ＶＤ（＋１５Ｖ）電位近くまで低下する。その結果、第２ＰＮＰトランジスタＴＲ２のベース電位がそのエミッタ電位よりも高くなり、第２ＰＮＰトランジスタＴＲ２がＯＦＦする。一方、第１ＮＰＮトランジスタＴＲ１のベース電位がそのエミッタ電位よりも高くなり、第１ＮＰＮトランジスタＴＲ１はＯＮする。それにより、Ｐ型ＭＯＳＦＥＴＱ１のゲート（Ｇ１）電位がそのソース（Ｓ１）電位（≒＋ＶＤ）とほぼ等しくなり、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦする。

第１の実施形態のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１をＯＮからＯＦＦに切り換えるために第１ＮＰＮトランジスタＴＲ１が設けられているが、実際には、第１ＮＰＮトランジスタＴＲ１がＯＮする前に、既に、ベース接地された第７ＮＰＮトランジスタＴＲ７がＯＮすることによりＰ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換えられているため、第４の実施形態のゲートドライブ回路では、第１ＮＰＮトランジスタＴＲ１を省略することも可能である。

上述したように、第１の実施形態のゲートドライブ回路では、主ＩＧＢＴを駆動するためのＰ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換えられ、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換えられる場合に、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換えられる瞬間よりも先にＮ型ＭＯＳＦＥＴＱ２をＯＮからＯＦＦに切り換えるための第１切り換え手段と、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換えられ、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換えられる場合に、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換えられる瞬間よりも先にＰ型ＭＯＳＦＥＴＱ１をＯＮからＯＦＦに切り換えるための第２切り換え手段とが設けられている。換言すれば、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換えられる場合には、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２の両方がＯＦＦにされた後に、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換えられる。また、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換えられる場合には、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２の両方がＯＦＦにされた後に、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換えられる。そのため、主ＩＧＢＴを駆動するためのＰ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２が同時に導通してしまう（ＯＮになってしまう）おそれを排除することができる。

詳細には、第１の実施形態のゲートドライブ回路では、上述したように、信号源から正のパルスが、第８ＰＮＰトランジスタＴＲ８のエミッタ端子、および、第５ＮＰＮトランジスタＴＲ５のベース端子に供給されると、まず最初に、第８ＰＮＰトランジスタＴＲ８がＯＮし、第１０ＮＰＮトランジスタＴＲ１０がＯＮすることにより、Ｎ型ＭＯＳＦＥＴがＱ２ＯＮからＯＦＦに切り換わり、次いで、第５ＮＰＮトランジスタＴＲ５がＯＮし、第２ＰＮＰトランジスタＴＲ２がＯＮすることにより、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わる。つまり、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換わった後に、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わる。そのため、主ＩＧＢＴを駆動するためのＰ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２が同時に導通してしまうおそれを排除することができる。

また、第１の実施形態のゲートドライブ回路では、上述したように、第５ＮＰＮトランジスタＴＲ５のコレクタ端子と第２ＰＮＰトランジスタＴＲ２のベース端子との間に第１ベース抵抗ＲＢ１が配置され、第２ＰＮＰトランジスタＴＲ２のエミッタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート（Ｇ１）端子との間に第１エミッタ抵抗ＲＥ１が配置されている。そのため、第５ＮＰＮトランジスタＴＲ５のコレクタ端子と第２ＰＮＰトランジスタＴＲ２のベース端子との間および第２ＰＮＰトランジスタＴＲ２のエミッタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート（Ｇ１）端子との間に抵抗が配置されない場合よりも確実に、ＯＦＦからＯＮへのＰ型ＭＯＳＦＥＴＱ１の切り換えを、ＯＮからＯＦＦへのＮ型ＭＯＳＦＥＴＱ２の切り換えよりも遅らせることができる。それにより、第５ＮＰＮトランジスタＴＲ５のコレクタ端子と第２ＰＮＰトランジスタＴＲ２のベース端子との間および第２ＰＮＰトランジスタＴＲ２のエミッタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート（Ｇ１）端子との間に抵抗が配置されない場合よりも確実に、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２が同時に導通してしまうおそれを排除することができる。

また、第１の実施形態のゲートドライブ回路では、上述したように、信号源から負のパルスが、第７ＮＰＮトランジスタＴＲ７のエミッタ端子、および、第６ＰＮＰトランジスタＴＲ６のベース端子に供給されると、まず最初に、第７ＮＰＮトランジスタＴＲ７がＯＮし、第９ＰＮＰトランジスタＴＲ９がＯＮすることにより、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換わり、次いで、第６ＰＮＰトランジスタＴＲ６がＯＮし、第３ＮＰＮトランジスタＴＲ３がＯＮすることにより、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わる。つまり、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換わった後に、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わる。そのため、主ＩＧＢＴを駆動するためのＰ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２が同時に導通してしまうおそれを排除することができる。

また、第１の実施形態のゲートドライブ回路では、上述したように、第６ＰＮＰトランジスタＴＲ６のコレクタ端子と第３ＮＰＮトランジスタＴＲ３のベース端子との間に第２ベース抵抗ＲＢ２が配置され、第３ＮＰＮトランジスタＴＲ３のエミッタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート（Ｇ２）端子との間に第２エミッタ抵抗ＲＥ２が配置されている。そのため、第６ＰＮＰトランジスタＴＲ６のコレクタ端子と第３ＮＰＮトランジスタＴＲ３のベース端子との間および第３ＮＰＮトランジスタＴＲ３のエミッタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート（Ｇ２）端子との間に抵抗が配置されない場合よりも確実に、ＯＦＦからＯＮへのＮ型ＭＯＳＦＥＴＱ２の切り換えを、ＯＮからＯＦＦへのＰ型ＭＯＳＦＥＴＱ１の切り換えよりも遅らせることができる。それにより、第６ＰＮＰトランジスタＴＲ６のコレクタ端子と第３ＮＰＮトランジスタＴＲ３のベース端子との間および第３ＮＰＮトランジスタＴＲ３のエミッタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート（Ｇ２）端子との間に抵抗が配置されない場合よりも確実に、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２が同時に導通してしまうおそれを排除することができる。

上述したように、ベース接地された第８ＰＮＰトランジスタＴＲ８は、エミッタ接地された第５ＮＰＮトランジスタＴＲ５よりも応答速度が速くなり、ベース接地された第７ＮＰＮトランジスタＴＲ７は、エミッタ接地された第６ＰＮＰトランジスタＴＲ６よりも応答速度が速くなる。この事実は、トランジスタがベース端子に信号（ＯＮ／ＯＦＦ）を入れて、コレクタ−エミッタ間を増幅・導通させる３端子型デバイスであるという基本に戻れば容易に頷ける。ベース接地される場合には、エミッタ接地される場合に比べ、より大きな制御信号が直接ベース端子に入力され、駆動されていることになる。換言すれば、トランジスタがエミッタ接地される場合には、増幅率が高くなるが、応答速度が遅くなると言え、トランジスタがベース接地される場合には、増幅率が低くなるが、応答速度が速くなると言える。

更に、第１の実施形態のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１のゲート−ソース間電気容量Ｃ１ｇｓ（≒１，０００ｐＦ）と第１エミッタ抵抗ＲＥ１（≒１００Ω）との積であるＰ型ＭＯＳＦＥＴＱ１の放電時および／または充電時の時定数がτ＝Ｃ１ｇｓ×ＲＥ１≒１００×１０^−９（ｓ）＝１００（ｎｓ）に選定されている。つまり、約１００（ｎｓ）のデッドタイムが設けられている。また、Ｎ型ＭＯＳＦＥＴＱ２のゲート−ソース間電気容量Ｃ２ｇｓ（≒１，０００ｐＦ）と第２エミッタ抵抗ＲＥ２（≒１００Ω）との積であるＮ型ＭＯＳＦＥＴＱ２の放電時および／または充電時の時定数がτ＝Ｃ２ｇｓ×ＲＥ２≒１００×１０^−９（ｓ）＝１００（ｎｓ）に選定されている。つまり、約１００（ｎｓ）のデッドタイムが設けられている。

また、第１の実施形態のゲートドライブ回路では、６００Ａ／６００Ｖ級の主ＩＧＢＴが選定され、１０Ａ／５０Ｖ級のＰ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２が選定され、０．５〜１．０Ａ／４０Ｖ級の第１ＮＰＮトランジスタＴＲ１、第２ＰＮＰトランジスタＴＲ２、第３ＮＰＮトランジスタＴＲ３、第４ＰＮＰトランジスタＴＲ４、第５ＮＰＮトランジスタＴＲ５、第６ＰＮＰトランジスタＴＲ６、第７ＮＰＮトランジスタＴＲ７、第８ＰＮＰトランジスタＴＲ８、第９ＰＮＰトランジスタＴＲ９、および、第１０ＮＰＮトランジスタＴＲ１０が選定されている。そのため、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２が同時に導通してしまうおそれを排除しつつ、低損失で主ＩＧＢＴを高速で運転すると共に、充分なゲート充電／放電電流（約１０Ａ）および充電／放電電圧（±ＶＤ＝±１５Ｖ）をＰ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２に対して供給することができる。

具体的には、図５に示した従来のゲートドライブ回路では、ＯＮからＯＦＦへのＰ型ＭＯＳＦＥＴＱ１の切り換えおよびＯＦＦからＯＮへのＮ型ＭＯＳＦＥＴＱ２の切り換えが行われる時、あるいは、ＯＦＦからＯＮへのＰ型ＭＯＳＦＥＴＱ１の切り換えおよびＯＮからＯＦＦへのＮ型ＭＯＳＦＥＴＱ２の切り換えが行われる時に、約１００Ａの電流がＰ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２に同時に流れていたのに対し、図１に示した第１の実施形態のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２に同時に流れる電流を数ｍＡオーダーまで減少させることができ、実質的に、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２が同時に導通し、装置が破壊してしまうおそれを排除することができた。

図１中の第１エミッタ抵抗ＲＥ１および第２エミッタ抵抗ＲＥ２を取り除いた第５の実施形態のゲートドライブ回路においても、ＯＮからＯＦＦへのＰ型ＭＯＳＦＥＴＱ１の切り換えおよびＯＦＦからＯＮへのＮ型ＭＯＳＦＥＴＱ２の切り換えが行われる時、あるいは、ＯＦＦからＯＮへのＰ型ＭＯＳＦＥＴＱ１の切り換えおよびＯＮからＯＦＦへのＮ型ＭＯＳＦＥＴＱ２の切り換えが行われる時に、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２に同時に流れる電流を約５Ａまで減少させることができ、実質的に、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２が同時に導通し、装置が破壊してしまうおそれを排除することができた。

本発明のゲートドライブ回路の第１の実施形態を示した図である。 従来のゲートドライブ回路の一例を示した図である。 従来のゲートドライブ回路の他の例の一部を示した図である。 図３に示したＭＯＳＦＥＴＱ１（Ｐｃｈ）およびＭＯＳＦＥＴＱ２（Ｎｃｈ）を組み込んだ従来のゲートドライブ回路を示した図である。 充分な駆動電流および駆動電圧が得られるように構成された従来のゲートドライブ回路の一例を示した図である。

符号の説明

ＴＲ トランジスタ
Ｑ１、Ｑ２ ＭＯＳＦＥＴ

Claims (12)

1. 主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを具備し、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＮされ、他方がＯＦＦされている時に前記主スイッチング素子をＯＮし、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＦＦされ、他方がＯＮされている時に前記主スイッチング素子をＯＦＦするように構成されたゲートドライブ回路において、
   前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＦＦからＯＮに切り換えられ、他方がＯＮからＯＦＦに切り換えられる場合に、一方がＯＦＦからＯＮに切り換えられる瞬間よりも先に他方をＯＮからＯＦＦに切り換えるための第１切り換え手段と、
   前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＮからＯＦＦに切り換えられ、他方がＯＦＦからＯＮに切り換えられる場合に、他方がＯＦＦからＯＮに切り換えられる瞬間よりも先に一方をＯＮからＯＦＦに切り換えるための第２切り換え手段と
   を設けたことを特徴とするゲートドライブ回路。
2. 信号源から正のパルスが、ベース接地されたＰＮＰトランジスタのエミッタ端子、および、エミッタ接地されたＮＰＮトランジスタのベース端子に供給されると、まず最初に、前記ＰＮＰトランジスタがＯＮすることにより前記Ｎ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、前記ＮＰＮトランジスタがＯＮすることにより前記Ｐ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わることを特徴とする請求項１に記載のゲートドライブ回路。
3. ベース接地された第８ＰＮＰトランジスタのコレクタ端子に第１０ＮＰＮトランジスタのベース端子が接続され、前記第１０ＮＰＮトランジスタのコレクタ端子が前記Ｎ型ＭＯＳＦＥＴのゲート端子に接続され、前記第１０ＮＰＮトランジスタのエミッタ端子が前記Ｎ型ＭＯＳＦＥＴのソース端子に接続され、コレクタ接地された第２ＰＮＰトランジスタのベース端子が、エミッタ接地された第５ＮＰＮトランジスタのコレクタ端子に接続され、前記第２ＰＮＰトランジスタのエミッタ端子が前記Ｐ型ＭＯＳＦＥＴのゲート端子に接続され、信号源から正のパルスが、前記第８ＰＮＰトランジスタのエミッタ端子、および、前記第５ＮＰＮトランジスタのベース端子に供給されると、まず最初に、前記第８ＰＮＰトランジスタがＯＮし、前記第１０ＮＰＮトランジスタがＯＮすることにより、前記Ｎ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、前記第５ＮＰＮトランジスタがＯＮし、前記第２ＰＮＰトランジスタがＯＮすることにより、前記Ｐ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わることを特徴とする請求項２に記載のゲートドライブ回路。
4. 前記第５ＮＰＮトランジスタのコレクタ端子と前記第２ＰＮＰトランジスタのベース端子との間に抵抗を配置し、前記第２ＰＮＰトランジスタのエミッタ端子と前記Ｐ型ＭＯＳＦＥＴのゲート端子との間に更に抵抗を配置したことを特徴とする請求項３に記載のゲートドライブ回路。
5. 信号源から負のパルスが、ベース接地されたＮＰＮトランジスタのエミッタ端子、および、エミッタ接地されたＰＮＰトランジスタのベース端子に供給されると、まず最初に、前記ＮＰＮトランジスタがＯＮすることにより前記Ｐ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、前記ＰＮＰトランジスタがＯＮすることにより前記Ｎ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わることを特徴とする請求項１に記載のゲートドライブ回路。
6. ベース接地された第７ＮＰＮトランジスタのコレクタ端子に第９ＰＮＰトランジスタのベース端子が接続され、前記第９ＰＮＰトランジスタのコレクタ端子が前記Ｐ型ＭＯＳＦＥＴのゲート端子に接続され、前記第９ＰＮＰトランジスタのエミッタ端子が前記Ｐ型ＭＯＳＦＥＴのソース端子に接続され、コレクタ接地された第３ＮＰＮトランジスタのベース端子が、エミッタ接地された第６ＰＮＰトランジスタのコレクタ端子に接続され、前記第３ＮＰＮトランジスタのエミッタ端子が前記Ｎ型ＭＯＳＦＥＴのゲート端子に接続され、信号源から負のパルスが、前記第７ＮＰＮトランジスタのエミッタ端子、および、前記第６ＰＮＰトランジスタのベース端子に供給されると、まず最初に、前記第７ＮＰＮトランジスタがＯＮし、前記第９ＰＮＰトランジスタがＯＮすることにより、前記Ｐ型ＭＯＳＦＥＴがＯＮからＯＦＦに切り換わり、次いで、前記第６ＰＮＰトランジスタがＯＮし、前記第３ＮＰＮトランジスタがＯＮすることにより、前記Ｎ型ＭＯＳＦＥＴがＯＦＦからＯＮに切り換わることを特徴とする請求項５に記載のゲートドライブ回路。
7. 前記第６ＰＮＰトランジスタのコレクタ端子と前記第３ＮＰＮトランジスタのベース端子との間に抵抗を配置し、前記第３ＮＰＮトランジスタのエミッタ端子と前記Ｎ型ＭＯＳＦＥＴのゲート端子との間に更に抵抗を配置したことを特徴とする請求項６に記載のゲートドライブ回路。
8. 主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを具備し、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＮされ、他方がＯＦＦされている時に前記主スイッチング素子をＯＮし、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴの一方がＯＦＦされ、他方がＯＮされている時に前記主スイッチング素子をＯＦＦするように構成されたゲートドライブ回路において、
   前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴのドレイン端子が前記主スイッチング素子のゲート端子に接続され、
   正または負のパルスを発生させるための信号源が、エミッタ接地された第５ＮＰＮトランジスタのベース端子、および、エミッタ接地された第６ＰＮＰトランジスタのベース端子に接続され、
   前記第５ＮＰＮトランジスタのコレクタ端子が、第１ＮＰＮトランジスタのベース端子、および、コレクタ接地された第２ＰＮＰトランジスタのベース端子に接続され、
   前記第１ＮＰＮトランジスタのコレクタ端子が、第１抵抗を介して前記第５ＮＰＮトランジスタのコレクタ端子に接続されると共に、前記Ｐ型ＭＯＳＦＥＴのソース端子に接続され、
   前記第１ＮＰＮトランジスタのエミッタ端子および前記第２ＰＮＰトランジスタのエミッタ端子が、前記Ｐ型ＭＯＳＦＥＴのゲート端子に接続され、
   前記第６ＰＮＰトランジスタのコレクタ端子が、第４ＰＮＰトランジスタのベース端子、および、コレクタ接地された第３ＮＰＮトランジスタのベース端子に接続され、
   前記第４ＰＮＰトランジスタのコレクタ端子が、第２抵抗を介して前記第６ＰＮＰトランジスタのコレクタ端子に接続されると共に、前記Ｎ型ＭＯＳＦＥＴのソース端子に接続され、
   前記第４ＰＮＰトランジスタのエミッタ端子および前記第３ＮＰＮトランジスタのエミッタ端子が、前記Ｎ型ＭＯＳＦＥＴのゲート端子に接続され、
   前記Ｐ型ＭＯＳＦＥＴのソース端子が＋ＶＤラインに接続され、
   前記Ｎ型ＭＯＳＦＥＴのソース端子が−ＶＤラインに接続され、
   前記信号源が、ベース接地された第８ＰＮＰトランジスタのエミッタ端子、および、ベース接地された第７ＮＰＮトランジスタのエミッタ端子に接続され、
   前記第８ＰＮＰトランジスタのコレクタ端子が、第１０ＮＰＮトランジスタのベース端子に接続され、
   前記第１０ＮＰＮトランジスタのコレクタ端子が、前記Ｎ型ＭＯＳＦＥＴのゲート端子に接続され、
   前記第１０ＮＰＮトランジスタのエミッタ端子が、前記Ｎ型ＭＯＳＦＥＴのソース端子に接続され、
   前記第７ＮＰＮトランジスタのコレクタ端子が、第９ＰＮＰトランジスタのベース端子に接続され、
   前記第９ＰＮＰトランジスタのコレクタ端子が、前記Ｐ型ＭＯＳＦＥＴのゲート端子に接続され、
   前記第９ＰＮＰトランジスタのエミッタ端子が、前記Ｐ型ＭＯＳＦＥＴのソース端子に接続されていることを特徴とするゲートドライブ回路。
9. 前記第５ＮＰＮトランジスタのコレクタ端子と前記第２ＰＮＰトランジスタのベース端子との間に第１ベース抵抗を配置し、前記第２ＰＮＰトランジスタのエミッタ端子と前記Ｐ型ＭＯＳＦＥＴのゲート端子との間に第１エミッタ抵抗を配置し、
   前記第６ＰＮＰトランジスタのコレクタ端子と前記第３ＮＰＮトランジスタのベース端子との間に第２ベース抵抗を配置し、前記第３ＮＰＮトランジスタのエミッタ端子と前記Ｎ型ＭＯＳＦＥＴのゲート端子との間に第２エミッタ抵抗を配置したことを特徴とする請求項８に記載のゲートドライブ回路。
10. 前記第５ＮＰＮトランジスタのコレクタ端子と前記第２ＰＮＰトランジスタのベース端子との間に存在し、前記第５ＮＰＮトランジスタのコレクタ端子と前記第１ＮＰＮトランジスタのベース端子との間には存在しないように、前記第１ベース抵抗を配置し、
    前記第６ＰＮＰトランジスタのコレクタ端子と前記第３ＮＰＮトランジスタのベース端子との間に存在し、前記第６ＰＮＰトランジスタのコレクタ端子と前記第４ＰＮＰトランジスタのベース端子との間には存在しないように、前記第２ベース抵抗を配置したことを特徴とする請求項９に記載のゲートドライブ回路。
11. 前記Ｐ型ＭＯＳＦＥＴのゲート−ソース間電気容量と前記第１エミッタ抵抗との積である前記Ｐ型ＭＯＳＦＥＴの放電時および／または充電時の時定数が約１００ｎｓに選定され、前記Ｎ型ＭＯＳＦＥＴのゲート−ソース間電気容量と前記第２エミッタ抵抗との積である前記Ｎ型ＭＯＳＦＥＴの放電時および／または充電時の時定数が約１００ｎｓに選定されていることを特徴とする請求項９又は１０に記載のゲートドライブ回路。
12. 前記主スイッチング素子が６００Ａ／６００Ｖ級であり、前記Ｐ型ＭＯＳＦＥＴおよび前記Ｎ型ＭＯＳＦＥＴが１０Ａ／５０Ｖ級であり、前記第１ＮＰＮトランジスタ、前記第２ＰＮＰトランジスタ、前記第３ＮＰＮトランジスタ、前記第４ＰＮＰトランジスタ、前記第５ＮＰＮトランジスタ、前記第６ＰＮＰトランジスタ、前記第７ＮＰＮトランジスタ、前記第８ＰＮＰトランジスタ、前記第９ＰＮＰトランジスタ、および、前記第１０ＮＰＮトランジスタが０．５〜１．０Ａ／４０Ｖ級であることを特徴とする請求項８〜１１のいずれか一項に記載のゲートドライブ回路。
    

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