JP4705683B2 - マイクロプロセッサからの出力信号を用いた電子構成素子の駆動のための回路装置及びその方法 - Google Patents

Description

本発明はマイクロプロセッサからの出力信号を用いて電子構成素子を駆動するための回路装置であって、制御入力側を備えた電子構成素子と、出力側から出力信号を供給しているマイクロプロセッサとが含まれている形式のものに関している。また本発明はマイクロプロセッサからの出力信号を用いて電子構成素子を駆動するための方法に関している。

背景技術
本発明の背景となっているのは、マイクロプロセッサのコントローラが益々パワーエレクトロニクスの分野に進出していることにある。ここでは典型的な適用例として絶縁ゲートを備えた電子スイッチの駆動があげられ、これらは静的にみて実質的に電圧制御されるものである（例えばＭＯＳＦＥＴ、ＩＧＢＴ、ＥＳＢＴ、ＰＦＣ（Power Factor Correction)段など）。

この種の電子構成素子の直接の駆動はマイクロプロセッサによってその出力側から供給される信号を用いて行われるものであり、これは通常は５Ｖ規模の電圧振幅を有している。この場合はさらに少ない電圧に向かう傾向にあるが、この種の電子構成素子はその確実な駆動（制御）のためにはその制御入力側に１０Ｖ以上の電圧を要求するので暗礁に乗り上げている。その他にもマイクロプロセッサは、大きな入力キャパシタンスでパワーアップされたスイッチを早いスイッチング速度で作動することはできない（この場合相応するＭＯＳＦＥＴパラメータはトータルゲートチャージとも称される）。なぜなら所要の制御電流が供給できないからである。

このような問題の解決のためには通常は、次のような集積された特殊なドライバー回路が慣用的に用いられている。すなわちマイクロプロセッサの出力信号のレベルを電子構成素子の駆動に適したレベルまでもたらすことができ、高速なスイッチング速度にも対応できる高い出力電流を生成することのできるドライバー回路である。しかしながらそのようなドライバー回路の使用は、その複雑さが故に取り扱いが不便でしかもそれに伴う高いコストも不利となる。

発明の開示
それ故に本発明の課題は、低コストな方式で電子構成素子をマイクロプロセッサの出力信号を用いて駆動することのできる手段を提供することにある。

前記課題は、請求項１の特徴部分に記載された本発明による回路装置並びに請求項１１の特徴部分に記載された本発明による方法によって解決される。

本発明は、２つのバイポーラトランジスタの組み合わせからなる回路段をドライバー段としてマイクロプロセッサの出力側と電子構成素子の制御入力側の間に接続させることを基礎としており、この場合マイクロプロセッサに接続されるバイポーラトランジスタはベース回路にて接続されている。この回路段はエミッタ回路において動作するさらなるバイポーラトランジスタを駆動する。それにより、一方では早いスイッチング速度が低コストな標準的コンポーネントで保証される。つまり何ら特殊なＨＦトランジスタを用いる必要がなくなる。またその一方で、２つのバイポーラトランジスタの組み合わせからなるドライバー段の給電電圧に支障が生じた場合でも、本発明によればマイクロプロセッサの該当する出力側に電流が流れることはなく、それらの論理状態に影響を及ぼすことはない。

第１のバイポーラトランジスタをそのエミッタ側で駆動することによって、このバイポーラトランジスタをそのベース側で駆動した場合よりもはるかに多くの電流を用いることができる。この場合有利には、第１のバイポーラトランジスタのベースが基準電位に結合され、マイクロプロセッサはその入力側、特に電圧供給のための入力側がそれと結合されている。

低コストな標準的コンポーネントを用いて早いスイッチング速度を保証するために、第１のバイポーラトランジスタのコレクタと第２のバイポーラトランジスタのベースの間に、第１の不飽和ダイオードが結合され、さらに第１のバイポーラトランジスタのコレクタと第２のバイポーラトランジスタのコレクタの間に、第２の不飽和ダイオードが結合され得る。

電子構成素子の迅速なスイッチオフを可能にするために、本発明による回路装置は有利にはさらなるトランジスタ、例えば論理レベルＭＯＳＦＥＴ、特にｎチャネル型ＭＯＳＦＥＴを含み、その制御電極はマイクロプロセッサの出力側に結合され、その基準電極は第２の基準電位、特にアースに結合され、その作用電極は電子構成素子の制御入力側に結合される。これにより有利には本発明による回路装置の零入力電流消費が非常に僅かとなる。

有利には電子構成素子の制御入力側はプルダウン抵抗を介して第２の基準電位に結合され、それによって電子構成素子はアクティブな制御回路なしでも静止状態において確実にターンオフが可能となる。

マイクロプロセッサの出力側からの出力信号の電圧振幅は有利には最大で６Ｖである。また有利には第１のバイポーラトランジスタはｎｐｎ型であり、第２のバイポーラトランジスタはｐｎｐ型である。既に前述したようにここでの電子構成素子とは実質的に電圧制御される電子構成素子、例えばＭＯＳＦＥＴ、ＩＧＢＴ、ＥＳＢＴなどである。

さらに有利な実施形態は従属請求項にも記載されている。

本発明の回路装置との関係において説明する有利な実施形態とその利点は相応の形式で本発明による方法に対しても当てはまる。

以下の明細書では本発明による回路装置の実施例を添付の図面に基づいて詳細に説明する。この場合
図１は、本発明による回路装置の実施例の概略的なブロック回路図であり、
図２は、図１の回路装置におけるＭＯＳＦＥＴをオン／オフした時の様々な特性量の時間経過を表した図であり、
図３は、図１の回路装置におけるＭＯＳＦＥＴのスイッチオン状態での様々な特性量の時間経過を拡大して表した図であり、
図４は、図１の回路装置におけるＭＯＳＦＥＴのスイッチオフ状態での様々な特性量の時間経過を拡大して表した図である。

実施例
図１には本発明による回路装置の有利な実施例のブロック回路図が概略的に表されている。電子構成素子のいくつかは、当業者にとっては以下の実施例においても明らかであるようにシミュレーションによって決定される。この回路装置はマイクロプロセッサＭＰを含んでおり、その出力側Ａ１からは出力信号Ｖ６が供給される。この出力信号は抵抗Ｒ９７を介して一方のバイポーラトランジスタＱ５のエミッタにベース回路側にて印加されている。そのベースは基準電位Ｖ７におかれており、これは当該実施例においては５Ｖである。またこれは同時にマイクロプロセッサＭＰの給電にも使用されている。バイポーラトランジスタＱ５のコレクタは、第２のバイポーラトランジスタＱ７のベースに接続されている。この第２のバイポーラトランジスタはエミッタ回路にて駆動される。第２のバイポーラトランジスタのコレクタは抵抗Ｒ１０８を介して制御入力側、すなわちＭＯＳＦＥＴトランジスタＭ９によって実現されるパワースイッチのゲートに接続されている。第１のバイポーラトランジスタＱ５のコレクタと第２のバイポーラトランジスタＱ７のベースの間には第１の不飽和ダイオードＤ８６が結合されており、第１のバイポーラトランジスタＱ５のコレクタと第２のバイポーラトランジスタＱ７のコレクタの間には第２の不飽和ダイオードＤ８７が結合されている。電界効果トランジスタＭ９のゲートは、電界効果トランジスタＱ９のドレイン端子に結合されており、そのソースはアース端子に接続している。それに対してゲートはマイクロプロセッサＭＰの出力側Ａ１に接続されている。電界効果トランジスタＭ９のゲートとアース端子の間にはプルダウン抵抗Ｒ１が結合されている。誘導負荷のシミュレーションのためにインダクタンスＬ９が電界効果トランジスタのドレイン端子に接続されており、その場合このドレイン端子はダイオードＤ７２とツェナーダイオードＤ７８からなる直列回路を介してアース電位と接続している。バイポーラトランジスタＱ５とＱ７を含んでいるドライバー回路段、並びに電界効果トランジスタＱ９及び電界効果トランジスタＭ９は、電圧源Ｖ１によって給電されており、この電圧源は本発明においては１２Ｖの電圧を供給している。

図２には、電界効果トランジスタＭ９のスイッチオン状態（図中左半部）とスイッチオフ状態（図中右半部）におけるゲート電流Ｉ_Gとゲート電圧Ｕ_Gの時間経過が表されている。ここでのスイッチオン過程は図３に基づいて以下の明細書で詳細に説明し、スイッチオフ過程は図４に基づいて以下の明細書で詳細に説明する。

電界効果トランジスタＭ９のスイッチオンに対してはまず、マイクロプロセッサＭＰの出力側Ａ１にアース電位が印加され、これによって第１のバイポーラトランジスタＱ５がスイッチオンされる。この第１のバイポーラトランジスタＱ５のスイッチオンは第２のバイポーラトランジスタＱ７のスイッチオンを引き起こし、これはさらにコレクタ電流を生じさせ、この電流は実質的にデート電流Ｉ_Gとして電界効果トランジスタＭ９のゲートへ流れる。第２の電界効果トランジスタＱ９は、マイクロプロセッサＭＰの出力側Ａ１からの電圧がアース電位に置かれているために最初はスイッチオフされている。電荷担体による電界効果トランジスタＭ９のゲートのフラッディングにより電界効果トランジスタは２００ｎｓ以内スイッチオンされる。これは図３中の電界効果トランジスタＭ９のゲート電圧ＵGの０Ｖから約１２Ｖまでの電圧上昇によって表されている。

電界効果トランジスタＭ９のスイッチオフに対しては、マイクロプロセッサＭＰの出力側Ａ１から５Ｖの信号が供給され、これによってバイポーラトランジスタＱ５はターンオフされ、電界効果トランジスタＱ９はターンオンされる。それにより電界効果トランジスタＭ９のゲート端子はアース電位に接続され、電界効果トランジスタＭ９のゲートからは電荷単体が流出する。このことは負の振幅を有するゲート電流Ｉ_Gを引き起こす。このオーバーシュートは、電界効果トランジスタＭ９のミラーキャパシタンスと誘導負荷Ｌ９に起因する振動から引き起こされる。ゲートの放電後にはゲート電流Ｉ_Gが再び０Ａまで戻される。負の振幅を有するゲート電流ＩGは２０ｎｓ以内に電界効果トランジスタＭ９のスイッチオフを引き起こす。図４のゲート電圧Ｕ_Gの経過参照。

ドライバー回路段の２つのバイポーラトランジスタがエミッタフォロアとして駆動されるならば（すなわちコレクタ回路において）、図３や図４に示されているように短いスイッチング時間を得ることはできないであろう。スイッチオフされた状態、すなわちバイポーラトランジスタＱ５がターンオフされ、それによってバイポーラトランジスタＱ７がターンオフされ、電界効果トランジスタＱ９がターンオンされ、電界効果トランジスタＭ９がスイッチオフされると、零電流消費は０となる。図１に示されている回路装置の改善例は、電界効果トランジスタＱ９の出力側にプルダウン抵抗Ｒ１（これは回路全体の始動フェーズにおいてＭＯＳＦＥＴＭ９を確実にターンオフさせる）を配設することによって得られる。

図１に示されている回路装置はさらに、供給電圧Ｖ１＜Ｖ７のもとでエミッタ回路にて動作するトランジスタＱ５の反転動作によって引き起こされるような問題を生じさせない。マイクロプロセッサＭＰの出力側はそれにより場合によっては外部から過度に低い電圧までクランプされ、これはマイクロプロセッサＭＰの機能に悪影響を与えかねない。さらにこのようなことは出力側の過負荷によるマイクロプロセッサＭＰの損傷にもつながりかねない。本発明による解決手法によれば、このような問題が不飽和ダイオードＤ８６及びＤ８７の適用によって回避される（これらは同時にトランジスタＱ５に対する反転保護ダイオードとしても用いられる）。これらのダイオードを用いない場合には、前述した問題はマイクロプロセッサＭＰを論理ハイに切り替えるか若しくはハイインピーダンスを伴う３値状態に切り替えることによって解決できる。

図２から図４の時間経過において、基礎に置かれている実施例においては、図１による回路装置の電子的半導体素子は以下のコンポーネントによって実現されている。すなわち
Ｑ５＝ＢＣ８４６Ａ、
Ｑ７＝ＢＣ８０７−４０、
Ｄ８６及びＤ８７＝各Ｄ１Ｎ４１４８、
Ｑ９＝ＢＳＳ８７／ＳＩＥ、
Ｍ９＝ＩＲＦ８３０、
Ｄ７２＝Ｄ１Ｎ４９３７、
Ｄ７８＝Ｄ１Ｎ５２５４。
またＱ９に対する低コストな代替例として例えばＢＳＳ９８、ＢＳＳ１２３並びに２Ｎ７００２などがあげられる。

本発明による回路装置の実施例の概略的なブロック回路図 図１の回路装置におけるＭＯＳＦＥＴをオン／オフした時の様々な特性量の時間経過を表した図 図１の回路装置におけるＭＯＳＦＥＴのスイッチオン状態での様々な特性量の時間経過を拡大して表した図 図１の回路装置におけるＭＯＳＦＥＴのスイッチオフ状態での様々な特性量の時間経過を拡大して表した図

Claims (11)

1. マイクロプロセッサ（ＭＰ）からの出力信号（Ｖ６）を用いて電子構成素子を駆動するための回路装置であって、
   制御入力側を備えた電子構成素子と、
   出力側（Ａ１）から出力信号（Ｖ６）を供給しているマイクロプロセッサ（ＭＰ）とが含まれている形式の回路装置において、
   ベース接地形の第１のバイポーラトランジスタ（Ｑ５）が含まれており、該第１のバイポーラトランジスタ（Ｑ５）のエミッタは、前記マイクロプロセッサ（ＭＰ）の出力側（Ａ１）に結合されており、
   エミッタ接地形の第２のバイポーラトランジスタ（Ｑ７）が含まれており、該第２のバイポーラトランジスタ（Ｑ７）のベースは、前記第１のバイポーラトランジスタ（Ｑ５）のコレクタに結合されており、さらに前記第２のバイポーラトランジスタ（Ｑ７）のコレクタは電子構成素子の制御入力側に結合され、さらに、
   別のトランジスタ（Ｑ９）が含まれており、前記トランジスタ（Ｑ９）の制御電極は前記マイクロプロセッサ（ＭＰ）の出力側（Ａ１）に結合されており、前記トランジスタ（Ｑ９）の基準電極はグランドに結合されており、さらに前記トランジスタ（Ｑ９）の作用電極は電子構成素子の制御入力側に結合されていることを特徴とする回路装置。
2. 前記マイクロプロセッサ（ＭＰ）は、第１の基準電位（Ｖ７）に結合される入力側を有しており、前記第１のバイポーラトランジスタ（Ｑ５）のベースは、前記マイクロプロセッサ（ＭＰ）の基準電位（Ｖ７）に結合される、請求項１記載の回路装置。
3. 前記第１のバイポーラトランジスタ（Ｑ５）のコレクタと前記第２のバイポーラトランジスタ（Ｑ７）のベースの間に、第１の不飽和ダイオード（Ｄ８６）が結合されており、さらに前記第１のバイポーラトランジスタ（Ｑ５）のコレクタと前記第２のバイポーラトランジスタ（Ｑ７）のコレクタの間に、第２の不飽和ダイオード（Ｄ８７）が結合されている、請求項１または２記載の回路装置。
4. 前記別のトランジスタ（Ｑ９）は、ＭＯＳＦＥＴである、請求項１記載の回路装置。
5. 前記別のトランジスタ（Ｑ９）は、ｎチャネル型ＭＯＳＦＥＴである、請求項１記載の回路装置。
6. 前記電子構成素子の制御入力側は、プルダウン抵抗（Ｒ１）を介して第２の基準電位に結合されている、請求項１記載の回路装置。
7. 前記マイクロプロセッサ（ＭＰ）の出力側（Ａ１）からの出力信号（Ｖ６）の電圧振幅は最大６Ｖである、請求項１から６いずれか１項記載の回路装置。
8. 前記第１のバイポーラトランジスタ（Ｑ５）はｎｐｎ型である、請求項１から７いずれか１項記載の回路装置。
9. 前記第２のバイポーラトランジスタ（Ｑ７）はｐｎｐ型である、請求項１から８いずれか１項記載の回路装置。
10. 前記電子構成素子は、実質的に電圧制御された電子構成素子である、請求項１から９いずれか１項記載の回路装置。
11. 前記電子構成素子はＭＯＳＦＥＴ、ＩＧＢＴまたはＥＳＢＴである、請求項１から１０いずれか１項記載の回路装置。

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