JP2004048726A

JP2004048726A - スイッチ・キャパシタに接続された駆動回路及びその動作方法

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Publication number: JP2004048726A
Application number: JP2003156860A
Authority: JP
Inventors: Kenneth Ii Koch; ケネス・コッシュ，ザ・セカンド; Mozammel Hossain; モザメル・ホセイン
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2002-06-13
Filing date: 2003-06-02
Publication date: 2004-02-12
Also published as: US20030231033A1; US6759880B2

Abstract

【課題】集積回路の消費電力の低減等を実現するために改良されたドライバ回路を提供する。
【解決手段】集積回路ドライバは、ＤＣ電源端子間に互いに直列に接続されたＰＦＥＴ及びＮＦＥＴのソース・ドレイン経路を有する出力段を備える。１対のＣＭＯＳインバータは、ＰＦＥＴとＮＦＥＴのゲート電極の２レベル信号駆動に同時に応答する。これらのインバータは、出力段のＰＦＥＴとＮＦＥＴのゲート電極に分路を形成するようにそれぞれ接続された電圧制御式スイッチ・キャパシタとして機能するところのＮＦＥＴ及びＰＦＥＴデバイスに接続された抵抗を備える。これらのインバータ、抵抗及びキャパシタにより、出力段のＰＦＥＴ及びＮＦＥＴが同時にオンになるのが阻止される。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、駆動回路、及び、その操作方法に関するものであり、とりわけ、スイッチ・キャパシタを含む回路要素による２レベル電圧源の第１と第２の電圧レベル間における遷移に応答して、同時に導通するのが阻止される、第１と第２の逆導電タイプのトランジスタを含む駆動回路に関するものである。
【０００２】
【従来の技術】
集積回路チップに特によく用いられる、あるタイプの駆動回路には、それぞれが、制御電極と、１対の他の電極間においてオン及びオフにされる経路を含む、第１と第２の逆導電タイプのトランジスタが含まれている。各経路は、あるしきい値の両側にある、特定のトランジスタの制御電極に印加される電圧に応答して、オン及びオフになる。第１及び第２のトランジスタの経路は、ＤＣ電源の端子間に直列に接続されている。直列に接続された経路間にある出力端子によって、負荷が駆動される。
【０００３】
典型的な集積回路チップの場合、トランジスタは、逆導電タイプの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、制御電極がゲート電極であり、他の電極は、ソース電極とドレイン電極である。こうしたドライバには、正（極性）チャネル電界効果トランジスタ（ＰＦＥＴ）と、負（極性）チャネル電界効果トランジスタ（ＮＦＥＴ）が含まれている。各電界効果トランジスタ（ＦＥＴ）のソース電極とドレイン電極間におけるスイッチ経路は、ソース・ドレイン経路と呼ばれる場合が多く、ＰＦＥＴ及びＮＦＥＴのソース・ドレイン経路は、電源の逆極性端子間に直列に接続されている。
【０００４】
典型的な集積回路チップには、通常は電源端子における電圧にほぼ等しい、第１と第２の電圧レベル間において正及び負に向かう遷移を生じる２レベルソース（ここでは２レベル電圧源）に応答する、こうしたドライバが多数含まれている。２レベル電圧源は、データ・ソースまたはクロック・ソースとすることが可能である。２レベル電圧源が第１の電圧レベル（低電圧レベル）になるのに応答して、ＰＦＥＴ及びＮＦＥＴが、それぞれ、オン及びオフになり、一方、２レベル電圧源が第２の電圧レベル（高電圧レベル）になるのに応答して、ＮＦＥＴ及びＰＦＥＴが、それぞれ、オン及びオフになる。２レベル電圧源が第１及び第２の電圧レベルにある間、オフであるＮＦＥＴまたはＰＦＥＴのソース・ドレイン経路によって、比較的高いインピーダンスが生じるので、ドライバのＰＦＥＴ及びＮＦＥＴの両方とも、ほとんど電流が流れることはない。電力消費を最小限に抑えるには、ＰＦＥＴ及びＮＦＥＴは、遷移中、同時にオンになるべきではない。
【０００５】
典型的な集積回路チップにおける上記タイプのドライバの多くは、遷移に対して同時に応答する。上記タイプのドライバの多くが、遷移に対して同時に応答し、これらのドライバの各々のＰＦＥＴ及びＮＦＥＴが、遷移中、同時にオンになった場合、クローバー（ｃｒｏｗ　ｂａｒ）電流としばしば呼ばれるかなりの量の電流が、電源から引き出されることになる。電流が大幅に増大すると、集積回路チップが過熱し、電源端子間にかなりの電圧降下を生じることになる可能性がある。エミッタ・コレクタ経路が直列に接続されたＰＮＰ及びＮＰＮトランジスタを含むバイポーラ・ドライバにも、同様の問題が生じる可能性がある。
【０００６】
従来、この問題を解決するためのアプローチの１つには、集積回路の製造における処理変数、並びに、回路を担持する集積回路チップの電源電圧及び温度が変動する結果として回路素子に生じる変化を考慮した、複雑な回路構成が必要とされた。もう１つの複雑なアプローチには、多くの電界効果トランジスタを接続することが必要とされた。これらの複雑な回路は、集積回路チップ上においてかなりの量のスペースを占有し、さらなる電力を消費するので、結果として、チップが不必要に加熱される可能性が生じる。
【０００７】
従来のコンデンサが、ソース・ドレイン経路が直列に接続された逆の導電タイプの電界効果トランジスタのゲート電極に対して、負帰還経路をなすように接続されている、先行技術による回路が存在する。従来のコンデンサの利用に関する問題は、結果として、こうしたコンデンサに加えられる遷移に応答することになる指数関数的波形の勾配が、コンデンサ両端の電圧がＤＣ電源電圧に関連した目標値に近づくにつれて、大幅に緩やかになるという点である。従って、従来のコンデンサの利用は、通常、数百ＭＨｚを超えて動作する集積回路に関連したような、高周波動作には適合しない。この先行技術による回路の場合、電界効果トランジスタは、両方とも、遷移中、同時にオンになり、結果として、かなりの電流が流れることになるように思われる。この先行技術による回路のもう１つの問題は、抵抗器ではなく、追加の電界効果トランジスタのソース・ドレイン経路を介して、コンデンサの充電及び放電が行われるという点にある。
【０００８】
【発明が解決しようとする課題】
集積回路の消費電力の低減等を行うために、ドライバ回路を改良することが本発明の課題である。
【０００９】
【課題を解決するための手段】
本発明の態様の１つによれば、駆動回路には、第１と第２のレベルを有し、そのレベル間で遷移を生じる電圧源に接続するための入力端子が含まれている。駆動回路には、それぞれが、制御電極と、制御電極に印加される電圧があるしきい値の両側のそれぞれになるのに応答して、１対の他の電極間においてオン及びオフにされる経路とを含む、第１と第２の（それぞれが）逆の導電タイプのトランジスタが含まれている。第１と第２のトランジスタの経路は、電源端子間に直列に接続されている。第１の端子と制御電極間に接続される回路構成によって、（１）電圧源が第１のレベルにある間、第１及び第２のトランジスタの経路が、それぞれ、オン及びオフになり、（２）電圧源が第２のレベルにある間、第１及び第２のトランジスタの経路が、それぞれ、オフ及びオンになる。第１の端子とドライバの間に接続された少なくとも１つのキャパシタ（コンデンサ。ここでは、スイッチ・キャパシタ）によって、第１と第２のレベル間における遷移に応答して、第１と第２のトランジスタの経路が同時にオンになるのが阻止される。
【００１０】
少なくとも１つのスイッチ・キャパシタが、それぞれ、第１と第２のトランジスタの制御電極への遷移の結合を遅延させるために接続される、第１と第２の電圧制御式スイッチ・キャパシタを含むのが望ましい。
【００１１】
望ましい実施態様の場合、第１と第２の逆導電タイプのトランジスタは、逆導電タイプの電界効果トランジスタ、すなわち、ＰＦＥＴ及びＮＦＥＴである。この実施態様の場合、第１と第２のスイッチ・キャパシタは、それぞれ、第１と第２のトランジスタの導電タイプとは逆の導電タイプの第３と第４の電界効果トランジスタであることが望ましい。第１と第３のトランジスタのゲート電極は、互いに接続されており、第２と第４のトランジスタのゲート電極は、互いに接続されている。第３のトランジスタのソース・ドレイン経路は、電源端子の一方に接続され、第４のトランジスタのソース・ドレイン経路は、もう一方の電源端子に接続されている。
【００１２】
第１と第２のスイッチ・キャパシタは、電圧源に応答するように接続された第１と第２のインバータ回路によって充電及び放電されるのが望ましい。各インバータ回路には、１対の逆の導電タイプのトランジスタが含まれており、それらのトランジスタの各々が、制御電極と、制御電極に印加される電圧があるしきい値の両側（のそれぞれ）になるのに応答して、１対の他の電極間においてオン及びオフにされる経路を含む。各インバータのトランジスタの経路は、電源端子間に直列に接続されている。各インバータには、特定のインバータのトランジスタの経路に接続された抵抗性のインピーダンス（以下、抵抗インピーダンス）が含まれている。インバータ及びその抵抗インピーダンスは、（１）電圧源の電圧が第１のレベルにある間、電流が、第１のインバータの抵抗インピーダンスを流れるが、第２のインバータの抵抗インピーダンスには流れないように、また、（２）電圧源の電圧が第２のレベルにある間、電流が、第２のインバータの抵抗インピーダンスを流れるが、第１のインバータの抵抗インピーダンスには流れないように接続されている。上記構成によれば、第１と第２のトランジスタのスイッチングに関して優れた制御が可能になり、同時に、その回路構成の所要電力は最小限に抑えられる。
【００１３】
駆動回路が集積回路チップ上にある望ましい実施態様の場合、第１と第２の逆導電タイプのトランジスタは、逆導電タイプの電界効果トランジスタ、すなわち、ＰＦＥＴ及びＮＦＥＴであり、インバータには、やはり、逆導電タイプの電界効果トランジスタ（ＦＥＴ）が含まれるのが望ましい。集積回路チップにおける抵抗インピーダンスは、ＦＥＴのソース・ドレイン・インピーダンスでは通常実現できない、比較的値の低い抵抗器であるのが好ましい。抵抗器の低い値は、遅延時間を比較的短くすることができるので、高周波数の使用にとって望ましい。抵抗器の抵抗インピーダンスは、ソース・ドレイン経路に伴う、チップ処理、電圧、温度の関数としての値の大幅な変動を被ることがないので、抵抗器には、ＦＥＴソース・ドレイン経路に対する利点もある。
【００１４】
本発明のもう１つの態様は、それぞれが、制御電極と、制御電極に印加される電圧に応答して制御される、１対のさらに他の電極間の経路を含む、第１と第２の逆導電タイプのトランジスタを備えるドライバを動作させる方法に関するものである。第１と第２のトランジスタの経路は、逆の電源端子間（例えば、逆極性の端子間）に直列に接続される。直列に接続された経路間には、出力端子が設けられている。第１と第２のスイッチ・キャパシタは、それぞれ、制御電極と分路をなすように接続される。この方法には、第１のインターバル（間隔）において、（１）第１のトランジスタの制御電極に第１の値の第１の電圧を印加し、（２）第２のスイッチ・キャパシタの両端に第１の値の電圧を印加し、及び（３）第２のトランジスタの制御電極に第１の値の第２の電圧を印加することにより、第２のスイッチ・キャパシタが充電され、第１のスイッチ・キャパシタがオフになる間に、それぞれ、第１及び第２のトランジスタの経路をオン及びオフにするステップが含まれる。第２のインターバル（間隔）においては、（１）第１のトランジスタの制御電極に第２の値の第１の電圧を印加し、（２）第１のスイッチ・キャパシタの両端に第１の値の電圧を印加し、及び（３）第２のトランジスタの制御電極に第２の値の第２の電圧を印加することにより、第２のスイッチ・キャパシタがオフになり、第１のスイッチ・キャパシタが充電される間、それぞれ、第１及び第２のトランジスタの経路をオフ及びオンにする。第１と第２のインターバルの間の第１の遷移期間の初期部分においては、第１のスイッチ・キャパシタがオフのままで、第２のスイッチ・キャパシタが充電される間、第１の電圧を第１の値から第２の値に変化させることによって、第１のトランジスタの経路をオフにし、一方、第２のトランジスタの経路をオフに維持する。第１の遷移期間の第２の部分においては、第２のスイッチ・キャパシタの電荷を変化させて、第２の電圧の値を第１の値から第２の値に変化させることによって、第２のトランジスタの経路をオンにし、第１の経路をオフに維持する。第２と第１のインターバルの間の第２の遷移期間の初期部分においては、第２スイッチ・キャパシタがオフのままであり、第１のスイッチ・キャパシタが充電される間、第２の電圧を第２の値から第１の値に変化させることによって、第２のトランジスタの経路をオフにし、一方、第１のトランジスタの経路をオフに維持する。第２の遷移期間の第２の部分においては、第１のスイッチ・キャパシタの電荷を変化させて、第１の電圧の値を第２の値から第１の値に変化させることによって、第１のトランジスタの経路をオンにし、第２のトランジスタの経路をオフに維持する。
【００１５】
望ましい実施態様の場合、第１のスイッチ・キャパシタは、第１のトランジスタの制御電極に印加される第１の電圧の値が第１の値に達する前に、第１の遷移期間の第２の部分においてオフにされ、第２のスイッチ・キャパシタは、第１のトランジスタの制御電極に印加される第２の電圧の値が第２の値に達する前に、第２の遷移期間の第２の部分においてオフにされる。第１および第２のスイッチ・キャパシタは、それぞれ、第１および第２のスイッチ・キャパシタに関連した第１及び第２のしきい値の両側において値を有する第１及び第２の電圧に応答して、オン及びオフされるのが望ましい。
【００１６】
本発明の以上の及びそれ以外の目的、特徴、及び、利点については、とりわけ、添付の図面と併せ読めば、その特定の実施態様に関する下記の詳細な説明を検討することによって明らかになるであろう。
【００１７】
【発明の実施の形態】
次に、図面のうち図１を参照すると、２レベル電圧源１２と負荷１４の間に接続された駆動回路１０が例示されている。駆動回路１０、電圧源１２、及び、負荷１４は、＋Ｖｄｄの電位の正のＤＣ電源端子１６と、大地電位（すなわち、接地電位）の負のＤＣ電源端子１８を備えた、集積回路チップ上の相補形金属酸化膜半導体（ＣＭＯＳ）回路である。データ・ソースまたはクロック・ソースとすることが可能な電圧源１２の２レベル出力は、一般に、１．０Ｖｄｄと０Ｖｄｄの電位間においてスイッチし（すなわち、切りかわり）、これらの電位間において、持続時間の短い正及び負に向かう遷移を生じる。一般には、集積回路上にある他の回路要素及び／またはオフ・チップ（すなわち、チップ外の）回路要素である負荷１４は、特定の時間に作動する、負荷１４の回路数に応じて、大きく変動する。
【００１８】
駆動回路１０には、電圧源１２の出力によって同時または並列に駆動されるよう接続されたインバータ２０及び２２が含まれている。駆動回路１０には、電圧源１２に接続するための入力端子３９が含まれ、また、負荷１４を駆動するようにＤＣ回路に接続された出力端子２６を含む出力段２４も含まれている。出力段２４は、それぞれが電圧制御式分路スイッチ・キャパシタ３２及び３４を含むＤＣ回路２８及び３０を介して、インバータ２０及び２２の出力電圧に応答するように接続されている。
【００１９】
インバータ２０には、ＰＦＥＴ３６及びＮＦＥＴ３８の形をとる相補形トランジスタが含まれており、それらのゲート電極は、電圧源１２の２レベル出力によって並列（または同時）に駆動されるように接続され、それらのソース・ドレイン経路は、ＰＦＥＴ及びＮＦＥＴのゲート電極に印加される電圧によって相補的にオン及びオフにされる。ＰＦＥＴ３６及びＮＦＥＴ３８のソース・ドレイン経路は、互いに、及び、ＤＣ電源端子１６及び１８間に直列に接続されている。抵抗インピーダンス、すなわち、抵抗器４０は、インバータ２０のＰＦＥＴとＮＦＥＴのドレイン間において、ＰＦＥＴ３６及びＮＦＥＴ３８のソース・ドレイン経路に直列に接続されている。抵抗インピーダンスとして抵抗器４０を利用するのは、（１）より小さい抵抗を実現することが可能になり、（２）集積回路の温度及び電源電圧の変動、及び、集積回路チップ処理に関して、抵抗値のより優れた安定性が得られるので、有利である。ＤＣ回路２８の第１の端部は、抵抗器４０の一方の側における共通端子、及び、ＰＦＥＴ３６のドレイン電極に接続されている。
【００２０】
インバータ２２は、ＰＦＥＴ４２及びＮＦＥＴ４４と、抵抗器４６の形をとる抵抗インピーダンスを含んでいるという点において、インバータ２０と同様である。ＰＦＥＴ４２及びＮＦＥＴ４４のゲート電極は、電圧源１２の出力電圧によって並列（または同時）に駆動されるように接続され、ＰＦＥＴ４２及びＮＦＥＴ４４のソース・ドレイン経路は、互いに、及び、抵抗器４６と直列に接続されている。しかし、抵抗器４６の共通端子及びＮＦＥＴ４４のドレインが、ＤＣ回路３０の第１の端部に接続されているので、インバータ２２は、インバータ２０と異なっている。インバータ２０及び２２は、従って、その出力端子に対して、電源電圧１．０Ｖｄｄ及び０Ｖｄｄにほぼ等しい電圧を選択的に供給するためのスイッチング回路とみなすことが可能である。
【００２１】
出力段２４には、ソース・ドレイン経路が、ＤＣ電源端子１６及び１８間において互いに直列に接続された、ＰＦＥＴ４８及びＮＦＥＴ５０が含まれている。ＰＦＥＴ４８及びＮＦＥＴ５０のドレイン電極は、負荷１４に接続された出力端子２６に対する共通接続を備えている。ＰＦＥＴ４８及びＮＦＥＴ５０は、ゲート電極が、それぞれ、ＤＣ回路２８及び３０の第２の端部に接続されている。ＰＦＥＴ４８及びＮＦＥＴ５０のゲート電極は、それぞれ、分路スイッチ・キャパシタ３２及び３４の第１の電極に接続されている。スイッチ・キャパシタ３２の第２の電極は、接地ＤＣ電源端子１８に接続され、一方、スイッチ・キャパシタ３４の第２の電極は、＋Ｖｄｄ電源端子１６に接続されている。スイッチ・キャパシタ３２及び３４の電極が、ＰＦＥＴ４８及びＮＦＥＴ５０のゲート電極、及び、電源端子１６及び１８における定電圧に接続されているので、スイッチ・キャパシタ両端間の波形は、負荷１４が出力段２４から引き出す電流とは無関係である。ＰＦＥＴ４８及びＮＦＥＴ５０は、しきい値を有しており、（１）ＰＦＥＴ４８のしきい値電圧未満及びそれを超える電圧が、ＰＦＥＴ４８のゲート電極に印加されるのに応答して、それぞれ、ＰＦＥＴのソース・ドレイン経路がオン及びオフになり、また、（２）ＮＦＥＴ５０のしきい値電圧未満及びそれを超える電圧が、ＮＦＥＴ５０のゲート電極に印加されるのに応答して、それぞれ、ＮＦＥＴのソース・ドレイン経路がオフ及びオンになる。
【００２２】
望ましい実施態様の場合、スイッチ・キャパシタ３２及び３４は、それぞれ、ＮＦＥＴ５２及びＰＦＥＴ５４を含む電圧制御式スイッチ・キャパシタである。スイッチ・キャパシタ３２及び３４のそれぞれの電極の一方は、それぞれ、ＮＦＥＴ５２及びＰＦＥＴ５４のゲート電極をなしている。スイッチ・キャパシタ３２及び３４のそれぞれの電極のもう一方は、それぞれ、ＮＦＥＴ５２及びＰＦＥＴ５４のソース・ドレイン経路をなしている。ＮＦＥＴ５２のソース電極及びドレイン電極は、互いに、及び、接地端子１８に接続され、一方、ＰＦＥＴ５４のソース電極及びドレイン電極は、互いに、及び、＋Ｖｄｄ電源端子１６に接続されている。ＮＦＥＴ５２及びＰＦＥＴ５４のそれぞれには、ゲート電極とソース・ドレイン経路の間に絶縁体が含まれている。ＮＦＥＴ５２及びＰＦＥＴ５４は、絶縁体にかかる電圧がしきい値電圧を超えるのに応答して、絶縁体間に有限のキャパシタンス（容量）値を有する。ＮＦＥＴ５２及びＰＦＥＴ５４の絶縁体にかかる電圧がしきい値未満になるのに応答して、各絶縁体のインピーダンスを開路とみなすことができる。
【００２３】
ＰＦＥＴ４８及びＮＦＥＴ５０のしきい値を含む図１の回路構成によれば、ＰＦＥＴ４８及びＮＦＥＴ５０のソース・ドレイン経路が同時にオンになることはない。従って、クローバー電流が、ＰＦＥＴ４８とＮＦＥＴ５０のソース・ドレイン経路を通って、電源端子１６と１８の間を流れることはない。図１の回路構成は、それぞれ、ＮＦＥＴ５２及びＰＦＥＴ５４を含む電圧制御式スイッチ・キャパシタ３２及び３４の動作、及び、スイッチ・キャパシタと、インバータ２０及び２２、並びに、ＰＦＥＴ４８及びＮＦＥＴ５０のゲート電極との接続方法のために、高速動作にも適している。
【００２４】
次に、図面のうち、図１の回路の動作を説明するのに役立つ図２を参照することにする。２レベル波形６０によって表示された、５０−５０のデューティ・サイクルの電圧源１２の出力電圧が例示されているが、もちろん、電圧源１２の出力は、クロック・ソースまたはデータ・ソースに適した任意のデューティ・サイクルを有することが可能である。
【００２５】
電圧源の出力値が１．０Ｖｄｄである電圧源１２の半サイクルにおいて、ＮＦＥＴ３８及び４４がオンになり、ＰＦＥＴ３６及び４２がオフになる。従って、端子１８における接地電圧にほぼ等しい電圧が、低インピーダンスを介して、ＤＣ回路２８の第１の端部（ＰＦＥＴ３６のドレイン）に供給され、ＰＦＥＴ３８のソース・ドレイン経路及び抵抗器４０がオンになる（すなわち、電流が流れる）。同時に、端子１８における接地電圧が、低インピーダンスを介して、ＤＣ回路３０の第１の入力端部（ＮＦＥＴ４４のドレイン）に供給され、ＮＦＥＴ４４のソース・ドレイン経路がオンになる。電圧源１２の出力電圧値が１．０Ｖｄｄである半サイクルの終了直前に、インバータ２０及び２２によって、接地端子１８の電圧にほぼ等しい低電圧がＰＦＥＴ４８及びＮＦＥＴ５０のゲート電極に供給され、ＰＦＥＴ及びＮＦＥＴが、それぞれ、オン及びオフになる。さらに、この時点において、ＮＦＥＴ５２のゲート電極及びそのソース・ドレイン経路が、両方とも、ほぼ接地電位であるため、ＮＦＥＴ５２の絶縁体にはほとんど電圧がかからず、その結果、ＮＦＥＴ５２はオフになり、スイッチ・キャパシタ３２は、（オフになって）回路から切り離される。対照的に、（１）ＮＦＥＴ４４が、オンになって、ＤＣ経路３０の入力がほぼ接地電位、すなわち、０Ｖｄｄになり、（２）ＰＦＥＴ５４のソース・ドレイン経路が１．０Ｖｄｄであるため、有限のキャパシタンス値を有する、オンになったＰＦＥＴ５４の絶縁体に、１．０Ｖｄｄにほぼ等しい電圧がかかることになる。
【００２６】
電圧源１２の出力電圧値が０Ｖｄｄである電圧源１２の半サイクルにおいて、ＮＦＥＴ３８及び４４がオフになり、ＰＦＥＴ３６及び４２がオンになる。従って、端子１６における１．０Ｖｄｄの電圧が、低インピーダンスを介して、ＤＣ回路２８の第１の入力端部（ＰＦＥＴ３６のドレイン）に供給され、ＰＦＥＴ３６のソース・ドレイン経路がオンになる。同時に、端子１６における１．０Ｖｄｄにほぼ等しい電圧が、低インピーダンスを介して、ＤＣ回路３０の第１の端部（ＮＦＥＴ４４のドレイン）に供給され、ＰＦＥＴ４２のソース・ドレイン経路及び抵抗器４６がオンになる。電圧源１２の出力電圧値が０Ｖｄｄである半サイクルの終了直前に、インバータ２０及び２２によって、電源端子１６の１．０Ｖｄｄ電圧にほぼ等しい高電圧がＰＦＥＴ４８及びＮＦＥＴ５０のゲート電極に印加され、ＰＦＥＴ及びＮＦＥＴが、それぞれ、オフ及びオンになる。さらに、この時点において、ＰＦＥＴ５４のゲート電極及びそのソース・ドレイン経路が、両方とも、ほぼ１．０Ｖｄｄであるため、ＰＦＥＴ５４の絶縁体両端の電圧差がほとんど無くなり、その結果、ＰＦＥＴ５４はオフになり、スイッチ・キャパシタ３４は、回路から切り離される。対照的に、（１）ＰＦＥＴ３６がオンになって、ＤＣ経路２８の入力がほぼ１．０Ｖｄｄになり、（２）ＮＦＥＴ５２のソース・ドレイン経路が接地電位であるため、有限のキャパシタンス値を有する、オンになったＮＦＥＴ５２の絶縁体には、１．０Ｖｄｄにほぼ等しい電圧がかかることになる。
【００２７】
波形６２及び６３によって示すように、インターバル６４において、ＰＦＥＴ４８がオンになり、インターバル６６において、ＮＦＥＴ５０がオンになる。インターバル６４及び６６は、交番し、相互に排他的である。
【００２８】
波形６０によって示すように、１．０Ｖｄｄから０Ｖｄｄに向かう、電圧源１２の電圧の持続時間の短い負に向かう遷移６８の開始時及びその間、ＰＦＥＴ３６は、急速に、オフ状態からオン状態に移行し、一方、ＮＦＥＴ３８は、急速に、オン状態からオフ状態に移行する。スイッチ・キャパシタ３２は、基本的に、この時点において開路であるため、ＤＣ回路２８の入力におけるＰＦＥＴ３６のドレインの電圧は急速に正方向に変化し、これにより、波形６９で示されるＰＦＥＴ４８のゲートに印加される電圧は、波形部分７０によって示すように、０Ｖｄｄにほぼ等しい値から１．０Ｖｄｄにほぼ等しい値に急速に変化することになる。この結果、ＰＦＥＴ４８が、波形６２のインターバル６４の終端における負に向かう遷移によって示すように、オン状態からオフ状態に急速に変化するが、オフになったスイッチ・キャパシタ３２にかかる電圧にはすぐに影響することはない。
【００２９】
負に向かう遷移６８の開始時及びその間、ＰＦＥＴ４２は、急速に、オフ状態からオン状態に移行し、一方、ＮＦＥＴ４４は、急速に、オン状態からオフ状態に移行する。スイッチ・キャパシタ３４は、負に向かう遷移６８の開始時において１．０Ｖｄｄまで完全に充電されているため、抵抗器４６を流れる電流が、突然変化することはないが、主として、抵抗器４６の値及びスイッチ・キャパシタ３４の有限のキャパシタンスによって決まる速度で、指数関数的に増大する。抵抗器４６を流れる電流が指数関数的に増大すると、スイッチ・キャパシタ３４両端間及びＮＦＥＴ５０のゲートとソース間の電圧が、ＮＦＥＴ５０のゲート電極とソース電極間の電圧を表わす、波形７４の一部７２によって示されるように、指数関数的に上昇する。
【００３０】
波形部分７２の開始時、ＮＦＥＴ５０のゲートにかかる電圧は、図２の場合、０．３３Ｖｄｄであると想定される、ＮＦＥＴのしきい値より小さい。従って、ＮＦＥＴ５０は、負に向かう遷移６８に後続する所定の期間（インターバル）にわたって、オフのままである。この所定の期間中、ＰＦＥＴ４８及びＮＦＥＴ５０は、クローバー電流が、そのソース・ドレイン経路を通って、電源端子１６と１８の間に流れるの阻止するために、両方ともオフである。波形６３のインターバル６６の開始時における正に向かう遷移によって示されるように、ＮＦＥＴ５０のゲートにかかる電圧が、波形部分７２において、そのＮＦＥＴのしきい値と交差するのに応答して、ＮＦＥＴ５０はオンになり、この結果、インターバル６６において、電流が負荷１４とＮＦＥＴ５０の間に流れることが可能になる。
【００３１】
電圧源１２の電圧が０Ｖｄｄに等しい間、指数関数的電流が、スイッチ・キャパシタ３４と抵抗器４６を通って流れ続けるので、波形７４の一部７６によって示されるように、ＮＦＥＴ５０のゲートに印加される電圧の勾配が漸減することになる。目標電圧である１．０Ｖｄｄを迅速に実現できるようにするために、波形部分７６において、０．６７Ｖｄｄである図２に例示のＰＦＥＴのしきい値において、ＰＦＥＴ５４がオフにされる。ＰＦＥＴ５４をオフにする結果として、ＮＦＥＴ５０のゲートにおける電圧が、波形７４の一部７８によって示されるように、いっそう急速に上昇し、波形部分７６と７８の間において、波形７４に「キンク（ねじれ）」が生じることになる。波形７４は、波形６０の正に向かう遷移８０が生じる直前に、目標値である１．０Ｖｄｄに達する。
【００３２】
電圧源１２の半サイクル全体にわたって、電圧源は、駆動回路１０に０Ｖｄｄの電圧を印加するが、ＰＦＥＴ４８のゲートにおける電圧は、波形６９の波形部分８２によって示されるように、ほぼ１．０Ｖｄｄのままである。これは、ＰＦＥＴ３６によって、端子１６における１．０Ｖｄｄの電圧がＰＦＥＴ４８のゲートに結合されるためである。
【００３３】
駆動回路１０には、波形６０の正に向かう遷移８０に応答して、負に向かう遷移６８に応答して生じる作用に対する相補性の作用が生じることになる。従って、抵抗器４６を流れる電流が、波形７４の一部８４によって示される、ＮＦＥＴ５０のゲートにおける電圧と同様に突然減少する。その結果、ＮＦＥＴ５０は、インターバル６６の終了時における波形６３の負の遷移によって示されるように、突然、オン状態からオフ状態に移行する。正に向かう遷移８０に応答して、ＰＦＥＴ４８のゲート電圧が、波形６９の一部８６によって示されるように、指数関数的に低下する。ＰＦＥＴ４８は、図２において０．６７Ｖｄｄと想定されているしきい値と交差するまでオフのままである。波形部分８６が０．６７Ｖｄｄのしきい値と交差するのに応答して、ＰＦＥＴ４８は、インターバル６４の開始時における波形６２の正に向かう遷移によって示されるようにオンになる。スイッチ・キャパシタ３２両端の電圧は、図２において０．３３Ｖｄｄと想定されているＮＦＥＴ５２のしきい値に達するまで、指数関数的に低下し続ける。スイッチキャパシタ３２両端の電圧がスイッチ・キャパシタ３２のしきい値と交差するのに応答して、スイッチ・キャパシタはオフになり、波形６８の勾配は、波形部分８８によって示されるように上昇する。スイッチ・キャパシタ３２の両端、及び、ＰＦＥＴ４８のゲートにおける電圧は、波形６０の次の負に向かう遷移６８の直前に、０Ｖｄｄにほぼ等しい目標値に達する。このように動作は継続する。
【００３４】
本発明の特定の実施態様について説明し図示したが、特許請求の範囲において規定された本発明の真の思想及び範囲を逸脱することなく、具体的に図示し、説明した実施態様の細部に種々の変更を加えることが可能であることは明かである。例えば、トランジスタ及びスイッチ・キャパシタにＦＥＴを用いるのは、集積回路にとって特に有利であるが、本発明の原理は、バイポーラ・トランジスタ及びバラクターダイオードにも適用可能である。
【００３５】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．第１と第２のレベルを有し、前記レベル間で遷移する電圧源（１２）に接続するための入力端子（３９）と、
第１及び第２の逆の導電タイプのトランジスタ（４８，５０）を含むドライバであって、前記トランジスタの各々が、制御電極と、前記制御電極に印加される電圧があるしきい値の両側（またはそれぞれの側）になるのに応答してオン及びオフに切り換えられる経路を含み、前記第１及び第２のトランジスタの経路が、（例えば逆極性の）電源端子（１６、１８）間に直列に接続される、ドライバと、
前記経路間にある出力端子（２６）と、
前記第１の端子（３９）と前記制御電極との間に接続されて、前記第１及び第２のトランジスタ経路が、（ａ）前記電圧源が第１のレベルの間、オン及びオフになり、（ｂ）前記電圧源が第２のレベルの間、オフ及びオンになるようにする回路要素（２８、３０）と、
前記第１の端子と前記ドライバの間に接続されて、前記第１と第２のレベル間における遷移中に、前記第１及び第２のトランジスタの経路が同時にオンになるのを阻止するための少なくとも１つのスイッチ・キャパシタ（３２、３４）
を備える、回路。
２．前記少なくとも１つのスイッチ・キャパシタ（３２、３４）にかかる電圧が、前記第１と第２のレベルの間において、あるしきい値電圧の両側間で変化するのに応答して、前記少なくとも１つのスイッチ・キャパシタ（３２、３４）が、有限のキャパシタンス値とほぼ開路との間でスイッチされる、上項１に記載の回路。
３．前記少なくとも１つのスイッチ・キャパシタに、前記第１及び第２のトランジスタの前記制御電極への前記遷移の結合を遅延させるためにそれぞれ接続される、第１及び第２の電圧制御式スイッチ・キャパシタが含まれる、上項１又は２に記載の回路。
４．前記第１及び第２のスイッチ・キャパシタが、それぞれ、前記第１及び第２のトランジスタの前記制御電極と分路をなすように接続されており、これにより、（ａ）前記第１のスイッチ・キャパシタが、第１の電圧しきい値の第１の側において有限のキャパシタンス値を有し、前記第１のしきい値の第２の側においてほぼ開路になり、（ｂ）前記第２のスイッチ・キャパシタが、第２の電圧しきい値の第２の側において有限のキャパシタンス値を有し、前記第２のしきい値の第１の側においてほぼ開路になることと、前記第１及び第２のしきい値が、互いに異なり、前記第１と第２のレベルの間にあることからなる、上項３に記載の回路。
５．前記第１及び第２のトランジスタが、それぞれ、ＰＦＥＴ及びＮＦＥＴであり、前記第１及び第２の分路スイッチ・キャパシタが、それぞれ、ＮＦＥＴ及びＰＦＥＴである、上項１〜４のいずれかに記載の回路。
６．前記入力端子における電圧に応答して、前記第１及び第２の分路スイッチ・キャパシタに電流を供給するようにそれぞれ接続される第１及び第２の抵抗性インピーダンスをさらに含む、上項４または５に記載の回路。
７．第１及び第２のインバータ（２０，２２）をさらに含み、各インバータが、（ａ）前記第１及び第２のインバータが前記入力端子における電圧に同時に応答できるようにするための入力端子と、（ｂ）出力端子を備えており、前記第１のインバータの前記出力端子が、第１のＤＣ経路を介して、前記第１のキャパシタ及び前記第１のトランジスタの前記制御電極に電流を供給するように接続され、前記第２のインバータの前記出力端子が、第２のＤＣ経路を介して、前記第２のキャパシタ及び前記第２のトランジスタの前記制御電極に電流を供給するように接続されることからなる、上項１〜６のいずれかに記載の回路。
８．前記第１及び第２のトランジスタが電界効果トランジスタであり、前記第１及び第２のインバータが電界効果トランジスタから構成され、前記第１及び第２のキャパシタが電界効果デバイスから構成され、前記電界効果トランジスタ及びデバイスの全てが、集積回路チップ上に含まれており、前記第１及び第２の電界効果トランジスタ及び前記第１及び第２のインバータと回路をなすようにそれぞれ接続された第１及び第２の抵抗器を含み、前記第１及び第２の抵抗器が、それぞれ、前記第１及び第２のインバータに含まれる、上項７に記載の回路。
９．ドライバの動作方法であって、前記ドライバは、第１及び第２の逆の導電タイプのトランジスタ（４８、５０）と出力端子と第１及び第２のスイッチ・キャパシタ（３２，３４）を含み、第１及び第２の逆の導電タイプのトランジスタはそれぞれ、制御電極と、前記制御電極に印加される電圧に応答して制御される１対のさらに他の電極間の経路を含み、前記経路は、（例えば逆極性の）電源端子（１６、１８）間に直列に接続されており、前記出力端子は、前記直列に接続された経路（２６）間にあり、前記第１及び第２のスイッチ・キャパシタは、前記制御電極に分路をなすようにそれぞれ接続されており、
第１のインターバルにおいて、
（ａ）前記第１のトランジスタの前記制御電極に第１の値の第１の電圧を印加し、
（ｂ）前記第２のスイッチ・キャパシタに第１の値の電圧を印加し、
（ｃ）前記第２のトランジスタの前記制御電極に前記第１の値の第２の電圧を印加することによって、前記第２のスイッチ・キャパシタが充電され、かつ、前記第１のスイッチ・キャパシタがオフになる間に、前記第１及び第２のトランジスタの経路をそれぞれオン及びオフにするステップと、
第２のインターバルにおいて、
（ａ）前記第１のトランジスタの前記制御電極に第２の値の前記第１の電圧を印加し、
（ｂ）前記第１のスイッチ・キャパシタに前記第１の値の電圧を印加し、
（ｃ）前記第２のトランジスタの前記制御電極に前記第２の値の前記第２の電圧を印加することによって、前記第２のスイッチ・キャパシタがオフになり、かつ、前記第１のスイッチ・キャパシタが充電される間に、前記第１と第２のトランジスタの経路をそれぞれオフ及びオンにするステップと、
前記第１と第２のインターバルの間の第１の遷移期間の初期部分において、
前記第１のスイッチ・キャパシタがオフのままであり、かつ、前記第２のスイッチ・キャパシタが充電される間に、前記第１の電圧を前記第１の値から前記第２の値に向かって変化させることによって、前記第１のトランジスタの経路をオフにする一方で、前記第２のトランジスタの経路をオフに維持するステップと、
前記第１の遷移期間の第２の部分において、
前記第２のスイッチ・キャパシタの電荷を変化させて、前記第２の電圧の値を前記第１の値から前記第２の値に向かって変化させることによって、前記第２のトランジスタの経路をオンにし、前記第１のトランジスタの経路をオフに維持するステップと、
前記第２と第１のインターバルの間の第２の遷移期間の初期部分において、
前記第２スイッチ・キャパシタがオフのままであり、かつ、前記第１のスイッチ・キャパシタが充電される間に、前記第２の電圧を前記第２の値から前記第１の値に向かって変化させることによって、前記第２のトランジスタの経路をオフにする一方で、前記第１のトランジスタの経路をオフに維持するステップと、
前記第２の遷移期間の第２の部分において、
前記第１のスイッチ・キャパシタの電荷を変化させて、前記第１の電圧の値を前記第２の値から前記第１の値に向かって変化させることによって、前記第１のトランジスタの経路をオンにし、前記第２のトランジスタの経路をオフに維持するステップ
を含む、方法。
１０．前記第１のトランジスタの前記制御電極に印加される前記第１の電圧の値が前記第１の値に達する前に、前記第１の遷移期間の前記第２の部分において、前記第１のスイッチ・キャパシタをオフにするステップと、
前記第１のトランジスタの前記制御電極に印加される前記第２の電圧の値が前記第２の値に達する前に、前記第２の遷移期間の前記第２の部分において、前記第２のスイッチ・キャパシタをオフにするステップをさらに含む、上項９に記載の方法。
【００３６】
本発明の集積回路ドライバは、ＤＣ電源端子間に互いに直列に接続されたＰＦＥＴ及びＮＦＥＴのソース・ドレイン経路を有する出力段を備える。１対のＣＭＯＳインバータは、ＰＦＥＴとＮＦＥＴのゲート電極の２レベル信号駆動に同時に応答する。これらのインバータは、出力段のＰＦＥＴとＮＦＥＴのゲート電極に分路を形成するようにそれぞれ接続された電圧制御式スイッチ・キャパシタとして機能するところのＮＦＥＴ及びＰＦＥＴデバイスに接続された抵抗を備える。これらのインバータ、抵抗及びキャパシタにより、出力段のＰＦＥＴ及びＮＦＥＴが同時にオンになるのが阻止される。
【００３７】
【発明の効果】
本発明によれば、集積回路のドライバを構成する出力段のトランジスタが同時にオンになるのが阻止されるので、集積回路の消費電力の低減等を実現することができる。
【図面の簡単な説明】
【図１】本発明の望ましい１実施態様の回路図である。
【図２】図１の回路の動作を説明するのに役立つ一連の波形図である。
【符号の説明】
１２　電圧源
１６、１８　入力端子（電源端子）
２０、２２　インバータ
２６　出力端子
２８、３０　回路要素（ＤＣ回路）
３２、３４　スイッチ・キャパシタ
３９　入力端子
４８、５０　トランジスタ

Claims

第１と第２のレベルを有し、前記レベル間で遷移する電圧源（１２）に接続するための入力端子（３９）と、
第１及び第２の逆の導電タイプのトランジスタ（４８，５０）を含むドライバであって、前記トランジスタの各々が、制御電極と、前記制御電極に印加される電圧があるしきい値の両側（またはそれぞれの側）になるのに応答してオン及びオフに切り換えられる経路を含み、前記第１及び第２のトランジスタの経路が、（例えば逆極性の）電源端子（１６、１８）間に直列に接続される、ドライバと、
前記経路間にある出力端子（２６）と、
前記第１の端子（３９）と前記制御電極との間に接続されて、前記第１及び第２のトランジスタ経路が、（ａ）前記電圧源が第１のレベルの間、オン及びオフになり、（ｂ）前記電圧源が第２のレベルの間、オフ及びオンになるようにする回路要素（２８、３０）と、
前記第１の端子と前記ドライバの間に接続されて、前記第１と第２のレベル間における遷移中に、前記第１及び第２のトランジスタの経路が同時にオンになるのを阻止するための少なくとも１つのスイッチ・キャパシタ（３２、３４）
を備える、回路。
前記少なくとも１つのスイッチ・キャパシタ（３２、３４）にかかる電圧が、前記第１と第２のレベルの間において、あるしきい値電圧の両側間で変化するのに応答して、前記少なくとも１つのスイッチ・キャパシタ（３２、３４）が、有限のキャパシタンス値とほぼ開路との間でスイッチされる、請求項１に記載の回路。
前記少なくとも１つのスイッチ・キャパシタに、前記第１及び第２のトランジスタの前記制御電極への前記遷移の結合を遅延させるためにそれぞれ接続される、第１及び第２の電圧制御式スイッチ・キャパシタが含まれる、請求項１又は２に記載の回路。
前記第１及び第２のスイッチ・キャパシタが、それぞれ、前記第１及び第２のトランジスタの前記制御電極と分路をなすように接続されており、これにより、（ａ）前記第１のスイッチ・キャパシタが、第１の電圧しきい値の第１の側において有限のキャパシタンス値を有し、前記第１のしきい値の第２の側においてほぼ開路になり、（ｂ）前記第２のスイッチ・キャパシタが、第２の電圧しきい値の第２の側において有限のキャパシタンス値を有し、前記第２のしきい値の第１の側においてほぼ開路になることと、前記第１及び第２のしきい値が、互いに異なり、前記第１と第２のレベルの間にあることからなる、請求項３に記載の回路。
前記第１及び第２のトランジスタが、それぞれ、ＰＦＥＴ及びＮＦＥＴであり、前記第１及び第２の分路スイッチ・キャパシタが、それぞれ、ＮＦＥＴ及びＰＦＥＴである、請求項１〜４のいずれかに記載の回路。
前記入力端子における電圧に応答して、前記第１及び第２の分路スイッチ・キャパシタに電流を供給するようにそれぞれ接続される第１及び第２の抵抗性インピーダンスをさらに含む、請求項４または５に記載の回路。
第１及び第２のインバータ（２０，２２）をさらに含み、各インバータが、（ａ）前記第１及び第２のインバータが前記入力端子における電圧に同時に応答できるようにするための入力端子と、（ｂ）出力端子を備えており、前記第１のインバータの前記出力端子が、第１のＤＣ経路を介して、前記第１のキャパシタ及び前記第１のトランジスタの前記制御電極に電流を供給するように接続され、前記第２のインバータの前記出力端子が、第２のＤＣ経路を介して、前記第２のキャパシタ及び前記第２のトランジスタの前記制御電極に電流を供給するように接続されることからなる、請求項１〜６のいずれかに記載の回路。
前記第１及び第２のトランジスタが電界効果トランジスタであり、前記第１及び第２のインバータが電界効果トランジスタから構成され、前記第１及び第２のキャパシタが電界効果デバイスから構成され、前記電界効果トランジスタ及びデバイスの全てが、集積回路チップ上に含まれており、前記第１及び第２の電界効果トランジスタ及び前記第１及び第２のインバータと回路をなすようにそれぞれ接続された第１及び第２の抵抗器を含み、前記第１及び第２の抵抗器が、それぞれ、前記第１及び第２のインバータに含まれる、請求項７に記載の回路。
ドライバの動作方法であって、前記ドライバは、第１及び第２の逆の導電タイプのトランジスタ（４８、５０）と出力端子と第１及び第２のスイッチ・キャパシタ（３２，３４）を含み、第１及び第２の逆の導電タイプのトランジスタはそれぞれ、制御電極と、前記制御電極に印加される電圧に応答して制御される１対のさらに他の電極間の経路を含み、前記経路は、（例えば逆極性の）電源端子（１６、１８）間に直列に接続されており、前記出力端子は、前記直列に接続された経路（２６）間にあり、前記第１及び第２のスイッチ・キャパシタは、前記制御電極に分路をなすようにそれぞれ接続されており、
第１のインターバルにおいて、
（ａ）前記第１のトランジスタの前記制御電極に第１の値の第１の電圧を印加し、
（ｂ）前記第２のスイッチ・キャパシタに第１の値の電圧を印加し、
（ｃ）前記第２のトランジスタの前記制御電極に前記第１の値の第２の電圧を印加することによって、前記第２のスイッチ・キャパシタが充電され、かつ、前記第１のスイッチ・キャパシタがオフになる間に、前記第１及び第２のトランジスタの経路をそれぞれオン及びオフにするステップと、
第２のインターバルにおいて、
（ａ）前記第１のトランジスタの前記制御電極に第２の値の前記第１の電圧を印加し、
（ｂ）前記第１のスイッチ・キャパシタに前記第１の値の電圧を印加し、
（ｃ）前記第２のトランジスタの前記制御電極に前記第２の値の前記第２の電圧を印加することによって、前記第２のスイッチ・キャパシタがオフになり、かつ、前記第１のスイッチ・キャパシタが充電される間に、前記第１と第２のトランジスタの経路をそれぞれオフ及びオンにするステップと、
前記第１と第２のインターバルの間の第１の遷移期間の初期部分において、
前記第１のスイッチ・キャパシタがオフのままであり、かつ、前記第２のスイッチ・キャパシタが充電される間に、前記第１の電圧を前記第１の値から前記第２の値に向かって変化させることによって、前記第１のトランジスタの経路をオフにする一方で、前記第２のトランジスタの経路をオフに維持するステップと、
前記第１の遷移期間の第２の部分において、
前記第２のスイッチ・キャパシタの電荷を変化させて、前記第２の電圧の値を前記第１の値から前記第２の値に向かって変化させることによって、前記第２のトランジスタの経路をオンにし、前記第１のトランジスタの経路をオフに維持するステップと、
前記第２と第１のインターバルの間の第２の遷移期間の初期部分において、
前記第２スイッチ・キャパシタがオフのままであり、かつ、前記第１のスイッチ・キャパシタが充電される間に、前記第２の電圧を前記第２の値から前記第１の値に向かって変化させることによって、前記第２のトランジスタの経路をオフにする一方で、前記第１のトランジスタの経路をオフに維持するステップと、
前記第２の遷移期間の第２の部分において、
前記第１のスイッチ・キャパシタの電荷を変化させて、前記第１の電圧の値を前記第２の値から前記第１の値に向かって変化させることによって、前記第１のトランジスタの経路をオンにし、前記第２のトランジスタの経路をオフに維持するステップ
を含む、方法。
前記第１のトランジスタの前記制御電極に印加される前記第１の電圧の値が前記第１の値に達する前に、前記第１の遷移期間の前記第２の部分において、前記第１のスイッチ・キャパシタをオフにするステップと、
前記第１のトランジスタの前記制御電極に印加される前記第２の電圧の値が前記第２の値に達する前に、前記第２の遷移期間の前記第２の部分において、前記第２のスイッチ・キャパシタをオフにするステップをさらに含む、請求項９に記載の方法。