WO2006101139A1

WO2006101139A1 - レベルシフト回路および電源装置

Info

Publication number: WO2006101139A1
Application number: PCT/JP2006/305732
Authority: WO
Inventors: Akio Iwabuchi; Tetsuya Takahashi
Original assignee: Sanken Electric Co., Ltd.
Priority date: 2005-03-23
Filing date: 2006-03-22
Publication date: 2006-09-28
Also published as: KR20070116265A; JP3915815B2; KR100965686B1; US7688049B2; JP2006270382A; US20090052216A1; CN101147324A; CN101147324B

Abstract

　フローティング電源の電極間に接続されたＰｃｈ型トランジスタとＮｃｈ型トランジスタの直列回路で構成されるインバータ回路と、インバータ回路の入力端子とグランド間に、ドレイン端子とソース端子が接続されたトランジスタＱ１とを有するレベルシフト回路において、フローティング電源の一方の端子と前記トランジスタＱ１のドレインとの間に、トランジスタＱ２のドレイン端子とソース端子が接続され、トランジスタＱ２の制御端子とグランドとの間に、トランジスタＱ３のドレイン端子とソース端子が接続される。

Description

明細書

レベルシフト回路および電源装置

技術分野

[0001] 本発明は、ブートストラップ方式のハーフブリッジゲートドライバ，フルブリッジゲートドライバ，三相ブリッジゲートドライバ等に使用されるレベルシフト回路、更にはこれを用いた電源装置に関する。

背景技術

[0002] 高耐圧パワー素子のドライブ回路においては、ハイサイドの出力素子のゲート制御部に低電圧ロジック信号を伝達するレベルシフト回路が必要不可欠である。従来、この種のレベルシフト回路は高耐圧の MOSFETを用いて信号を伝達する方式が用いられている。

[0003] (第 1の従来技術）

この回路例の一つとしては、図 1に示すようなハーフブリッジドライブ回路 101が知られている。このドライブ回路 101は、ハイサイドドライブ信号とローサイドドライブ信号を交互に入力し、ハイサイド及びローサイドの高耐圧パワー素子 Q 13, Q14を交互にオン ·オフさせるものである。

[0004] このドライブ回路 101では、フローティング電位 Vssを持つブートストラップ構造とすることで、ハイサイド電源ライン VBSとフローティング電位 Vssとの間に生じる電位差が常に一定の電位差で変動するので、 Vss— VBS間の素子は高耐圧である必要がなくなる。このためこのドライブ回路 101は、高耐圧 ICであるが全ての素子を高耐圧にする必要が無い。

[0005] なお、図 1に示すレベルシフト回路 103は、ハイサイドドライバ 11を ON制御するとともにハイサイドドライバ 11を OFF制御する場合にも共用して用いられる回路である。ローサイドドライバ 13の入力端には、レベルシフト機能を有しない制御回路が接続される。また、消費電流を抑制するために、入力信号の論理変化点を検出してレベルシフトを行い、論理変化点のみ電流が流れるようにしたレベルシフト回路が知られている。 [0006] ここで、図 2を参照して、このようなレベルシフト回路 103を用いたドライブ回路の動作について説明する。なお、図 2は、ノ、ィサイド側の動作を示すタイミングチャートである。

[0007] このドライブ回路 101では、まずハイサイドドライブ信号が" H"レベルになると（時刻 tl)、図示しないエッジ検出回路はハイサイドドライブ信号の立ち上がりエッジにより ONパルスを発生する（t2)。この ONパルスは、ハイサイドを ONZOFF制御するのに用いるレベルシフト回路 103の高而圧 N型 MOSトランジスタ Q1のゲート VG (ON) に入力され、この N型 MOSトランジスタ Q1が導通状態になる。これにより、ハイサイド電源ライン VBSからプルアップ抵抗 R1を通じてローサイド側の接地端 GNDに電流 I が流れる。この電流 I〖こより、抵抗 R1の両端に電位差 Vが生じて、信号インバータ回路 105の入力端 Vin (ON)は" L"レベルとなる。

[0008] このとき、高耐圧 N型 MOSトランジスタ Q1のソース抵抗を RS1、プルアップ抵抗値を R1とすると、次の関係式が成り立つ。

[0009] V=I XR1 = (VG-Vth) /RS1 XR1 (1)

これにより、インバータ回路 105から" H" (high)レベルのパルス信号が出力 Vout信号として出力され、ノ、ィサイドドライバ 11の ONZOFF入力端にハイサイド電源ライン電圧である VBS電圧レベルのパルス信号が入力される。その結果、ハイサイドドライブ回路のラッチ回路によりハイサイド IGBT(Q13)がドライブ状態となり、フローテイング電位 Vssは所定の電位 (通常 600V程度)まで上昇する（t4)。

[0010] 次に、フローティング電位 Vssが所定の電位に十分立ち上がった後、ハイサイドドライブ信号が" L" (low)レベルになると (t5)、図示しな、エッジ検出回路はハイサイドドライブ信号の立ち下がりエッジにより再度 ONZOFFパルス信号を発生する（t6)。この ONZOFFパルス信号は、レベルシフト回路 103のトランジスタ Q1のゲートに入力され、この N型 MOSトランジスタは導通状態となる。これにより、 ONパルス信号の場合と同様にして、ハイサイドドライバ 11の ONZOFF入力端にはハイサイド電源ライン VBS電圧レベルのパルス信号が入力され、ハイサイドドライブ回路のラッチ回路によりハイサイド IGBT(Q13)のドライブ状態は解除される (t7)。

[0011] (第 2の従来技術）また、図 3に示すようなハーフブリッジドライブ回路 111が日本国特許公報、特開 20 00 - 286687号に報告されて!、る。このドライブ回路 111に設けられたレベルシフト回路 113は、図 1に示すレベルシフト回路 103のプルアップ抵抗 R1に対して、その両端をショートするためのトランジスタ Q2を接続したものである。

[0012] なお、図 3に示すレベルシフト回路 113には、ハイサイドドライバーの ON入力のみが示してある力 OFF入力にもレベルシフト回路 113と同様の回路が接続されている

[0013] ここで、図 3を参照して、このようなレベルシフト回路 113を用いたドライブ回路 111 の動作について説明する。なお、図 4は、ハイサイド側の動作を示すタイミングチヤ一トである。

[0014] ここで、 VG1は N型 MOSトランジスタ Q1のゲート入力、 VG2は P型 MOSトランジスタ Q2のゲート入力であり、（ON)はハイサイド ON側のレベルシフト回路、（OFF)はハィサイド OFF側のレベルシフト回路を意味して、る。初期状態ではゲート VG2(ON)は "H"レベル、ゲート VG2 (OFF) は" L"レベルに設定されている。

[0015] ノ、ィサイドドライブ信号力 S"H"レベルになると (tl)、図示しないエッジ検出回路はハィサイドドライブ信号の立ち上がりエッジにより ONパルス信号を発生する (t2)。この ONパルス信号は、 ON側レベルシフト回路 113の高而圧 N型 MOSトランジスタ Q1 のゲート VG1 (ON)に入力され、この N型 MOSトランジスタ Q1は導通状態になる。

[0016] このとき、ゲート VG2 (ON)は" H"レベルで P型 MOSトランジスタ Q2は OFF状態にあるため、その出力電位 Vinは" L"レベルとなり、インバータ回路 105の出力 Voutは "H"レベルとなる。従って、ハイサイドドライバ 11の ON入力端に ON信号が入力され、これにより内部に設けられたラッチ回路の出力が反転する。そして、ノ、ィサイドドライノ 11によりハイサイド側の IGBT(Q13)の入力 VH力 S"H，，レベルとなり、 IGBT(Q13 )がオン駆動される。

[0017] 前記 ONパルス信号を受けて、 Atl後に P型 MOSトランジスタ Q2のゲート VG2(0 N)が" L"レベルとなることで、この P型 MOSトランジスタ Q2は ON状態になる（t4)。このとき、 P型 MOSトランジスタ Q2のオン抵抗 RonQ2は N型 MOSトランジスタ Q 1を流れる電流 Iが流れた場合にぉ、てもインバータ回路 9のスレッシュ電圧を超えな!/ヽ Vin を維持するようにオン抵抗 Ronが十分小さく設計されてヽるので、その出力電位 Vin は" H"レベルを維持する。

[0018] 同様に、ゲート VG2(OFF)は" L"レベルであり、 OFF側レベルシフト回路の P型 M OSトランジスタ Q2も ON状態であるため、その出力電位 Vinはハイサイド電源ライン VBSに固定されている。従って、この後にハイサイド側の IGBT(Q13)がオンすることでフローティング電位 Vssの電位が上昇し、 N型 MOSトランジスタ Q1の寄生容量 C1 による変位電流が生じたとしても、 ON, OFF側レベルシフト回路の出力は変動せず、誤動作することがない。

[0019] 次に、 IGBT(Q13)が完全にオンして（t5)、変位電流が消滅した後、 OFF側の P 型 MOSトランジスタのゲート VG2(OFF)カ 'Η"レベルとなる（t6)。このとき、ラッチ回路が反転して力もの時間差 At2は、 Atlと比較すると At2> Atlの関係にある。

[0020] 次に、ハイサイドドライブ信号が" L"レベルになると (t7)、図示しないエッジ検出回路はハイサイドドライブ信号の立ち下がりにより OFFパルスを発生する（t8)。この OF Fパルスは、 OFF側レベルシフト回路の高而圧 N型 MOSトランジスタ Q1のゲート VG l(OFF)に入力され、この N型 MOSトランジスタ Q1は導通状態になる。このとき、ゲート VG2(OFF)は" H"レベルで P型 MOSトランジスタ Q2は OFF状態にあるため、その出力電位 Vinは" L"レベルとなり、インバータ回路 105の出力 Voutは" H"レベルとなる。従って、ノ、ィサイドドライバ 11の OFF入力端に OFF信号が入力され、これにより内部に設けられたラッチ回路の出力が反転する。そして、ハイサイドドライバ 11によりハイサイド側の IGBT(Q13)の入力 VHカ 'L"レベルとなり、 IGBT(Q13)がオフされる。

[0021] 前記 OFFパルス信号を受けて、再び Atl後に P型 MOSトランジスタ Q2のゲート V G2(OFF)力 ' L"レベルとなることで、この P型 MOSトランジスタ Q2は ON状態になる（ tl0)。従って、 ON信号伝達時と同様に、 IGBT(Q13)がオフすることでフローテイング電位 Vssの電位が下降するので、 N型 MOSトランジスタ（Q13)の寄生容量による変位電流が生じたとしても、 ON, OFF側レベルシフト回路の出力が変動しないため、誤動作することがない。

[0022] このように、プルアップ抵抗 R1と P型 MOSトランジスタ Q2を、レベルシフトに用いる N型 MOSトランジスタ Qlが ONするときは OFFで、且つフローティング電位 Vssが変化する際には ONとなるように制御する。したがって、信号伝達時はプルアップ抵抗 R 1を大きくでき、また中間電位の変動による変位電流が生じている間はプルアップ抵抗 R1と並列に入っている Q2が ONしている。

発明の開示

発明が解決しょうとする課題

[0023] (第 1の従来技術の問題点）

上述したように、第 1の従来技術のレベルシフト回路 103にあっては、図 2に示すように、ハイサイドドライブ信号力 H"レベルになると (tl)、図示しないエッジ検出回路はハイサイドドライブ信号の立ち上がりにより ONZOFFパルス信号を発生する（t2) 。この ONパルス信号は、 ON側レベルシフト回路 103の高而圧 N型 MOSトランジスタ Q1のゲート VGに入力され、この Ν型 MOSトランジスタ Q1は導通状態になる。次いで、ゲート VGに" L"レベルが入力され、この Ν型 MOSトランジスタ Q1はオフ状態になる。

[0024] ところが、トランジスタ Q1が導通状態力オフ状態に切り替わった後、すなわち、信号レベル検出回路 9の入力端子となる Α点の電位が" L"レベルから" Η"レベルへ移る過程では、オフ状態になった高耐圧のランジスター Q1に比較的大きな寄生容量 C 1が存在する。

[0025] このため、図 5に示すように、出力電位 Vssが、高速で" L"レベルから" H"レベルへ上昇する場合 (t3〜t4)、寄生容量 C1への充電電流 Iが、プルアップ抵抗 R1及びッェナーダイオード ZD 1に流れ、電位 Vssの上昇が止まった（t4〜）後に、トランジスタ Q1のドレイン電位 Vinはプルアップ抵抗 R1と寄生容量 C1による時定数 τ R1により、上昇をつづける。

[0026] この結果、時刻 tl〜t5までの間は、次のレベルシフト信号を VG1に伝えるための準備がされない、すなわち、信号伝達がなされないマスク時間 TM2が生じてしまう。そこで、高速でレベルシフト回路 103への信号を伝達し、動作させるためには、このマスク時間 TM2を短くするという要望がある。

[0027] これを解決するには、たとえば図 1に示すノヽーフブリッジドライブ回路 101において、短、時間での信号伝達を実現するためにプルアップ抵抗 R1を小さくすればょ、。なお、寄生容量 C1は、必要な高い耐圧を持たせるための大型の高耐圧のトランジスタ Q1の寄生容量であり、容易に小さくすることができない。

[0028] ところが、レベルシフト信号を VG1に伝達するためのプルアップ抵抗 R1の値を小さくした場合には、同一のプルアップ抵抗 R1の端子間電位差の信号を得るためには、トランジスタ Q1にプルアップ抵抗 R1の低下に伴う大きな電流 Iを流す必要があり、高電圧の力かったトランジスタ Q1の消費電力が大きくなつてしまうといった問題があつた。この結果、第 1の従来技術では、消費電力を抑え、且つ、高速動作を実現することができな力た。

[0029] (第 2の従来技術の問題点）

また、上述した第 2の従来技術において、図 3に示すように、プルアップ抵抗 R1の両端に並列に P型 MOSトランジスタ Q2を接続し、この P型 MOSトランジスタ Q2のゲート VG2にタイミング信号を入力して誤動作を防止して高速動作を実現しょうとする試みも考えられる。

[0030] しかしながら、この P型 MOSトランジスタ Q2を動作させるためのゲート VG2に入力されるタイミング信号の最適なタイミング力ハイサイドドライバ 11の電位上昇のスピードが負荷や Power素子により変動するため、この変動が最も大きな場合を想定してタイマ動作をさせるし力なぐ実際に高速ィ匕に対して大幅な効果を上げることはできない。

[0031] また、ハイサイドドライバ 11内で P型 MOSトランジスタ Q2のタイミング信号を一定時間に設定されたタイマで生成する場合は問題とならないが、ローサイドドライバ 13からのタイミング信号により P型 MOSトランジスタ Q2を駆動させるためには、高圧のレベルシフト回路を使用しなければならない。その結果、ゲート VG1に入力されたタイミング信号により動作する回路の電力消費が増力!]してしまうといった問題があった。

[0032] 本発明は、上記に鑑みてなされたもので、本発明によれば、簡単な回路構成を用いて、消費電力を抑え、且つ、高速動作を実現することができるレベルシフト回路および電源装置を提供することができる。

課題を解決するための手段 [0033] 本発明の第 1の技術的側面によれば、レベルシフト回路は、フローティング電源と、前記フローティング電源の一端に接続された信号検出回路と、前記フローティング電源の電極間に接続され前記信号検出回路の出力に接続された信号レベル検出回路と、前記信号検出回路の入力端子とグランド間に、対をなす主端子がそれぞれ接続されたレベルシフトを行なうための第 1のスィッチ素子とを有し、前記信号検出回路、前記信号レベル検出回路に、前記信号検出回路に第 2スィッチ素子を接続し、前記第 2のスィッチ素子の制御端子に、前記第 1のスィッチ素子の主端子間の寄生容量に起因する時定数に相当する時定数を構成する第 2の容量素子を接続したことを特徴とする。

[0034] 本発明の第 2の技術的側面によれば、前記レベルシフト回路はさらに、前記第 2のスィッチ素子は前記第 2の容量素子に電流が流れるとき、前記第 1のスィッチ素子の主端子間の寄生容量と前記信号検出回路に起因する時定数を、より小さい時定数に切り替えることを特徴とする。

[0035] 本発明の第 3の技術的側面によれば、第 1の技術的側面に加えて、レベルシフト回路は、前記第 2の容量は第 2のスィッチ素子の制御端子とグランドとの間に、対の主端子を接続した第 3のトランジスタの寄生容量であることを特徴とする。

[0036] 本発明の第 4の技術的側面によれば、第 1の技術的側面に加えて、レベルシフト回路は、前記第 2の容量は第 2のスィッチ素子の制御端子とグランドとの間に、対の主端子を接続した整流素子の寄生容量であることを特徴とする。

[0037] 本発明の第 5の技術的側面によれば、第 1の技術的側面に加えて、レベルシフト回路は、前記第 2のスィッチ素子の制御端子とフローティング電源の一方の端子との間に、抵抗素子を接続したことを特徴とする。

[0038] 本発明の第 6の技術的側面によれば、第 1の技術的側面に加えて、レベルシフト回路は、前記信号レベル検出回路入力端子又は Z及び第 2のスィッチ素子の制御端子と前記フローティング電源間に、電圧抑制素子が接続されていることを特徴とする

[0039] 本発明の第 7の技術的側面によれば、第 1の技術的側面に加えて、レベルシフト回路カハイサイドトランジスタを駆動するためのハイサイドドライバと、ローサイドトランジスタを駆動するためのローサイドドライバとを有する電源装置であって、前記ハイサイドドライバに制御信号を入力するための回路として前記レベルシフト回路を用いたことを特徴とする。

図面の簡単な説明

[0040] [図 1]図 1は、第 1の従来技術であるハーフブリッジドライブ回路 101を示す図である。

[図 2]図 2は、第 1の従来技術であるハーフブリッジドライブ回路 101の全体的な動作につ、て説明するためのタイミングチャートである。

[図 3]図 3は、第 2の従来技術であるハーフブリッジドライブ回路 111を示す図である。

[図 4]図 4は、第 2の従来技術であるハーフブリッジドライブ回路 111の全体的な動作につ、て説明するためのタイミングチャートである。

[図 5]図 5は、第 1の従来技術の問題点を説明するためのタイミングチャートである。

[図 6]図 6は、本発明の第 1の実施の形態に係るレベルシフト回路を用いたドライブ回路を示す図である。

[図 7]図 7は、レベルシフト回路 3を用いたドライブ回路 1の全体的な動作について説明するためのタイミングチャートである。

[図 8]図 8は、レベルシフト回路 3を用いたドライブ回路 1の特徴的な動作について説明するためのタイミングチャートである。

[図 9]図 9は、図 6に示す信号レベル検出回路 9に代わって、置換が可能な信号レべル検出回路 21の回路図である。

[図 10]図 10は、図 6に示す信号レベル検出回路 9に代わって、置換が可能な信号レベル検出回路 23の回路図である。

[図 11]図 11は、本発明の第 2の実施の形態に係る検出回路を用いたドライブ回路を示す図である。

[図 12]図 12は、本発明の第 3の実施の形態に係るレベルシフト回路を用いたドライブ回路を示す図である。

発明を実施するための最良の形態

[0041] 以下、本発明に係るレベルシフト回路を用いた電源装置を実施するための最良の形態を図面を参照して説明する。 [0042] 第 1の実施の形餱

図 6は本発明の第 1の実施の形態に係るレベルシフト回路を用いたドライブ回路 1 を示す図である。図 6に示すように、直流電源 Vccの極が GNDに接地され +極がダイオード BSDのアノードに接続されており、ダイオード BSDの力ソードがハイサイド電源ライン VBSをなして!/、る。

[0043] このハイサイド電源ライン VBSには、フローティング電源としてのブートストラップ用のコンデンサ CBSの一端が接続されており、フローティング電源 CBSの他端がフローティング電位 Vss端に接続されて、る。

[0044] ブートストラップによる電位 VBS端とフローティング電位 Vss端との間には、ハイサイドドライバ 11が接続され、このドライバ 11により電源 VBとフローティング電位 Vssとの間に接続されたハイサイド側の IGBT(Q 13)が駆動される。なお、本実施の形態においては Q13は IGBTを用いて説明する力 MOS型あるいはバイポーラのパワートランジスタなどのスィッチ素子を用いてもよ、。

[0045] また、接地電位 GND端とフローティング電位 Vss端との間にはローサイド側の IGB T(Q14)が接続され、この IGBT(Q14)はローサイドドライバ 13により駆動される。

[0046] このハイサイドドライバ 11の ONZOFF入力端に信号を与えるためのレベルシフト回路 3 (図中の破線で囲まれた領域）は、次のように構成されている。

[0047] フローティング電源の電極間、すなわち、 VBS端とフローティング電位 Vss端との間には、信号レベル検出回路 9が接続されている。この信号レベル検出回路 9の入力端と VBS端との間には、 P型 MOSトランジスタ Q2が接続されている。信号レベル検出回路 9の入力端と GND端との間には、レベルシフトに用いる高耐圧の N型 MOSトランジスタ Q 1が接続されて!、る。

[0048] フローティング電源の一方の VBS端とレベルシフトに用いるトランジスタ Q1のドレインとの間に、 P型 MOSトランジスタ Q2を接続し、トランジスタ Q2の制御端子とグランド間にトランジスタ Q3を接続している。このトランジスタ Q3は、ゲート端子を GNDに接続して、ることで、このトランジスタを OFF制御して容量 C2と等価の働きをする容量素子を形成している。なお、容量 C1 C2である。

[0049] トランジスタ Q2の制御端子とフローティング電源の一方の VBS端子との間にブルアップ抵抗 R2を接続し、さらに、電圧抑制素子を構成するツエナーダイオード ZD2を接続している。また、信号レベル検出回路 9の入力端子とフローティング電源 VBSの間に、電圧抑制素子を構成するツエナーダイオード ZD1を接続し、これと並列に抵抗 R1を接続している。

[0050] エッジ検出回路 15には、ハイサイドドライブ信号が入力されており、この信号の立ち上がりエッジ並びに立ち下がりエッジを検出して所定パルス幅のレベルシフト信号 V G1を発生し、トランジスタ Q1のゲートに入力する。

[0051] また、ローサイドドライバ 13の入力端には、レベルシフト機能を有しない制御回路が接続されている。

[0052] 図 6に示すレベルシフト回路 3の特徴は、図 1に示した従来のレベルシフト回路 103 に対して、レベルシフトに用いる MOSFET力なるトランジスタ Q1と同一構造のトランジスタ Q3と、 P型 MOSFETからなるトランジスタ Q2と、プルアップ抵抗 R2と、ツエナーダイオード ZD2を接続する強調回路 17を追加したことにある。

[0053] トランジスタ Q 1の寄生素子である寄生容量 C 1とプルアップ抵抗 R1とにより規定される時定数て R1と、トランジスタ Q3の寄生素子である寄生容量 C2とプルアップ抵抗 R2により規定される時定数 τ R2とが、 τ R2< τ R1の関係をなす。また、トランジスタ Q 1の寄生素子である寄生容量 C 1とプルアップ抵抗 R1とトランジスタ Q2の ON抵抗 Ronとにより規定される時定数て R3と、トランジスタ Q3の寄生素子である寄生容量 C 2とプルアップ抵抗 R2により発生される時定数て R2とが、

T R3 < T R2 (2)

の関係をなす。すなわち、時定数て R2がて R3よりも若干大きくなるようにプルアップ抵抗 Rl, R2及び、トランジスタ Q 2の ON抵抗 Ronが選択される。

[0054] (全体的な動作）

図 7を参照して、このようなレベルシフト回路 3を用いたドライブ回路 1の全体的な動作について説明する。なお、図 7は、ノ、ィサイド側の動作を示すタイミングチャートである。

[0055] ここで、レベルシフト信号 VG1は、エッジ検出回路 15から N型 MOSトランジスタ Q1 に出力されるハイサイドドライブ信号であり、ハイサイド'ドライバ 11を ONZOFF制御するためのパルス信号がレベルシフト回路 3に入力される。

[0056] ハイサイドドライブ信号が" L"レベルから" H"レベルになると（t2)、エッジ検出回路 15はハイサイドドライブ信号の立ち上がりにより ONパルス信号のレベルシフト信号 V G1を発生する。

[0057] このレベルシフト信号 VG1は、レベルシフト回路 3の高而圧の N型 MOSトランジスタ Q1のゲート VGl(ON)に入力され、この N型 MOSトランジスタ Q1は導通状態になる。このとき、 VG2(ON)は" H"レベルで P型 MOSトランジスタ Q 2は OFF状態にあるため、その信号レベル検出回路 9に入力される出力電位 Vinは" L"レベルとなり、信号レベル検出回路出力 Voutは" H"レベルとなる。

[0058] 従って、ハイサイドドライバ 11の ON入力端に ON信号が入力され、これにより内部に設けられたラッチ回路の出力が反転する。そして、ハイサイドドライバ 11によりハイサイド側の IGBT(Q13)の入力 VH力 H"レベルとなり、 IGBT(Q13)がオン駆動される。

[0059] 図 7に示すように、ハイサイドドライブ信号が" H"レベルになり（t2)、エッジ検出回路 15がハイサイドドライブ信号の立ち上がりエッジを検出してハイレベルのパルス信号からなるレベルシフト信号 VG1を発生する（t2〜t3)と、 N型 MOSトランジスタ Q1 は導通状態になる。この結果、ノ、ィサイド電源ライン VBSからプルアップ抵抗 R1及びツエナーダイオード ZD 1を経由して電流 11がトランジスタ Q 1のドレインからソースを経由して GNDまで流れ、信号レベル検出回路 9の入力端子となる A点の Vin電位がッェナーダイオード ZD1によりツエナー電位 VZD1まで抑制される。なお、この時点ではトランジスタ Q2のドレインには電位 VBSが印加されていないので、トランジスタ Q2はオフ状態になっている。

[0060] この電流 IIにより、プルアップ抵抗 R1の両端に電位差 Vが生じて、信号レベル検出回路 9の入力端 Vin (ON)は" L"レベルとなる。

[0061] このとき、高耐圧 N型 MOSトランジスタ Q1のソース抵抗を RS1、プルアップ抵抗値を Rとすると、上述した（1)式が成り立つ。

[0062] これにより、信号レベル検出回路 9の出力 Voutは" H"レベルとなって、ノ、ィサイドドライバ 11の ON入力端にハイサイド電源ライン VBSが入力され、ハイサイド IGBT(Q1 3)がドライブ状態となり、フローティング電位 Vssは電位 VB (通常 600V程度)まで上昇する。なお、フローティング電位 Vssが上昇を開始して力も最高電位 VBまで上昇する際には、ハイサイドドライバ 11の ON入力端に入力されて、るハイサイド電源ライン VBSも徐々に上昇する。

[0063] (特徴的な動作）

次に、図 8を参照して、このようなレベルシフト回路 3を用いたドライブ回路 1の特徴的な動作について説明する。なお、図 8は、ノ、ィサイド側の動作を示すタイミングチヤートである。

[0064] まず、時刻 tlにお!/、て、ハイサイドドライブ信号が" L"レベルから" H"レベルになると、エッジ検出回路 15はハイサイドドライブ信号の立ち上がりエッジを検出して ONパルスのレベルシフト信号 VG1を発生する。

[0065] この時、 N型 MOSトランジスタ Q1はオフ状態力オン状態に切り替わり、ノ、ィサイド電源ライン VBSからプルアップ抵抗 R1及びツエナーダイオード ZD 1を経由して電流 I 1がトランジスタ Q1のドレインからソース、ソース抵抗 RS1を経由して GNDまで流れ、 A点の Vin電位がツエナーダイオード電位 VZD1に抑制されて信号レベル検出回路 9 のスレッシュルド電圧 Vth以下となり、信号レベル検出回路 9の出力 Voutは" L"レべルから" H"レベルに切り替わる。

[0066] 時刻 tl〜t2においては、 N型 MOSトランジスタ Q1はオン状態になっているので、 A点の Vin電位がツエナーダイオード電位 VZD1に抑制されて!、る。

[0067] 時刻 t2〜t3において、レベルシフト信号 VG1が" H"レベルから" L"レベルに切り替わると（t2)、この N型 MOSトランジスタ Q1はオフ状態になる。ここで、トランジスタ Q1 が導通状態力もオフ状態に切り替わる時点 (t2)では、すなわち、トランジスタ Q1がォープン状態へ移行すると、高耐圧のレベルシフトに用いるトランジスター Q 1に比較的大きな寄生容量 C1が存在する。同時に、トランジスター Q3にも寄生容量 C1とほぼ同等の寄生容量 C1が存在する。

[0068] なお、時刻 t2〜t3においては、ハイサイド電源ライン VBSからプルアップ抵抗 R1を経由して電流 IIが寄生容量 C1に流れ、電荷が C1に充電され、 A点の電位 Vinが徐々に上昇する。 [0069] 時刻 t3にお、て、ハイサイドドライバ 11のハイサイド電源ライン VBSが上昇を開始する。この時、ハイサイド電源ライン VBSからプルアップ抵抗 R2を経由して電流 12が寄生容量 C2に流れ、電荷が C2に充電され、 D点の電位 VG2が徐々に下降を開始する。

[0070] 時刻 t4において、 D点の電位 VG2がトランジスタ Q2のスレッシュルド電圧 Vth以下となり、トランジスタ Q2がオンして導通状態になる。

[0071] 時刻 t4〜t5において、上述した電流 12が寄生容量 C2に流れ、電荷が C2に充電され、 D点の電位 VG2がツエナーダイオード ZD2のツエナーダイオード電位 VZD2まで下降する。

[0072] この間、時刻 t3にお!/、て、ハイサイドドライバ 11に加わるハイサイド電源ライン VBS の電位上昇が開始され、時刻 t6において、ハイサイドドライバ 11に加わるハイサイド電源ライン VBSの電位上昇が停止する。

[0073] なお、時刻 t3〜t6にお!/、て、 A点の電位 Vinはツエナーダイオード電位 VZD1に抑制されてる。また、時刻 t5〜t6において、 D点の電位 VG2はツエナーダイオード電位

VZD2に抑制される。

[0074] 時刻 t6にお!/、て、ハイサイドドライバ 11に加わるハイサイド電源ライン VBSの電位上昇が停止すると、ほぼ同時に、ッヱナ一ダイオード ZD1に流れる電流 IZDがなくなる。その結果、ハイサイド電源ライン VBSからプルアップ抵抗 R1を経由して電流が寄生容量 C1に流れ、かつ、オン状態にあるトランジスタ Q2によりハイサイド電源ライン V BSからトランジスタ Q2のオン抵抗 (ソース—ドレイン）を経由して電流が寄生容量 C1 に流れ、この 2つの電流の和として IIの電荷が C1に充電され、 A点の電位 Vinが急速に上昇する。

[0075] 同時に、時刻 t6において、ハイサイドドライバ 11に加わるハイサイド電源ライン VBS の電位上昇が停止すると、ほぼ同時に、ッヱナ一ダイオード ZD2に流れる電流 IZDがなくなるので、ハイサイド電源ライン VBSからプルアップ抵抗 R2を経由して電流 12が寄生容量 C2に流れ、 D点の電位 VGS2は上昇を開始する。

[0076] 時刻 t7において、 A点の電位 Vinが急速に上昇して、信号レベル検出回路 9のスレッシュルド電圧 Vth以上となり、信号レベル検出回路 9の出力 Voutは" H"レベルから "L"レベルに切り替わる。

[0077] ここで、時刻 tl〜t7までの間は、次のレベルシフト信号を VG1に伝えるための準備がされない、すなわち、信号伝達がなされないマスク時間 TM1が生じる。

[0078] 時刻 t8にお!/、て、 A点の電位 Vinが急速に上昇して、ハイサイドの電位 VBSまで上昇する。

[0079] 時刻 t9において、 D点の電位 VGS2が上昇してトランジスタ Q2のスレッシュルド電圧 Vth以上となると、トランジスタ Q2がオフしてオープン状態になる。

[0080] 時刻 tlOにおいて、 D点の電位 VG2が上昇して、電位 VBSまで上昇する。

[0081] 時刻 ti lにおいて、ハイサイドドライブ信号が" H"レベルから" L"レベルになると、ェッジ検出回路 15はハイサイドドライブ信号の立ち下がりエッジを検出して OFFパルスのレベルシフト信号 VG1を発生する。

[0082] この時、 N型 MOSトランジスタ Q1はオフ状態力オン状態に切り替わり、ノ、ィサイド電源ライン VBSからプルアップ抵抗 R1及びツエナーダイオード ZD 1を経由して電流 I 1がトランジスタ Q1のドレインからソース、ソース抵抗 RS1を経由して GNDまで流れ、 A点の Vin電位がツエナーダイオード電位 VZD1に抑制されて信号レベル検出回路 9 のスレッシュルド電圧 Vth以下となり、インバータ回路 9の出力 Voutは" L"レベルから "H"レベルに切り替わる。

[0083] 時刻 tl l〜tl2においては、 N型 MOSトランジスタ Q1はオン状態になっているので、 A点の Vin電位がツエナーダイオード電位 VZD1に抑制されて!、る。

[0084] 時刻 tl2〜tl3において、レベルシフト信号 VG1が" H"レベルから" L"レベルに切り替わると (tl2)、この N型 MOSトランジスタ Q1はオフ状態になる。そして、ノ、ィサイド電源ライン VBSからプルアップ抵抗 R 1を経由して電流 11が寄生容量 C 1に流れ、電荷が C1に充電され、 A点の電位 Vinが徐々に上昇する。

[0085] 時刻 tl3において、ハイサイドドライバ 11のハイサイド電源ライン VBSが下降を開始する。

[0086] 時刻 tl3〜tl4において、 A点の Vin電位にツエナーダイオード ZD1の電位 VFZD1

(0. 6V)が加えられる。同時に、 D点の VG2電位にツエナーダイオード ZD2の電位 V FZD2 (0. 6V)が加えられる。 [0087] 時刻 tl4〜tl5において、 A点および D点の電位は前述したそれぞれの電圧に保持される。

[0088] 時刻 tl 5において、ハイサイド電源ライン VBSが OVまで下降するので、フローテイング電位 Vssは OV程度まで下降する。同時に、ツエナーダイオード ZD1の両端に発生していた電位 VFZD1 (0. 6V)がなくなり A点の Vin電位が電位 VFZD1だけ減少する。同様に、ツエナーダイオード ZD2の両端に発生していた電位 VFZD2 (0. 6V)がなくなり D点の VG2電位が電位 VFZD2だけ減少する。

[0089] 上述したように、トランジスタ Q3のドレイン電圧 VG2は、ハイサイドドライバ 11の電位上昇が止まると (t6)、ほぼ同時に、ツエナーダイオード ZD2に流れる電流 IZDがなくなり、プルアップ抵抗 R2を経由して寄生容量 C2へ電流が流れて充電され、ハイサイドドライバ 11の電源電位に近づく。

[0090] なお、この時定数 τ R2は、寄生容量 C2とプルアップ抵抗 R2の値により決まり、プルアップ抵抗 R2の値はプルアップ抵抗 R1に比べ格段に低、抵抗値で、且つブルアップ抵抗 R1とトランジスタ Q2の ON抵抗 Ronとの並列抵抗値より若干大きな抵抗値に設定されている。

[0091] 図 8に示すタイミングチャートのように、トランジスタ Q1の A点における電位 Vinが、信号レベル検出回路 9のスレッシュルド電圧 Vthまで到達したタイミング (t7)で、トランジスタ Q2が OFFするようにプルアップ抵抗 Rl, R2及び Pcトランジスタ Q2の ON 抵抗 Ronと Vth、寄生容量 CI, C2の関係が設定されているため、このタイミングでトランジスタ Q1のレベルシフト信号がハイサイドドライバ 11に伝達することのできる準備が完了される。

[0092] なお、トランジスタ Q1に入力されるレベルシフト信号は、プルアップ抵抗 R1により I —V変換されて電圧信号 Vとなり信号レベル検出回路 9に入力され、インバータ回路 9で反転されてノ、ィサイドドライバ 11に伝えられる。

[0093] このとき、トランジスタ Q2は OFFしており（t9〜）、プルアップ抵抗 Rlが比較的高い抵抗値となって！/ヽるために低電流信号でも十分大きな電圧信号へと変換され、低電流の信号パルスで確実にハイサイドドライバ 11への信号伝達が可能となる。

[0094] (第 1の従来技術との対比）第 1の従来技術では、図 5に示すタイミングチャートのように、プルアップ抵抗 R1と寄生容量 C1による時定数て R1により決定されるマスク時間 TM2がある。これに対して本実施例では、図 8示すタイミングチャートのように、トランジスタ Q 2の ON抵抗 Ron がプルアップ抵抗 R1の並列抵抗として存在していることにより、格段に短いマスク時間 TM1で電位 Vinがハイサイドドライバ 11のハイサイド電源ライン VBSに近づくことになる。

[0095] なお、図 5に示すタイミングチャートでは、所要時間（tl〜t5)でトランジスタ Q1のドレイン電圧 Vinが、ハイサイドドライバ 11の電源電位 VBSに近づくことになる。

[0096] このため、図 1におけるプルアップ抵抗 R1とトランジスタ Q1の寄生容量 C1により発生する時定数て R1に比べて大幅に短いことになる。

[0097] 図 1に示すような従来のレベルシフト回路 103では、ハイサイドドライバ 11に印加される VBSが高電位になつてから、信号を送ることができるまでの時間を短くするためには、大きな電力を必要とする。逆に信号伝達のための消費電力を下げると、信号を送るまでの時間を長く取ることが必要となる。

[0098] (第 2の従来技術との対比）

また、図 3に示すような従来のレベルシフト回路 113では、寄生容量 C1ゃトランジスタ Q2のオン抵抗のバラツキ等により時定数が一定でなぐトランジスタ Q2のゲートに与える制御信号をスィッチさせるためのタイミングが一定して、な、ために、余裕のある設定をしなければならな、ため、時間短縮に対する大きな効果を得ることができない。

[0099] さらに、トランジスタ Q2のゲートに入力される制御信号を一般になされているようにローサイドから送るためには、大きな電力を必要とする。

[0100] (本実施の形態の効果）

これに対して、本実施例のレベルシフト回路 3は、トランジスタ Q1がオン'オフすることによりフローティング電源の基準電位 (Vss)が変化したときに、トランジスタ Q1の主端子間の寄生容量 C1に流れる電流による信号レベル検出回路 9の信号検出出力が信号として出力されないように、容量素子 C2に流れる電流によりトランジスタ Q2を導通して信号を抑制する。その結果、消費電力を抑え、且つ、高速動作を実現することができる。

[0101] また、負荷状態や制御状況により変化する現実的な動作状況下において、ハイサイドドライバ 11の立ち上がりスピード力自動的にハイサイドドライバ 11のハイサイド電源ライン VBS電圧変化が停止した時点力短い時間内で、寄生容量 C1と同容量 C2に対して充電するので、高速の信号伝達を可能とすることができる。また、同時に、寄生素子の充放電だけの低電力でレベルシフト回路の低、信号電力化を実現できる。なお、トランジスタ Ql, Q3の寄生容量 CI, C2を同一素子のペア一性の良い集積回路で構成されることにより、より高い効果を得ることができる。

[0102] このように、簡単な回路構成を用いて、消費電力を抑え、且つ、高速動作を実現することができるレベルシフト回路および電源装置を提供することができる。

[0103] 他の ¾施例

本発明は、上述した実施例に限定されるものではなぐその要旨を逸脱しない範囲で変形できる。

[0104] 例えば、寄生容量 C1と容量素子 C2を同容量としたが、回路インピーダンスを高く設定し回路電流 12を小さくすることにより容量素子 C2の値を小さくしても良い。その場合は容量素子 C2の低減に伴うスペースの低減と、回路電流の低減により一層の消費電力を抑えることが可能となる。

[0105] 変形例 1

図 9は、図 6に示す信号レベル検出回路 9に代わって、置換が可能な信号レベル検出回路 21の回路図である。図 6に示す A点は、図 9に示す A'点に接続されており、抵抗 R21を介してツエナーダイオード ZD5のアノードに接続され、この力ソードが抵抗 R22を介してノ、ィサイド電源ライン VBSに接続されているとともに、この力ソードがトランジスタ Q 21のベースに接続されて!ヽる。このトランジスタ Q 21のェミッタはハイサイド電源ライン VBSに接続されており、このトランジスタ Q 21のコレクタは抵抗 R23を介してフローティング電位 Vssに接続されるとともに、このコレクタ端子は出力 Voutとしてノ、ィサイドドライバ 11に接続されてヽる。

[0106] 変形例 2

図 10は、図 6に示す信号レベル検出回路 9に代わって、置換が可能な信号レベル検出回路 23の回路図である。図 6に示す A点は、図 10に示す A'点に接続されており、これが直接に比較器 IC1の—入力端子に接続されている。比較器 IC1の +端子は、抵抗 R24を介してフローティング電位 Vssに接続されているとともに、ツエナーダィオード ZD7を介してハイサイド電源ライン VBSに接続されており、基準電位 Vreflが比較器 IC1の +入力端子に供給される。比較器 IC1の出力端子は出力 Voutとしてノ、ィサイドドライバ 11に接続されてヽる。

[0107] 変形例 3

図 11は、図 6のレベルシフト回路の検出回路（R1)をトランジスタ Q21, Q22力なるカレントミラー回路により構成された検出回路 29に置替えたドライブ回路 33を示す図である。カレントミラーにすることにより、図 6の実施例では、フローティング電源の V BS電位を基準に R1に発生していたレベルシフト回路の信号電圧力フローティング電源の VSS電位を基準に R25に発生する信号電圧とすることができる。図 11に示すように、フローティング電源の一方の VBS端とトランジスタ Q21の制御端子との間にトランジスタ Q23を接続して!/、る。トランジスタ Q23の制御端子とフローティング電源の一方の VBS端子との間に、プルアップ抵抗 R27を接続し、電圧抑制素子を構成するツエナーダイオード ZD9を並列接続している。さらに、トランジスタ Q23の制御端子とグランド間にトランジスタ Q3を接続している。このトランジスタ Q3は、ゲート端子を GN Dに接続して、ることで、このトランジスタを OFF制御して容量 C2と等価の働きをする容量素子を形成している。なお、容量 C1 C2である。

[0108] ここで、図 11に示す強調回路 31の動作を説明する。フローティング電位 Vssが上昇してコンデンサ C1に電流が流れた時には、同様にコンデンサ C2に電流が流れてトランジスタ Q23のドレイン一ソース間が導通する。時定数 τ ί¾が、トランジスタ Q21のドレインソース間のオン抵抗とトランジスタ Q23のドレインソース間のオン抵抗と、コンデンサ C1による時定数になる外は、第 1の実施の形態と同様の動作となる。

[0109] 本実施例は、検出回路にカレントミラーを使用し、フローティング電源の VBSを基準に抵抗 R1に発生して、た信号電圧をフローティング電源の VSS端を基準に抵抗 R2 5に信号電圧を発生させ、信号レベル検出回路 27, ノ、ィサイドドライバー 11と基準電位を合わせることができる。その他の動作は図 6の実施例と同様であるため詳細な動作説明は省略する。

[0110] 変形例 4

図 12は、図 6に示すレベルシフト回路 3の制御素子トランジスタ Q2による時定数の変更の他に、トランジスタ Q27、抵抗 29, 31の分圧回路による基準電圧の変更により、より確実に信号レベル検出回路 Vout力誤動作信号が出力されるのを防止した実施例である。図 12に示すように、フローティング電源の一方の VBS端とトランジスタ Q 1のドレインとの間にプルアップ抵抗 R1を接続し、このプルアップ抵抗 R1の A点の電位 Vinを比較器 IC2の—入力端子に入力している。トランジスタ Q25の制御端子とフローティング電源の一方の VBS端子との間に、プルアップ抵抗 R2を接続し、電圧抑制素子を構成するツエナーダイオード ZD2を並列接続している。さら〖こ、トランジスタ Q25の制御端子とグランド間にトランジスタ Q3を接続している。このトランジスタ Q3 は、ゲート端子を GNDに接続していることで、このトランジスタを OFF制御して容量 C 2と等価の働きをする容量素子を形成している。なお、容量 C1 C2である。

[0111] 一方、トランジスタ Q25のソースがフローティング電源 VBSに接続されており、トランジスタ Q25のドレインが信号レベル検出回路 47のトランジスタ Q27のゲートに接続されている。

[0112] 信号レベル検出回路 47を構成する比較器 IC2の—入力端子にはレベルシフト回路 43のプルアップ抵抗 R1とトランジスタ Q1の接続点 Aが接続されている。フローティング電源 VBSがツエナーダイオード ZD7の力ソードに接続され、このアノードが抵抗 R 24を介してフローティング電源の Vss側に接続されており、このアノードと抵抗 R24との接続点が基準電圧となって抵抗 R29を介して比較器 IC2の +入力端子に接続されている。さらに、比較器 IC2の +入力端子には R31を介してトランジスタ Q27のドレインが接続され、このソースがフローティング電源の Vss側に接続されている。比較器 IC2の出力端子は出力 Voutとしてノ、ィサイドドライバ 11に接続されて!、る。

[0113] ここで、図 12に示す強調回路 45と信号レベル検出回路 47の動作を説明する。フロ一ティング電位 Vssが上昇してコンデンサ C1に電流が流れた時には、同様にコンデンサ C2にも電流が流れ、フローティング電源 VBSに接続されているトランジスタ Q25 がオンしてトランジスタ Q27がオンする。これにより、比較器 IC2の +入力端子は通常よりもフローティング電位 _Vssに近い電位になり比較基準値が相対的に大きくなるため、コンデンサ C1に電流が流れても比較器 IC2は出力を出さなくなる。その他の動作は図 6の実施例と同様であるため、詳細な動作説明は省略する。

[0114] 発明の効果

本発明によれば、第 1のスィッチ素子 (Q1)がオン'オフすることによりフローテイング電源の基準電位 (Vss)が変化したときに、第 1のスィッチ素子 (Q1)の主端子間の寄生容量 (C1)に流れる電流による信号伝達されないマスク時間 TM2を最短にするため、第 2の容量素子（C2)に流れる電流により第 2のスィッチ素子（Q2, Q23, Q25 )を導通し、寄生容量 (C1)と信号検出回路に起因する時定数を変えることで、消費電力を抑え、且つ、高速動作を実現することができる。

[0115] 本発明の別の側面によれば、第 2の容量 (C2)は第 2のスィッチ素子の制御端子とグランドとの間に、対の主端子を接続した第 3のトランジスタの寄生容量 (C2)であることで、この寄生容量への充電に応じた充電電圧を第 2のスィッチ素子の制御端子に与えてオン制御することで高速動作を実現することができる。

[0116] 本発明のさらに別の側面によれば、第 2の容量 (C2)は第 2のスィッチ素子の制御端子とグランドとの間に、対の主端子を接続した整流素子の寄生容量であることで、この寄生容量への充電に応じた充電電圧を第 2のスィッチ素子の制御端子に与えてオン制御することで高速動作を実現することができる。

[0117] 本発明のさらに別の側面によれば、第 2のスィッチ素子 (Q2)の制御端子とフローテイング電源（BSD, CBS)の一方の端子との間に、抵抗素子 (R2)を接続したことで、フローティング電源力供給される電圧を第 2のトランジスタの制御端子に与えてオン制御することで高速動作を実現することができる。

[0118] 本発明のさらに別の側面によれば、信号レベル検出回路入力端子又は Z及び第 2 のスィッチ素子 (Q2)の制御端子とフローティング電源 (BSD, CBS)間に、電圧抑制素子 (ZD1, ZD2)が接続されていることで、第 2トランジスタの制御端子のオン制御時間を一定することができ、消費電力を抑え、且つ、高速動作を実現することができる。

[0119] 本発明のさらに別の側面によれば、ハイサイドトランジスタを駆動するためのハイサイドドライバと、ローサイドトランジスタを駆動するためのローサイドドライバとを有する電源装置であって、ハイサイドドライバに制御信号を入力するための回路として前記レベルシフト回路を用いたことで、消費電力を抑え、且つ、高速動作を実現することができる電源装置を提供することができる。

[0120] 産業上の利用可能性

本発明はレベルシフト回路またはこれを用いた電源装置に利用可能である。

[0121] (米国指定）

本出願は米国指定に関し、 2005年 3月 23日に出願された日本国特許出願第 200 5— 084132 (2005年 3月 23日出願）について米国特許法第 119条（a)に基づく優先権の利益を援用し、当該開示内容を引用する。

Claims

請求の範囲

[1] フローティング電源と、

前記フローティング電源の一端に接続された信号検出回路と、

前記フローティング電源の電極間に接続され前記信号検出回路の出力に接続された信号レベル検出回路と、

前記信号検出回路の入力端子とグランド間に、対をなす主端子がそれぞれ接続されたレベルシフトを行なうための第 1のスィッチ素子とを有し、

前記信号検出回路、又は前記信号レベル検出回路に第 2スィッチ素子を接続し、前記第 2のスィッチ素子の制御端子に、前記第 1のスィッチ素子の主端子間の寄生容量に起因する時定数に相当する時定数を構成する第 2の容量素子を接続したことを特徴とするレベルシフト回路。

[2] 前記第 2のスィッチ素子は前記第 2の容量素子に電流が流れるとき、前記第 1のスイッチ素子の主端子間の寄生容量と前記信号検出回路に起因する時定数を、より小さい時定数に切り替えることを特徴とする請求項 1のレベルシフト回路。

[3] 前記第 2の容量は第 2のスィッチ素子の制御端子とグランドとの間に、対の主端子を接続した第 3のトランジスタの寄生容量であることを特徴とする請求項 1記載のレべノレシフト回路。

[4] 前記第 2の容量は第 2のスィッチ素子の制御端子とグランドとの間に、対の主端子を接続した第 3のトランジスタの寄生容量であることを特徴とする請求項 2記載のレべノレシフト回路。

[5] 前記第 2の容量は第 2のスィッチ素子の制御端子とグランドとの間に、対の主端子を接続した整流素子の寄生容量であることを特徴とする請求項 1記載のレベルシフト回路。

[6] 前記第 2の容量は第 2のスィッチ素子の制御端子とグランドとの間に、対の主端子を接続した整流素子の寄生容量であることを特徴とする請求項 2記載のレベルシフト回路。

[7] 前記第 2のスィッチ素子の制御端子とフローティング電源の一方の端子との間に、抵抗素子を接続したことを特徴とする請求項 1記載のレベルシフト回路。

[8] 前記第 2のスィッチ素子の制御端子とフローティング電源の一方の端子との間に、抵抗素子を接続したことを特徴とする請求項 2記載のレベルシフト回路。

[9] 前記信号レベル検出回路入力端子又は Z及び第 2のスィッチ素子の制御端子と前記フローティング電源間に、電圧抑制素子が接続されていることを特徴とする請求項 1記載のレベルシフト回路。

[10] ハイサイドトランジスタを駆動するためのハイサイドドライバと、

ローサイドトランジスタを駆動するためのローサイドドライバとを有する電源装置であつて、

前記ノ、ィサイドドライバに制御信号を入力するための回路として、請求項 1記載のレベルシフト回路を用いたことを特徴とする電源装置。

[11] ハイサイドトランジスタを駆動するためのハイサイドドライバと、

前記ノ、ィサイドドライバに制御信号を入力するための回路として、請求項 2記載のレベルシフト回路を用いたことを特徴とする電源装置。