JPH10107602A - 半導体回路 - Google Patents
半導体回路Info
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- JPH10107602A JPH10107602A JP8262746A JP26274696A JPH10107602A JP H10107602 A JPH10107602 A JP H10107602A JP 8262746 A JP8262746 A JP 8262746A JP 26274696 A JP26274696 A JP 26274696A JP H10107602 A JPH10107602 A JP H10107602A
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Abstract
(57)【要約】
【課題】絶縁ゲート型半導体装置を高速かつ低消費電力
で駆動する半導体回路を実現する。 【解決手段】ＮＭＯＳ ＭＮ１のドレインを抵抗Ｒ１の
１端及びツェナーダイオードＺＤ１のアノードに接続
し、ソースをＧＮＤに接続する。抵抗Ｒ１の他端及びツ
ェナーダイオードＺＤ１のカソードを高圧電源ＶＨに接
続すると従来のレベルシフト回路を構成できる。これ
に、ＰＭＯＳ ＭＰ１のゲート容量ＣＧＳの充電専用と
して、ＮＭＯＳ ＭＮ２のドレインをＺＤ１のアノード
に、ソースをＧＮＤに接続する。 【効果】絶縁ゲート型半導体装置のゲート容量を高速に
充電でき、かつ少ない消費電力でオン状態を維持でき
る。
で駆動する半導体回路を実現する。 【解決手段】ＮＭＯＳ ＭＮ１のドレインを抵抗Ｒ１の
１端及びツェナーダイオードＺＤ１のアノードに接続
し、ソースをＧＮＤに接続する。抵抗Ｒ１の他端及びツ
ェナーダイオードＺＤ１のカソードを高圧電源ＶＨに接
続すると従来のレベルシフト回路を構成できる。これ
に、ＰＭＯＳ ＭＰ１のゲート容量ＣＧＳの充電専用と
して、ＮＭＯＳ ＭＮ２のドレインをＺＤ１のアノード
に、ソースをＧＮＤに接続する。 【効果】絶縁ゲート型半導体装置のゲート容量を高速に
充電でき、かつ少ない消費電力でオン状態を維持でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路に関す
る。
る。
【０００２】
【従来の技術】異なる直流レベルを有する複数の回路に
おいて、第１の直流レベルで動作する回路から第２の直
流レベルで動作する回路へと信号を伝達するための回路
としては図１に示す従来回路が広く利用されている。
おいて、第１の直流レベルで動作する回路から第２の直
流レベルで動作する回路へと信号を伝達するための回路
としては図１に示す従来回路が広く利用されている。
【０００３】図１において、ＮＭＯＳ ＭＮ１のドレイ
ンは抵抗Ｒ１の一端及びツェナーダイオードＺＤ１のア
ノードに接続され、ＮＭＯＳのソースはＧＮＤに接続さ
れる。抵抗Ｒ１の他端及びツェナーダイオードＺＤ１の
カソードは電源ＶＨに接続される。このＮＭＯＳ ＭＮ
１と抵抗Ｒ１とツェナーダイオードＺＤ１からなる回路
Ａは一般にレベルシフト回路と呼ばれ、ＮＭＯＳ ＭＮ
１のゲートに制御信号を入力することでツェナーダイオ
ードＺＤ１のツェナー電圧を利用しPMOS MP1のゲートに
ＯＮ／ＯＦＦの制御信号を入力することができる。例え
ば、PMOS MP1をＯＮとするためには、ＮＭＯＳ ＭＮ１
のゲートに所定の電圧を印加し、NMOSＭＮ１をＯＮとす
る。この時電源ＶＨから抵抗Ｒ１を介しＮＭＯＳ ＭＮ
１に電流が流れ、抵抗Ｒ１の両端には電圧が発生する
が、抵抗Ｒ１と並列に接続されたツェナーダイオードＺ
Ｄ１により、ＰＭＯＳ ＭＰ１のソース・ゲート間の電
圧はツェナー電圧で決まる電圧が印加され、ＰＭＯＳ
ＭＰ１をＯＮとすることができる。
ンは抵抗Ｒ１の一端及びツェナーダイオードＺＤ１のア
ノードに接続され、ＮＭＯＳのソースはＧＮＤに接続さ
れる。抵抗Ｒ１の他端及びツェナーダイオードＺＤ１の
カソードは電源ＶＨに接続される。このＮＭＯＳ ＭＮ
１と抵抗Ｒ１とツェナーダイオードＺＤ１からなる回路
Ａは一般にレベルシフト回路と呼ばれ、ＮＭＯＳ ＭＮ
１のゲートに制御信号を入力することでツェナーダイオ
ードＺＤ１のツェナー電圧を利用しPMOS MP1のゲートに
ＯＮ／ＯＦＦの制御信号を入力することができる。例え
ば、PMOS MP1をＯＮとするためには、ＮＭＯＳ ＭＮ１
のゲートに所定の電圧を印加し、NMOSＭＮ１をＯＮとす
る。この時電源ＶＨから抵抗Ｒ１を介しＮＭＯＳ ＭＮ
１に電流が流れ、抵抗Ｒ１の両端には電圧が発生する
が、抵抗Ｒ１と並列に接続されたツェナーダイオードＺ
Ｄ１により、ＰＭＯＳ ＭＰ１のソース・ゲート間の電
圧はツェナー電圧で決まる電圧が印加され、ＰＭＯＳ
ＭＰ１をＯＮとすることができる。
【０００４】ＰＭＯＳ ＭＰ１をＯＦＦとする場合は、
ＮＭＯＳ ＭＮ１のゲート電圧を閾値以下とすること
で、ＮＭＯＳ ＭＮ１をＯＦＦとすると抵抗Ｒ１により
PMOSＭＰ１のゲートとソースは同電位となるためＰＭＯ
Ｓ ＭＰ１をＯＦＦとすることが出来る。
ＮＭＯＳ ＭＮ１のゲート電圧を閾値以下とすること
で、ＮＭＯＳ ＭＮ１をＯＦＦとすると抵抗Ｒ１により
PMOSＭＰ１のゲートとソースは同電位となるためＰＭＯ
Ｓ ＭＰ１をＯＦＦとすることが出来る。
【０００５】
【発明が解決しようとする課題】上記従来回路によれ
ば、簡単な回路構成で第１の直流レベルで動作する回路
の信号を第２の直流レベルで動作する回路へと信号を変
換することが可能であるが、適用する回路によっては、
スピードの点と消費電力の点で問題となることを以下に
説明する。
ば、簡単な回路構成で第１の直流レベルで動作する回路
の信号を第２の直流レベルで動作する回路へと信号を変
換することが可能であるが、適用する回路によっては、
スピードの点と消費電力の点で問題となることを以下に
説明する。
【０００６】図１に示す従来回路において、ＰＭＯＳ
ＭＰ１をＯＮとする場合にレベルシフト回路に電流が流
れるが、特に電源ＶＨが高圧の場合、ＰＭＯＳ ＭＰ１
のＯＮ期間に電源ＶＨからＮＭＯＳ ＭＮ１に流れる電
流が、回路の発生損失として問題となる。
ＭＰ１をＯＮとする場合にレベルシフト回路に電流が流
れるが、特に電源ＶＨが高圧の場合、ＰＭＯＳ ＭＰ１
のＯＮ期間に電源ＶＨからＮＭＯＳ ＭＮ１に流れる電
流が、回路の発生損失として問題となる。
【０００７】上記電流は、レベルシフト回路を高速化す
る場合、特に顕著に増大するため、高速な回路への適用
は困難であることを、以下に具体例を示し説明する。
る場合、特に顕著に増大するため、高速な回路への適用
は困難であることを、以下に具体例を示し説明する。
【０００８】例えば、電源ＶＨを１５０Ｖ、レベルシフ
ト回路の負荷をＰＭＯＳ ＭＰ１のゲート容量ＣＧＳと
し、この容量値を１００ｐＦ、ツェナーダイオードＺＤ
１のツェナー電圧を６Ｖとした場合で、かつＰＭＯＳの
ＯＮを高速化するため、ゲート容量の充電時間を５０ｎ
Ｓで行おうとすると、充電に必要な電流は、 必要電流＝（ツェナー電圧）×（容量）÷（充電時間） ＝６（Ｖ）×１００（ｐＦ）÷５０（ｎＳ） ＝１２（ｍＡ） となる。レベルシフト回路に上記電流が流れた場合の発
生損失は、 発生損失＝（電流）×（ＶＨ電源電圧） ＝１２（ｍＡ）×１５０（Ｖ） ＝１.８（Ｗ） となる。実際の回路動作では、上記の発生損失にレベル
シフト回路の動作デューディを考慮するため、発生損失
は、１.８Ｗ 以下となるが、この値は、モノリシックＩ
Ｃ化においては、通常のプラスチックパッケージの許容
損失が１Ｗ程度であることを考えると、非常に大きな値
であるといえる。
ト回路の負荷をＰＭＯＳ ＭＰ１のゲート容量ＣＧＳと
し、この容量値を１００ｐＦ、ツェナーダイオードＺＤ
１のツェナー電圧を６Ｖとした場合で、かつＰＭＯＳの
ＯＮを高速化するため、ゲート容量の充電時間を５０ｎ
Ｓで行おうとすると、充電に必要な電流は、 必要電流＝（ツェナー電圧）×（容量）÷（充電時間） ＝６（Ｖ）×１００（ｐＦ）÷５０（ｎＳ） ＝１２（ｍＡ） となる。レベルシフト回路に上記電流が流れた場合の発
生損失は、 発生損失＝（電流）×（ＶＨ電源電圧） ＝１２（ｍＡ）×１５０（Ｖ） ＝１.８（Ｗ） となる。実際の回路動作では、上記の発生損失にレベル
シフト回路の動作デューディを考慮するため、発生損失
は、１.８Ｗ 以下となるが、この値は、モノリシックＩ
Ｃ化においては、通常のプラスチックパッケージの許容
損失が１Ｗ程度であることを考えると、非常に大きな値
であるといえる。
【０００９】従って従来回路の第１の問題点は、上述し
た通り、回路を高速化する場合の発生損失の増大である
が、レベルシフト回路の負荷が容量性であることから、
負荷となる容量が大きい場合も同様に発生損失が増大す
る。
た通り、回路を高速化する場合の発生損失の増大である
が、レベルシフト回路の負荷が容量性であることから、
負荷となる容量が大きい場合も同様に発生損失が増大す
る。
【００１０】次に、ＰＭＯＳ ＭＰ１のＯＦＦを高速化
する場合に生じる、第２の問題点について説明する。
する場合に生じる、第２の問題点について説明する。
【００１１】ＰＭＯＳ ＭＰ１のＯＦＦは、抵抗Ｒ１と
ＰＭＯＳ ＭＰ１のゲート容量CGSで決まるＣＲの放電
と考えることができるため、ＰＭＯＳ ＭＰ１のＯＦＦ
を高速化するためには、抵抗Ｒ１の抵抗値を下げる必要
がある。この場合の悪影響は、ＰＭＯＳ ＭＰ１がＯＮ
する時電流が増大し上記第１の問題に帰着することであ
る。以下にこの理由を説明する。
ＰＭＯＳ ＭＰ１のゲート容量CGSで決まるＣＲの放電
と考えることができるため、ＰＭＯＳ ＭＰ１のＯＦＦ
を高速化するためには、抵抗Ｒ１の抵抗値を下げる必要
がある。この場合の悪影響は、ＰＭＯＳ ＭＰ１がＯＮ
する時電流が増大し上記第１の問題に帰着することであ
る。以下にこの理由を説明する。
【００１２】ＰＭＯＳ ＭＰ１をＯＮとする場合に、Ｎ
ＭＯＳ ＭＮ１をＯＮとして抵抗Ｒ１の両端に電圧を発
生させることは、上述した通りであるが、抵抗Ｒ１の抵
抗値を下げると抵抗両端に発生する電圧が小さくなるこ
とになる。この発生電圧をツェナー電圧とするために
は、ＮＭＯＳ ＭＮ１を流れる電流を増やさなければな
らないため、上記第１の問題に帰着することになる。
ＭＯＳ ＭＮ１をＯＮとして抵抗Ｒ１の両端に電圧を発
生させることは、上述した通りであるが、抵抗Ｒ１の抵
抗値を下げると抵抗両端に発生する電圧が小さくなるこ
とになる。この発生電圧をツェナー電圧とするために
は、ＮＭＯＳ ＭＮ１を流れる電流を増やさなければな
らないため、上記第１の問題に帰着することになる。
【００１３】以上の問題を纏めると、従来回路において
はレベルシフト回路の負荷（容量）が大きい場合、ある
いは高速化が必要な場合に、回路の発生損失が増大する
という問題があることが分かる。
はレベルシフト回路の負荷（容量）が大きい場合、ある
いは高速化が必要な場合に、回路の発生損失が増大する
という問題があることが分かる。
【００１４】本発明の目的は、前述の問題に鑑み、単純
な回路構成にて低消費かつ高速に容量性負荷を駆動でき
る半導体回路を実現することにある。
な回路構成にて低消費かつ高速に容量性負荷を駆動でき
る半導体回路を実現することにある。
【００１５】
【課題を解決するための手段】本発明の半導体回路は、
一方の主端子が基準電位、例えば接地電位に電気的に接
続される第１のスイッチング素子と、一端が第１のスイ
ッチング素子の他方の主端子と容量性負荷の一端とに電
気的に接続され、他端が容量性負荷の他端と直流電源と
に電気的に接続される抵抗を備える。以上の回路は、例
えば、いわゆるレベルシフト回路を構成する。さらに、
この半導体回路は、一方の主端子が基準電位に電気的に
接続され、他方の主端子が第１のスイッチング素子の他
方の主端子に電気的に接続される第２のスイッチング素
子を備える。第１及び第２のスイッチング素子として
は、ＭＯＳＦＥＴやバイポーラトランジスタなど種々の
半導体スイッチング素子を適用できる。
一方の主端子が基準電位、例えば接地電位に電気的に接
続される第１のスイッチング素子と、一端が第１のスイ
ッチング素子の他方の主端子と容量性負荷の一端とに電
気的に接続され、他端が容量性負荷の他端と直流電源と
に電気的に接続される抵抗を備える。以上の回路は、例
えば、いわゆるレベルシフト回路を構成する。さらに、
この半導体回路は、一方の主端子が基準電位に電気的に
接続され、他方の主端子が第１のスイッチング素子の他
方の主端子に電気的に接続される第２のスイッチング素
子を備える。第１及び第２のスイッチング素子として
は、ＭＯＳＦＥＴやバイポーラトランジスタなど種々の
半導体スイッチング素子を適用できる。
【００１６】このような本発明の半導体回路によれば、
容量性負荷を充電するために第１及び第２のスイッチン
グ素子をターンオンさせるときに、第２のスイッチング
素子に流れる電流を第１のスイッチング素子に流れる電
流よりも大きくかつ通流時間を短くすることができる。
すなわち、比較的大きな電流で容量性負荷が高速に充電
される。さらに、容量性負荷が充電されたあとは、第１
のスイッチング素子に流れる必要最小限の電流で容量性
負荷の電圧が維持されるので、半導体回路の消費電力を
低減することができる。
容量性負荷を充電するために第１及び第２のスイッチン
グ素子をターンオンさせるときに、第２のスイッチング
素子に流れる電流を第１のスイッチング素子に流れる電
流よりも大きくかつ通流時間を短くすることができる。
すなわち、比較的大きな電流で容量性負荷が高速に充電
される。さらに、容量性負荷が充電されたあとは、第１
のスイッチング素子に流れる必要最小限の電流で容量性
負荷の電圧が維持されるので、半導体回路の消費電力を
低減することができる。
【００１７】また、本発明の半導体回路は、一方の主端
子が基準電位に電気的に接続される第１のスイッチング
素子と、一端が第１のスイッチング素子の他方の主端子
と容量性負荷の一端とに電気的に接続され、他端が容量
性負荷の他端と直流電源とに電気的に接続される抵抗を
備える。さらに、この半導体回路は、一方の主端子が容
量性負荷の一端に電気的に接続され、他方の主端子が抵
抗の他端に電気的に接続される第２のスイッチング素子
を備える。
子が基準電位に電気的に接続される第１のスイッチング
素子と、一端が第１のスイッチング素子の他方の主端子
と容量性負荷の一端とに電気的に接続され、他端が容量
性負荷の他端と直流電源とに電気的に接続される抵抗を
備える。さらに、この半導体回路は、一方の主端子が容
量性負荷の一端に電気的に接続され、他方の主端子が抵
抗の他端に電気的に接続される第２のスイッチング素子
を備える。
【００１８】このような本発明の半導体回路によれば、
容量性負荷を放電させるときに第２のスイッチング素子
をターンオンさせることにより、容量性負荷に蓄積され
た電荷を高速に放電することができる。
容量性負荷を放電させるときに第２のスイッチング素子
をターンオンさせることにより、容量性負荷に蓄積され
た電荷を高速に放電することができる。
【００１９】なお、容量性負荷としては、例えば、絶縁
ゲートバイポーラトランジスタ（ＩＧＢＴ）やＭＯＳＦ
ＥＴなどの絶縁ゲート型半導体装置のゲート容量があ
る。本発明によれば、多数の絶縁ゲート型半導体装置を
並列駆動させたり、電流容量の大きな絶縁ゲート型半導
体装置を駆動する場合、すなわち大きなゲート容量が負
荷となる場合であっても、高速化かつ低消費電力のオン
・オフ駆動が可能である。特に、低消費電力であること
により、一つの半導体チップに多数の駆動回路が搭載さ
れたモノリシックＩＣが実現される。
ゲートバイポーラトランジスタ（ＩＧＢＴ）やＭＯＳＦ
ＥＴなどの絶縁ゲート型半導体装置のゲート容量があ
る。本発明によれば、多数の絶縁ゲート型半導体装置を
並列駆動させたり、電流容量の大きな絶縁ゲート型半導
体装置を駆動する場合、すなわち大きなゲート容量が負
荷となる場合であっても、高速化かつ低消費電力のオン
・オフ駆動が可能である。特に、低消費電力であること
により、一つの半導体チップに多数の駆動回路が搭載さ
れたモノリシックＩＣが実現される。
【００２０】以上のように本発明によれば、レベルシフ
ト回路の容量性負荷の駆動を、容量充電と電圧維持に分
けたことで、回路の損失をほぼゼロとできる。さらに、
負荷容量の増大あるいは高速化に対しても対応が容易に
できる。さらに、レベルシフト回路の電流を増大させる
ことなしに、高速にレベルシフト回路をＯＦＦすること
が可能である。
ト回路の容量性負荷の駆動を、容量充電と電圧維持に分
けたことで、回路の損失をほぼゼロとできる。さらに、
負荷容量の増大あるいは高速化に対しても対応が容易に
できる。さらに、レベルシフト回路の電流を増大させる
ことなしに、高速にレベルシフト回路をＯＦＦすること
が可能である。
【００２１】従って、簡単な回路構成と高速でかつ低損
失な回路を実現できるため、モノリシリック化が容易で
あり、さらにレベルシフト回路の入力がＯＦＦの時、電
源シーケンスフリーとすることが可能である。
失な回路を実現できるため、モノリシリック化が容易で
あり、さらにレベルシフト回路の入力がＯＦＦの時、電
源シーケンスフリーとすることが可能である。
【００２２】
【発明の実施の形態】本発明の第１の実施例である回路
構成を図２に示し説明する。図２において、第１のＮＭ
ＯＳトランジスタＭＮ１のドレインは、抵抗Ｒ１の一端
及びツェナーダイオードＺＤ１のアノードに接続され、
ＭＮ１のソースはＧＮＤに接続される。抵抗Ｒ１の他端
及びツェナーダイオードＺＤ１のカソードは、高圧電源
ＶＨに接続される。以上のようなレベルシフト回路に、
ＰＭＯＳトランジスタＭＰ１のゲート容量ＣＧＳの充電
用として、第２のＮＭＯＳトランジスタＭＮ２を追加し
た基準電圧発生回路Ｂを構成する。ＭＮ２のドレインを
ＺＤ１のアノードに、ソースをＧＮＤに接続する。レベ
ルシフト回路の負荷であるＭＰ１のソースを高圧電源Ｖ
Ｈに、ゲートをＺＤ１のアノードに、ドレインを抵抗Ｒ
２を介してＧＮＤに接続する。ＭＰ１のドレインとＲ２
間に出力端子ＯＵＴを設ける。
構成を図２に示し説明する。図２において、第１のＮＭ
ＯＳトランジスタＭＮ１のドレインは、抵抗Ｒ１の一端
及びツェナーダイオードＺＤ１のアノードに接続され、
ＭＮ１のソースはＧＮＤに接続される。抵抗Ｒ１の他端
及びツェナーダイオードＺＤ１のカソードは、高圧電源
ＶＨに接続される。以上のようなレベルシフト回路に、
ＰＭＯＳトランジスタＭＰ１のゲート容量ＣＧＳの充電
用として、第２のＮＭＯＳトランジスタＭＮ２を追加し
た基準電圧発生回路Ｂを構成する。ＭＮ２のドレインを
ＺＤ１のアノードに、ソースをＧＮＤに接続する。レベ
ルシフト回路の負荷であるＭＰ１のソースを高圧電源Ｖ
Ｈに、ゲートをＺＤ１のアノードに、ドレインを抵抗Ｒ
２を介してＧＮＤに接続する。ＭＰ１のドレインとＲ２
間に出力端子ＯＵＴを設ける。
【００２３】以下、本実施例の動作につき説明する。
【００２４】ＮＭＯＳ ＭＮ２のゲートには、ＰＭＯＳ
ＭＰ１のゲート容量ＣＧＳを高速で充電した後、ＯＦ
Ｆとなるような制御パルスを入力する。
ＭＰ１のゲート容量ＣＧＳを高速で充電した後、ＯＦ
Ｆとなるような制御パルスを入力する。
【００２５】今、ＭＮ２がＯＮしたとすると電源ＶＨか
ら抵抗Ｒ１を介してＭＮ２に電流１２が流れ、抵抗Ｒ１
の両端には電圧が発生するが、抵抗Ｒ１と並列に接続さ
れたツェナーダイオードＺＤ１により、ＰＭＯＳ ＭＰ
１のソース・ゲート間の電圧はツェナー電圧で決まる電
圧が印加され、ＰＭＯＳ ＭＰ１をＯＮとすることがで
きる。
ら抵抗Ｒ１を介してＭＮ２に電流１２が流れ、抵抗Ｒ１
の両端には電圧が発生するが、抵抗Ｒ１と並列に接続さ
れたツェナーダイオードＺＤ１により、ＰＭＯＳ ＭＰ
１のソース・ゲート間の電圧はツェナー電圧で決まる電
圧が印加され、ＰＭＯＳ ＭＰ１をＯＮとすることがで
きる。
【００２６】次に、ＮＭＯＳ ＭＮ２がＯＦＦしたとす
るとＰＭＯＳ ＭＰ１のＯＮを保つにはＭＰ１のゲート
に所定の電圧、この場合ツェナーダイオードＺＤ１のツ
ェナー電圧を印加し続ける必要がある。この電圧の維持
は、ＮＭＯＳ ＭＮ１をＯＮさせて電流Ｉ１を流すこと
で行う。この維持電流Ｉ１は、必要最小限とする。
るとＰＭＯＳ ＭＰ１のＯＮを保つにはＭＰ１のゲート
に所定の電圧、この場合ツェナーダイオードＺＤ１のツ
ェナー電圧を印加し続ける必要がある。この電圧の維持
は、ＮＭＯＳ ＭＮ１をＯＮさせて電流Ｉ１を流すこと
で行う。この維持電流Ｉ１は、必要最小限とする。
【００２７】図２の基準電圧発生回路においては、ＮＭ
ＯＳ ＭＮ２はＮＭＯＳ ＭＮ１よりもアクティブ領域
の面積が大きく、同じドレイン・ソース間電圧および同
じゲート電圧に対して、ＮＭＯＳ ＭＮ２はＮＭＯＳ
ＭＮ１よりも大きな電流を流すことができる。各ＮＭＯ
Ｓのゲートには、同時に立ち上がる同じ大きさのゲート
電圧信号パルスが印加される。ＮＭＯＳ ＭＮ２に印加
されるゲート電圧信号パルスの時間幅はＮＭＯＳ ＭＮ
１よりも短い。従って、ＮＭＯＳ Ｍ２に流れる電流Ｉ
２は、ＮＭＯＳ ＭＮ１に流れる電流Ｉ１よりも値が大
きくかつ通流時間が短い。このように比較的大きな電流
Ｉ２によりゲート容量ＣＧＳが高速に充電されるので、
ＰＭＯＳ ＭＰ１が高速にターンオンされる。さらに、
電流Ｉ２の通流時間は短時間であり、かつＣＧＳ充電後
はＰＭＯＳ ＭＰ１のオン状態を維持するために最小限
の電流Ｉ１のみが流れるので、従来に比べ回路の電力損
失が低減される。
ＯＳ ＭＮ２はＮＭＯＳ ＭＮ１よりもアクティブ領域
の面積が大きく、同じドレイン・ソース間電圧および同
じゲート電圧に対して、ＮＭＯＳ ＭＮ２はＮＭＯＳ
ＭＮ１よりも大きな電流を流すことができる。各ＮＭＯ
Ｓのゲートには、同時に立ち上がる同じ大きさのゲート
電圧信号パルスが印加される。ＮＭＯＳ ＭＮ２に印加
されるゲート電圧信号パルスの時間幅はＮＭＯＳ ＭＮ
１よりも短い。従って、ＮＭＯＳ Ｍ２に流れる電流Ｉ
２は、ＮＭＯＳ ＭＮ１に流れる電流Ｉ１よりも値が大
きくかつ通流時間が短い。このように比較的大きな電流
Ｉ２によりゲート容量ＣＧＳが高速に充電されるので、
ＰＭＯＳ ＭＰ１が高速にターンオンされる。さらに、
電流Ｉ２の通流時間は短時間であり、かつＣＧＳ充電後
はＰＭＯＳ ＭＰ１のオン状態を維持するために最小限
の電流Ｉ１のみが流れるので、従来に比べ回路の電力損
失が低減される。
【００２８】なお、各ＮＭＯＳのゲート電圧信号パルス
の立上りは同時でもよいし、NMOSＭ２のゲート電圧信号
パルスが先に立ち上がってもよい。また、ＮＭＯＳ Ｍ
２の電流Ｉ２がＮＭＯＳ ＭＮ１の電流Ｉ１よりも大き
くなるならば、各ＮＭＯＳのゲート制御電圧パルスの電
圧値が異なっていてもよい。
の立上りは同時でもよいし、NMOSＭ２のゲート電圧信号
パルスが先に立ち上がってもよい。また、ＮＭＯＳ Ｍ
２の電流Ｉ２がＮＭＯＳ ＭＮ１の電流Ｉ１よりも大き
くなるならば、各ＮＭＯＳのゲート制御電圧パルスの電
圧値が異なっていてもよい。
【００２９】以上により低消費で、ＰＭＯＳ ＭＰ１の
高速ＯＮが可能となる。
高速ＯＮが可能となる。
【００３０】図３に本発明の第２の実施例を示す。
【００３１】図３においては、第１の実施例において、
ＮＭＯＳトランジスタＭＮ１のソースとＧＮＤ間及びＭ
Ｎ２のソースとＧＮＤ間にそれぞれ抵抗Ｒ３，Ｒ４を挿
入し基準電圧発生回路Ｃを構成したものである。
ＮＭＯＳトランジスタＭＮ１のソースとＧＮＤ間及びＭ
Ｎ２のソースとＧＮＤ間にそれぞれ抵抗Ｒ３，Ｒ４を挿
入し基準電圧発生回路Ｃを構成したものである。
【００３２】また、本実施例においても実施例１と同様
に、Ｉ２はＩ１よりも値が大きい。さらに、本実施例に
おいては、各ＮＭＯＳのゲート信号電圧の大きさやＶＩ
特性のみならず抵抗Ｒ３，Ｒ４によってもＩ２，Ｉ１の
大きさが変化する。従って、Ｉ１，Ｉ２の調整の自由度
が大きくなり、Ｉ１，Ｉ２の最適化が容易になる。
に、Ｉ２はＩ１よりも値が大きい。さらに、本実施例に
おいては、各ＮＭＯＳのゲート信号電圧の大きさやＶＩ
特性のみならず抵抗Ｒ３，Ｒ４によってもＩ２，Ｉ１の
大きさが変化する。従って、Ｉ１，Ｉ２の調整の自由度
が大きくなり、Ｉ１，Ｉ２の最適化が容易になる。
【００３３】本実施例を集積回路に適用する場合には、
抵抗Ｒ３及びＲ４は、複数抵抗素子の接続の仕方あるい
はレーザートリミングなどによって抵抗値を調整できる
ようにする。これにより、製造された複数の集積回路に
おいて、ＮＭＯＳ ＭＮ１の特性及びＮＭＯＳ ＭＮ２
の特性にばらつきが生じても、各集積回路のＩ１の値お
よびＩ２の値を、それぞれほぼ一定値にそろえることが
できる。従って、集積回路の製造歩留まりが向上する。
抵抗Ｒ３及びＲ４は、複数抵抗素子の接続の仕方あるい
はレーザートリミングなどによって抵抗値を調整できる
ようにする。これにより、製造された複数の集積回路に
おいて、ＮＭＯＳ ＭＮ１の特性及びＮＭＯＳ ＭＮ２
の特性にばらつきが生じても、各集積回路のＩ１の値お
よびＩ２の値を、それぞれほぼ一定値にそろえることが
できる。従って、集積回路の製造歩留まりが向上する。
【００３４】なお、電流Ｉ１及びＩ２の調整の自由度を
大きくするためにはＲ３およびＲ４の両方設けることが
好ましいが、Ｒ３のみあるいはＲ４のみでもある程度の
電流調整は可能である。
大きくするためにはＲ３およびＲ４の両方設けることが
好ましいが、Ｒ３のみあるいはＲ４のみでもある程度の
電流調整は可能である。
【００３５】図４に本発明の第３の実施例を示す。
【００３６】図４においては、第２の実施例に加えてＮ
ＭＯＳトランジスタＭＮ３のドレインを高圧電源ＶＨ
に、ゲート・ドレイン間に抵抗Ｒ１を接続するように抵
抗Ｒ１の一端にゲートを接続する。さらにダイオードＤ
１のアノードをＭＮ３のソースに、カソードをＭＮ３の
ゲートにそれぞれ接続し基準電圧発生回路Ｄを構成した
ものである。
ＭＯＳトランジスタＭＮ３のドレインを高圧電源ＶＨ
に、ゲート・ドレイン間に抵抗Ｒ１を接続するように抵
抗Ｒ１の一端にゲートを接続する。さらにダイオードＤ
１のアノードをＭＮ３のソースに、カソードをＭＮ３の
ゲートにそれぞれ接続し基準電圧発生回路Ｄを構成した
ものである。
【００３７】以下この動作につき説明する。
【００３８】ＰＭＯＳ ＭＰ１がＯＮの時は、電源ＶＨ
からツェナーダイオードＺＤ１を介してダイオードＤ１
に電流が流れ、ＮＭＯＳ ＭＮ３のゲートにはソースに
対してＤ１の順方向電圧ＶＦ分だけ低い電圧がかかる。
そのため、ＮＭＯＳ ＭＮ３はＯＦＦとなる。
からツェナーダイオードＺＤ１を介してダイオードＤ１
に電流が流れ、ＮＭＯＳ ＭＮ３のゲートにはソースに
対してＤ１の順方向電圧ＶＦ分だけ低い電圧がかかる。
そのため、ＮＭＯＳ ＭＮ３はＯＦＦとなる。
【００３９】一方、ＮＭＯＳ ＭＮ１及びＭＮ２をＯＦ
ＦしてＰＭＯＳ ＭＰ１をＯＦＦとする時に、ＭＰ１の
ゲート容量ＣＧＳから抵抗Ｒ１に電荷が供給され、Ｒ１
の両端に電圧が発生する。この電圧により、ＮＭＯＳ
ＭＮ３がＯＮしゲート容量ＣＧＳの放電を行う。この
時、ＮＭＯＳ ＭＮ３は所定の時間でゲート容量CGSを
放電できるような電流能力を持つように選ぶ。
ＦしてＰＭＯＳ ＭＰ１をＯＦＦとする時に、ＭＰ１の
ゲート容量ＣＧＳから抵抗Ｒ１に電荷が供給され、Ｒ１
の両端に電圧が発生する。この電圧により、ＮＭＯＳ
ＭＮ３がＯＮしゲート容量ＣＧＳの放電を行う。この
時、ＮＭＯＳ ＭＮ３は所定の時間でゲート容量CGSを
放電できるような電流能力を持つように選ぶ。
【００４０】ＮＭＯＳ ＭＮ２はＰＭＯＳ ＭＰ１のゲ
ートを高速で充電した後、ＯＦＦとなるような制御を行
う。ＰＭＯＳ ＭＰ１のＯＮを保つにはゲートに所定の
電圧、この場合ツェナーダイオードＺＤ１のツェナー電
圧を印加し続ける必要がある。この電圧の維持は、ＮＭ
ＯＳ ＭＮ１に電流を流すことで行う。この維持電流
は、必要最小限とする。以上により低消費で、ＰＭＯＳ
ＭＰ１の高速ＯＮが可能となることを以下の例に示
す。
ートを高速で充電した後、ＯＦＦとなるような制御を行
う。ＰＭＯＳ ＭＰ１のＯＮを保つにはゲートに所定の
電圧、この場合ツェナーダイオードＺＤ１のツェナー電
圧を印加し続ける必要がある。この電圧の維持は、ＮＭ
ＯＳ ＭＮ１に電流を流すことで行う。この維持電流
は、必要最小限とする。以上により低消費で、ＰＭＯＳ
ＭＰ１の高速ＯＮが可能となることを以下の例に示
す。
【００４１】例えば、電源ＶＨを１５０Ｖ、レベルシフ
ト回路の負荷をＰＭＯＳ ＭＰ１のゲート容量とし、こ
の容量値を１００ｐＦ、ツェナーダイオードＺＤ１のツ
ェナー電圧を６Ｖとした場合で、かつＰＭＯＳのＯＮを
高速化するためゲート容量の充電時間を５０ｎＳとする
と、充電に必要な電流は、上述した通り１２ｍＡとな
る。ＰＭＯＳのＯＮを維持するためにＮＭＯＳ ＭＮ１
に流す電流を０.１ｍＡとすれば、レベルシフト回路の
損失は、 発生損失＝（充電電流）×（ＶＨ電源電圧） ×（ＮＭＯＳ ＭＮ２のＯＮデューティ） ＋（維持電流）×（ＶＨ電源電圧） ×（ＮＭＯＳ ＭＮ１のＯＮデューティ） ＝１２（ｍＡ）×１５０（Ｖ）×５０×１０~9 ＋０.１（ｍＡ）×１５０（Ｖ）×１ ＝９０（ｎＷ）＋１５（ｍＷ） ≒１５（ｍＷ） となる。充電電流は、従来と同じであるが充電時間を必
要最小限とすることで、発生損失を従来回路１.８Ｗ の
１％以下に低減できることになる。
ト回路の負荷をＰＭＯＳ ＭＰ１のゲート容量とし、こ
の容量値を１００ｐＦ、ツェナーダイオードＺＤ１のツ
ェナー電圧を６Ｖとした場合で、かつＰＭＯＳのＯＮを
高速化するためゲート容量の充電時間を５０ｎＳとする
と、充電に必要な電流は、上述した通り１２ｍＡとな
る。ＰＭＯＳのＯＮを維持するためにＮＭＯＳ ＭＮ１
に流す電流を０.１ｍＡとすれば、レベルシフト回路の
損失は、 発生損失＝（充電電流）×（ＶＨ電源電圧） ×（ＮＭＯＳ ＭＮ２のＯＮデューティ） ＋（維持電流）×（ＶＨ電源電圧） ×（ＮＭＯＳ ＭＮ１のＯＮデューティ） ＝１２（ｍＡ）×１５０（Ｖ）×５０×１０~9 ＋０.１（ｍＡ）×１５０（Ｖ）×１ ＝９０（ｎＷ）＋１５（ｍＷ） ≒１５（ｍＷ） となる。充電電流は、従来と同じであるが充電時間を必
要最小限とすることで、発生損失を従来回路１.８Ｗ の
１％以下に低減できることになる。
【００４２】ＰＭＯＳ ＭＰ１をＯＦＦさせる。
【００４３】回路動作は、ＰＭＯＳ ＭＰ１がＯＮの時
は、ＮＭＯＳ ＭＮ３はＯＦＦで、ＰＭＯＳ ＭＰ１を
ＯＦＦとする時に、ＮＭＯＳ ＭＮ３をＯＮとし、ゲー
ト容量ＣＧＳの放電をＮＭＯＳ ＭＮ３で行う。ＮＭＯ
Ｓ ＭＮ３は所定の時間でゲート容量ＣＧＳを放電でき
るような電流能力を持つように選ぶものとするが、ＮＭ
ＯＳ ＭＮ３はＮＭＯＳ ＭＮ１がＯＮの時（即ちＰＭ
ＯＳ ＭＰ１がＯＮの時）はＯＦＦする回路であるた
め、上述した従来回路での問題は解決される。以上のこ
とから、ＮＭＯＳ ＭＮ３及びダイオードＤ１を追加し
たことによりＰＭＯＳ ＭＰ１を高速にＯＦＦすること
が可能となる。さらに、本発明の回路によれば、レベル
シフト回路の入力であるＮＭＯＳ ＭＮ１，ＭＮ２がＯ
ＦＦとなるとレベルシフト回路を高速にＯＦＦするよう
に働くため、複数個の電源を持つ回路で必要な電源のシ
ーケンスに対しても、シーケンスフリーとできる。
は、ＮＭＯＳ ＭＮ３はＯＦＦで、ＰＭＯＳ ＭＰ１を
ＯＦＦとする時に、ＮＭＯＳ ＭＮ３をＯＮとし、ゲー
ト容量ＣＧＳの放電をＮＭＯＳ ＭＮ３で行う。ＮＭＯ
Ｓ ＭＮ３は所定の時間でゲート容量ＣＧＳを放電でき
るような電流能力を持つように選ぶものとするが、ＮＭ
ＯＳ ＭＮ３はＮＭＯＳ ＭＮ１がＯＮの時（即ちＰＭ
ＯＳ ＭＰ１がＯＮの時）はＯＦＦする回路であるた
め、上述した従来回路での問題は解決される。以上のこ
とから、ＮＭＯＳ ＭＮ３及びダイオードＤ１を追加し
たことによりＰＭＯＳ ＭＰ１を高速にＯＦＦすること
が可能となる。さらに、本発明の回路によれば、レベル
シフト回路の入力であるＮＭＯＳ ＭＮ１，ＭＮ２がＯ
ＦＦとなるとレベルシフト回路を高速にＯＦＦするよう
に働くため、複数個の電源を持つ回路で必要な電源のシ
ーケンスに対しても、シーケンスフリーとできる。
【００４４】図５に本発明の第４の実施例を示す。
【００４５】図５においては、第３の実施例において、
抵抗Ｒ５を高圧電源ＶＨとＭＰ１のゲート間に挿入す
る。
抵抗Ｒ５を高圧電源ＶＨとＭＰ１のゲート間に挿入す
る。
【００４６】以下、この効果につき説明する。抵抗Ｒ５
を設けない場合、ＰＭＯＳ ＭＰ１及びＮＭＯＳ ＭＮ
３の閾値電圧をそれぞれＶＴＨＰ，ＶＴＨＮ、電源ＶＨ
の電位をＨＶとすると、ＰＭＯＳ ＭＰ１のゲート電位
はＶＴＨＮ分だけ残り、ツェナーダイオードＺＤ１に接
合リークがない限りＨＶに達することができない。つま
り、基準電圧の０Ｖが実現されない。これは、ＶＴＨＮ
＞ＶＴＨＰの際ＭＰ１にリーク電流が流れることにな
る。そこで、該抵抗Ｒ５を設けると、ＰＭＯＳＭＰ１の
ゲート電位はＨＶに達することができ、基準電圧が０Ｖ
となることを実現できる。
を設けない場合、ＰＭＯＳ ＭＰ１及びＮＭＯＳ ＭＮ
３の閾値電圧をそれぞれＶＴＨＰ，ＶＴＨＮ、電源ＶＨ
の電位をＨＶとすると、ＰＭＯＳ ＭＰ１のゲート電位
はＶＴＨＮ分だけ残り、ツェナーダイオードＺＤ１に接
合リークがない限りＨＶに達することができない。つま
り、基準電圧の０Ｖが実現されない。これは、ＶＴＨＮ
＞ＶＴＨＰの際ＭＰ１にリーク電流が流れることにな
る。そこで、該抵抗Ｒ５を設けると、ＰＭＯＳＭＰ１の
ゲート電位はＨＶに達することができ、基準電圧が０Ｖ
となることを実現できる。
【００４７】図６に本発明の第５の実施例を示す。
【００４８】図６においては、図５の実施例に加えてマ
ルチチャンネル出力とし、ＭＮ１及びＭＮ２へ入力する
ロジック回路及び容量性負荷の駆動回路を接続した実施
例を示す。容量性負荷の駆動回路Ｑは、ＭＯＳ，ＩＧＢ
Ｔ，ダイオード，抵抗等から構成される駆動回路であれ
ば、図６に示した回路以外の回路構成であってもよい。
この半導体集積回路を用いて、ガス放電表示パネル（プ
ラズマディスプレーパネル）、あるいはエレクトロルミ
ネッセンス表示パネル（ＥＬディスプレーパネル）等の
フラットディスプレーパネルの表示を低消費で高速に駆
動できる。
ルチチャンネル出力とし、ＭＮ１及びＭＮ２へ入力する
ロジック回路及び容量性負荷の駆動回路を接続した実施
例を示す。容量性負荷の駆動回路Ｑは、ＭＯＳ，ＩＧＢ
Ｔ，ダイオード，抵抗等から構成される駆動回路であれ
ば、図６に示した回路以外の回路構成であってもよい。
この半導体集積回路を用いて、ガス放電表示パネル（プ
ラズマディスプレーパネル）、あるいはエレクトロルミ
ネッセンス表示パネル（ＥＬディスプレーパネル）等の
フラットディスプレーパネルの表示を低消費で高速に駆
動できる。
【００４９】本実施例の動作を、図６及び図７に示すタ
イミングチャートを用いて説明する。
イミングチャートを用いて説明する。
【００５０】まず、タイミングチャート中の記号につい
て説明する。
て説明する。
【００５１】 ＳＴ１，ＳＴ２ …それぞれＭＮ１，ＭＮ２のゲートへの入力信 号 ＶＧＭＰ …ＭＰ１（ＭＰ２，…，Ｍｐｎ）のゲート電位 Ｓ１，Ｓ２，Ｓｎ …それぞれＱ１，ＱＢ１，Ｑ２，ＱＢ２，Ｑｎ ，ＱＢｎのゲートへの入力信号 ＯＵＴ１，ＯＵＴ２，ＯＵＴｎ…出力信号 図６において、ＭＮ１，ＭＮ２のゲートにハイを入力し
ＯＮさせてＰＭＯＳＭＰ１，ＭＰ２，ＭＰｎ、のゲート
容量を充電する。この際、ＭＮ１に流れる電流Ｉ１はＰ
ＭＯＳのＯＮ維持できるのに必要最小限の電流となるよ
うに設定する。ＭＮ２に流れる電流１２ＰＭＯＳのゲー
トを高速に充電するため、Ｉ１より大きい電流とする。
このＰＭＯＳのゲート電位はＶＨからＺＤ１で決まるツ
ェナー電圧だけ降下して充電が完了する。この充電が終
わると同時にＭＮ２をＯＦＦすることで低消費化が図れ
る。
ＯＮさせてＰＭＯＳＭＰ１，ＭＰ２，ＭＰｎ、のゲート
容量を充電する。この際、ＭＮ１に流れる電流Ｉ１はＰ
ＭＯＳのＯＮ維持できるのに必要最小限の電流となるよ
うに設定する。ＭＮ２に流れる電流１２ＰＭＯＳのゲー
トを高速に充電するため、Ｉ１より大きい電流とする。
このＰＭＯＳのゲート電位はＶＨからＺＤ１で決まるツ
ェナー電圧だけ降下して充電が完了する。この充電が終
わると同時にＭＮ２をＯＦＦすることで低消費化が図れ
る。
【００５２】ＰＭＯＳ ＭＰ１,ＭＰ２,ＭｐｎがＯＮし
ている間は、上側ＩＧＢＴ ＱＴ１,ＱＴ２,ＱＴｎはＯ
Ｎとなる。この状態で、下側ＩＧＢＴの駆動信号Ｓ１，
Ｓ２，Ｓｎに順次パルス信号を入力することで、出力Ｏ
ＵＴ１，ＯＵＴ２，ＯＵＴｎに順次ローを出力させるこ
とができる。
ている間は、上側ＩＧＢＴ ＱＴ１,ＱＴ２,ＱＴｎはＯ
Ｎとなる。この状態で、下側ＩＧＢＴの駆動信号Ｓ１，
Ｓ２，Ｓｎに順次パルス信号を入力することで、出力Ｏ
ＵＴ１，ＯＵＴ２，ＯＵＴｎに順次ローを出力させるこ
とができる。
【００５３】
【発明の効果】本発明によれば、高速にＯＮ・ＯＦＦが
可能で、低消費電力の容量性負荷の駆動回路が実現でき
る。
可能で、低消費電力の容量性負荷の駆動回路が実現でき
る。
【図１】従来技術による回路図である。
【図２】本発明の第１の実施例を示す回路図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】本発明の第４の実施例を示す回路図である。
【図６】本発明の第５の実施例を示す回路図である。
【図７】第５の実施例の動作を示すタイミングチャー
ト。
ト。
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，ＲＢ１，ＲＢ２，Ｒｂ
ｎ，ＱＲ１，ＱＲ２，ＱＲ３…抵抗、ＺＤ１…ツェナー
ダイオード、Ｄ１，ＱＤ１，ＱＤ２，ＱＤ３…ダイオー
ド、ＭＮ１，ＭＮ２，ＭＮ３…ＮＭＯＳトランジスタ、
ＭＰ１，ＭＰ２，Ｍｐｎ…ＰＭＯＳトランジスタ、ＶＨ
…高圧電源、ＶＢ…電源、ＩＮ，ＩＮ１，ＩＮ２…入力
端子、ＯＵＴ，ＯＵＴ１，ＯＵＴ２，ＯＵＴｎ…出力端
子、CGS…ゲート容量、Ｉ…ロジック回路、Ｑ…駆動回
路。
ｎ，ＱＲ１，ＱＲ２，ＱＲ３…抵抗、ＺＤ１…ツェナー
ダイオード、Ｄ１，ＱＤ１，ＱＤ２，ＱＤ３…ダイオー
ド、ＭＮ１，ＭＮ２，ＭＮ３…ＮＭＯＳトランジスタ、
ＭＰ１，ＭＰ２，Ｍｐｎ…ＰＭＯＳトランジスタ、ＶＨ
…高圧電源、ＶＢ…電源、ＩＮ，ＩＮ１，ＩＮ２…入力
端子、ＯＵＴ，ＯＵＴ１，ＯＵＴ２，ＯＵＴｎ…出力端
子、CGS…ゲート容量、Ｉ…ロジック回路、Ｑ…駆動回
路。
Claims (10)
- 【請求項１】一対の主端子及び制御端子を有し、一方の
主端子が基準電位に電気的に接続される第１のスイッチ
ング素子と、 両端を有し、一端が第１のスイッチング素子の他方の主
端子と容量性負荷の一端とに電気的に接続され、他端が
容量性負荷の他端と直流電源とに電気的に接続される抵
抗と、 一対の主端子及び制御端子を有し、一方の主端子が基準
電位に電気的に接続され、他方の主端子が第１のスイッ
チング素子の他方の主端子に電気的に接続される第２の
スイッチング素子と、を備える半導体回路。 - 【請求項２】請求項１の半導体回路において、前記第２
のスイッチング素子に流れる電流が、前記第１のスイッ
チング素子に流れる電流よりも大きく、かつ通流時間が
短い半導体回路。 - 【請求項３】請求項１の半導体回路において、前記容量
性負荷が絶縁ゲート型半導体装置のゲート容量である半
導体回路。 - 【請求項４】請求項１の半導体回路において、さらにツ
ェナーダイオードが前記抵抗と電気的に並列接続される
半導体回路。 - 【請求項５】請求項１の半導体回路において、さらに前
記第１のスイッチング素子の前記一方の主端子は抵抗素
子を介して基準電位に電気的に接続される半導体回路。 - 【請求項６】請求項１の半導体回路において、さらに前
記第２のスイッチング素子の前記他方の主端子は抵抗素
子を介して基準電位に電気的に接続される半導体回路。 - 【請求項７】一対の主端子及び制御端子を有し、一方の
主端子が基準電位に電気的に接続される第１のスイッチ
ング素子と、 両端を有し、一端が第１のスイッチング素子の他方の主
端子と容量性負荷の一端とに電気的に接続され、他端が
容量性負荷の他端と直流電源とに電気的に接続される抵
抗と、 一対の主端子及び制御端子を有し、一方の主端子が容量
性負荷の一端に電気的に接続され、他方の主端子が抵抗
の他端に電気的に接続される第２のスイッチング素子
と、を備える半導体回路。 - 【請求項８】請求項７の半導体回路において、前記容量
性負荷を放電させるときに、前記第２のスイッチング素
子をターンオンさせる半導体回路。 - 【請求項９】請求項６の半導体回路において、前記容量
性負荷が絶縁ゲート型半導体装置のゲート容量である半
導体回路。 - 【請求項１０】一対の主端子及び制御端子を有し、一方
の主端子が基準電位に電気的に接続される第１のスイッ
チング素子と、 両端を有し、一端が第１のスイッチング素子の他方の主
端子に電気的に接続され、他端が容量性負荷の一端と直
流電源とに電気的に接続される抵抗と、 一対の主端子及び制御端子を有し、一方の主端子が容量
性負荷の他端に電気的に接続され、他方の主端子が容量
性負荷の一端に電気的に接続され、制御端子が抵抗の一
端に電気的に接続される第２のスイッチング素子と、 第２のスイッチング素子の主端子間に電気的に接続され
るツェナーダイオードと、 第２のスイッチング素子の一方の主端子と制御端子の間
に電気的に接続されるダイオードと、 一対の主端子及び制御端子を有し、一方の主端子が基準
電位に電気的に接続され、他方の主端子が第２のスイッ
チング素子の一方の主端子に電気的に接続される第３の
スイッチング素子と、を備える半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26274696A JP3470517B2 (ja) | 1996-10-03 | 1996-10-03 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26274696A JP3470517B2 (ja) | 1996-10-03 | 1996-10-03 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107602A true JPH10107602A (ja) | 1998-04-24 |
| JP3470517B2 JP3470517B2 (ja) | 2003-11-25 |
Family
ID=17380020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26274696A Expired - Fee Related JP3470517B2 (ja) | 1996-10-03 | 1996-10-03 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3470517B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005088815A1 (ja) * | 2004-03-11 | 2005-09-22 | Rohm Co., Ltd. | モータ駆動回路 |
| JP2010193034A (ja) * | 2009-02-17 | 2010-09-02 | Renesas Electronics Corp | 過電流保護回路 |
-
1996
- 1996-10-03 JP JP26274696A patent/JP3470517B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005088815A1 (ja) * | 2004-03-11 | 2005-09-22 | Rohm Co., Ltd. | モータ駆動回路 |
| US7330005B2 (en) | 2004-03-11 | 2008-02-12 | Rohm Co., Ltd. | Motor driving circuit |
| JP2010193034A (ja) * | 2009-02-17 | 2010-09-02 | Renesas Electronics Corp | 過電流保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3470517B2 (ja) | 2003-11-25 |
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