JPH0523085B2 - - Google Patents
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- JPH0523085B2 JPH0523085B2 JP58051461A JP5146183A JPH0523085B2 JP H0523085 B2 JPH0523085 B2 JP H0523085B2 JP 58051461 A JP58051461 A JP 58051461A JP 5146183 A JP5146183 A JP 5146183A JP H0523085 B2 JPH0523085 B2 JP H0523085B2
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- circuit
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- 238000007599 discharging Methods 0.000 claims description 20
- 230000010355 oscillation Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 5
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- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
Description
【発明の詳細な説明】
＜技術分野＞
本発明は抵抗とコンデンサを有する発振回路に
関する。
関する。
＜従来技術＞
従来の抵抗とコンデンサを有する発振回路とし
ては例えば第１図に示すようなものがある。
ては例えば第１図に示すようなものがある。
図において、１，２，３はCMOSインバータ、
４及び５，5′は発振周波数を決める抵抗及びコン
デンサで、これらにより発振回路を構成してい
る。６は出力端である。また、コンデンサ５，
５′は等しい容量値を有する。この発振回路の第
１図に示すＡ，Ｂ，Ｃ各点の電圧波形は第２図
ａ，ｂ，ｃのようになる。ここでVDDは電源電圧
である。即ちCMOSインバータのスレシヨルド
電圧は一般的にVDD／２であるので、コンデンサ
５，５′がVDD／２を中心として０からVDDまで充
放電を繰り返し、これにより発振する。従つて、
その発振周波数ｆは ｆ＝１／4RCln2 で表わせる。ただし、Ｒ：抵抗４の値、Ｃ：コン
デンサ５，５′の容量である。
４及び５，5′は発振周波数を決める抵抗及びコン
デンサで、これらにより発振回路を構成してい
る。６は出力端である。また、コンデンサ５，
５′は等しい容量値を有する。この発振回路の第
１図に示すＡ，Ｂ，Ｃ各点の電圧波形は第２図
ａ，ｂ，ｃのようになる。ここでVDDは電源電圧
である。即ちCMOSインバータのスレシヨルド
電圧は一般的にVDD／２であるので、コンデンサ
５，５′がVDD／２を中心として０からVDDまで充
放電を繰り返し、これにより発振する。従つて、
その発振周波数ｆは ｆ＝１／4RCln2 で表わせる。ただし、Ｒ：抵抗４の値、Ｃ：コン
デンサ５，５′の容量である。
しかしながら、このような発振回路にあつて
は、抵抗、コンデンサを含めて集積化した場合に
次のような問題点を有している。コンデンサは
MOSゲート容量（3.54×10-4pF／μm2）による
が面積上の制約から10pF程度（一辺約170μｍに
相当）が無理のない値である。この場合、例えば
400KHz程度の発振周波数を得るためには、前述
の式から抵抗値は約110KΩになる。ゲート容量
の温度係数は容量値によらず0.01％以下と小さい
が、抵抗の温度係数は実験結果によると第３図に
示すようにポリシリコン抵抗、拡散抵抗ともにシ
ート抵抗が大きくなる程温度係数の絶対値が大き
くなる。このため、前述の例のように抵抗値が
100KΩと大きくなるような場合には、集積化す
る際の面積を考えるとシート抵抗を小さくできず
温度係数の大きなものになる。そのため、発振回
路の温度特性が悪くなるという問題があつた。
は、抵抗、コンデンサを含めて集積化した場合に
次のような問題点を有している。コンデンサは
MOSゲート容量（3.54×10-4pF／μm2）による
が面積上の制約から10pF程度（一辺約170μｍに
相当）が無理のない値である。この場合、例えば
400KHz程度の発振周波数を得るためには、前述
の式から抵抗値は約110KΩになる。ゲート容量
の温度係数は容量値によらず0.01％以下と小さい
が、抵抗の温度係数は実験結果によると第３図に
示すようにポリシリコン抵抗、拡散抵抗ともにシ
ート抵抗が大きくなる程温度係数の絶対値が大き
くなる。このため、前述の例のように抵抗値が
100KΩと大きくなるような場合には、集積化す
る際の面積を考えるとシート抵抗を小さくできず
温度係数の大きなものになる。そのため、発振回
路の温度特性が悪くなるという問題があつた。
＜発明の目的＞
本発明は上記の実情に鑑みてなされたもので、
抵抗とコンデンサを有する発振回路において、小
さい値の抵抗を用いてシート抵抗を小さくするこ
とにより、集積化した場合でも温度特性の優れた
発振回路を提供することを目的とする。
抵抗とコンデンサを有する発振回路において、小
さい値の抵抗を用いてシート抵抗を小さくするこ
とにより、集積化した場合でも温度特性の優れた
発振回路を提供することを目的とする。
＜発明の構成＞
基準電流源の入力電圧に対する出力電流の安定
化を図りつつ、比較的小さな抵抗値によつて基準
電流源の電流を得て、この電流をカレントミラー
回路内の各トランジスタのチヤンネル巾Ｗとチヤ
ンネル長Ｌとの比（Ｗ／Ｌ）を適宜設定すること
で所定の電流値に減らしてコンデンサの充放電電
流とすると共に、正帰還回路の出力状態に応じて
コンデンサの充放電を切り換える構成とした。
化を図りつつ、比較的小さな抵抗値によつて基準
電流源の電流を得て、この電流をカレントミラー
回路内の各トランジスタのチヤンネル巾Ｗとチヤ
ンネル長Ｌとの比（Ｗ／Ｌ）を適宜設定すること
で所定の電流値に減らしてコンデンサの充放電電
流とすると共に、正帰還回路の出力状態に応じて
コンデンサの充放電を切り換える構成とした。
＜実施例＞
以下、本発明の実施例を図面に基づいて詳細に
説明する。尚、従来と同一部分には同一符号を付
して説明を省略する。
説明する。尚、従来と同一部分には同一符号を付
して説明を省略する。
本発明の一実施例を示す第４図において、１０
は基準電流回路で、２つのＰチヤンネルトランジ
スタ１１，１２と、３つのＮチヤンネルトランジ
スタ１９，１３，１４と、４つの抵抗１５〜１８
からなつている。
は基準電流回路で、２つのＰチヤンネルトランジ
スタ１１，１２と、３つのＮチヤンネルトランジ
スタ１９，１３，１４と、４つの抵抗１５〜１８
からなつている。
これらの各回路素子の接続は以下のようなにな
つている。
つている。
即ち、第１及び第２の抵抗に相当する抵抗１６
と抵抗１７は直列接続されて電源電圧VDDの分圧
電圧を作り出している。第１のトランジスタに相
当するＮチヤンネルトランジスタ１９は、ドレイ
ンが前記抵抗１６，１７と並列接続された第３の
抵抗に相当する抵抗１８を介して電源線に接続さ
れたソースが接地される。第２のトランジスタに
相当するＰチヤンネルトランジスタ１１は、前記
抵抗１６，１７の分圧点ａの分圧電圧がゲートに
入力され、ソースが第４の抵抗に相当する抵抗１
５を介して電源線に接続される。第３のトラジス
タに相当するＰチヤンネルトランジスタ１２は、
前記抵抗１８と前記Ｎチヤンネルトランジスタ１
９のドレインとの接続点ｂの電圧がゲートに入力
され、ソースが前記Ｐチヤンネルトランジスタ１
１と抵抗１５との接続点に接続される。
と抵抗１７は直列接続されて電源電圧VDDの分圧
電圧を作り出している。第１のトランジスタに相
当するＮチヤンネルトランジスタ１９は、ドレイ
ンが前記抵抗１６，１７と並列接続された第３の
抵抗に相当する抵抗１８を介して電源線に接続さ
れたソースが接地される。第２のトランジスタに
相当するＰチヤンネルトランジスタ１１は、前記
抵抗１６，１７の分圧点ａの分圧電圧がゲートに
入力され、ソースが第４の抵抗に相当する抵抗１
５を介して電源線に接続される。第３のトラジス
タに相当するＰチヤンネルトランジスタ１２は、
前記抵抗１８と前記Ｎチヤンネルトランジスタ１
９のドレインとの接続点ｂの電圧がゲートに入力
され、ソースが前記Ｐチヤンネルトランジスタ１
１と抵抗１５との接続点に接続される。
また、第４のトランジスタに相当するＮチヤン
ネルトランジスタ１３は、ソースが接地されドレ
インが前記Ｐチヤンネルトランジスタ１１のドレ
インと接続され、このドレイン電圧を前記Ｎチヤ
ンネルトランジスタ１９のゲートに入力してい
る。第５のトランジスタに相当するＮチヤンネル
トランジスタ１４は、ソースが接地されドレイン
が前記Ｐチヤンネルトランジスタ１２のドレイン
と接続され、ゲートが前記Ｎチヤンネルトランジ
スタ１３のゲート及びＰチヤンネルトランジスタ
１２のドレインとの接続点に接続される。
ネルトランジスタ１３は、ソースが接地されドレ
インが前記Ｐチヤンネルトランジスタ１１のドレ
インと接続され、このドレイン電圧を前記Ｎチヤ
ンネルトランジスタ１９のゲートに入力してい
る。第５のトランジスタに相当するＮチヤンネル
トランジスタ１４は、ソースが接地されドレイン
が前記Ｐチヤンネルトランジスタ１２のドレイン
と接続され、ゲートが前記Ｎチヤンネルトランジ
スタ１３のゲート及びＰチヤンネルトランジスタ
１２のドレインとの接続点に接続される。
２０はカレントミラー回路で、２つのＰチヤン
ネルトランジスタ２１，２２と、２つのＮチヤン
ネルトランジスタ２３，２４とで構成されてい
る。
ネルトランジスタ２１，２２と、２つのＮチヤン
ネルトランジスタ２３，２４とで構成されてい
る。
各トランジスタの接続状態は以下のようになつ
ている。
ている。
即ち、第６のトランジスタに相当するＮチヤン
ネルトランジスタ２３は、基準電流源における前
記Ｐチヤンネルトランジスタ１１のドレイン電圧
がゲートに入力され、ソースが接地される。第７
のトランジスタに相当するＰチヤンネルトランジ
スタ２１は、ドレインが前記Ｎチヤンネルトラン
ジスタ２３のドレインに接続され、ソースが電源
線に接続される。第８のトランジスタに相当する
Ｐチヤンネルトランジスタ２２は、ゲート前記Ｐ
チヤンネルトランジスタ２１のゲートに接続さ
れ、ソースが電源線に接続され、ドレインが充放
電回路を構成するCMOSインバータの充電経路
となるＰチヤンネルトランジスタ２５のソースに
接続される。また、第９のトランジスタに相当す
るＮチヤンネルトランジスタ２４は、ゲートが前
記Ｎチヤンネルトランジスタ２３のゲートに接続
され、ソース接地され、ドレインが前記CMOS
インバータの放電経路となるＮチヤンネルトラン
ジスタ２６のソースに接続される。
ネルトランジスタ２３は、基準電流源における前
記Ｐチヤンネルトランジスタ１１のドレイン電圧
がゲートに入力され、ソースが接地される。第７
のトランジスタに相当するＰチヤンネルトランジ
スタ２１は、ドレインが前記Ｎチヤンネルトラン
ジスタ２３のドレインに接続され、ソースが電源
線に接続される。第８のトランジスタに相当する
Ｐチヤンネルトランジスタ２２は、ゲート前記Ｐ
チヤンネルトランジスタ２１のゲートに接続さ
れ、ソースが電源線に接続され、ドレインが充放
電回路を構成するCMOSインバータの充電経路
となるＰチヤンネルトランジスタ２５のソースに
接続される。また、第９のトランジスタに相当す
るＮチヤンネルトランジスタ２４は、ゲートが前
記Ｎチヤンネルトランジスタ２３のゲートに接続
され、ソース接地され、ドレインが前記CMOS
インバータの放電経路となるＮチヤンネルトラン
ジスタ２６のソースに接続される。
そして、カレントミラー回路２０の各トランジ
スタ２１〜２４は、そのチヤンネル巾をＷ、チヤ
ンネル長をＬとした時に、その比Ｗ／Ｌの値が後
述するような所定の比率関係を持つように構成さ
れる。
スタ２１〜２４は、そのチヤンネル巾をＷ、チヤ
ンネル長をＬとした時に、その比Ｗ／Ｌの値が後
述するような所定の比率関係を持つように構成さ
れる。
CMOSインバータで構成される前記充放電回
路は、前述した充電経路を構成するＰチヤンネル
トランジスタ２５と、放電経路を構成するＮチヤ
ンネルトランジスタ２６とで構成されている。
路は、前述した充電経路を構成するＰチヤンネル
トランジスタ２５と、放電経路を構成するＮチヤ
ンネルトランジスタ２６とで構成されている。
第10のトランジスタに相当するＰチヤンネルト
ランジスタ２５は、ゲートに後述するCMOSイ
ンバータ１，２からなる正帰還回路の出力側であ
るCMOSインバータ２の出力側と接続し、ソー
スが前述したようにカレントミラー回路２０のＰ
チヤンネルトランジスタ２２のドレインに接続
し、ドレインが、正帰還回路の入力側である
CMOSインバータ１の入力側と接地（GND）間
に接続する第１のコンデンサ５′及びCMOSイン
バータ１の入力側とCMOSインバータ２の出力
側との間に接続し第１のコンデンサ５′と容量の
等しい第２のコンデンサ５に接続している。
ランジスタ２５は、ゲートに後述するCMOSイ
ンバータ１，２からなる正帰還回路の出力側であ
るCMOSインバータ２の出力側と接続し、ソー
スが前述したようにカレントミラー回路２０のＰ
チヤンネルトランジスタ２２のドレインに接続
し、ドレインが、正帰還回路の入力側である
CMOSインバータ１の入力側と接地（GND）間
に接続する第１のコンデンサ５′及びCMOSイン
バータ１の入力側とCMOSインバータ２の出力
側との間に接続し第１のコンデンサ５′と容量の
等しい第２のコンデンサ５に接続している。
また、第11のトランジスタに相当するＮチヤン
ネルトランジスタ２６は、ゲートが同じく
CMOSインバータ２の出力側と接続し、ソース
がカンレトミラー回路２０の前記Ｎチヤンネルト
ランジスタ２４のドレインに接続し、ドレイン
が、前記Ｐチヤンネルトランジスタ２５のドレイ
ンと両コンデンサ５，５′との接続点に接続して
いる。
ネルトランジスタ２６は、ゲートが同じく
CMOSインバータ２の出力側と接続し、ソース
がカンレトミラー回路２０の前記Ｎチヤンネルト
ランジスタ２４のドレインに接続し、ドレイン
が、前記Ｐチヤンネルトランジスタ２５のドレイ
ンと両コンデンサ５，５′との接続点に接続して
いる。
そして、前記Ｐチヤンネルトランジスタ２５と
Ｎチヤンネルトランジスタ２６のドレイン接続点
を出力端として正帰還回路のCMOSインバータ
１の入力に接続している。
Ｎチヤンネルトランジスタ２６のドレイン接続点
を出力端として正帰還回路のCMOSインバータ
１の入力に接続している。
前記正帰還回路では、充放電回路からの出力が
CMOSインバータ１に入力し、CMOSインバー
タ１の出力がCMOSインバータ２に入力し、
CMOSインバータ２の出力が、前述のように充
放電回路のＰチヤンネルトランジスタ２５及びＮ
チヤンネルトランジスタ２６の各ゲートに入力す
るよう構成されている。
CMOSインバータ１に入力し、CMOSインバー
タ１の出力がCMOSインバータ２に入力し、
CMOSインバータ２の出力が、前述のように充
放電回路のＰチヤンネルトランジスタ２５及びＮ
チヤンネルトランジスタ２６の各ゲートに入力す
るよう構成されている。
そして、第６図に示すように、コンデンサ５，
５′の端子電圧が所定のスレシヨルド電圧
（VDD／２）以上になつた時にハイレベルの出力
を前記充放電回路の両トランジスタ２５，２６の
ゲートに印加して充電経路を遮断し放電経路を開
通させ、前記両コンテンサ５，５′の端子電圧が
前記スレシヨルド電圧より低くなつた時にローレ
ベルの出力を前記充放電回路の両トランジスタ２
５，２６のゲートに印加して充電経路を開通させ
放電経路を遮断することで、充放電回路の充放電
の切換えを行い発振出力を発生する。
５′の端子電圧が所定のスレシヨルド電圧
（VDD／２）以上になつた時にハイレベルの出力
を前記充放電回路の両トランジスタ２５，２６の
ゲートに印加して充電経路を遮断し放電経路を開
通させ、前記両コンテンサ５，５′の端子電圧が
前記スレシヨルド電圧より低くなつた時にローレ
ベルの出力を前記充放電回路の両トランジスタ２
５，２６のゲートに印加して充電経路を開通させ
放電経路を遮断することで、充放電回路の充放電
の切換えを行い発振出力を発生する。
次に作用を説明する。
抵抗１６，１７によつて作られる分圧電圧、即
ちａ点の電圧に対してＰチヤンネルトランジスタ
１２のゲート電圧、即ちｂ点の電圧が低くなろう
とすると、Ｐチヤンネルトランジスタ１２は更に
オンする方向に動作するため、そのドレイン電圧
が上昇し、同時にＮチヤンネルトランジスタ１３
のゲート電圧が上昇する。このＮチヤンネルトラ
ンジスタ１３のドレイン電流はＰチヤンネルトラ
ンジスタ１１によつてほぼ一定に保たれているの
で、ゲート電圧の上昇によつてＮチヤンネルトラ
ンジスタ１３のドレインソース間の電圧は急激に
低くなる。すると、Ｎチヤンネルトランジスタ１
９のゲート電圧が低くなるためそのドレイン電圧
を上昇させる方法に働きｂ点の電圧の低下を防
ぐ。
ちａ点の電圧に対してＰチヤンネルトランジスタ
１２のゲート電圧、即ちｂ点の電圧が低くなろう
とすると、Ｐチヤンネルトランジスタ１２は更に
オンする方向に動作するため、そのドレイン電圧
が上昇し、同時にＮチヤンネルトランジスタ１３
のゲート電圧が上昇する。このＮチヤンネルトラ
ンジスタ１３のドレイン電流はＰチヤンネルトラ
ンジスタ１１によつてほぼ一定に保たれているの
で、ゲート電圧の上昇によつてＮチヤンネルトラ
ンジスタ１３のドレインソース間の電圧は急激に
低くなる。すると、Ｎチヤンネルトランジスタ１
９のゲート電圧が低くなるためそのドレイン電圧
を上昇させる方法に働きｂ点の電圧の低下を防
ぐ。
同様に、ａ点の電圧に対してｂ点の電圧が高く
なろうとする場合も前述の逆のことが成り立つの
でｂ点の電圧はａ点の電圧と等しい電圧で変衡す
る。
なろうとする場合も前述の逆のことが成り立つの
でｂ点の電圧はａ点の電圧と等しい電圧で変衡す
る。
今、分圧電圧をVDD／２（VDDは電源電圧）とし
て、抵抗１８の値をRsとすると、Ｎチヤンネル
トランジスタ１９のドレイン電流はVDD／2Rsと
なる。
て、抵抗１８の値をRsとすると、Ｎチヤンネル
トランジスタ１９のドレイン電流はVDD／2Rsと
なる。
また、Ｎチヤンネルトランジスタ１９のＷ／Ｌ
（Ｗはチヤンネル巾、Ｌはチヤンネル長をそれぞ
れ示す）とカレントミラー回路２０のＮチヤンネ
ルトランジスタ２４のＷ／Ｌとの比をＮ：１とす
ると、Ｎチヤンネルトランジスタ２４の流し得る
ドレイン電流はVDD／2NRsとなる。
（Ｗはチヤンネル巾、Ｌはチヤンネル長をそれぞ
れ示す）とカレントミラー回路２０のＮチヤンネ
ルトランジスタ２４のＷ／Ｌとの比をＮ：１とす
ると、Ｎチヤンネルトランジスタ２４の流し得る
ドレイン電流はVDD／2NRsとなる。
更に、Ｎチヤンネルトランジスタ１９とカレン
トミラー回路２０のＮチヤンネルトランジスタ２
３のＷ／Ｌを同程度にし、Ｐチヤンネルトランジ
スタ２１のＷ／ＬとＰチヤンネルトランジスタ２
２ののＷ／Ｌとの比をＮ：１とすれば、Ｐチヤン
ネルトランジスタ２２の流し得るドレイン電流も
やはり同様にVDD／2NRsとなる。ただし、Ｐチ
ヤンネルトランジスタ２１のＷ／ＬはVDD／
2NRsの電流が十分流せる値に設定する。
トミラー回路２０のＮチヤンネルトランジスタ２
３のＷ／Ｌを同程度にし、Ｐチヤンネルトランジ
スタ２１のＷ／ＬとＰチヤンネルトランジスタ２
２ののＷ／Ｌとの比をＮ：１とすれば、Ｐチヤン
ネルトランジスタ２２の流し得るドレイン電流も
やはり同様にVDD／2NRsとなる。ただし、Ｐチ
ヤンネルトランジスタ２１のＷ／ＬはVDD／
2NRsの電流が十分流せる値に設定する。
従つて、第４図の回路は第５図のような等価回
路に置き換えることができる。図中、３１，３２
は電流源を示す。即ち、本実施例の発振回路は従
来のものに比べて抵抗４の取り除き、CMOSイ
ンバータ３のシンク出力電流及びソース出力電流
がVDD／2NRsとしたものと言える。
路に置き換えることができる。図中、３１，３２
は電流源を示す。即ち、本実施例の発振回路は従
来のものに比べて抵抗４の取り除き、CMOSイ
ンバータ３のシンク出力電流及びソース出力電流
がVDD／2NRsとしたものと言える。
そして、この回路の発振周波数は第６図の波形
から ｆ＝１／4NRsC で表わされる。ただし、Ｃコンデンサ５，５′の
容量である。このため、従来の回路では例えば
400KHzの発振周波数を得るためには約110KΩの
抵抗を必要としたが、本実施例回路ではＮの設定
によつて抵抗値を小さくできる。例えばＮ＝100、
Ｃ＝10pF、ｆ＝400KHzとするとRs＝625Ωとな
る。
から ｆ＝１／4NRsC で表わされる。ただし、Ｃコンデンサ５，５′の
容量である。このため、従来の回路では例えば
400KHzの発振周波数を得るためには約110KΩの
抵抗を必要としたが、本実施例回路ではＮの設定
によつて抵抗値を小さくできる。例えばＮ＝100、
Ｃ＝10pF、ｆ＝400KHzとするとRs＝625Ωとな
る。
従つて、ポリシリコン抵抗、拡散抵抗等の面積
を小さくでき、しかもシート抵抗を小さくして温
度係数の絶対値を小さくできる。また、基準電流
源１０が差動増幅回路構成によつてトランジスタ
のスレシヨルド電圧の温度変動による影響を打ち
消して安定した一定の出力電流を供給できるの
で、このような発振回路を集積化した場合でも温
度特性の優れたものを得ることができる。
を小さくでき、しかもシート抵抗を小さくして温
度係数の絶対値を小さくできる。また、基準電流
源１０が差動増幅回路構成によつてトランジスタ
のスレシヨルド電圧の温度変動による影響を打ち
消して安定した一定の出力電流を供給できるの
で、このような発振回路を集積化した場合でも温
度特性の優れたものを得ることができる。
尚、本実施例ではユニポーラプロセスにおいて
述べたがバイポーラプロセスにおいても実現でき
ることは言うまでもない。
述べたがバイポーラプロセスにおいても実現でき
ることは言うまでもない。
＜発明の効果＞
以上説明したように本発明によれば、基準電流
源を温度変化等に起因して出力電流が変動しない
構成として基準電流源の出力電流の安定化を図る
と共に、比較的小さな抵抗値によつて得た基準電
流源の電流をカレントミラー回路内の各トランジ
スタのチヤンネル巾Ｗとチヤンネル長Ｌとの比
（Ｗ／Ｌ）を適宜設定することにより所定の電流
値に減らしてコンデンサの充放電電流とする構成
としたので、発振周波数を決定する抵抗の値を小
さくでき、シート抵抗を小さくして温度特性の優
れた発振回路を半導体集積回路に実現することが
できる。
源を温度変化等に起因して出力電流が変動しない
構成として基準電流源の出力電流の安定化を図る
と共に、比較的小さな抵抗値によつて得た基準電
流源の電流をカレントミラー回路内の各トランジ
スタのチヤンネル巾Ｗとチヤンネル長Ｌとの比
（Ｗ／Ｌ）を適宜設定することにより所定の電流
値に減らしてコンデンサの充放電電流とする構成
としたので、発振周波数を決定する抵抗の値を小
さくでき、シート抵抗を小さくして温度特性の優
れた発振回路を半導体集積回路に実現することが
できる。
第１図は従来例を示す回路図、第２図は第１図
に示す各部の電圧波形図、第３図は拡散抵抗及び
ポリシリコン抵抗の温度特性図、第４図は本発明
の１実施例を示す回路図、第５図は第４図の等価
回路図、第６図は第５図の各部の電圧波形図であ
る。 １，２，３……CMOSインバータ、５，５′…
…コンデンサ、１０……基準電流源、１８……抵
抗、２０……カレントミラー回路、３１，３２…
…電流源、４０……電源。
に示す各部の電圧波形図、第３図は拡散抵抗及び
ポリシリコン抵抗の温度特性図、第４図は本発明
の１実施例を示す回路図、第５図は第４図の等価
回路図、第６図は第５図の各部の電圧波形図であ
る。 １，２，３……CMOSインバータ、５，５′…
…コンデンサ、１０……基準電流源、１８……抵
抗、２０……カレントミラー回路、３１，３２…
…電流源、４０……電源。
Claims (1)
- 【特許請求の範囲】 １ 基準電流源と、該基準電流源の出力を入力電
流とするカレントミラー回路と、該カレントミラ
ー回路の出力電流でコンデンサを充放電する充放
電回路と、出力状態に応じて前記充放電回路の充
放電を切換える正帰還回路とを備えてなり、 前記基準電流源が、電源電圧の分圧電圧を作り
出す直列接続された第１の抵抗及び第２の抵抗
と、 ドレインが前記第１及び第２の抵抗と並列接続
された第３の抵抗を介して電源線に接続されソー
スが接地されるＮチヤンネル形の第１のトランジ
スタと、 前記分圧電圧がゲートに入力され、ソースが第
４の抵抗を介して電源線に接続されるＰチヤンネ
ル形の第２のトランジスタと、 前記第３の抵抗と前記第１のトランジスタのド
レインとの接続点の電圧がゲートに入力されソー
スが前記第２のトランジスタのソースと第４の抵
抗との接続点に接続されるＰチヤンネル形の第３
のトランジスタと、 ソースが接地されドレインが前記第２のトラン
ジスタのドレインと接続され、このドレイン電圧
を前記第１のトランジスタのゲートに入力するＮ
チヤンネル形の第４のトランジスタと、 ソースが接地されドレインが前記第３のトラン
ジスタのドレインと接続され、ゲートが前記第４
のトンランジスタのゲート及び第３のトランジス
タのドレインとの接続点に接続されるＮチヤンネ
ル形の第５のトランジスタとで構成され、 前記カレントミラー回路が、前記第２のトラン
ジスタのドレイン電圧がゲートに入力され、ソー
スが接地されるＮチヤンネル形の第６のトランジ
スタと、 ドレインとゲートが前記第６のトランジスタの
ドレインに接続され、ソースが電源線に接続され
るＰチヤンネル形の第７のトランジスタと、 ゲートが前記第７のトランジスタのゲートに接
続され、ソースが電源線に接続され、ドレインが
前記充放電回路の充電経路に接続されるＰチヤン
ネル形の第８のトランジスタと、 ゲートが前記第６のトランジスタのゲートに接
続され、ソースが接地され、ドレインが前記充放
電回路の放電経路に接続されるＮチヤンネル形の
第９のトランジスタと、 を有し、且つ、各第６〜第９のトランジスタの各
チヤンネル巾をＷ、チヤンネル長をＬとした時
に、第６のトランジスタのチヤンネル巾とチヤン
ネル長の比をＷ／Ｌの値を前記基準電流源の第１
のトランジスタのＷ／Ｌの値と略同等に設定し、
第６及び第８のトランジスタのＷ／Ｌの値に対す
る第７及び第９のトランジスタのＷ／Ｌの値の比
率を１／Ｎ（但し、Ｎ＞１）に設定する構成であ
り、 前記充放電回路が、前記正帰還回路の出力がゲ
ートに入力し、ソースが前記第８のトランジスタ
のドレインに接続し、ドレインが正帰還回路の入
力側と接地間に接続する第１のコンデンサ及び正
帰還回路の入出力間に接続する第２のコンデンサ
に接続して前記両コンデンサへの充電経路を構成
するＰチヤンネル形の第10のトランジスタと、 同じく正帰還回路の出力がゲートに入力し、ソ
ースが前記第９のトランジスタのドレインに接続
し、ドレインが前記第10のトランジスタのドレイ
ンと両コンデンサとの接続点に接続して両コンデ
ンサからの放電経路を構成するするＮチヤンネル
形の第11のトランジスタとで構成され、 前記正帰還回路が、前記両コンデンサの端子電
圧が所定のスレシヨルドレベル以上になつた時に
ハイレベルの出力を前記充放電回路の両トランジ
スタのゲートに印加して充電経路を遮断し放電経
路を開通させ、前記両コンデンサの端子電圧が所
定のスレシヨルドレベルより低くなつた時にロー
レベルの出力を前記充放電回路の両トランジスタ
のゲートに印加して充電経路を開通させ放電経路
を遮断する構成であることを特徴とする発振回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051461A JPS59178014A (ja) | 1983-03-29 | 1983-03-29 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051461A JPS59178014A (ja) | 1983-03-29 | 1983-03-29 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178014A JPS59178014A (ja) | 1984-10-09 |
| JPH0523085B2 true JPH0523085B2 (ja) | 1993-03-31 |
Family
ID=12887571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051461A Granted JPS59178014A (ja) | 1983-03-29 | 1983-03-29 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178014A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285509A (ja) * | 1985-10-11 | 1987-04-20 | Nec Corp | 発振器 |
| GB2214017A (en) * | 1987-12-22 | 1989-08-23 | Philips Electronic Associated | Ring oscillator |
| GB2248151A (en) * | 1990-09-24 | 1992-03-25 | Philips Electronic Associated | Temperature sensing and protection circuit. |
| US5444219A (en) * | 1990-09-24 | 1995-08-22 | U.S. Philips Corporation | Temperature sensing device and a temperature sensing circuit using such a device |
| KR0167612B1 (ko) * | 1994-09-29 | 1999-03-20 | 김광호 | 무안정 멀티바이브레이터 |
| EP1096676A1 (en) * | 1999-10-25 | 2001-05-02 | STMicroelectronics S.r.l. | Oscillator with elevated precision and stability |
| KR100975990B1 (ko) * | 2003-03-17 | 2010-08-13 | 매그나칩 반도체 유한회사 | 가변주파수 발진기 |
| JP4973579B2 (ja) * | 2008-03-31 | 2012-07-11 | 富士通セミコンダクター株式会社 | Ｃｒ発振回路 |
| JP5198971B2 (ja) * | 2008-08-06 | 2013-05-15 | ルネサスエレクトロニクス株式会社 | 発振回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829217A (ja) * | 1981-08-17 | 1983-02-21 | Fujitsu Ltd | 電圧制御発振回路 |
-
1983
- 1983-03-29 JP JP58051461A patent/JPS59178014A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829217A (ja) * | 1981-08-17 | 1983-02-21 | Fujitsu Ltd | 電圧制御発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59178014A (ja) | 1984-10-09 |
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