JP3408006B2 - 発振回路 - Google Patents
発振回路Info
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- JP3408006B2 JP3408006B2 JP01430895A JP1430895A JP3408006B2 JP 3408006 B2 JP3408006 B2 JP 3408006B2 JP 01430895 A JP01430895 A JP 01430895A JP 1430895 A JP1430895 A JP 1430895A JP 3408006 B2 JP3408006 B2 JP 3408006B2
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Description
【０００１】
【産業上の利用分野】本発明は、抵抗及びコンデンサを
用いた発振回路に関する。
用いた発振回路に関する。
【０００２】
【従来の技術】図３は従来のＲＣ発振回路を示す図であ
る。尚、一転鎖線は例えばマイクロコンピュータ内部で
あるものとする。図３において、（１）（２）はマイク
ロコンピュータ（３）に設けられた発振用端子である。
この発振用端子（１）（２）の間には抵抗（４）が外部
接続され、発振用端子（１）と接地との間にはコンデン
サ（５）が外部接続されている。また、マイクロコンピ
ュータ（３）内部においては、発振用端子（１）にシュ
ミットインバータ（６）の入力端が且つ発振用端子
（２）にシュミットインバータ（６）の出力端が接続さ
れている。以上より、ＲＣ発振回路を構成しており、シ
ュミットインバータ（６）の出力端から、マイクロコン
ピュータ（３）内部の動作を制御する為のクロック信号
を得ていた。
る。尚、一転鎖線は例えばマイクロコンピュータ内部で
あるものとする。図３において、（１）（２）はマイク
ロコンピュータ（３）に設けられた発振用端子である。
この発振用端子（１）（２）の間には抵抗（４）が外部
接続され、発振用端子（１）と接地との間にはコンデン
サ（５）が外部接続されている。また、マイクロコンピ
ュータ（３）内部においては、発振用端子（１）にシュ
ミットインバータ（６）の入力端が且つ発振用端子
（２）にシュミットインバータ（６）の出力端が接続さ
れている。以上より、ＲＣ発振回路を構成しており、シ
ュミットインバータ（６）の出力端から、マイクロコン
ピュータ（３）内部の動作を制御する為のクロック信号
を得ていた。
【０００３】
【発明が解決しようとする課題】しかしながら、図３に
おけるシュミットインバータ（６）のヒステリシス幅及
び出力インピーダンスは、電源電圧の変動、マイクロコ
ンピュータ等の半導体集積回路を製造する際の素子特性
のばらつき等の原因により、一定に保つのは困難であ
り、結果的に一定周波数のクロック信号を得ることは困
難であった。
おけるシュミットインバータ（６）のヒステリシス幅及
び出力インピーダンスは、電源電圧の変動、マイクロコ
ンピュータ等の半導体集積回路を製造する際の素子特性
のばらつき等の原因により、一定に保つのは困難であ
り、結果的に一定周波数のクロック信号を得ることは困
難であった。
【０００４】そこで、本発明は、電源電圧の変動や、半
導体集積回路を製造する際に該集積回路内部に設ける発
振回路の構成素子の素子特性にばらつき等が生じた場合
でも、発振回路から得られるクロック信号の周波数変動
を抑えることのできる構成を提供することを目的とす
る。
導体集積回路を製造する際に該集積回路内部に設ける発
振回路の構成素子の素子特性にばらつき等が生じた場合
でも、発振回路から得られるクロック信号の周波数変動
を抑えることのできる構成を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、基準電圧を発生する基準電圧発生回路と、一方の
入力端に前記基準電圧を基に作成されたヒステリシス基
準電圧が印加されると共に他方の入力端にコンデンサの
端子電圧が印加される比較器と、電源と接地との間に直
列接続された第１のＰチャンネル型ＭＯＳトランジスタ
及び第１のＮチャンネル型ＭＯＳトランジスタから成
り、前記比較器の出力が印加されて動作する第１のイン
バータ回路と、一端が前記第１のインバータ回路の出力
端と接続された抵抗と、一方の入力端に前記基準電圧が
印加されると共に他方の入力端が前記抵抗の他端と接続
された演算増幅器と、前記電源と接地との間に直列接続
された第２のＰチャンネル型ＭＯＳトランジスタ及び第
２のＮチャンネル型ＭＯＳトランジスタから成り、前記
演算増幅器の出力が印加されて動作し、出力が前記演算
増幅器の他方の入力端に帰還される第２のインバータ回
路と、前記電源と接地との間に直列接続された第３のＰ
チャンネル型ＭＯＳトランジスタ及び第３のＮチャンネ
ル型ＭＯＳトランジスタから成り、前記演算増幅器の出
力が印加されて動作し、出力が前記比較器の他方の入力
端に帰還される第３のインバータ回路と、を備え、前記
比較器の出力に応じて前記抵抗を流れる定電流に従っ
て、前記コンデンサは前記比較器のヒステリシス幅の間
で直線的に充放電を行い、該コンデンサの充放電電圧を
三角波信号とする点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、基準電圧を発生する基準電圧発生回路と、一方の
入力端に前記基準電圧を基に作成されたヒステリシス基
準電圧が印加されると共に他方の入力端にコンデンサの
端子電圧が印加される比較器と、電源と接地との間に直
列接続された第１のＰチャンネル型ＭＯＳトランジスタ
及び第１のＮチャンネル型ＭＯＳトランジスタから成
り、前記比較器の出力が印加されて動作する第１のイン
バータ回路と、一端が前記第１のインバータ回路の出力
端と接続された抵抗と、一方の入力端に前記基準電圧が
印加されると共に他方の入力端が前記抵抗の他端と接続
された演算増幅器と、前記電源と接地との間に直列接続
された第２のＰチャンネル型ＭＯＳトランジスタ及び第
２のＮチャンネル型ＭＯＳトランジスタから成り、前記
演算増幅器の出力が印加されて動作し、出力が前記演算
増幅器の他方の入力端に帰還される第２のインバータ回
路と、前記電源と接地との間に直列接続された第３のＰ
チャンネル型ＭＯＳトランジスタ及び第３のＮチャンネ
ル型ＭＯＳトランジスタから成り、前記演算増幅器の出
力が印加されて動作し、出力が前記比較器の他方の入力
端に帰還される第３のインバータ回路と、を備え、前記
比較器の出力に応じて前記抵抗を流れる定電流に従っ
て、前記コンデンサは前記比較器のヒステリシス幅の間
で直線的に充放電を行い、該コンデンサの充放電電圧を
三角波信号とする点である。
【０００６】
【作用】 本発明によれば、比較器の出力が第１の電圧
レベルの時、第１のＰチャンネル型ＭＯＳトランジスタ
が導通することに伴い電源と基準電圧との電位差に応じ
て定電流が第１のＰチャンネル型ＭＯＳトランジスタ、
抵抗及び第２のＮチャンネル型ＭＯＳトランジスタを流
れ、これに伴い、コンデンサが第３のＮチャンネル型Ｍ
ＯＳトランジスタを介して前記定電流だけ放電を行い、
且つ、比較器の出力が第２の電圧レベルの時、第１のＮ
チャンネル型ＭＯＳトランジスタが導通することに伴い
基準電圧と接地との電位差に応じて定電流が第２のＰチ
ャンネル型ＭＯＳトランジスタ、抵抗及び第１のＮチャ
ンネル型ＭＯＳトランジスタを流れ、これに伴い、コン
デンサが第３のＰチャンネル型ＭＯＳトランジスタを流
れる前記定電流に従って充電を行う。
レベルの時、第１のＰチャンネル型ＭＯＳトランジスタ
が導通することに伴い電源と基準電圧との電位差に応じ
て定電流が第１のＰチャンネル型ＭＯＳトランジスタ、
抵抗及び第２のＮチャンネル型ＭＯＳトランジスタを流
れ、これに伴い、コンデンサが第３のＮチャンネル型Ｍ
ＯＳトランジスタを介して前記定電流だけ放電を行い、
且つ、比較器の出力が第２の電圧レベルの時、第１のＮ
チャンネル型ＭＯＳトランジスタが導通することに伴い
基準電圧と接地との電位差に応じて定電流が第２のＰチ
ャンネル型ＭＯＳトランジスタ、抵抗及び第１のＮチャ
ンネル型ＭＯＳトランジスタを流れ、これに伴い、コン
デンサが第３のＰチャンネル型ＭＯＳトランジスタを流
れる前記定電流に従って充電を行う。
【０００７】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の発振回路を示す図である。尚、一転
鎖線から右側はマイクロコンピュータ内部を表してい
る。図１において、（７）はマイクロコンピュータ
（８）に設けられた発振用端子であり、マイクロコンピ
ュータ（８）外部では発振用端子（７）と接地との間に
コンデンサ（９）が接続されている。以下、マイクロコ
ンピュータ（８）内部の構成について説明する。
る。図１は本発明の発振回路を示す図である。尚、一転
鎖線から右側はマイクロコンピュータ内部を表してい
る。図１において、（７）はマイクロコンピュータ
（８）に設けられた発振用端子であり、マイクロコンピ
ュータ（８）外部では発振用端子（７）と接地との間に
コンデンサ（９）が接続されている。以下、マイクロコ
ンピュータ（８）内部の構成について説明する。
【０００８】（１０）（１１）は電源Ｖｄｄと接地との
間に直列接続された抵抗であり、本実施例において抵抗
（１０）（１１）の抵抗値は同一とし、抵抗（１０）
（１１）の接続点からはＶｄｄ／２が得られるものとす
る。（１２）は演算増幅器であり、＋（非反転入力）端
子は抵抗（１０）（１１）の接続中点と接続され、−
（反転入力）端子は出力端子と接続されている。即ち、
抵抗（１０）（１１）及び演算増幅器（１２）より電圧
フォロワ回路が構成されており、演算増幅器（１２）の
出力端子からはＶｄｄ／２の基準電圧が発生する。以上
が基準電圧発生回路の構成である。
間に直列接続された抵抗であり、本実施例において抵抗
（１０）（１１）の抵抗値は同一とし、抵抗（１０）
（１１）の接続点からはＶｄｄ／２が得られるものとす
る。（１２）は演算増幅器であり、＋（非反転入力）端
子は抵抗（１０）（１１）の接続中点と接続され、−
（反転入力）端子は出力端子と接続されている。即ち、
抵抗（１０）（１１）及び演算増幅器（１２）より電圧
フォロワ回路が構成されており、演算増幅器（１２）の
出力端子からはＶｄｄ／２の基準電圧が発生する。以上
が基準電圧発生回路の構成である。
【０００９】（１３）は比較器であり、−端子は発振用
端子（７）を介してコンデンサ（９）の非接地側の一端
と接続され、出力端子は直列接続された抵抗（１４）
（１５）を介して演算増幅器（１２）の出力端子と接続
され、＋端子は抵抗（１４）（１５）の接続中点と接続
されている。尚、本実施例では抵抗（１４）（１５）の
抵抗値は同一とし、図示はしていないが、比較器（１
３）の電源入力は電源Ｖｄｄ及び接地の間に接続されて
いる。即ち、比較器（１３）は、ヒステリシスを有する
基準電圧（Ｖｄｄ／４又は３Ｖｄｄ／４）が＋端子に印
加され、該基準電圧と−端子に印加されるコンデンサ
（９）の充放電電圧とを比較するものである。具体的に
は、比較器（１３）の出力ｃがハイレベル（＝Ｖｄｄ）
の時、＋端子に印加される基準電圧ｂは３Ｖｄｄ／４と
なり、３Ｖｄｄ／４とコンデンサ（９）の端子電圧とが
比較される。また、比較器（１３）の出力ｃがローレベ
ル（＝０）の時、＋端子に印加される基準電圧ｂはＶｄ
ｄ／４となり、Ｖｄｄ／４とコンデンサ（９）の端子電
圧とが比較される。
端子（７）を介してコンデンサ（９）の非接地側の一端
と接続され、出力端子は直列接続された抵抗（１４）
（１５）を介して演算増幅器（１２）の出力端子と接続
され、＋端子は抵抗（１４）（１５）の接続中点と接続
されている。尚、本実施例では抵抗（１４）（１５）の
抵抗値は同一とし、図示はしていないが、比較器（１
３）の電源入力は電源Ｖｄｄ及び接地の間に接続されて
いる。即ち、比較器（１３）は、ヒステリシスを有する
基準電圧（Ｖｄｄ／４又は３Ｖｄｄ／４）が＋端子に印
加され、該基準電圧と−端子に印加されるコンデンサ
（９）の充放電電圧とを比較するものである。具体的に
は、比較器（１３）の出力ｃがハイレベル（＝Ｖｄｄ）
の時、＋端子に印加される基準電圧ｂは３Ｖｄｄ／４と
なり、３Ｖｄｄ／４とコンデンサ（９）の端子電圧とが
比較される。また、比較器（１３）の出力ｃがローレベ
ル（＝０）の時、＋端子に印加される基準電圧ｂはＶｄ
ｄ／４となり、Ｖｄｄ／４とコンデンサ（９）の端子電
圧とが比較される。
【００１０】（１６）は（第１の）Ｐチャンネル型ＭＯ
Ｓトランジスタ（以下ＰＭＯＳトランジスタと称す
る）、（１７）は（第１の）Ｎチャンネル型ＭＯＳトラ
ンジスタ（以下ＮＭＯＳトランジスタと称する）であ
り、各々のドレイン・ソース路は電源Ｖｄｄと接地との
間に直列接続され、各ゲートは共通接続されて比較器
（１３）の出力端子と接続されている。尚、ＰＭＯＳト
ランジスタ（１６）及びＮＭＯＳトランジスタ（１７）
より第１のインバータ回路が構成される。（１８）は抵
抗であり、一端は前記第１のインバータ回路の出力即ち
ＰＭＯＳトランジスタ（１６）及びＮＭＯＳトランジス
タ（１７）のドレインと接続されている。
Ｓトランジスタ（以下ＰＭＯＳトランジスタと称す
る）、（１７）は（第１の）Ｎチャンネル型ＭＯＳトラ
ンジスタ（以下ＮＭＯＳトランジスタと称する）であ
り、各々のドレイン・ソース路は電源Ｖｄｄと接地との
間に直列接続され、各ゲートは共通接続されて比較器
（１３）の出力端子と接続されている。尚、ＰＭＯＳト
ランジスタ（１６）及びＮＭＯＳトランジスタ（１７）
より第１のインバータ回路が構成される。（１８）は抵
抗であり、一端は前記第１のインバータ回路の出力即ち
ＰＭＯＳトランジスタ（１６）及びＮＭＯＳトランジス
タ（１７）のドレインと接続されている。
【００１１】（１９）は演算増幅器であり、＋端子は抵
抗（１８）の他端と接続され、−端子には基準電圧ａ
（＝Ｖｄｄ／２）が印加されている。即ち、演算増幅器
（１９）は＋端子入力を−端子入力に一致させる様に動
作する。（２０）は（第２の）ＰＭＯＳトランジスタ、
（２１）は（第２の）ＮＭＯＳトランジスタであり、Ｐ
ＭＯＳトランジスタ（２０）においてはソースは抵抗
（２２）を介して電源Ｖｄｄと接続され、ドレインはＮ
ＭＯＳトランジスタ（２１）のドレインと接続され、ゲ
ートはＮＭＯＳトランジスタ（２１）のゲートと接続さ
れている。ＮＭＯＳトランジスタ（２１）のソースは抵
抗（２３）を介して接地されている。以上は第２のイン
バータ回路を構成しており、第２のインバータ回路の入
力即ちＰＭＯＳトランジスタ（２０）及びＮＭＯＳトラ
ンジスタ（２１）のゲートは演算増幅器（１９）の出力
端と接続され、第２のインバータ回路の出力即ちＰＭＯ
Ｓトランジスタ（２０）及びＮＭＯＳトランジスタ（２
１）のドレインは演算増幅器（１９）の＋端子と接続さ
れている。
抗（１８）の他端と接続され、−端子には基準電圧ａ
（＝Ｖｄｄ／２）が印加されている。即ち、演算増幅器
（１９）は＋端子入力を−端子入力に一致させる様に動
作する。（２０）は（第２の）ＰＭＯＳトランジスタ、
（２１）は（第２の）ＮＭＯＳトランジスタであり、Ｐ
ＭＯＳトランジスタ（２０）においてはソースは抵抗
（２２）を介して電源Ｖｄｄと接続され、ドレインはＮ
ＭＯＳトランジスタ（２１）のドレインと接続され、ゲ
ートはＮＭＯＳトランジスタ（２１）のゲートと接続さ
れている。ＮＭＯＳトランジスタ（２１）のソースは抵
抗（２３）を介して接地されている。以上は第２のイン
バータ回路を構成しており、第２のインバータ回路の入
力即ちＰＭＯＳトランジスタ（２０）及びＮＭＯＳトラ
ンジスタ（２１）のゲートは演算増幅器（１９）の出力
端と接続され、第２のインバータ回路の出力即ちＰＭＯ
Ｓトランジスタ（２０）及びＮＭＯＳトランジスタ（２
１）のドレインは演算増幅器（１９）の＋端子と接続さ
れている。
【００１２】また、（２４）は（第３の）ＰＭＯＳトラ
ンジスタ、（２５）は（第３の）ＮＭＯＳトランジスタ
であり、ＰＭＯＳトランジスタ（２４）においてはソー
スは抵抗（２６）を介して電源Ｖｄｄと接続され、ドレ
インはＮＭＯＳトランジスタ（２５）のドレインと接続
され、ゲートはＮＭＯＳトランジスタ（２５）のゲート
と接続されている。ＮＭＯＳトランジスタ（２５）のソ
ースは抵抗（２７）を介して接地されている。以上は第
３のインバータ回路を構成しており、第３のインバータ
回路の入力即ちＰＭＯＳトランジスタ（２４）及びＮＭ
ＯＳトランジスタ（２５）のゲートは演算増幅器（１
９）の出力端と接続され、第３のインバータ回路の出力
即ちＰＭＯＳトランジスタ（２４）及びＮＭＯＳトラン
ジスタ（２５）のドレインは発振用端子（７）を介して
コンデンサ（９）の非接地側の一端と接続されている。
ンジスタ、（２５）は（第３の）ＮＭＯＳトランジスタ
であり、ＰＭＯＳトランジスタ（２４）においてはソー
スは抵抗（２６）を介して電源Ｖｄｄと接続され、ドレ
インはＮＭＯＳトランジスタ（２５）のドレインと接続
され、ゲートはＮＭＯＳトランジスタ（２５）のゲート
と接続されている。ＮＭＯＳトランジスタ（２５）のソ
ースは抵抗（２７）を介して接地されている。以上は第
３のインバータ回路を構成しており、第３のインバータ
回路の入力即ちＰＭＯＳトランジスタ（２４）及びＮＭ
ＯＳトランジスタ（２５）のゲートは演算増幅器（１
９）の出力端と接続され、第３のインバータ回路の出力
即ちＰＭＯＳトランジスタ（２４）及びＮＭＯＳトラン
ジスタ（２５）のドレインは発振用端子（７）を介して
コンデンサ（９）の非接地側の一端と接続されている。
【００１３】尚、図示はしていないが、演算増幅器（１
９）の電源入力もＶｄｄ及び接地と接続されている。と
ころが、演算増幅器（１９）の最大出力電圧はＶｄｄ−
αであり、また、Ｖｓｓ＋αの範囲ではリニアリティを
持ちにくい。そこで、第２及び第３のインバータ回路共
にリニアリティのある出力を得る為に抵抗（２２）（２
３）（２６）（２７）が設けられている。
９）の電源入力もＶｄｄ及び接地と接続されている。と
ころが、演算増幅器（１９）の最大出力電圧はＶｄｄ−
αであり、また、Ｖｓｓ＋αの範囲ではリニアリティを
持ちにくい。そこで、第２及び第３のインバータ回路共
にリニアリティのある出力を得る為に抵抗（２２）（２
３）（２６）（２７）が設けられている。
【００１４】以上の構成を有する本発明の発振回路の動
作について図２の波形図を用いて以下に説明する。ま
ず、コンデンサ（９）が放電動作を行い該コンデンサ
（９）の端子電圧ｄが比較器（１３）のヒステリシス基
準電圧ｂまで下降した時点から説明する。この時、比較
器（１３）の出力電圧ｃは０ボルト（＝Ｖｓｓ）であ
り、比較器（１３）の＋端子に印加されるヒステリシス
基準電圧ｂはＶｄｄ／４である。コンデンサ（９）の端
子電圧ｄがヒステリシス基準電圧ｂ（＝Ｖｄｄ／４）ま
で下降すると、比較器（１３）の出力電圧ｃはＶｄｄに
立ち上がり、ヒステリシス基準電圧ｂは３Ｖｄｄ／４ま
で上昇する。すると、Ｖｄｄの出力電圧ｃによりＮＭＯ
Ｓトランジスタ（１７）が完全導通し、これに応じて演
算増幅器（１９）の＋端子入力は−端子入力よりも低下
し、演算増幅器（１９）の＋及び−端子の電位差に応じ
た出力によりＰＭＯＳトランジスタ（２０）が導通し、
抵抗（２２）、ＰＭＯＳトランジスタ（２０）、抵抗
（１８）及びＮＭＯＳトランジスタ（１７）の経路に電
流ΔＩが流れる。ここで、演算増幅器（１９）は＋端子
の電圧を−端子の基準電圧Ｖｄｄ／２に合わせる様に動
作する為、抵抗（１８）の一端の電圧は０ボルト、他端
の電圧はＶｄｄ／２となり、抵抗（１８）の抵抗値をＲ
とすると、抵抗（１８）を流れる電流ΔＩ＝Ｖｄｄ／２
Ｒとなる。従って、ＰＭＯＳトランジスタ（２０）には
ΔＩの定電流が流れることになる。言い換えれば、ＰＭ
ＯＳトランジスタ（２０）にΔＩの定電流が流れる様に
演算増幅器（１９）の出力が決められる。よって、ＰＭ
ＯＳトランジスタ（２４）にも定電流ΔＩが流れ、コン
デンサ（９）はこの定電流ΔＩの充電を行い、コンデン
サ（９）の端子電圧ｄは直線的に上昇する。
作について図２の波形図を用いて以下に説明する。ま
ず、コンデンサ（９）が放電動作を行い該コンデンサ
（９）の端子電圧ｄが比較器（１３）のヒステリシス基
準電圧ｂまで下降した時点から説明する。この時、比較
器（１３）の出力電圧ｃは０ボルト（＝Ｖｓｓ）であ
り、比較器（１３）の＋端子に印加されるヒステリシス
基準電圧ｂはＶｄｄ／４である。コンデンサ（９）の端
子電圧ｄがヒステリシス基準電圧ｂ（＝Ｖｄｄ／４）ま
で下降すると、比較器（１３）の出力電圧ｃはＶｄｄに
立ち上がり、ヒステリシス基準電圧ｂは３Ｖｄｄ／４ま
で上昇する。すると、Ｖｄｄの出力電圧ｃによりＮＭＯ
Ｓトランジスタ（１７）が完全導通し、これに応じて演
算増幅器（１９）の＋端子入力は−端子入力よりも低下
し、演算増幅器（１９）の＋及び−端子の電位差に応じ
た出力によりＰＭＯＳトランジスタ（２０）が導通し、
抵抗（２２）、ＰＭＯＳトランジスタ（２０）、抵抗
（１８）及びＮＭＯＳトランジスタ（１７）の経路に電
流ΔＩが流れる。ここで、演算増幅器（１９）は＋端子
の電圧を−端子の基準電圧Ｖｄｄ／２に合わせる様に動
作する為、抵抗（１８）の一端の電圧は０ボルト、他端
の電圧はＶｄｄ／２となり、抵抗（１８）の抵抗値をＲ
とすると、抵抗（１８）を流れる電流ΔＩ＝Ｖｄｄ／２
Ｒとなる。従って、ＰＭＯＳトランジスタ（２０）には
ΔＩの定電流が流れることになる。言い換えれば、ＰＭ
ＯＳトランジスタ（２０）にΔＩの定電流が流れる様に
演算増幅器（１９）の出力が決められる。よって、ＰＭ
ＯＳトランジスタ（２４）にも定電流ΔＩが流れ、コン
デンサ（９）はこの定電流ΔＩの充電を行い、コンデン
サ（９）の端子電圧ｄは直線的に上昇する。
【００１５】その後、コンデンサ（９）の端子電圧ｄが
比較器（１３）の＋端子に印加されるヒステリシス基準
電圧ｂ（＝３Ｖｄｄ／４）まで上昇すると、比較器（１
３）の出力電圧ｃはＶｓｓに立ち下がり、ヒステリシス
基準電圧ｂはＶｄｄ／４まで下降する。すると、Ｖｓｓ
の出力電圧ｃによりＰＭＯＳトランジスタ（１６）が完
全導通し、これに応じて演算増幅器（１９）の＋端子入
力は−端子入力よりも上昇し、演算増幅器（１９）の＋
及び−端子の電位差に応じた出力によりＮＭＯＳトラン
ジスタ（２１）が導通し、ＰＭＯＳトランジスタ（１
６）、抵抗（１８）、ＮＭＯＳトランジスタ（２１）及
び抵抗（２３）の経路に電流ΔＩが流れる。ここで、演
算増幅器（１９）は＋端子の電圧を−端子の基準電圧Ｖ
ｄｄ／２に合わせる様に動作する為、抵抗（１８）の一
端の電圧はＶｄｄ、他端の電圧はＶｄｄ／２となり、即
ち抵抗（１８）の両端の電位差はコンデンサ（９）の放
電時と同じになり、抵抗（１８）の抵抗値をＲとする
と、抵抗（１８）を流れる電流ΔＩ＝Ｖｄｄ／２Ｒとな
る。従って、ＮＭＯＳトランジスタ（２１）にはΔＩの
定電流が流れることになる。言い換えれば、ＮＭＯＳト
ランジスタ（２１）にΔＩの定電流が流れる様に演算増
幅器（１９）の出力が決められる。よって、ＮＭＯＳト
ランジスタ（２５）にも定電流ΔＩが流れ、コンデンサ
（９）はこの定電流ΔＩの放電を行い、コンデンサ
（９）の端子電圧ｄは直線的に下降する。以下、上記し
た動作を繰り返す。
比較器（１３）の＋端子に印加されるヒステリシス基準
電圧ｂ（＝３Ｖｄｄ／４）まで上昇すると、比較器（１
３）の出力電圧ｃはＶｓｓに立ち下がり、ヒステリシス
基準電圧ｂはＶｄｄ／４まで下降する。すると、Ｖｓｓ
の出力電圧ｃによりＰＭＯＳトランジスタ（１６）が完
全導通し、これに応じて演算増幅器（１９）の＋端子入
力は−端子入力よりも上昇し、演算増幅器（１９）の＋
及び−端子の電位差に応じた出力によりＮＭＯＳトラン
ジスタ（２１）が導通し、ＰＭＯＳトランジスタ（１
６）、抵抗（１８）、ＮＭＯＳトランジスタ（２１）及
び抵抗（２３）の経路に電流ΔＩが流れる。ここで、演
算増幅器（１９）は＋端子の電圧を−端子の基準電圧Ｖ
ｄｄ／２に合わせる様に動作する為、抵抗（１８）の一
端の電圧はＶｄｄ、他端の電圧はＶｄｄ／２となり、即
ち抵抗（１８）の両端の電位差はコンデンサ（９）の放
電時と同じになり、抵抗（１８）の抵抗値をＲとする
と、抵抗（１８）を流れる電流ΔＩ＝Ｖｄｄ／２Ｒとな
る。従って、ＮＭＯＳトランジスタ（２１）にはΔＩの
定電流が流れることになる。言い換えれば、ＮＭＯＳト
ランジスタ（２１）にΔＩの定電流が流れる様に演算増
幅器（１９）の出力が決められる。よって、ＮＭＯＳト
ランジスタ（２５）にも定電流ΔＩが流れ、コンデンサ
（９）はこの定電流ΔＩの放電を行い、コンデンサ
（９）の端子電圧ｄは直線的に下降する。以下、上記し
た動作を繰り返す。
【００１６】ここで、マイクロコンピュータ（８）のチ
ップ上にＰＭＯＳトランジスタ（２０）（２４）及びＮ
ＭＯＳトランジスタ（２１）（２５）を作り込んだ場
合、各トランジスタ（２０）（２１）（２４）（２５）
の素子特性にばらつきが生じたとしても、演算増幅器
（１９）が各トランジスタ（２０）（２１）（２４）
（２５）に流れる電流をΔＩとする様に動作する為、各
トランジスタ（２０）（２１）（２４）（２５）のばら
つきを無視できる。
ップ上にＰＭＯＳトランジスタ（２０）（２４）及びＮ
ＭＯＳトランジスタ（２１）（２５）を作り込んだ場
合、各トランジスタ（２０）（２１）（２４）（２５）
の素子特性にばらつきが生じたとしても、演算増幅器
（１９）が各トランジスタ（２０）（２１）（２４）
（２５）に流れる電流をΔＩとする様に動作する為、各
トランジスタ（２０）（２１）（２４）（２５）のばら
つきを無視できる。
【００１７】更に、電源Ｖｄｄが変動した場合について
は、比較器（１３）の＋端子に印加される基準電圧のヒ
ステリシス幅をΔＶ、コンデンサ（９）の容量をＣ、コ
ンデンサ（９）の充放電の１周期をΔＴとすると、ΔＴ
＝Ｃ＊ΔＶ／ΔＩで表される。具体的に抵抗（１８）の
抵抗値Ｒ＝３０ＫΩ、コンデンサ（９）の容量Ｃを３９
０ｐＦとし、電源Ｖｄｄが本来５ボルトである状態から
６ボルト又は４ボルトに変動した例について考えてみ
る。初めに、電源Ｖｄｄが６ボルトに変動した場合、Δ
Ｉ＝１００μＡ、ΔＶ＝３ボルトとなり、ΔＴを求める
と１１．７μｓｅｃとなる。次に、電源Ｖｄｄが４ボル
トに変動した場合、ΔＩ＝６６．７μＡ、ΔＶ＝２ボル
トとなり、ΔＴを求めると１１．７μｓｅｃとなり、両
者ともコンデンサ（９）の１回の充放電に生じる時間は
同じとなる。
は、比較器（１３）の＋端子に印加される基準電圧のヒ
ステリシス幅をΔＶ、コンデンサ（９）の容量をＣ、コ
ンデンサ（９）の充放電の１周期をΔＴとすると、ΔＴ
＝Ｃ＊ΔＶ／ΔＩで表される。具体的に抵抗（１８）の
抵抗値Ｒ＝３０ＫΩ、コンデンサ（９）の容量Ｃを３９
０ｐＦとし、電源Ｖｄｄが本来５ボルトである状態から
６ボルト又は４ボルトに変動した例について考えてみ
る。初めに、電源Ｖｄｄが６ボルトに変動した場合、Δ
Ｉ＝１００μＡ、ΔＶ＝３ボルトとなり、ΔＴを求める
と１１．７μｓｅｃとなる。次に、電源Ｖｄｄが４ボル
トに変動した場合、ΔＩ＝６６．７μＡ、ΔＶ＝２ボル
トとなり、ΔＴを求めると１１．７μｓｅｃとなり、両
者ともコンデンサ（９）の１回の充放電に生じる時間は
同じとなる。
【００１８】以上より、マイクロコンピュータ（８）の
チップ上の素子特性がばらついたり、電源Ｖｄｄが変動
したとしても、 コンデンサ（９）の充放電動作により
得られる端子電圧ｄは直線的に変化し、且つ、１回の充
放電に要する時間が変化することもない。従って、第３
のインバータ回路の出力であるＰＭＯＳトランジスタ
（２４）及びＮＭＯＳトランジスタ（２５）の接続点か
ら得られる波形、即ちコンデンサ（９）の端子電圧ｄ
を、Ｖｄｄ／２のスレッショルド電圧を有するインバー
タ回路を介することにより、一定周波数のクロック信号
を得ることができる。そして、このクロック信号を基に
マイクロコンピュータ（８）の内部構成を安定動作させ
ることができる。
チップ上の素子特性がばらついたり、電源Ｖｄｄが変動
したとしても、 コンデンサ（９）の充放電動作により
得られる端子電圧ｄは直線的に変化し、且つ、１回の充
放電に要する時間が変化することもない。従って、第３
のインバータ回路の出力であるＰＭＯＳトランジスタ
（２４）及びＮＭＯＳトランジスタ（２５）の接続点か
ら得られる波形、即ちコンデンサ（９）の端子電圧ｄ
を、Ｖｄｄ／２のスレッショルド電圧を有するインバー
タ回路を介することにより、一定周波数のクロック信号
を得ることができる。そして、このクロック信号を基に
マイクロコンピュータ（８）の内部構成を安定動作させ
ることができる。
【００１９】
【発明の効果】本発明によれば、半導体集積回路を製造
する過程で発振回路の構成素子の特性がばらついたり、
或いは完成された半導体集積回路の動作中に電源電圧が
変動した場合でも、一定周波数の三角波信号を得ること
ができ、被制御体を安定動作させることが可能となる。
また、コンデンサの端子電圧が一定周波数の三角波信号
となる為、後段に基準電圧を可変できる比較器を設け、
ＰＷＭ制御波形を出力する応用も可能である。
する過程で発振回路の構成素子の特性がばらついたり、
或いは完成された半導体集積回路の動作中に電源電圧が
変動した場合でも、一定周波数の三角波信号を得ること
ができ、被制御体を安定動作させることが可能となる。
また、コンデンサの端子電圧が一定周波数の三角波信号
となる為、後段に基準電圧を可変できる比較器を設け、
ＰＷＭ制御波形を出力する応用も可能である。
【図１】本発明の発振回路を示す図である。
【図２】図１の動作を示す波形図である。
【図３】従来の発振回路を示す図である。
（１０）（１１）（１４）（１５）（１８） 抵抗
（１２）（１９） 演算増幅器
（１３） 比較器
（１６）（２０）（２４） ＰＭＯＳトランジスタ
（１７）（２１）（２５） ＮＭＯＳトランジスタ
Claims (2)
- 【請求項１】 基準電圧を発生する基準電圧発生回路
と、 一方の入力端に前記基準電圧を基に作成されたヒステリ
シス基準電圧が印加されると共に他方の入力端にコンデ
ンサの端子電圧が印加される比較器と、 電源と接地との間に直列接続された第１のＰチャンネル
型ＭＯＳトランジスタ及び第１のＮチャンネル型ＭＯＳ
トランジスタから成り、前記比較器の出力が印加されて
動作する第１のインバータ回路と、 一端が前記第１のインバータ回路の出力端と接続された
抵抗と、 一方の入力端に前記基準電圧が印加されると共に他方の
入力端が前記抵抗の他端と接続された演算増幅器と、 前記電源と接地との間に直列接続された第２のＰチャン
ネル型ＭＯＳトランジスタ及び第２のＮチャンネル型Ｍ
ＯＳトランジスタから成り、前記演算増幅器の出力が印
加されて動作し、出力が前記演算増幅器の他方の入力端
に帰還される第２のインバータ回路と、 前記電源と接地との間に直列接続された第３のＰチャン
ネル型ＭＯＳトランジスタ及び第３のＮチャンネル型Ｍ
ＯＳトランジスタから成り、前記演算増幅器の出力が印
加されて動作し、出力が前記比較器の他方の入力端に帰
還される第３のインバータ回路と、を備え、 前記比較器の出力に応じて前記抵抗を流れる定電流に従
って、前記コンデンサは前記比較器のヒステリシス幅の
間で直線的に充放電を行い、該コンデンサの充放電電圧
を三角波信号とすることを特徴とする発振回路。 - 【請求項２】 前記比較器の出力が第１の電圧レベルの
時、前記第１のＰチャンネル型ＭＯＳトランジスタが導
通することに伴い前記電源と前記基準電圧との電位差に
応じて定電流が前記第１のＰチャンネル型ＭＯＳトラン
ジスタ、前記抵抗及び前記第２のＮチャンネル型ＭＯＳ
トランジスタを流れ、これに伴い、前記コンデンサが前
記第３のＮチャンネル型ＭＯＳトランジスタを介して前
記定電流だけ放電を行い、且つ、前記比較器の出力が第
２の電圧レベルの時、前記第１のＮチャンネル型ＭＯＳ
トランジスタが導通することに伴い前記基準電圧と接地
との電位差に応じて定電流が前記第２のＰチャンネル型
ＭＯＳトランジスタ、前記抵抗及び前記第１のＮチャン
ネル型ＭＯＳトランジスタを流れ、これに伴い、前記コ
ンデンサが前記第３のＰチャンネル型ＭＯＳトランジス
タを流れる前記定電流に従って充電を行うことを特徴と
する請求項１記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01430895A JP3408006B2 (ja) | 1995-01-31 | 1995-01-31 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01430895A JP3408006B2 (ja) | 1995-01-31 | 1995-01-31 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204517A JPH08204517A (ja) | 1996-08-09 |
| JP3408006B2 true JP3408006B2 (ja) | 2003-05-19 |
Family
ID=11857481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01430895A Expired - Fee Related JP3408006B2 (ja) | 1995-01-31 | 1995-01-31 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3408006B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112006002710B4 (de) * | 2005-10-17 | 2016-02-11 | Autonetworks Technologies, Ltd. | PWM-Signalgenerator |
| DE112006002885B8 (de) * | 2005-10-31 | 2016-01-14 | Autonetworks Technologies, Ltd. | Energieversorgungssteuerung |
| JP4989106B2 (ja) * | 2006-05-17 | 2012-08-01 | オンセミコンダクター・トレーディング・リミテッド | 発振回路 |
-
1995
- 1995-01-31 JP JP01430895A patent/JP3408006B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204517A (ja) | 1996-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |