WO2007046363A1 - Ｐｗｍ信号生成回路 - Google Patents

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WO2007046363A1
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circuit
signal
oscillation
current
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PCT/JP2006/320626
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English (en)
French (fr)
Inventor
Masayuki Kato
Seiji Takahashi
Masahiko Furuichi
Isao Isshiki
Original Assignee
Autonetworks Technologies, Ltd.
Sumitomo Wiring Systems, Ltd.
Sumitomo Electric Industries, Ltd.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/28—Modifications for introducing a time delay before switching

Definitions

  • the present invention relates to a PWM signal generation circuit.
  • the hysteresis comparator compares the two threshold voltages set to the triangular wave signal level and outputs an output signal corresponding to the level inversion of the magnitude relationship as a PWM signal.
  • FIG. 3 shows a typical circuit configuration using a hysteresis comparator.
  • comparator 1 has its output terminal fed back to the positive input terminal via feedback resistor 2, and its output terminal is connected to power supply line 4 (+ B) via resistor 3. Yes.
  • the comparator 1 is provided with a triangular wave signal at its negative input terminal, and a divided voltage obtained by dividing the power supply voltage by resistors 5 and 6 is provided as a threshold voltage at the positive input terminal.
  • the resistance value of each resistance component (resistors 2 and 3) provided in this hysteresis comparator is used in the manufacturing process. It fluctuates. For this reason, even if the resistors 5 and 6 are externally attached and manufacturing variations of the resistors 5 and 6 are suppressed, the respective threshold values affected by the variations of the resistors 2 and 3 in the hysteresis comparator are changed. As a result, the duty ratio of the output signal (PWM signal) from the hysteresis comparator varies from product to product, and the headlights have a stable brightness as expected in advance. There was a risk that it could not light up.
  • the present invention has been completed based on the above-described circumstances, and has a PWM with a stable duty ratio without being affected by power supply noise of a vehicle or variations due to manufacturing factors of circuit constants.
  • An object of the present invention is to provide a PWM signal generation circuit capable of generating a signal.
  • a PWM signal generation circuit includes an oscillation circuit that outputs an oscillation signal, the oscillation signal from the oscillation circuit and a reference signal, and an oscillation signal level and a reference signal level.
  • a comparison circuit that outputs a pulse train output signal whose level is inverted according to the magnitude relationship as a PWM signal for pulse width modulation control, and a desired duty ratio of the PWM signal from the point when the output signal is level inverted. Regardless of the signal level of either one of the oscillation signal and the reference signal, the time before the next level inversion at the regular timing corresponding to A level inversion prohibiting circuit that prohibits level inversion of the output signal by changing a level to be compared to a level at which the output signal cannot be level inverted. It is a configuration that.
  • the level inversion prohibiting circuit forcibly maintains the inverted state from the time when the level of the output signal is inverted, and the level inversion is prohibited. Specifically, for example, when the oscillation signal level exceeds the reference signal level, the level that should be compared with the reference signal level in the comparison circuit is surely higher than the reference signal level regardless of the oscillation signal level. Force change to Also, for example, when the oscillation signal level falls below the reference signal level, the ratio is set regardless of the reference signal level. The comparison circuit forcibly changes the level that should be compared with the oscillation signal level to a level that is definitely higher than the oscillation signal level.
  • the above level inversion is performed before the next level inversion at the normal timing corresponding to the desired duty ratio of the PWM signal (the level in which noise is not generated, the normal level inversion timing).
  • the prohibited state is released and level inversion is allowed.
  • the inverted state is forcibly maintained again, and then the prohibition state of the level no-reversal is canceled before the next level inversion.
  • chattering can be prevented even when the reference signal level or the oscillation signal level fluctuates due to, for example, power supply noise of the vehicle.
  • a PWM signal with a stable duty ratio can be generated even when there are variations in circuit constants due to manufacturing factors.
  • the comparison circuit has a first current control element that flows a current according to the oscillation signal level and a second current control element that flows a current according to the reference signal level, and a current flowing through the first current control element
  • the level of the output signal is inverted according to the magnitude relationship between the current flowing in the second current control element and the level of the output signal.
  • the oscillation circuit further includes a capacitor as a frequency determining element that determines the oscillation frequency, a resistance element connected to the power supply, and a current mirror circuit that receives a current from the power supply via the resistance element. It is desirable to have a configuration in which charging and discharging is performed by a mirror current generated by a circuit. According to this configuration, a PWM signal having a constant duty ratio can be generated regardless of fluctuations in the power supply voltage.
  • FIG. 1 is a configuration diagram of a PWM signal generation circuit according to an embodiment of the present invention.
  • a PWM signal generation circuit 10 generates a PWM signal S1 having a desired duty ratio and connects it to a switch element (for example, a power MOSFET, Power supply to the load is controlled by P WM (Pulse Width Modulation Pulse Width Modulation) by applying it to a semiconductor switch element (eg IPD: Intelligence Power Device) with built-in protection function and turning it on / off.
  • P WM Pulse Width Modulation Pulse Width Modulation
  • the PWM signal generation circuit 10 is mounted on a vehicle (not shown), and is used as a load to control driving of, for example, a vehicle lamp, a cooling fan motor, and a wiper driving motor.
  • FIG. 1 is a configuration diagram of a PWM signal generation circuit 10 according to the present embodiment. Shown in the same figure As described above, the PWM signal generation circuit 10 mainly includes a frequency control circuit 11 that outputs an oscillation signal S2, a switching circuit 12 for switching between daytime lighting and nighttime lighting, which will be described later, and a leakage current cut circuit 13; , And a duty ratio control circuit 14.
  • the frequency control circuit 11 (an example of the “oscillation circuit” of the present invention) includes a comparator 20 (which may be an operational amplifier).
  • the negative input terminal force of the comparator 20 is a capacitor 21 and a resistor as a frequency determining element. It is connected to the high potential (Vcc) terminal of the power supply (for example, battery) through the parallel circuit 27 of R1. That is, a voltage signal having a level corresponding to the voltage across the capacitor 21 is given to the negative input terminal of the comparator 20.
  • Vcc high potential
  • the power supply for example, battery
  • the voltage level at point A connected to the negative input terminal of comparator 20 is Va.
  • a signal corresponding to the voltage Va level at this point A is given to the duty ratio control circuit 14 as the oscillation signal S2.
  • the positive input terminal of the comparator 20 is supplied with the divided potential of the voltage dividing circuit composed of the voltage dividing resistors R2 and R3 connected in series between the high potential terminal and the low potential (GND) terminal of the power supply.
  • the output B of the comparator 20 is positively fed back via the feedback resistor R4.
  • a voltage signal of a level corresponding to each resistance value of the voltage dividing resistors R2 and R3 and the feedback resistor R4 is given to the positive input terminal of the comparator 20.
  • the voltage level at point C connected to the positive input terminal of comparator 20 is Vc.
  • the output of the comparator 20 is supplied to the NOT circuit 22.
  • the low potential side of the parallel circuit 27 is connected to the low potential terminal side of the power supply through three n-channel FETs 23, 24, 25 and a resistor R5 connected in series. Among these, the voltage signal of output D of NOT circuit 22 is given to the gate of FET23 on the high potential side.
  • the FET 24 forms a current mirror circuit 28 together with an n-channel FET 26 whose gate and drain are short-circuited, and the drain of the FET 26 is a resistor R6 (the “resistance element” of the present invention). To the high potential terminal of the power source.
  • the switching circuit 12 has a pair of pnp-type transistors 30 and 31, of which the transistor 30 has an emitter connected to the high potential terminal side of the power supply and a collector connected to a pair of voltage dividing resistors R7 and R8. To the low potential terminal side of the power supply. In the transistor 31, the emitter is connected to the high potential terminal side of the power supply, and the collector is connected to the connection point E of the voltage dividing resistors R7 and R8. Then, a signal corresponding to the voltage Ve level at the connection point E is supplied to the duty ratio control circuit 14 as a reference signal S3. A signal corresponding to the voltage Ve level at the connection point E is also applied to the gate of the FET 25.
  • the transistor 31 is turned on in response to a signal instructing “lighting at night” to turn on the headlight with a duty ratio of 100%, for example, from an operation unit (not shown) in the vehicle.
  • the transistor 30 is turned on in response to a signal instructing “daylighting (delighting)” to turn on the headlight at a duty ratio of 25% (an example of the “desired deedy ratio” of the present invention), for example.
  • the FET 25 is turned on when either one of the transistors 30 and 31 is in the on state, and is turned off when both the transistors 30 and 31 are in the off state. In short, the FET 25 is in the off state when the headlight is not lit except for lighting at night and during daylighting, and serves to suppress leakage current.
  • the duty ratio control circuit 14 includes a comparator 50 (an example of the “comparison circuit” of the present invention). Comparator 50 is connected to its positive input terminal and receives an oscillation signal S2, and is turned on / off.
  • the p-channel first FET 51 an example of the “first current control element” of the present invention
  • a p-channel type second FET 52 an example of the “second current control element” of the present invention that is turned on and off in response to S3.
  • the first FET 51 has a source connected to the constant current source 60 and is connected to a connection point between the FET 24 and the FET 25 via a drain force channel type FET 53.
  • the second F ET 52 has a source connected to the constant current source 60 and is connected to a connection point between the FET 24 and the FET 25 via a drain power channel FET 54.
  • the FET 53 has its gate and drain connected in a short circuit, and constitutes a current mirror circuit together with the FET 54.
  • a p-channel first short-circuit FET 55 (an example of the “first short-circuit switch element” of the present invention) is connected in parallel to the first FET 51.
  • the FE T55 is turned on by receiving a low-level control signal S5 at its gate and serves to short-circuit between the source and drain of the first FET 51.
  • a p-channel type second short-circuit FET 56 (an example of the “second short-circuit switch element” of the present invention) is connected in parallel to the second FET 52, and the second short-circuit FET 56 is also connected to the gate.
  • the PWM signal generation circuit 10 includes a pair of NAND circuits 58 and 59.
  • the NAND circuit 58 is supplied with the voltage level Vd of the output D of the NOT circuit 22 and the voltage level Vh of the output point H of the NOT circuit 57 at its input, and the output is the gate of the first short-circuit FET 55.
  • the NAND circuit 59 is given the voltage level Vb at the output point B of the comparator 20 and the voltage level Vf at the input point F of the NOT circuit 57 at its input, and its output is fed to the gate of the second short-circuit FET 56. It has come to be given.
  • the circuit configuration of the PWM signal generation circuit 10 is as described above, in the present embodiment, the part other than the capacitor 21, the resistor R1, and the switching circuit 12 that determines the oscillation frequency of the frequency control circuit 11 is one.
  • the structure is housed in the chip 70. Therefore, it is possible to adjust the frequency of the oscillation signal S2 by changing the capacitor 21 and the resistor R1 arranged outside the chip 70. In addition, it is possible to adjust the duty ⁇ ⁇ ⁇ of the PWM signal S1 by changing the voltage dividing resistors R7 and R8.
  • the FET 25 is turned on. Initially, the point A connected to the negative input terminal of the comparator 20 is on the voltage Vcc side of the high potential terminal of the power supply, and the comparator 20 is in the off state, that is, the voltage at the output point B of the comparator 20 Vb is low. Therefore, FET23 is turned on by the high level voltage signal Vd from NOT circuit 22, current flows from the power supply through parallel circuit 27, FET23, 24, 25 and resistor R5, and capacitor 21 is charged. Be started.
  • the current il flowing through the FETs 23 and 24 is equal to the current R2 and the current i2 flowing through the FET 26. That is, it depends on the high potential Vcc of the power supply. Therefore, when the high potential Vcc of the power supply becomes low due to, for example, fluctuations in the power supply voltage, the amount of charging current il to the capacitor 21 decreases so as to follow this. On the contrary, when the high potential Vcc of the power supply becomes high, the amount of current il charged to the capacitor 21 increases so as to follow this. For this reason, as a result, the charging time of the capacitor 21 that is not affected by the fluctuation of the high potential Vcc of the power supply, that is, the frequency of the oscillation signal S2 at the point A can be stabilized.
  • the voltage level Vb at the output point B of the comparator 20 is substantially equal to the low potential GND of the power supply.
  • the voltage dividing resistors R2 and R3 have the same resistance value, and the feedback resistor R4 is set to a resistance value half that of each voltage dividing resistor R2 (R3). Therefore, as shown in FIG. 2 (the uppermost time chart), the voltage level Vc at the point C is 1/4 Vcc, which is given to the positive input terminal of the comparator 20.
  • the oscillation signal S2 from the frequency control circuit 11 is input to the positive input terminal, and the voltage level Ve at the connection point E from the switching circuit 12 is applied to the negative input terminal. It is done.
  • the voltage level Ve at the connection point E is a level (l / 4Vcc) as shown in FIG. 2 (the uppermost time chart).
  • the resistance values of resistors R7 and R8 are set so that the level is close to 1Z4V cc. More specifically, the duty ratio of the PWM signal S1 is adjusted to be 25%, for example. As shown in Fig.
  • 1S is a “regular timing corresponding to a desired duty ratio” as used in the present invention, and corresponds to a “time when the next level is inverted”.
  • the comparator 50 when the oscillation signal S2 level exceeds the voltage level Ve at the connection point E, the first FET 51 is in the OFF state, and the voltage level Vre of the output point F of the comparator 50 is high. Become a level.
  • the first FET 51 when the oscillation signal S2 level falls below the voltage level Ve at the connection point E, the first FET 51 is turned on, and the voltage level Vf at the output point F of the comparator 50 is inverted to a low level. As a result, the voltage level Vf at the output point F of the comparator 50 becomes a rectangular pulse waveform as shown in FIG. 2 (the time chart at the fourth stage from the top).
  • the reference signal S3 level (voltage level Ve of connection E) given from the switching circuit 12 may fluctuate due to, for example, noise during acceleration / deceleration of the vehicle. Then, chattering occurs when the level of the oscillation signal S2 level and the reference signal S3 level is inverted (see Fig. 2 (fourth and fifth stage time charts from the top)), and the duty ratio of the PWM signal S1 fluctuates. There is a possibility that stable PWM control cannot be performed for medium lighting.
  • the comparator 50 is provided with the first and second short-circuit FETs 55 and 56.
  • the first short-circuit FET 55 is from the NAND circuit 58.
  • the voltage level Vd of the output D of the NOT circuit 22 and the voltage level Vh of the output point H of the NOT circuit 57 are both high, the low level signal is received to turn on, otherwise the high level signal Is turned off.
  • the first short-circuit FET 55 has an increasing / decreasing tendency of the oscillation signal S2 after the oscillation signal S2 level falls below the reference signal S3 level, as shown in Fig. 2 (time chart at the 6th stage from the top). Is turned on (short-circuit operation) for the period up to the point when the signal is reversed (reverse tendency to increase tendency), and is off (non-short-circuited) for the rest of the period.
  • the first short-circuiting FET 55 short-circuits the drain and source of the first FET 51 on the positive input terminal side.
  • a larger current flows through the FET 53 connected to the first FET 51 and the FET 54 constituting the current mirror circuit. Therefore, even if the reference signal S3 level fluctuates at this time, the voltage level Vf at the output point F of the comparator 50 can be forcibly maintained at the low level and the level inversion can be prohibited.
  • the voltage level Va at the point A decreases, and the current flowing through the first FET 51 tends to increase.
  • the current flowing through the first FET 51 (current according to the level of the oscillation signal S2) is the FET 53, 54.
  • the second short-circuit FET 56 starts from the NAND circuit 59 when the voltage level Vb at the output point B of the comparator 20 and the voltage level Vf at the input point F of the NOT circuit 57 are both high. In response to the signal, it is turned on. At other times, it receives the high level signal and turns off. In other words, as shown in Fig. 2 (the 7th time chart from the top), the second short-circuiting FE T56 increases or decreases the oscillation signal S2 after the oscillation signal S2 level exceeds the reference signal S3 level. The period up to the point when the trend is reversed During this period, it is turned on (short circuit operation), and during other periods it is turned off (non-short circuit state).
  • the oscillation signal S2 level exceeds the reference signal S3 level
  • the drain-source of the second FET 52 on the negative input terminal side is short-circuited by the second short-circuiting FET 56. Therefore, even if the reference signal S3 level fluctuates at this time, the voltage level Vf at the output point F of the comparator 50 can be forcibly maintained at the high level and the level inversion can be prohibited.
  • the capacitor 21 is discharged, the voltage level Va at the point A rises and the current flowing through the first FET 51 tends to decrease, while the current according to the reference signal S3 level flows through the second FET 52.
  • the NAND circuits 58 and 59 function as the “increase / decrease inversion detection circuit” and “short-circuit control circuit” of the present invention, and together with the first and second short-circuit FETs 55 and 56, the “level inversion of the present invention”. It constitutes a “forbidden circuit”.
  • the operation during daytime lighting has been described.
  • the transistor 30 is turned off and the transistor 31 is turned on.
  • the reference signal S3 level (voltage level Ve of connection E) becomes almost the same level as the high potential Vcc of the power supply, as shown on the right side of FIG. 2 (the uppermost time chart). Therefore, the reference signal S3 level always exceeds the oscillation signal S2 level, and thus the night lighting with a duty ratio of 100% is executed.
  • the night of the head ride is controlled by the switch control of the switching circuit 12. It is possible to switch between on-time lighting and daytime lighting, and to cut the leakage current when the headlight is not lit.
  • the inversion state of the output signal S4 (output signal S4 ′) from the time when the level is inverted by the first and second short circuit FETs 55 and 56 as the level inversion prohibiting circuit is changed.
  • the level inversion prohibition is automatically canceled when the increase / decrease tendency of the oscillation signal S2 is reversed after that.
  • chattering can be prevented even when the reference signal S3 level fluctuates due to, for example, noise during vehicle acceleration.
  • the reference signal S3 level is mainly determined by voltage dividing resistors R7 and R8 provided in the switching circuit 12, and the resistance component in the comparator 50 is The configuration is substantially unaffected.
  • the voltage dividing resistors R7 and R8 are externally attached, and can be made to have appropriate resistance values even after the PWM signal generation circuit 10 is manufactured. Therefore, the PWM signal S1 with a stable duty ratio can be generated even when there are variations due to manufacturing factors of circuit constants (see Figure 2 (bottom time chart)).
  • the NAND circuit 58 detects the time when the increase / decrease tendency of the oscillation signal S2 is reversed after the oscillation signal S2 level falls below the reference signal S3 level, and the first short circuit is detected at this detection timing. Release the short circuit operation of FET55, that is, release the level inversion prohibition.
  • the NAND circuit 59 detects when the increase / decrease tendency of the oscillation signal S2 is reversed, and at this detection timing, the second short-circuit FE T56 is short-circuited. Is released, that is, the level inversion prohibition is released. Therefore, the level inversion prohibition can be canceled without using a timer or the like.
  • the FETs 23 to 25 and 51 to 56 may be bipolar transistors.
  • the transistors 30 and 31 may be unipolar transistors such as FETs.
  • the comparator 50 is used as the comparison circuit.
  • the present invention is not limited to this, and a configuration using an operational amplifier may be used.
  • the short-circuit switch elements of the present invention are connected in parallel to the pair of switch elements constituting the push-pnore circuit in the operational amplifier.
  • a plenore down (outputs an oscillation signal based on the potential at the low potential end of the capacitor 21) type oscillation circuit is employed.
  • An oscillation signal output type may be employed.
  • the reference signal is set to the low potential side of the oscillation level as in the above embodiment, the oscillation signal waveform is steep in this portion, and thus chattering may occur. There is an advantage that the time can be shortened.
  • the level to be compared with the oscillation signal level is compared with the oscillation signal level in the comparison circuit regardless of the reference signal level.
  • a configuration that forcibly changes to a level lower than the oscillation signal level or a level that should be compared with the reference signal level in the comparator circuit regardless of the oscillation signal level when the oscillation signal level falls below the reference signal level May be forcibly changed to a level surely lower than the reference signal level.

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Abstract

　レベル反転禁止回路としての第１、第２の短絡用ＦＥＴ５５，５６によって、出力信号Ｓ４がレベル反転した時点からその反転した状態が維持されレベル反転が禁止され、その後、ＰＷＭ信号Ｓ１の所望のディーティ比に対応する正規のタイミングで次にレベル反転した時点で上記レベル反転禁止が解除される。これにより、例えば車両の加速時のノイズ等によって基準信号Ｓ３レベルに変動が生じる場合でもチャタリングを防止でき、安定したデューティ比のＰＷＭ信号Ｓ１を生成することができる。

Description

明 細 書
PWM信号生成回路
技術分野
[0001] 本発明は、 PWM信号生成回路に関する。
背景技術
[0002] 例えば車両のヘッドランプについては各国で安全基準があり、この安全基準によれ ば、 日中であってもヘッドランプを夜間点灯に対して所定の割合 (例えば 25%)の輝 度で点灯させて走行する必要がある。そこで、従来から、ヘッドライトの日中点灯（デ イライト）については PWM制御によって夜間点灯に対して所定の割合の輝度で点灯 させるもの力 Sある。この PWM制御の構成としては、例えば下記特許文献 1に開示さ れたものがある。即ち、このものは、放電と充電とが繰り返されるコンデンサの端子間 電圧に基づく三角波信号を、ヒステリシスコンパレータに与える。そして、このヒステリ シスコンパレータにて、それに設定された 2つの閾値電圧と上記三角波信号レベルと の大小比較し、その大小関係のレベル反転に応じた出力信号を、 PWM信号として 出力するものである。このようにヒステリシスコンパレータを用いれば、例えば車両の 電源ノイズによる各閾値と三角波信号とのレベル反転時のチャタリングを防止できる。 特許文献 1 :特開 2003— 188693公報
[0003] (発明が解決しょうとする課題）
ところ力 ヒステリシスコンパレータを用いる上記構成では、当該ヒステリシスコンパレ ータの回路定数が例えば製造要因等によってばらつくことがある。図 3には、ヒステリ シスコンパレータを用いた一般的な回路構成が示されている。同図に示すように、コ ンパレータ 1は、出力端子が帰還抵抗 2を介して正入力端子に帰還されるとともに、 同出力端子が抵抗 3を介して電源ライン 4 ( + B)に接続されている。また、コンパレー タ 1は、その負入力端子に三角波信号が与えられ、正入力端子に電源電圧を抵抗 5 , 6で分圧した分圧電圧が閾値電圧として与えられるようになっている。このように、ヒ ステリシスコンパレータからの出力を、 PWM信号として直接使用する構成では、この ヒステリシスコンパレータが備える各抵抗成分 (抵抗 2, 3)の抵抗値が製造工程にお いてばらつく。このため、仮に抵抗 5, 6を外付けにして当該抵抗 5, 6の製造ばらつき を抑えたとしても、ヒステリシスコンパレータ内の上記抵抗 2, 3のばらつきの影響を受 ける各閾値が変動し、これらと三角波信号とのレベル反転タイミングが変動し、その結 果、ヒステリシスコンパレータからの出力信号（PWM信号）のデューティ比が個々の 製品毎にばらつき、ヘッドライトを予め想定した通りの安定した輝度で日中点灯でき ないおそれがあった。
発明の開示
[0004] 本発明は上記のような事情に基づいて完成されたものであって、車両の電源ノイズ 、また、回路定数の製造要因によるばらつき等に影響されることなく安定したデューテ ィ比の PWM信号を生成することが可能な PWM信号生成回路を提供することを目的 とする。
[0005] (課題を解決するための手段）
本発明の PWM信号生成回路は、発振信号を出力する発振回路と、前記発振回路 からの前記発振信号が入力されるとともに基準信号が入力され、前記発振信号レべ ルと前記基準信号レベルとの大小関係に応じてレベル反転するパルス列状の出力 信号を、パルス幅変調制御のための PWM信号として出力する比較回路と、前記出 力信号がレベル反転した時点から、前記 PWM信号の所望のディーティ比に対応す る正規のタイミングで次にレベル反転する時点よりも前までの時間、前記発振信号及 び前記基準信号のいずれか一方の信号レベルにかかわらず、前記比較回路におい て他方の信号レベルと比較すべきレベルを前記出力信号がレベル反転し得ないレ ベルに変更することで前記出力信号のレベル反転を禁止するレベル反転禁止回路 と、を備えている構成である。
このような構成によれば、レベル反転禁止回路によって、出力信号がレベル反転し た時点からその反転した状態が強制的に維持されレベル反転が禁止される。具体的 には、例えば、発振信号レベルが基準信号レベルを超えた時点で、発振信号レベル にかかわらず、比較回路において基準信号レベルと大小比較すべきレベルを当該 基準信号レベルよりも確実に高いレベルに強制的に変更する。また、例えば、発振 信号レベルが基準信号レベルを下回った時点で、基準信号レベルにかかわらず、比 較回路において発振信号レベルと大小比較すべきレベルを当該発振信号レベルよ りも確実に高いレベルに強制的に変更する。
その後、 PWM信号の所望のディーティ比に対応する正規のタイミングで次にレべ ル反転する時点（ノイズ等が発生しなレ、正常時のレベル反転タイミング)前におレ、て レベル反転の上記禁止状態が解除されレベル反転が許容される。そして、次にレべ ル反転した時点で再びその反転した状態が強制的に維持され、その後、更に次にレ ベル反転する時点前において当該レべノレ反転の禁止状態が解除される。これにより 、例えば車両の電源ノイズ等によって基準信号レベルや発振信号レベルに変動が生 じる場合であってもチャタリングを防止できる。また、ヒステリシスコンパレータを利用し た従来構成とは異なり、回路定数の製造要因によるばらつきがある場合でも安定した デューティ比の PWM信号を生成することができる。
上記発明に関して、増減反転検知回路によって発振信号の増減傾向の反転を検 知するようにして、その増減傾向が反転することを条件に、レベル反転禁止回路によ るレベル反転禁止を解除する構成が望ましい。
また、比較回路が、発振信号レベルに応じた電流を流す第 1電流制御素子と、基準 信号レベルに応じた電流を流す第 2電流制御素子とを有し、第 1電流制御素子に流 れる電流と、前記第 2電流制御素子に流れる電流との大小関係に応じて出力信号が レベル反転する構成とし、レベル反転禁止回路は、第 1電流制御素子に流れる電流 が増加傾向で出力信号がレベル反転したときに第 1電流制御素子に対して並列接 続された第 1短絡用スィッチ素子を短絡状態とする一方で、第 2電流制御素子に流 れる電流が減少傾向で出力信号がレベル反転したときに第 2電流制御素子に対して 並列接続される第 2短絡用スィッチ素子を短絡状態とする構成が望ましい。
更に、発振回路は、その発振周波数を定める周波数決定素子としてのコンデンサと 、電源に連なる抵抗素子と、その抵抗素子を介して電源からの電流を受けるカレント ミラー回路とを備え、コンデンサが、カレントミラー回路によるミラー電流によって充放 電される構成とすることが望ましい。この本構成によれば、電源電圧の変動にかかわ らず一定のデューティ比の PWM信号を生成することができる。
図面の簡単な説明 [0007] [図 1]本発明の一実施形態に係る PWM信号生成回路の構成図
[図 2]発振信号、基準信号、各点における電圧レベルを示したタイムチャート
[図 3]ヒステリシスコンパレータによる PWM信号生成回路の一般的回路図 符号の説明
[0008] 10-· PWM信号生成回路
11-·周波数制御回路 (発振回路）
21·· '·コンデンサ（周波数決定素子）
28·· '·カレントミラー回路
50·· '·コンパレータ（比較回路）
51·· '·第 1FET (第 1電流制御素子）
52·· ' ·第 2FET (第 2電流制御素子）
55·· '·第 1短絡用 FET (第 1短絡用スィッチ素子)
56·· ' ·第 2短絡用 FET (第 2短絡用スィッチ素子)
R6- ··抵抗 (抵抗素子）
S1- ••PWM信号（出力信号）
S2- ··発振信号
発明を実施するための最良の形態
[0009] 本発明の一実施形態に係る PWM信号生成回路 10は、所望のデューディ比の PW M信号 S 1を生成しこれを電源と負荷との間に接続されたスィッチ素子（例えばパワー MOSFET、保護機能を内蔵した半導体スィッチ素子 (例えば IPD：インテリジェンス パワーディバイス））に与えてオンオフ動作させることで、上記負荷への電力供給を P WM制御（Pulse Width Modulationパルス幅変調）するためのものである。なお、本 実施形態では、 PWM信号生成回路 10は図示しない車両に搭載され、負荷として例 えば車両用のランプ、クーリグファン用モータやワイパー用駆動モータなどの駆動制 御をするために使用される。
以下、 PWM信号生成回路 10について図 1, 2を参照しつつ説明する。
[0010] 1.本実施形態の回路構成
図 1は、本実施形態に係る PWM信号生成回路 10の構成図である。同図に示すよ うに、 PWM信号生成回路 10は、主として、発振信号 S2を出力する周波数制御回路 11と、後述する日中点灯及び夜間点灯等の切り換えを行うための切換回路 12と、漏 れ電流カット回路 13と、デューティ比制御回路 14と、を備えて構成されている。
[0011] (1)周波数制御回路
周波数制御回路 11 (本発明の「発振回路」の一例）は、コンパレータ 20 (オペアン プであってもよい）を備え、このコンパレータ 20の負入力端子力 周波数決定素子と してのコンデンサ 21及び抵抗 R1の並列回路 27を介して電源（例えばバッテリー）の 高電位 (Vcc)端子に接続されている。つまり、コンパレータ 20の負入力端子には、コ ンデンサ 21の端子間電圧に応じたレベルの電圧信号が与えられる。以下、コンパレ ータ 20の負入力端子に連なる点 Aの電圧レベルを Vaとする。なお、この点 Aでの電 圧 Vaレベルに応じた信号が発振信号 S2としてデューティ比制御回路 14に与えられ る。
[0012] 一方、コンパレータ 20の正入力端子は、電源の高電位端子と低電位 (GND)端子 との間に直列接続された分圧抵抗 R2， R3からなる分圧回路の分圧電位が与えられ るとともに、コンパレータ 20の出力 Bが帰還抵抗 R4を介して正帰還されている。つま り、コンパレータ 20の正入力端子には、分圧抵抗 R2、 R3及び帰還抵抗 R4の各抵 抗値に応じたレベルの電圧信号が与えられる。以下、コンパレータ 20の正入力端子 に連なる点 Cの電圧レベルを Vcとする。
[0013] 次いで、コンパレータ 20の出力は、 NOT回路 22に与えられる。一方、上記並列回 路 27の低電位側は、直列接続された 3つの nチャネル型の FET23, 24, 25及び抵 抗 R5を介して電源の低電位端子側に接続されてレ、る。このうち高電位側の FET23 のゲートに NOT回路 22の出力 Dの電圧信号が与えられるようになつている。
[0014] また、 FET24は、ゲートとドレインとが短絡接続された nチャネル型の FET26ととも にカレントミラー回路 28を構成しており、この FET26のドレインが抵抗 R6 (本発明の 「抵抗素子」に相当）を介して電源の高電位端子に接続されている。
[0015] (2)切換回路及び漏れ電流カット回路
切換回路 12は、 1対の pnp形のトランジスタ 30, 31を有し、このうちトランジスタ 30 は、ェミッタが電源の高電位端子側に接続され、コレクタが 1対の分圧抵抗 R7， R8を 介して電源の低電位端子側に接続されている。トランジスタ 31は、ェミッタが電源の 高電位端子側に接続され、コレクタが分圧抵抗 R7, R8の接続点 Eに接続されている 。そして、この接続点 Eの電圧 Veレベルに応じた信号が基準信号 S3としてデューテ ィ比制御回路 14に与えられる。また、この接続点 Eの電圧 Veレベルに応じた信号は 上記 FET25のゲートにも与えられる。
[0016] トランジスタ 31は、車両内の図示しない操作部から、例えばデューティ比 100%で ヘッドライトを点灯させる「夜間点灯」を指示する信号を受けてオン動作する。また、ト ランジスタ 30は、例えばデューティ比 25% (本発明の「所望のディーディ比」の一例） でヘッドライトを点灯させる「日中点灯（ディライト）」を指示する信号を受けてオン動作 する。そして、 FET25は、トランジスタ 30, 31のいずれか一方がオン状態にあるとき にオン動作し、両トランジスタ 30, 31がともにオフ状態にあるときオフ状態となる。要 するに、 FET25は、夜間点灯及び日中点灯以外のヘッドライト非点灯時等の場合は オフ状態になって漏れ電流を抑制する役目を果たしている。
[0017] (3)デューティ比制御回路
デューティ比制御回路 14は、コンパレータ 50 (本発明の「比較回路」の一例）を有し て構成されている。コンパレータ 50は、その正入力端子に連なり発振信号 S2を受け てオンオフ状態となる pチャネル型の第 1FET51 (本発明の「第 1電流制御素子」の 一例）と、その負入力端子に連なり基準信号 S3を受けてオンオフ状態となる pチヤネ ル型の第 2FET52 (本発明の「第 2電流制御素子」の一例）とを備えている。
[0018] このうち、第 1FET51は、ソースが定電流源 60に接続され、ドレイン力 チャネル型 の FET53を介して上記 FET24と FET25との接続点に接続されている。一方、第 2F ET52は、ソースがやはり定電流源 60に接続され、ドレイン力 ¾チャネル型の FET54 を介して上記 FET24と FET25との接続点に接続されている。そして、 FET53はそ のゲートとドレインとが短絡接続され、 FET54とともにカレントミラー回路を構成してい る。
[0019] そして、上記発振信号 S2レベルと基準信号 S3レベルとの大小関係に応じてレべ ル反転する出力信号 S4が NOT回路 57に与えられ、この NOT回路 57からレベル反 転した出力信号 S4'が PWM信号 S1として出力される。なお、以下、コンパレータ 50 の出力点 Fの電圧レベルを Vfとし、 NOT回路 57の出力点 Hの電圧レベルを Vhとす る。
[0020] さて、本実施形態では、第 1FET51に対して pチャネル型の第 1短絡用 FET55 (本 発明の「第 1短絡用スィッチ素子」の一例）が並列接続されており、この第 1短絡用 FE T55は、ゲートにローレベルの制御信号 S5を受けることでオン動作して第 1FET51 のソース一ドレイン間を短絡させる役目を果たす。また、第 2FET52に対して pチヤネ ル型の第 2短絡用 FET56 (本発明の「第 2短絡用スィッチ素子」の一例）が並列接続 されており、この第 2短絡用 FET56は、ゲートにやはりローレベルの制御信号 S6を 受けることでオン動作して第 2FET52のソース一ドレイン間を短絡させる役目を果た す。
[0021] また、 PWM信号生成回路 10は、 1対の NAND回路 58, 59を備えてレ、る。このうち 、 NAND回路 58は、その入力に NOT回路 22の出力 Dの電圧レベル Vdと NOT回 路 57の出力点 Hの電圧レベル Vhとが与えられ、その出力が第 1短絡用 FET55のゲ ートに与えられるようになっている。一方、 NAND回路 59は、その入力にコンパレー タ 20の出力点 Bの電圧レベル Vbと NOT回路 57の入力点 Fの電圧レベル Vfとが与 えられ、その出力が第 2短絡用 FET56のゲートに与えられるようになつている。
[0022] なお、 PWM信号生成回路 10の回路構成は以上であるが、本実施形態では、周波 数制御回路 11の発振周波数を決めるコンデンサ 21及び抵抗 R1、切換回路 12以外 の部分が、 1つのチップ 70内に収容された構成になっている。従って、チップ 70の外 部に配されたコンデンサ 21、抵抗 R1を変更することで発振信号 S2の周波数を調整 すること力 Sできる。また、分圧抵抗 R7, R8を変更することで PWM信号 S1のデューテ ィ 匕を調整すること力 Sできる。
[0023] 2.本実施形態の動作
(1)周波数制御回路
PWM信号生成回路 10に電源が投入され、切換回路 12に対して夜間点灯指示信 号又は日中点灯指示信号が入力されると、 FET25がオン状態となる。そして、当初 は、コンパレータ 20の負入力端子に連なる点 Aは電源の高電位端子の電圧 Vcc側 にあり、当該コンパレータ 20はオフ状態、つまり、コンパレータ 20の出力点 Bの電圧 Vbはローレベルになっている。従って、 NOT回路 22からのハイレベルの電圧信号 V dによって FET23がオン状態となり、電源から並列回路 27、 FET23, 24, 25及び抵 抗 R5を介して電流が流れるとともに、コンデンサ 21への充電が開始される。
[0024] ここで、前述したように、 FET24, 26はカレントミラー回路 28を構成しているから、 F ET23, 24に流れる電流 ilの電流量は、抵抗 R6及び FET26に流れる電流 i2の電 流量、即ち、電源の高電位 Vccに依存することとなる。従って、電源の高電位 Vccが 例えば電源電圧の変動等によって低くなつた場合、これに追従するようにコンデンサ 21への充電電流 ilの電流量が減少する。逆に、電源の高電位 Vccが高くなつた場 合、これに追従するようにコンデンサ 21への充電電流 ilの電流量が増大する。この ため、結果として、電源の高電位 Vccの変動に影響されることなぐコンデンサ 21へ の充電時間、即ち、点 Aにおける発振信号 S2の周波数を安定化させることができる。
[0025] また、このとき、コンパレータ 20の出力点 Bの電圧レベル Vbは電源の低電位 GND にほぼ等しくなつている。本実施形態では、例えば、分圧抵抗 R2, R3は等しい抵抗 値であり、帰還抵抗 R4は各分圧抵抗 R2 (R3)の半分の抵抗値に設定されている。 従って、図 2 (最上段のタイムチャート）に示すように、点 Cの電圧レベル Vcは 1/4V ccであり、これがコンパレータ 20の正入力端子に与えられる。
[0026] そして、コンデンサ 21への充電が進むに連れて点 Aの電圧レベル Vaが徐々に低 下し上記 l/4Vccを下回ると、コンパレータ 20の出力点 Bの電圧レベル Vbがハイレ ベルにレベル反転する（同図（上から 2段目のタイムチャート）参照）。また、これに伴 つて FET23がオフ状態となり、コンデンサ 21への充電が停止し放電が開始される。 このとき、コンパレータ 20の出力点 Bの電圧レベル Vbは電源の高電位 Vccにほぼ等 しくなつている。従って、図 2 (最上段のタイムチャート）に示すように、点 Cの電圧レべ ノレ Vcは 3Z4Vccとなり、これがコンパレータ 20の正入力端子に与えられるようになる
[0027] その後、コンデンサ 21の放電が進むに連れて点 Aの電圧レベル Vaが徐々に上昇 し上記 3/4Vccを上回ると、再びコンパレータ 20がオフ状態となり（同図（上から 2段 目のタイムチャート）参照）、出力点 Bの電圧レベル Vbがローレベルにレベル反転す る。このように、点 Aの電圧レベル Vaは、 lZ4Vccと 3Z4Vccとの間でレベル反転す る三角波状に変化し、これが発振信号 S2としてデューティ比制御回路 14のコンパレ ータ 50の正入力端子（第 1FET51のゲート）に与えられるのである。
[0028] (2)デューティ比制御回路
デューティ比制御回路 14のコンパレータ 50は、その正入力端子に上記周波数制 御回路 11からの発振信号 S2が入力され、その負入力端子に切換回路 12からの接 続点 Eにおける電圧レベル Veが与えられる。ここで、本実施形態では、切換回路 12 に日中点灯指示信号が与えられているとき、接続点 Eの電圧レベル Veは図 2 (最上 段のタイムチャート）に示すようなレベル（l/4Vccと 3/4Vccとの間において 1Z4V cc寄りのレベル）になるよう抵抗 R7, R8の抵抗値が設定されている。より具体的には 、 PWM信号 S1のデューティ比が例えば 25%になるように調整されている。なお、図 2 (最上段のタイムチャート）に示すように、電源ノイズ等が発生していない正常時に おいて発振信号 S2レベルと電圧レベル Veとの大小関係が反転するタイミング（ディ 一ティ比 25%に対応したタイミング） 1S 本発明でいう「所望のディーティ比に対応す る正規のタイミング」であり、「次のレベル反転する時点」に相当する。
[0029] そして、コンパレータ 50は、発振信号 S2レベルが接続点 Eの電圧レベル Veを上回 つているとき、第 1FET51がオフ状態にあり、コンパレータ 50の出力点 Fの電圧レべ ノレ Vfはハイレベルになる。一方、発振信号 S2レベルが接続点 Eの電圧レベル Veを 下回ると、第 1FET51はオン動作し、コンパレータ 50の出力点 Fの電圧レベル Vfは ローレベルにレベル反転する。これにより、コンパレータ 50の出力点 Fの電圧レベル Vfは、図 2 (上から 4段目のタイムチャート）に示すように矩形波状のパルス波形となる
[0030] ところで、切換回路 12から与えられる基準信号 S3レベル（接続 Eの電圧レベル Ve) は、例えば車両の加減速時のノイズ等によって変動が生じることがある。そうすると、 発振信号 S2レベルと基準信号 S3レベルとのレベル反転時においてチャタリングが 発生し（図 2 (上から 4， 5段目のタイムチャート）参照）、 PWM信号 S1のデューティ比 が変動し、 日中点灯に対して安定した PWM制御が行えなくなるおそれがある。
[0031] そこで、本実施形態では、前述したように、コンパレータ 50に第 1及び第 2の短絡用 FET55, 56を設けたのである。このうち、第 1短絡用 FET55は、 NAND回路 58から 、 NOT回路 22の出力 Dの電圧レベル Vdと NOT回路 57の出力点 Hの電圧レベル V hとが共にハイレベルのときにローレベル信号を受けてオン動作し、それ以外のとき にハイレベル信号を受けてオフ状態となる。つまり、第 1短絡用 FET55は、図 2 (上か ら 6段目のタイムチャート）に示すように、発振信号 S2レベルが基準信号 S3レベルを 下回った時点から、その後に発振信号 S2の増減傾向が反転 (減少傾向力 増加傾 向への反転)した時点までの期間はオン動作 (短絡動作)し、それ以外の期間はオフ 状態 (非短絡状態）となる。
[0032] これにより、発振信号 S2レベルが基準信号 S3レベルを下回った時点で、第 1短絡 用 FET55によって正入力端子側の第 1FET51のドレイン—ソース間が短絡される。 そして、この第 1FET51と連なる FET53とカレントミラー回路を構成する FET54に対 してより大きな電流が流れる。このため、このときにたとえ基準信号 S3レベルに変動 が生じていてもコンパレータ 50の出力点 Fの電圧レベル Vfをローレベルに強制的に 維持しレベル反転を禁止することができる。このようなコンデンサ 21の充電時には、 点 Aの電圧レベル Vaが下降し、第 1FET51に流れる電流が増加傾向にあり、この第 1FET51に流れる電流（発振信号 S2レベルに応じた電流）が FET53, 54に流れる 。そして、第 1短絡用 FET55がオンされると、第 1短絡用 FET55のオフ時に第 1FE T51に流れていた上記電流よりも大きな電流が FET53, 54に流れるようになる。これ は、コンパレータ 50において基準信号 S3レベルと比較すべきレベルを、発振信号 S 2レベルにかかわらず、出力点 Fの電圧レベル Vfがレベル反転しないレベルに変更 することを意味し、本発明でいう「発振信号及び基準信号のいずれか一方の信号レ ベルにかかわらず、比較回路にぉレ、て他方の信号レベルと比較すべきレベルを出力 信号がレベル反転し得ないレベルに変更する」ことに相当する。
[0033] 一方、第 2短絡用 FET56は、 NAND回路 59から、コンパレータ 20の出力点 Bの電 圧レベル Vbと NOT回路 57の入力点 Fの電圧レベル Vfとが共にハイレベルのときに ローレベル信号を受けてオン動作し、それ以外のときにハイレベル信号を受けてオフ 状態となる。つまり、図 2 (上から 7段目のタイムチャート）に示すように、第 2短絡用 FE T56は、発振信号 S2レベルが基準信号 S3レベルを上回った時点から、その後に発 振信号 S2の増減傾向が反転 (増加傾向力も減少傾向への反転)した時点までの期 間はオン動作 (短絡動作)し、それ以外の期間はオフ状態 (非短絡状態）となる。
[0034] これにより、発振信号 S2レベルが基準信号 S3レベルを上回った時点で、第 2短絡 用 FET56によって負入力端子側の第 2FET52のドレイン—ソース間が短絡される。 このため、このときにたとえ基準信号 S3レベルに変動が生じていてもコンパレータ 50 の出力点 Fの電圧レベル Vfをハイレベルに強制的に維持しレベル反転を禁止するこ とができる。このようなコンデンサ 21の放電時には、点 Aの電圧レベル Vaが上昇し、 第 1FET51に流れる電流が減少傾向にある一方で、第 2FET52には基準信号 S3レ ベルに応じた電流が流れている。そして、第 2短絡用 FET56がオンされると、第 2短 絡用 FET56のオフ時に第 2FET52に流れていた上記電流よりも大きな電流が第 2 短絡用 FET56を介して流れるようになる。これは、コンパレータ 50において発振信 号 S2レベルと比較すべきレベルを、基準信号 S3レベルにかかわらず、出力点 Fの電 圧レベル Vfがレベル反転しないレベルに変更することを意味し、本発明でいう「発振 信号及び基準信号のいずれか一方の信号レベルにかかわらず、比較回路において 他方の信号レベルと比較すべきレベルを出力信号がレベル反転し得ないレベルに 変更する」ことに相当する。また、以上より、 NAND回路 58, 59が、本発明の「増減 反転検知回路」、「短絡制御回路」として機能し、第 1及び第 2の短絡用 FET55, 56 とともに、本発明の「レベル反転禁止回路」を構成している。
[0035] (3)切換回路及び漏れ電流カット回路
上記では、 日中点灯時の動作について説明したが、夜間点灯に切り換える場合は 、切換回路 12に対して夜間点灯指示信号が与えられることで、トランジスタ 30がオフ 状態となり、トランジスタ 31がオン状態となる。これにより、図 2 (最上段のタイムチヤ一 ト)右側に示すように、基準信号 S3レベル (接続 Eの電圧レベル Ve)が電源の高電位 Vccとほぼ同じレベルになる。従って、基準信号 S3レベルが発振信号 S2レベルを常 に上回ることになり、もってデューティ比 100%の夜間点灯が実行されるのである。
[0036] また、ヘッドライトを点灯させない場合は、切換回路 12のトランジスタ 30, 31が共に オフ状態となる。このとき、 FET25もオフ状態となるから、非点灯時における電源 80 力、らの漏れ電流をカットすることができる。
[0037] このように本実施形態では、切換回路 12のスィッチ制御によって、ヘッドライドの夜 間点灯と日中点灯の切り換え、及び、ヘッドライト非点灯時の漏れ電流カットを実行 することができるのである。
[0038] 3.本実施形態の効果
(1)本実施形態によれば、レベル反転禁止回路としての第 1及び第 2の短絡用 FE T55, 56によって、出力信号 S4 (出力信号 S4' )がレベル反転した時点からその反 転状態が維持され、その後に発振信号 S2の増減傾向が反転した時点でそのレベル 反転禁止が自動で解除される。これにより、例えば車両の加速時のノイズ等によって 基準信号 S3レベルに変動が生じる場合でもチャタリングを防止できる。また、本実施 形態では、ヒステリシスコンパレータを利用した従来構成とは異なり、基準信号 S3レ ベルは、主として切換回路 12に設けられた分圧抵抗 R7, R8によって定まり、コンパ レータ 50内の抵抗成分の影響を実質的に受けない構成となっている。しかも、分圧 抵抗 R7, R8は外付けとされており、 PWM信号生成回路 10の製造後でも適切な抵 抗値のものにすることが可能となっている。従って、回路定数の製造要因によるばら つきがある場合でも安定したデューティ比の PWM信号 S1を生成することができる（ 図 2 (最下段のタイムチャート)参照）。
[0039] (2)また、 NAND回路 58は、発振信号 S2レベルが基準信号 S3レベルを下回った 後、当該発振信号 S2の増減傾向が反転した時点を検知し、この検知タイミングで第 1短絡用 FET55の短絡動作を解除する、即ち、レベル反転禁止を解除する。一方、 NAND回路 59は、発振信号 S2レベルが基準信号 S3レベルを上回った後、当該発 振信号 S2の増減傾向が反転した時点を検知し、この検知タイミングで第 2短絡用 FE T56の短絡動作を解除する、即ち、レベル反転禁止を解除する。従って、タイマーな どを用いることなぐレベル反転禁止の解除を行うことができる。
[0040] ぐ他の実施形態 >
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく 、例えば次のような実施形態も本発明の技術的範囲に含まれる。
(1)上記 FET23〜25， 51〜56は、バイポーラトランジスタであってもよレヽ。
[0041] (2)また、トランジスタ 30, 31は、例えば FETなどのュニポーラトランジスタであって あよい。 [0042] (3)レベル反転禁止回路として、上記実施形態の構成以外に、例えば、コンパレー タ 50に与えられる基準信号 S3レベル或いは発振信号 S2レベルを強制的にプノレアッ プ或いはプルダウンさせる構成であってもよい。
[0043] (4)上記実施形態では、比較回路としてコンパレータ 50を利用した構成としたが、 これに限らず、オペアンプを利用した構成であってもよい。この場合、オペアンプ内 のプッシュプノレ回路を構成する 1対のスィッチ素子に対して本発明の短絡用スィッチ 素子をそれぞれ並列接続すればょレ、。
[0044] (5)上記実施形態では、プノレダウン (コンデンサ 21の低電位端の電位に基づく発 振信号を出力）タイプの発振回路を採用したが、プノレアップ (コンデンサ 21の高電位 端の電位に基づく発振信号を出力）タイプを採用したものであってもよい。但し、上記 実施形態のように、プルダウンタイプで、その発振レベルの低電位側に基準信号を 設定する構成であれば、この部分では発振信号の波形は急峻であるため、チヤタリン グが発生し得る時間を短くすることができるという利点がある。
[0045] (6)上記実施形態とは異なり、例えば、発振信号レベルが基準信号レベルを超えた 時点で、基準信号レベルにかかわらず、比較回路において発振信号レベルと大小比 較すべきレベルを当該発振信号レベルよりも確実に低いレベルに強制的に変更する 構成や、発振信号レベルが基準信号レベルを下回った時点で、発振信号レベルに かかわらず、比較回路において基準信号レベルと大小比較すべきレベルを当該基 準信号レベルよりも確実に低いレベルに強制的に変更する構成であってもよい。

Claims

請求の範囲
[1] 発振信号を出力する発振回路と、
前記発振回路からの前記発振信号が入力されるとともに基準信号が入力され、前 記発振信号レベルと前記基準信号レベルとの大小関係に応じてレベル反転するパ ノレス列状の出力信号を、パルス幅変調制御のための PWM信号として出力する比較 回路と、
前記出力信号がレベル反転した時点から、前記 PWM信号の所望のディーティ比 に対応する正規のタイミングで次にレベル反転する時点よりも前までの時間、前記発 振信号及び前記基準信号のレ、ずれか一方の信号レベルにかかわらず、前記比較回 路において他方の信号レベルと比較すべきレベルを前記出力信号がレベル反転し 得ないレベルに変更することで前記出力信号のレベル反転を禁止するレベル反転 禁止回路と、を備えている PWM信号生成回路。
[2] 前記発振回路からの前記発振信号の増減傾向が反転したことを検知する増減反 転検知回路を備え、
前記レベル反転禁止回路は、前記増減反転検知回路にて前記発振信号の増減傾 向が反転したことが検知されたことを条件に、前記出力信号のレベル反転禁止を解 除する請求の範囲第 1項に記載の PWM信号生成回路。
[3] 前記比較回路は、前記発振信号レベルに応じた電流を流す第 1電流制御素子と、 前記基準信号レベルに応じた電流を流す第 2電流制御素子とを有し、前記第 1電流 制御素子に流れる電流と、前記第 2電流制御素子に流れる電流との大小関係に応じ て前記出力信号がレベル反転する構成とされ、
前記レベル反転禁止回路は、
前記第 1電流制御素子に対して並列接続される第 1短絡用スィッチ素子と、 前記第 2電流制御素子に対して並列接続される第 2短絡用スィッチ素子と、 前記第 1電流制御素子及び第 2電流制御素子を常には非短絡状態とし、前記第 1 電流制御素子に流れる電流が増加傾向で前記出力信号がレベル反転したときに前 記第 1短絡用スィッチ素子を短絡状態とする一方で、前記第 2電流制御素子に流れ る電流が減少傾向で前記出力信号がレベル反転したときに前記第 2短絡用スィッチ 素子を短絡状態とする短絡制御回路と、を備えて構成されている請求の範囲第 1項 または第 2項に記載の PWM信号生成回路。
前記発振回路は、その発振周波数を定める周波数決定素子としてのコンデンサと、 電源に連なる抵抗素子と、当該抵抗素子を介して前記電源からの電流を受けるカレ ントミラー回路とを備え、前記コンデンサが、前記カレントミラー回路によるミラー電流 によって充放電される構成である請求の範囲第 1項から第 3項のいずれかに記載の P WM信号生成回路。
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