JP2022156805A - 遅延回路、及び遅延回路の制御方法 - Google Patents

Abstract

【課題】トランジスタの閾値電圧に依存しない安定した遅延量を生成すると共に、簡単に遅延量を制御する。【解決手段】遅延回路１は、電流源１３、１４に接続されたインバータ１１、入力端がインバータ１１の出力端に接続されたインバータ１２、及び一端がインバータ１１の出力端に接続されたキャパシタ１５を備えた第１遅延回路１０と、入力端が第１遅延回路１０の出力端に接続された極性を反転するインバータ２０と、入力端がインバータ２０の出力端に接続され、かつ電流源３３、３４に接続されたインバータ３１、入力端がインバータ３１の出力端に接続されたインバータ３２、及び一端がインバータ３１の出力端に接続されたキャパシタ３５を備えた第２遅延回路３０と、を含む。【選択図】図１

Description

本発明は、遅延回路、及び遅延回路の制御方法に関する。

従来より、遅延時間を定める信号特性を抵抗（Ｒ）とキャパシタ（Ｃ）の時定数（以下、ＲＣ時定数という。）で決定し、その信号をインバータで受け取る回路構成の遅延回路（以下、ＲＣ遅延回路という。）が知られている。そして、遅延回路には、入力信号に対して安定した時間だけ遅延させる遅延時間を生成し、当該安定した遅延時間だけ遅延された出力信号を出力することが要求される。ところが従来の遅延回路では、インバータを構成するトランジスタのばらつきなどによって、得られる遅延時間がばらつくことがある。

例えば、遅延回路のインバータとしてＣＭＯＳインバータを用いるとき、個体差や製造プロセスのばらつきなどによってＣＭＯＳインバータを構成するＰＭＯＳトランジスタの閾値電圧の絶対値およびＮＭＯＳトランジスタの閾値電圧の絶対値が互いに逆方向にばらつく場合がある。この閾値電圧のばらつきによって結果として遅延時間がばらついてしまう。このため、遅延時間のばらつきを抑制するＲＣ遅延回路に関する技術が知られている（例えば、特許文献１参照）。特許文献１に記載の技術では、ＲＣ遅延回路において第１の遅延回路と第２の遅延回路と２つの遅延回路の間に極性を反転するインバータとを設けている。これにより、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値電圧の絶対値が逆方向にばらついた場合であっても、第１の遅延回路と第２の遅延回路との遅延時間の変化を打ち消しあうようにして遅延時間のばらつきを抑制可能にしている。

特開２０００－２２５１０号公報

しかしながら、ＲＣ遅延回路では、遅延時間を定める信号、例えば、インバータで受け取る信号は、ＲＣ時定数により定まるので、遅延時間を定めるための遅延量を示す電圧値は指数関数のように非線形特性となる。従って、ＲＣ遅延回路において遅延量を制御することは困難である。

また、遅延時間のばらつきを抑制するため、特許文献１のようにＲＣ遅延回路を用いた第１の遅延回路と第２の遅延回路とにより遅延時間の変化を打ち消しあう構成を導入しても、電圧値は指数関数のように大きく変動し、遅延量を制御することは困難である。

本発明は上記した点に鑑みてなされたものであり、トランジスタの閾値電圧に依存しない安定した遅延量を生成すると共に、簡単に遅延量を制御することができる遅延回路、及び遅延回路の制御方法を提供することを目的とする。

本発明に係る遅延回路の１態様は、入力端に入力信号が入力され、かつ第１電流源に接続された第１インバータと、入力端が前記第１インバータの出力端に接続された第２インバータ、及び一端が前記第１インバータの出力端に接続された第１キャパシタを備えた第１遅延回路と、入力端が前記第１遅延回路の出力端に接続された第３インバータと、入力端が前記第３インバータの出力端に接続され、かつ第２電流源に接続された第４インバータと、入力端が前記第４インバータの出力端に接続された第５インバータ、及び一端が前記第４インバータの出力端に接続された第２キャパシタを備えた第２遅延回路と、を含む。

前記遅延回路では、前記第１電流源は、充電時に前記第１キャパシタに定電流を供給する第１充電電流源、及び放電時に当該第１キャパシタから定電流を放出する第１放電電流源を備え、前記第２電流源は、充電時に前記第２キャパシタに定電流を供給する第２充電電流源、及び放電時に当該第２キャパシタから定電流を放出する第２放電電流源を備えることができる。

本発明に係る遅延回路の制御方法の１態様は、入力端に入力信号が入力され、かつ第１電流源に接続された第１インバータと、入力端が前記第１インバータの出力端に接続された第２インバータ、及び一端が前記第１インバータの出力端に接続された第１キャパシタを備えた第１遅延回路と、入力端が前記第１遅延回路の出力端に接続された第３インバータと、入力端が前記第３インバータの出力端に接続され、かつ第２電流源に接続された第４インバータと、入力端が前記第４インバータの出力端に接続された第５インバータ、及び一端が前記第４インバータの出力端に接続された第２キャパシタを備えた第２遅延回路と、を含む遅延回路において、前記第１遅延回路における前記第１インバータを介して、前記第１電流源によって前記第１キャパシタが充電又は放電されることで当該第１インバータの出力端の電圧が時間に応じて線形に変化し、前記第２遅延回路における前記第４インバータを介して、前記第２電流源によって前記第２キャパシタが充電又は放電されることで当該第４インバータの出力端の電圧が時間に応じて線形に変化することを特徴とする。

前記遅延回路の制御方法では、前記遅延回路は、前記第１電流源と並列に接続され、当該第１電流源による電圧の変化より電圧の変化が大きい第１変更回路と、前記第２電流源と並列に接続され、当該第２電流源による電圧の変化より電圧の変化が大きい第２変更回路とを含み、前記第１インバータの出力が前記第２インバータの閾値に達したときに、前記第１変更回路によって前記閾値に達するまでの前記第１電流源による電圧の変化より電圧の変化が大きく変化し、前記第４インバータの出力が前記第４インバータの閾値に達したときに、前記第２変更回路によって前記閾値に達するまでの前記第２電流源による電圧の変化より電圧の変化が大きく変化することができる。

本発明によれば、トランジスタの閾値電圧に依存しない安定した遅延量を生成すると共に、簡単に遅延量を制御することができる遅延回路、及び遅延回路の制御方法が提供される。

第１実施形態に係る遅延回路の構成の一例を示すブロック図である。 第１実施形態に係る遅延回路の動作の一例を示すタイミングチャートである。 第１実施形態に係る遅延回路について動作の流れを示すフローチャートである。 第２実施形態に係る遅延回路の構成の一例を示すブロック図である。 第２実施形態に係る遅延回路の動作の一例を示すタイミングチャートである。 第２実施形態に係る遅延回路について動作の流れを示すフローチャートである。 比較例に係るＲＣ遅延回路の構成を示すブロック図である。 比較例に係るＲＣ遅延回路の動作を示すタイミングチャートである。 他の比較例に係る遅延回路の構成を示すブロック図である。 他の比較例に係る遅延回路の動作を示すタイミングチャートである。

以下、図面を参照して本発明を実施するための実施形態の一例を説明する。なお、動作、作用、機能が同じ働きを担う構成要素及び処理には、全図面を通して同じ符合を付与し、重複する説明を適宜省略する場合がある。各図面は、本発明の技術を十分に理解できる程度に、概略的に示してあるに過ぎない。よって、本発明の技術は、図示例のみに限定されるものではない。また、本実施形態では、本発明と直接的に関連しない構成や周知な構成については、説明を省略する場合がある。

［第１実施形態］
図１は、実施形態に係る遅延回路１の構成の一例を示すブロック図である。本実施の形態の遅延回路１は、第１遅延回路１０、インバータ２０、第２遅延回路３０、インバータ４０を含む。第１遅延回路１０、インバータ２０、第２遅延回路３０、インバータ４０は、入力信号(ＩＮ)が入力される入力端から出力信号(ＯＵＴ)が出力される出力端に向けて直列に接続されている。

第１遅延回路１０は、インバータ１１、インバータ１２、電流源１３、電流源１４、及びキャパシタ１５を含む。インバータ１１の出力端とインバータ１２の入力端は接続ノードａを介して接続されている。キャパシタ１５の一端は、インバータ１１の出力端、接続ノードａに接続され、他端は接地電圧(Ｖｓｓ)を有する部位(以下、ＧＮＤ)に接続されている。電流源１３は、一端は図示しない電源電圧(Ｖｄｄ)を有する部位(以下、ＶＤＤ)に接続され、他端はインバータ１１に接続されている。電流源１４は、一端はインバータ１１に接続され、他端はＧＮＤに接続されている。インバータ１１は、本発明の第１インバータの一例であり、インバータ１２は、本発明の第２インバータの一例である。電流源１３及び電流源１４は、本発明の第１電流源の一例である。また、電流源１３は、本発明の第１充電電流源の一例であり、電流源１４は、本発明の第１放電電流源の一例である。ＶＤＤは、本発明の第１電位を示す第１部位の一例であり、ＧＮＤは、本発明の第２電位を示す第２部位の一例である。

インバータ２０は、入力端が第１遅延回路１０の出力端に接続されており、出力端が第２遅延回路３０の入力端に接続されている。インバータ２０は、本発明の第３インバータの一例である。

第２遅延回路３０は、第１遅延回路１０と同様の構成であり、インバータ３１、インバータ３２、電流源３３、電流源３４、及びキャパシタ３５を含む。インバータ３１の出力端とインバータ３２の入力端は接続ノードｂを介して接続されている。キャパシタ３５の一端は、インバータ３１の出力端、接続ノードｂに接続され、他端はＧＮＤに接続されている。電流源３３は、一端は図示しないＶＤＤに接続され、他端はインバータ３１に接続されている。電流源３４は、一端はインバータ３１に接続され、他端はＧＮＤに接続されている。インバータ３１は、本発明の第４インバータの一例であり、インバータ３２は、本発明の第５インバータの一例である。電流源３３及び電流源３４は、本発明の第２電流源の一例である。また、電流源３３は、本発明の第２充電電流源の一例であり、電流源３４は、本発明の第２放電電流源の一例である。

インバータ４０は、入力端が第２遅延回路３０の出力端である接続ノードｃに接続されている。インバータ４０を含むことによって、遅延回路１の入力信号と出力信号の符号を一致させることができる。インバータ４０は、本発明の第６インバータの一例である。

上記インバータ１１、１２、２０、３１、３２、４０の各々は、ＣＭＯＳインバータで構成することが可能である。図１には、インバータ４０を、Ｐ型トランジスタ（ＰＭＯＳトランジスタ）及びＮ型トランジスタ（ＮＭＯＳトランジスタ）を組み合わせて構成したＣＭＯＳインバータの一例が示されている。図１に示す例ではインバータ４０は、ＶＤＤとＧＮＤとの間にＰＭＯＳトランジスタのソース・ドレイン間とＮＭＯＳトランジスタのドレイン・ソース間が直列に接続され、上記ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート同士が接続されてなる構成を有する。なお、以下の説明では、インバータを構成するＰＭＯＳトランジスタをＰＭＯＳと称し、ＮＭＯＳトランジスタをＮＭＯＳと称する。

次に、図２を参照して本実施形態に係る遅延回路１の動作について説明する。図２は、本実施形態に係る遅延回路１の動作の一例を示すタイミングチャートである。本実施形態では、図２に示すように、遅延回路１に入力信号(ＩＮ)として方形波が連続して入力される場合を一例として説明する。以下の説明では、遅延回路１において遅延時間を定めるための遅延量の一例として、キャパシタ１５の一端に接続された接続ノードａ、キャパシタ３５の一端に接続された接続ノードｂ、インバータ３２と４０とを接続する接続ノードｃにおける電圧を用いて説明する。

遅延回路１では、入力信号（ＩＮ）が低いレベルであるローレベル（Ｌ）から高いレベルであるハイレベル（Ｈ）に変化すると、インバータ１１のＮＭＯＳがオンし、インバータ１１のＮＭＯＳと電流源１４を介して一定の電圧特性（傾き）で接続ノードａに接続されたキャパシタ１５の電荷が放電される。キャパシタ１５の電荷が放電されることで、接続ノードａの電圧が下がる。そしてインバータ１２の閾値電圧Ｖｔ１２の電位に到達するとインバータ１２によって反転され、インバータ１２の出力端の電圧レベルは、ハイレベル（Ｈ）に変化する。そしてインバータ２０によって反転され、インバータ２０の出力端の電圧レベルは、ローレベル（Ｌ）に変化する。インバータ２０の出力端の電圧レベルがローレベル（Ｌ）に変化すると、インバータ３１のＰＭＯＳがオンし、インバータ３１のＰＭＯＳと電流源３３を介して一定の電圧特性（傾き）で接続ノードｂに接続されたキャパシタ３５に電荷が充電される。キャパシタ３５に電荷が充電されることで、接続ノードｂの電圧が上がる。そしてインバータ３２の閾値電圧Ｖｔ３２の電位に到達するとインバータ３２によって反転され、接続ノードｃの電圧レベルがローレベル（Ｌ）に変化する。そして、接続ノードｃにおける電圧レベルはインバータ４０によって反転され、出力信号（ＯＵＴ）がハイレベル（Ｈ）に変化する。

よって、第１遅延回路１０において放電が開始されてからインバータ１２の閾値電圧Ｖｔ１２の電位に到達するまでの時間(放電時間)と、第２遅延回路３０において充電が開始されてからインバータ３２の閾値電圧Ｖｔ３２の電位に到達するまでの時間(充電時間)との合計時間が、入力信号（ＩＮ）がローレベル（Ｌ）からハイレベル（Ｈ）に変化したときの遅延回路１における出力信号(ＯＵＴ)の遅延時間ｔ１となる。

なお、上記の一定の電圧特性（傾き）で放電されるとは、定電流を供給する電流源１４を用いてインバータ１１を介してキャパシタ１５から放電されることで接続ノードａの電圧が時間に応じて線形に変化し、接続ノードａにおける一定の電圧特性、すなわち所定値の変化率で放電されることである。すなわち、電流源１４は、放電時に用いられるものであり、時間に対する電圧の大きさの変化量の比率（以下、放電変化率という）が所定値で電圧が変化するようになっている。電流源１４の放電変化率は、本発明の第２変化率の一例である。

また、上記の一定の電圧特性（傾き）で充電されるとは、定電流を供給する電流源３３を用いてインバータ３１を介してキャパシタ３５に充電されることで接続ノードｂの電圧が時間に応じて線形に変化し、接続ノードｂにおける一定の電圧特性、すなわち所定値の変化率で充電されることである。すなわち、電流源３３は、充電時に用いられるものであり、時間に対する電圧の大きさの変化量の比率（以下、充電変化率という）が所定値で電圧が変化するようになっている。電流源３３の充電変化率は、本発明の第３変化率の一例である。

一方、遅延回路１で、入力信号（ＩＮ）がハイレベル（Ｈ）からローレベル（Ｌ）に変化すると、インバータ１１のＰＭＯＳがオンし、インバータ１１のＰＭＯＳと電流源１３を介して一定の電圧特性（傾き）で接続ノードａに接続されたキャパシタ１５に電荷が充電される。キャパシタ１５に電荷が充電されることで、接続ノードａの電圧が上がる。そしてインバータ１２の閾値電圧Ｖｔ１２の電位に到達するとインバータ１２によって反転され、インバータ１２の出力端の電圧レベルはローレベル（Ｌ）に変化する。そしてインバータ２０によって反転され、インバータ２０の出力端の電圧レベルは、ハイレベル（Ｈ）に変化する。インバータ２０の出力端の電圧レベルがハイレベル（Ｈ）に変化すると、インバータ３１のＮＭＯＳがオンし、インバータ３１のＮＭＯＳと電流源３４を介して一定の電圧特性（傾き）で接続ノードｂに接続されたキャパシタ３５の電荷が放電される。キャパシタ３５の電荷が放電されることで、接続ノードｂの電圧が下がる。そしてインバータ３２の閾値電圧Ｖｔ３２の電位に到達するとインバータ３２によって反転され、接続ノードｃにおける電圧レベルがハイレベル（Ｈ）に変化する。そして、接続ノードｃにおける電荷レベルはインバータ４０によって反転され、出力信号（ＯＵＴ）がローレベル（Ｌ）に変化する。

よって、第１遅延回路１０において充電が開始されてからインバータ１２の閾値電圧Ｖｔ１２の電位に到達するまでの時間(充電時間)と、第２遅延回路３０において放電が開始されてからインバータ３２の閾値電圧Ｖｔ３２の電位に到達するまでの時間(放電時間)との合計時間が、入力信号（ＩＮ）がハイレベル（Ｈ）からローレベル（Ｌ）に変化したときの遅延回路１における出力信号(ＯＵＴ)の遅延時間ｔ２となる。

なお、上記の一定の電圧特性（傾き）で充電されるとは、電流源３３による充電と同様に、定電流を供給する電流源１３を用いてインバータ１１を介してキャパシタ１５に充電することで接続ノードａの電圧が時間に応じて線形に変化し、接続ノードａにおける電圧特性、すなわち所定値の変化率で充電されることである。すなわち、電流源１３は、充電時に用いられるものであり、充電変化率が所定値で電圧が変化するようになっている。電流源１３の充電変化率は、本発明の第１変化率の一例である。

また、上記の一定の電圧特性（傾き）で放電されるとは、電流源１４による放電と同様に、定電流を供給する電流源３４を用いてインバータ３１を介してキャパシタ３５から放電されることで接続ノードｂの電圧が時間に応じて線形に変化し、接続ノードｂにおける一定の電圧特性、すなわち所定値の変化率で放電されることである。すなわち、電流源３４は、放電時に用いられるものであり、放電変化率が所定値で電圧が変化するようになっている。電流源３４の放電変化率は、本発明の第４変化率の一例である。

電流源１３の充電変化率及び電流源１４の放電変化率は共通の特性、すなわち充電変化率及び放電変化率の絶対値が同じ比率の値に設定することが好ましい。また、電流源３３の充電変化率及び電流源３４の放電変化率についても。共通の特性、すなわち充電変化率及び放電変化率の絶対値が同じ比率の値に設定することが好ましい。

（遅延回路の動作の流れ）
次に、本実施形態に係る遅延回路１を用いた方法について、動作の流れを示すフローチャートを参照してさらに説明する。遅延回路１は、電源が投入されると、図３に一例を示したフローチャートの処理にしたがって作動する。

遅延回路１は、入力信号（ＩＮ）がローレベル（Ｌ）からハイレベル（Ｈ）に変化すると、ステップＳ１００で肯定判断し、ステップＳ１０２で、第１遅延回路１０において、接続ノードａに接続されたキャパシタ１６の電荷がインバータ１１と電流源１４を介して一定の電圧特性（傾き）で放電される。この場合、接続ノードａの電圧がインバータ１２の閾値電圧Ｖｔ１２の電位に到達すると、インバータ１２の出力端の電圧レベルがローレベル（Ｌ）からハイレベル（Ｈ）に変化し、インバータ２０の出力端の電圧レベルが、ハイレベル（Ｈ）からローレベル（Ｌ）に変化する。そして、ステップＳ１０４で、第２遅延回路３０において、インバータ３１と電流源３３を介して一定の電圧特性（傾き）で接続ノードｂに接続されたキャパシタ３５に電荷が充電される。この場合、接続ノードｂの電圧がインバータ３２の閾値電圧Ｖｔ３２の電位に到達すると、接続ノードｃの電圧レベルがローレベル（Ｌ）に変化し、インバータ４０によって反転された出力信号（ＯＵＴ）がハイレベル（Ｈ）に変化する。そして、ステップＳ１０６で、第１遅延回路１０において放電が開始されてからインバータ１２の閾値電圧Ｖｔ１２の電位に到達するまでの時間と、第２遅延回路３０において充電が開始されてからインバータ３２の閾値電圧Ｖｔ３２の電位に到達するまでの時間との合計時間が、遅延回路１における遅延時間ｔ１として遅延された出力信号が出力される。

一方、遅延回路１で、入力信号（ＩＮ）がハイレベル（Ｈ）からローレベル（Ｌ）に変化すると、ステップＳ１００で否定判断し、ステップＳ１０８で、第１遅延回路１０において、接続ノードａに接続されたキャパシタ１５の電荷がインバータ１１と電流源１３を介して一定の電圧特性（傾き）で充電される。この場合、接続ノードａの電圧がインバータ１２の閾値電圧Ｖｔ１２の電位に到達するとインバータ１２の出力端の電圧レベルがハイレベル（Ｈ）からローレベル（Ｌ）に変化し、インバータ２０の出力端の電圧レベルがローレベル（Ｌ）からハイレベル（Ｈ）に変化する。そして、ステップＳ１１０で、第２遅延回路３０において、インバータ３１と電流源３４を介して一定の電圧特性（傾き）で接続ノードｂに接続されたキャパシタ３５の電荷が放電される。この場合、接続ノードｂの電圧がインバータ３２の閾値電圧Ｖｔ３２の電位に到達すると、接続ノードｃの電圧レベルがハイレベル（Ｈ）に変化し、インバータ４０によって反転された出力信号（ＯＵＴ）がローレベル（Ｌ）に変化する。そして、ステップＳ１１２で、第１遅延回路１０において充電が開始されてからインバータ１２の閾値電圧Ｖｔ１２の電位に到達するまでの時間と、第２遅延回路３０において放電が開始されてからインバータ３２の閾値電圧Ｖｔ３２の電位に到達するまでの時間との合計時間が、遅延回路１における遅延時間ｔ２として遅延された出力信号(ＯＵＴ)が出力される。

（比較例）
ここで、一般的な遅延回路として比較例を説明する。図７は、比較例に係るＲＣ遅延回路５０の構成を示すブロック図である。図７に示すように、比較例に係るＲＣ遅延回路５０は、インバータ５１、５２、抵抗５３、及びキャパシタ５４を有している。インバータ５１の出力端は、抵抗５３を介してインバータ５２の入力端に接続され、抵抗５３とインバータ５２の出力端の間の接続ノードａｘは、キャパシタ５４を介してＧＮＤに接続される。比較例に係るＲＣ遅延回路５０は、遅延時間を定めるための遅延量を示す電圧特性を抵抗５３とキャパシタ５４のＲＣ時定数で決定し、それをインバータ５２で受け取る回路構成である。

次に、図８を参照して比較例に係るＲＣ遅延回路５０の動作について説明する。図８は、比較例に係るＲＣ遅延回路５０の動作の一例を示すタイミングチャートである。

図８に示すように、比較例に係るＲＣ遅延回路５０では、入力信号（ＩＮ）がローレベル（Ｌ）からハイレベル（Ｈ）に変化すると、接続ノードａｘにおける電圧特性は指数関数のように非線形な電圧特性となる。また、ハイレベル（Ｈ）からローレベル（Ｌ）に変化する場合も、接続ノードａｘにおける電圧特性は指数関数のように非線形な電圧特性となる。よって、ＲＣ時定数により定まる電圧特性の傾きが一定ではないため、遅延時間の制御が困難である。

また、図８に示すように、インバータ５１及び５２の閾値電圧Ｖｔが電源電圧(Ｖｄｄ)の１／２、３／４、１／４のそれぞれの場合について遅延時間が異なる。つまり、遅延時間はインバータの閾値電圧Ｖｔに依存、インバータを構成するトランジスタの閾値電圧に依存している。

これに対し、本実施形態に係る第１遅延回路１０では、充電時に、ＲＣ遅延回路５０におけるＲＣ時定数によって非線形（例えば指数関数的）に電圧が変化するのではなく、線型的に一定の変化量で電圧が変化する。これは電流源１３から定電流を供給し、キャパシタ１５に充電することで、線型的に変化する電圧による充電を可能としているためである。

また、放電時に、ＲＣ遅延回路５０におけるＲＣ時定数によって非線形に電圧が変化するのではなく、線型的に一定の変化量で電圧により示される遅延量が変化する。これは電流源１４から定電流を供給し、キャパシタ１５から放電することで、線型的に変化する電圧による放電を可能としているためである。

さらに、本発明の実施形態に係る遅延回路１では、遅延時間がインバータを構成するトランジスタの閾値電圧に依存しない。これは第１遅延回路１０と第２遅延回路３０とを直列に２つ接続し、第１遅延回路１０と第２遅延回路３０との間に、極性を変更するインバータ２０を追加することで、インバータ１２の閾値電圧Ｖｔ１２に達するまでの時間とインバータ３２の閾値電圧Ｖｔ３２に達するまでの時間である、充電時間(放電時間)と放電時間(充電時間)との合計時間を遅延時間としているためである。

以上説明したように、本実施形態では、定電流を供給する電流源(電流源１３．電流源１４、電流源３３、電流源３４)を用いてキャパシタ(キャパシタ１５、キャパシタ３５)に電荷の充電及び放電を行うことで時間に応じて線形的に電圧が変化するために、遅延時間を定めるための遅延量の制御を容易に行うことが可能となる。

また、電流源１３、電流源１４、電流源３１、電流源３２の定電流の値の設定を変更することで、電流源１３、電流源１４、電流源３１、電流源３２による一定の電圧特性（傾き）を変更することが可能である。すなわち、電流源における定電流の電流値を調整することで、電流源１３の充電変化率、電流源１４の放電変化率、電流源３１の充電変化率、電流源３２の放電変化率を調整することができる。従って、電流源の値を調整するのみで、遅延時間を定めるための遅延量を容易に設定することが可能となる。

また、キャパシタ１５、キャパシタ３５の容量を変更することで一定の電圧特性(傾き)を変更することが可能である。すなわち、キャパシタの容量を変更することで、電流源１３の充電変化率、電流源１４の放電変化率、電流源３１の充電変化率、電流源３２の放電変化率を調整することができる。従って、キャパシタの容量を調整するのみで、遅延時間を定めるための遅延量を容易に設定することが可能となる。

さらに、第１遅延回路１０と第２遅延回路３０とを直列に２つ接続し、第１遅延回路１０と第２遅延回路３０との間に、極性を変更するインバータ２０を追加することで、インバータ１２の閾値電圧Ｖｔ１２に達するまでの時間とインバータ３２の閾値電圧Ｖｔ３２に達するまでの時間である、充電時間(放電時間)と放電時間(充電時間)との合計時間を遅延時間とし、インバータを構成するトランジスタの閾値電圧に依存しない遅延時間を生成することが可能となる。

例えば、Ｖｔ１２＝Ｖｔ３２かつ、Ｖｔ１２及びＶｔ３２が電源電圧の１／２よりも高い場合は、充電時間が長く、放電時間が短くなる。一方、Ｖｔ１２＝Ｖｔ３２でかつ、Ｖｔ１２及びＶｔ３２が電源電圧の１／２より低い場合は、充電時間が短く、放電時間が長くなる。そのため、充電時間と放電時間の合計は同じ時間になる。従って、充電時間と放電時間の合計時間を遅延時間とすることで、インバータを構成するトランジスタの閾値電圧に依存しない遅延時間を生成することが可能となる。

［第２実施形態］
次に第２実施形態を説明する。なお、第２実施形態は、上記第１実施形態と同様の構成であるため、同一部分には同一符号を付して詳細な説明を省略する。

図４は、第２実施形態に係る遅延回路１Ａの構成の一例を示すブロック図である。遅延回路１Ａは、図１に示す遅延回路１における電流源の各々に、ＭＯＳ型トランジスタを追加した回路である。

遅延回路では、電源電圧(Ｖｄｄ)にノイズが重畳して、インバータの閾値電圧Ｖｔ付近においてチャタリングが発生する場合がある。このチャタリングの発生によって、遅延時間を定めるための遅延量、すなわち、インバータに入力される電圧値が変化する。従って、遅延回路では、遅延時間を安定化するために、チャタリングの発生を抑制することが好ましい。そこで、本実施形態では、第１実施形態に係る遅延回路１から、さらにインバータの閾値電圧Ｖｔ付近においてチャタリングを抑制することができる遅延回路を実現する。

本実施の形態の遅延回路１Ａは、第１遅延回路１０Ａ、インバータ２０、第２遅延回路３０Ａ、インバータ４０を含む。

第１遅延回路１０Ａは、図１に示す第１遅延回路１０の電流源１３及び１４に、それぞれＭＯＳ型トランジスタを追加したものである。具体的には、ＶＤＤ及び電流源１３のインバータ１１側ノードにソース及びドレインが並列に接続されたＰＭＯＳトランジスタ１６と、電流源１４のインバータ１１側ノード及びＧＮＤにドレイン及びソースが並列に接続されたＮＭＯＳトランジスタ１７と、を有する。ＰＭＯＳトランジスタ１６のゲート及びＮＭＯＳトランジスタ１７のゲートは、インバータ１２の出力端の接続ノードｄに接続されている。ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む構成は、本発明の第１変更回路の一例である。

同様に、第２遅延回路３０Ａは、図１に示す第２遅延回路３０の電流源３３及び３４に、それぞれＭＯＳ型トランジスタを追加したものである。具体的には、ＶＤＤ及び電流源３３のインバータ３１側ノードにソース及びドレインが並列に接続されたＰＭＯＳトランジスタ３６と、電流源３４のインバータ３１側ノード及びＧＮＤにドレイン及びソースが並列に接続されたＮＭＯＳトランジスタ３７と、を有する。また、ＰＭＯＳトランジスタ３６のゲート及びＮＭＯＳトランジスタ３７のゲートは、インバータ３２の出力端の接続ノードｃに接続されている。ＰＭＯＳトランジスタ３６及びＮＭＯＳトランジスタ３７を含む構成は、本発明の第２変更回路の一例である。

次に、図５を参照して本実施形態に係る遅延回路１Ａの動作について説明する。図５は、遅延回路１Ａについてインバータ１２の閾値電圧Ｖｔ１２及びインバータ３２の閾値電圧Ｖｔ３２が電源電圧(Ｖｄｄ)の１／２(Ｖｔ＝１／２Ｖｄｄ)、電源電圧(Ｖｄｄ)の３／４(Ｖｔ＝３／４Ｖｄｄ)、電源電圧(Ｖｄｄ)の１／４(Ｖｔ＝１／４Ｖｄｄ)の各々の動作の一例を示すタイミングチャートである。本実施形態では、図５に示すように、遅延回路１Ａに入力信号(ＩＮ)として方形波が連続して入力される場合を一例として説明する。以下の説明では、第１実施形態と同様に遅延回路１Ａにおいて遅延時間を定めるための遅延量の一例として、キャパシタ１５の一端に接続された接続ノードａ、キャパシタ３５の一端に接続された接続ノードｂ、インバータ３２とインバータ４０とを接続する接続ノードｃ、インバータ１２とインバータ２０とを接続する接続ノードｄにおける電圧を用いて説明する。

遅延回路１Ａでは、上述した第１実施形態と同様に、入力信号(ＩＮ)がローレベル(Ｌ)からハイレベル（Ｈ）に変化すると、インバータ１１のＮＭＯＳと電流源１４を介して一定の電圧特性（傾き）で接続ノードａに接続されたキャパシタ１５の電荷が放電され、接続ノードａの電圧が下がる。そしてインバータ１２の閾値電圧Ｖｔ１２の電位に達するとインバータ１２の出力端の接続ノードｄの電圧レベルがハイレベル（Ｈ）に変化する。そして、接続ノードｄにゲートが接続されたＰＭＯＳトランジスタ１６はオフし、ＮＭＯＳトランジスタ１７はオンする。ＮＭＯＳトランジスタ１７がオンすることで、インバータ１１のＮＭＯＳとＮＭＯＳトランジスタ１７を介して接続ノードａに接続されたキャパシタ１５の電荷が放電される。そして、電流源１４を介して放電していた時と比べて接続ノードａの電圧が急速に下がる。インバータ２０の出力端の電圧レベルがローレベル（Ｌ）に変化すると、インバータ３１と電流源３３を介して一定の電圧特性（傾き）で接続ノードｂに接続されたキャパシタ３５に電荷が充電され、接続ノードｂの電圧が上がる。そしてインバータ３２の閾値電圧Ｖｔ３２の電位に達するとインバータ３２の出力端に接続された接続ノードｃの電圧レベルがローレベル（Ｌ）に変化する。そして、接続ノードｃにゲートが接続されたＰＭＯＳトランジスタ３６はオンし、ＮＭＯＳトランジスタ３７はオフする、ＰＭＯＳトランジスタ３６がオンすることで、インバータ３１のＰＭＯＳとＰＭＯＳトランジスタ３６を介して接続ノードｂに接続されたキャパシタ３５に電荷が充電される。そして、電流源３３を介して充電していた時と比べて接続ノードｂの電圧が急速に上がる。インバータ４０は出力信号（ＯＵＴ）がハイレベル（Ｈ）に変化する。

よって、第１遅延回路１０Ａにおいて放電が開始されてからインバータ１２の閾値電圧Ｖｔ１２の電位に達するまでの時間（放電時間）と、第２遅延回路３０Ａにおいて充電が開始されてからインバータ３２の閾値電圧Ｖｔ３２の電位に達するまでの時間（充電時間）との合計時間が、入力信号（ＩＮ）がローレベル（Ｌ）からハイレベル（Ｈ）に変化したときの遅延回路１Ａにおける出力信号(ＯＵＴ)の遅延時間ｔ３となる。

また、遅延時間ｔ３は、Ｖｔ＝１／２Ｖｄｄの場合は放電時間ｔ３１と充電時間ｔ３２との合計時間であり、Ｖｔ＝３／４Ｖｄｄの場合は放電時間ｔ３３と充電時間ｔ３４との合計時間であり、Ｖｔ＝１／４Ｖｄｄの場合は放電時間ｔ３５と充電時間３６との合計時間である。遅延時間ｔ３は、Ｖｔ＝１／２Ｖｄｄの場合、Ｖｔ＝３／４Ｖｄｄの場合、Ｖｔ＝１／４Ｖｄｄの場合の何れの場合であっても同じ時間になる。

上記説明したように、ＮＭＯＳトランジスタ１７は放電時に用いられる変更回路であり、放電変化率が所定値で電圧が変化するようになっている。そして、電流源１４を用いた時の電圧の変化よりＮＭＯＳトランジスタ１７を用いた時の電圧の変化の方が大きい。つまり、電流源１４の放電変化率よりＮＭＯＳトランジスタ１７の放電変化率の方が大きい。また、ＰＭＯＳトランジスタ３６は充電時に用いられる変更回路であり、充電変化率が所定値で電圧が変化するようになっている。そして、電流源３３を用いた時の電圧の変化よりＰＭＯＳトランジスタ３６を用いた時の電圧の変化の方が大きい。つまり、電流源３３の充電変化率よりＰＭＯＳトランジスタ３６の充電変化率の方が大きい。

一方、遅延回路１Ａで、上述した第１実施形態と同様に、入力信号(ＩＮ)がハイレベル(Ｈ)からローレベル（Ｌ）に変化すると、インバータ１１のＰＭＯＳと電流源１３を介して一定の電圧特性（傾き）で接続ノードａに接続されたキャパシタ１５に電荷が充電され、接続ノードａの電圧が上がる。そしてインバータ１２の閾値電圧Ｖｔ１２の電位に達するとインバータ１２の出力端の接続ノードｄの電圧レベルがローレベル（Ｌ）に変化する。そして、接続ノードｄにゲートが接続されたＰＭＯＳトランジスタ１６はオンし、ＮＭＯＳトランジスタ１７はオフする。ＰＭＯＳトランジスタ１６がオンすることで、インバータ１１のＰＭＯＳとＰＭＯＳ１７を介して接続ノードａに接続されたキャパシタ１５に電荷が充電される。そして、電流源１３を介して充電していた時と比べて接続ノードａの電圧が急速に上がる。インバータ２０の出力端の電圧レベルがハイレベル（Ｈ）に変化すると、インバータ３１のＮＭＯＳと電流源３４を介して一定の電圧特性（傾き）で接続ノードｂに接続されたキャパシタ３５の電荷が放電され、接続ノードｂの電圧が下がる。そしてインバータ３２の閾値電圧Ｖｔ３２の電位に達するとインバータ３２の出力端に接続された接続ノードｃの電圧レベルがハイレベル（Ｈ）に変化する。そして、接続ノードｃにゲートが接続されたＰＭＯＳトランジスタ３６はオフし、ＮＭＯＳトランジスタ３７はオンする、ＮＭＯＳトランジスタ３７がオンすることで、インバータ３１のＮＭＯＳとＮＭＯＳトランジスタ３７を介して接続ノードｂに接続されたキャパシタ３５の電荷が放電される。そして、電流源３４を介して放電していた時と比べて接続ノードｂの電圧が急速に下がる。インバータ４０は出力信号（ＯＵＴ）がハイレベル（Ｈ）に変化する。

よって、第１遅延回路１０Ａにおいて充電が開始されてからインバータ１２の閾値電圧Ｖｔ１２の電位に達するまでの時間（充電時間）と、第２遅延回路３０Ａにおいて放電が開始されてからインバータ３２の閾値電圧Ｖｔ３２の電位に達するまでの時間（放電時間）との合計時間が、入力信号（ＩＮ）がハイレベル（Ｈ）からローレベル（Ｌ）に変化したときの遅延回路１Ａにおける出力信号(ＯＵＴ)の遅延時間ｔ４となる。

また、遅延時間ｔ４は、Ｖｔ＝１／２Ｖｄｄの場合は充電時間ｔ４１と放電時間ｔ４２との合計時間であり、Ｖｔ＝３／４Ｖｄｄの場合は充電時間ｔ４３と放電時間ｔ４４との合計時間であり、Ｖｔ＝１／４Ｖｄｄの場合は充電時間ｔ４５と放電時間ｔ４６との合計時間である。遅延時間ｔ４は、Ｖｔ＝１／２Ｖｄｄの場合、Ｖｔ＝３／４Ｖｄｄの場合、Ｖｔ＝１／４Ｖｄｄの場合の何れの場合であっても同じ時間になる。

上記説明したように、ＰＭＯＳトランジスタ１６は充電時に用いられる変更回路であり、充電変化率が所定値で電圧が変化するようになっている。そして、電流源１３を用いた時の電圧の変化よりＰＭＯＳトランジスタ１６を用いた時の電圧の変化の方が大きい。つまり、電流源１３の充電変化率よりＰＭＯＳトランジスタ１６の充電変化率の方が大きい。また、ＮＭＯＳトランジスタ３７は放電時に用いられる変更回路であり、放電変化率が所定値で電圧が変化するようになっている。そして、電流源３４を用いた時の電圧の変化よりＮＭＯＳトランジスタ３７を用いた時の電圧の変化の方が大きい。つまり、電流源３４の放電変化率よりＮＭＯＳトランジスタ３７の放電変化率の方が大きい。

ＰＭＯＳトランジスタ１６の充電変化率及びＮＭＯＳトランジスタ１７の放電変化率は共通の特性、すなわち充電変化率及び放電変化率の絶対値が同じ比率の値に設定することが好ましい。また、ＰＭＯＳトランジスタ３６の充電変化率及びＮＭＯＳトランジスタ３７の放電変化率は共通の特性、すなわち充電変化率及び放電変化率の絶対値が同じ比率の値に設定することが好ましい。さらに、ＰＭＯＳトランジスタ１６の充電変化率及びＮＭＯＳトランジスタ１７の放電変化率、並びに、ＰＭＯＳトランジスタ３６の充電変化率及びＮＭＯＳトランジスタ３７の放電変化率は共通の特性、すなわち充電変化率及び放電変化率の絶対値が同じ比率の値に設定することが好ましい。

（遅延回路の動作の流れ）
次に、本実施形態に係る遅延回路１Ａを用いた方法について、動作の流れを示すフローチャートを参照してさらに説明する。遅延回路１Ａは、電源が投入されると、図６に一例を示したフローチャートの処理にしたがって作動する。

遅延回路１Ａは、入力信号（ＩＮ）がローレベル（Ｌ）からハイレベル（Ｈ）に変化すると、ステップＳ１００で肯定判断し、ステップＳ１０２で、第１遅延回路１０Ａにおいて、接続ノードａに接続されたキャパシタ１５の電荷がインバータ１１と電流源１４を介して一定の電圧特性（傾き）で放電される。次に、ステップＳ１０３で、接続ノードａの電圧がインバータ１２の閾値Ｖｔ１２の電位に到達すると、上述したように、ＮＭＯＳトランジスタ１７を用いた急速な放電が開始される。そして、ステップＳ１０４で、第２遅延回路３０Ａにおいて、インバータ３１と電流源３３を介して接続ノードｂに接続されたキャパシタ３５に電荷が一定の電圧特性（傾き）で充電される。次に、ステップＳ１０５で、接続ノードｂの電圧がインバータ３２の閾値Ｖｔ３２の電位に到達すると、上述したように、ＰＭＯＳトランジスタ３６を用いた急速な充電が開始される。そして、ステップＳ１０６で、第１遅延回路１０Ａにおいて放電が開始されてからインバータ１２の閾値Ｖｔ１２の電位に到達するまでの時間(放電時間)と、第２遅延回路３０Ａにおいて充電が開始されてからインバータ３２の閾値Ｖｔ３２の電位に到達するまでの時間(充電時間)との合計時間が、遅延回路１Ａにおける遅延時間ｔ３として遅延された出力信号が出力される。

一方、遅延回路１で、入力信号（ＩＮ）がハイレベル（Ｈ）からローレベル（Ｌ）に変化すると、ステップＳ１００で否定判断し、ステップＳ１０８で、第１遅延回路１０Ａにおいて、接続ノードａに接続されたキャパシタ１５の電荷がインバータ１１と電流源１３を介して一定の電圧特性（傾き）で充電される。次に、ステップＳ１０９で、接続ノードａの電圧がインバータ１２の閾値Ｖｔ１２の電位に到達すると、上述したように、ＰＭＯＳトランジスタ１６を用いた急速な充電が開始される。そして、ステップＳ１１０で、第２遅延回路３０Ａにおいて、インバータ３１と電流源３４を介して接続ノードｂに接続されたキャパシタ３５の電荷が一定の電圧特性（傾き）で放電される。次に、ステップＳ１１１で、接続ノードｂの電圧がインバータ３２の閾値Ｖｔ３２の電位に到達すると、上述したように、ＮＭＯＳトランジスタ３７を用いた急速な放電が開始される。そして、ステップＳ１１２で、第１遅延回路１０Ａにおいて充電が開始されてからインバータ１２の閾値Ｖｔ１２の電位に到達するまでの時間(充電時間)と、第２遅延回路３０Ａにおいて放電が開始されてからインバータ３２の閾値Ｖｔ３２の電位に到達するまでの時間(放電時間)との合計時間が、遅延回路１Ａにおける遅延時間ｔ４として遅延された出力信号が出力される。

（比較例）
ここで、遅延回路として他の比較例を説明する。図９は、他の比較例に係る遅延回路６０の構成を示すブロック図である。図９に示す様に、他の比較例に係る遅延回路６０は、第１の実施形態に係る遅延回路１において、インバータ１２とインバータ３２をシュミットトリガインバータ（以下、シュミットトリガと称する。）６１、６２に代えた場合の回路構成を一例として説明する。

シュミットトリガ６１、６２はインバータの閾値電圧Ｖｔを、ローレベル（Ｌ）の電位からハイレベル（Ｈ）の電位への変化の閾値電圧Ｖｔｌｈと、ハイレベル（Ｈ）からローレベル（Ｌ）の電位への変化の閾値電圧Ｖｔｈｌとの各々に対して異なる値を持たせることで、インバータの閾値電圧Ｖｔ付近で生じるチャタリングを防止するものとして使用される。

次に、図１０を参照して他の比較例に係るシュミットトリガ６１、６２を用いた遅延回路６０の動作について説明する。図１０は、他の比較例に係る遅延回路６０について、シュミットトリガ６１、６２における２つの閾値電圧（Ｖｔｌｈ、Ｖｔｈｌ）の幅であるヒステリシス幅が小さい場合（ヒステリシス幅（Ｖｔｌｈ－Ｖｔｈｌ）小）、ヒステリシス幅が大きい場合（ヒステリシス幅（Ｖｔｌｈ－Ｖｔｈｌ）大）の動作の一例を示すタイミングチャートである。

図１０に示すように、シュミットトリガ６１、６２を用いた遅延回路６０では、入力信号（ＩＮ）がローレベル（Ｌ）からハイレベル（Ｈ）に変化する場合の閾値電圧Ｖｔｌｈと、入力信号（ＩＮ）がハイレベル（Ｈ）からローレベル（Ｌ）に変化する場合の閾値電圧Ｖｔｈｌと、を異なる値にしている。そして、ヒステリシス幅が小さい場合（ヒステリシス幅（Ｖｔｌｈ－Ｖｔｈｌ）小）とヒステリシス幅が大きい場合（ヒステリシス幅（Ｖｔｌｈ－Ｖｔｈｌ）大）とでは、ヒステリシス幅が大きい場合（ヒステリシス幅（Ｖｔｌｈ－Ｖｔｈｌ）大）の方が、ヒステリシス幅が小さい場合（ヒステリシス幅（Ｖｔｌｈ－Ｖｔｈｌ）小）より遅延時間が長くなる。つまり、ヒステリシス幅が変化することで遅延時間が異なる。つまり、閾値電圧Ｖｔｌｈと閾値電圧Ｖｔｈｌの値が変化するとその変化に伴って遅延時間も変化する。よって、シュミットトリガ６１、６２を用いた遅延回路６０の遅延時間は、シュミットトリガ６１、６２を構成するトランジスタ（例えば、ＰＭＯＳ、ＮＭＯＳ）の閾値電圧に依存するため、遅延時間を一定にすることは困難である。

これに対し、本発明の実施形態に係る遅延回路１Ａによれば、上述したようにインバータ１２の閾値電圧Ｖｔ１２及びインバータ３２の閾値電圧Ｖｔ３２の電位に到達した後、変更回路であるＭＯＳ型トランジスタ（ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、ＰＭＯＳトランジスタ３６、ＮＭＯＳトランジスタ３７）を用いてキャパシタ（キャパシタ１５、キャパシタ３５）に充電及び放電を行う構成としたことで、電流源（電流源１３、電流源１４、電流源３２、電流源３４）を用いたときと比較してより急速な電圧変化にすることができる。よって、変更回路を追加したことでインバータの閾値電圧Ｖｔ付近でチャタリングの発生を防止することが可能となる。また、シュミットトリガ６１、６２のように異なる２つの閾値電圧（Ｖｔｌｈ、Ｖｔｈｌ）を持つようなものではないので、インバータを構成するトランジスタの閾値電圧に依存しない安定した遅延時間を生成することが可能となる。

以上説明したように、インバータ１２の閾値電圧Ｖｔ１２及びインバータ３２の閾値電圧Ｖｔ３２の電位に到達した後に電流源を用いた緩やかな電圧変化を、ＭＯＳ型トランジスタを用いてより急速な電圧変化に変更する回路構成としたので、ノイズにより発生するチャタリングを防止することができる。これにより、電流源を用いて遅延量を制御する場合と比べて、よりノイズによる遅延時間の変動を抑制できる。

また、本実施形態によれば、第１実施形態と同様に、インバータを構成するトランジスタの閾値電圧に依存しない遅延時間を生成することが可能となる。すなわち、キャパシタ（キャパシタ１５、３５）の充電及び放電に対して、電流源（電流源１３、電流源１４、電流源３２、電流源３４）における定電流によって電圧の変化率を一定にすることで、遅延時間の変動を抑制でき、遅延量の制御を容易に行うことが可能となる。

具体的には、図５に示すように、入力信号（ＩＮ）がローレベル（Ｌ）からハイレベル（Ｈ）に変化すると、インバータの閾値電圧Ｖｔ＝１／２Ｖｄｄの場合、遅延時間ｔ３に寄与する第１遅延回路１０Ａの時間と第２遅延回路３０Ａの時間とは同じ時間（ｔ３１＝ｔ３２）である。また、インバータの閾値電圧Ｖｔ＝３／４Ｖｄｄの場合は、充電時間ｔ３４は時間ｔ３２より長くなり、放電時間ｔ３３は時間ｔ３１より短くなる。しかし、充電時間と放電時間の合計は、インバータの閾値電圧Ｖｔ＝１／２Ｖｄｄの場合と同じ時間になる。また、インバータの閾値電圧Ｖｔ＝１／４Ｖｄｄの場合は、充電時間ｔ３６は時間ｔ３２より充電時間が短くなり、放電時間ｔ３５は時間ｔ３１より長くなる。しかし、充電時間と放電時間の合計はインバータの閾値電圧Ｖｔ＝１／２Ｖｄｄの場合と同じ時間になる。従って、インバータの閾値電圧Ｖｔが変化した場合でも、安定した遅延時間を得ることが可能となり、インバータの閾値電圧Ｖｔに対する依存性を抑制することができる。

同様に、入力信号（ＩＮ）がハイレベル（Ｈ）からローレベル（Ｌ）に変化した場合も、遅延時間ｔ４に寄与する第１遅延回路１０Ａの時間と第２遅延回路３０Ａの時間との合計は、インバータの閾値電圧Ｖｔに拘らず同じ時間（ｔ４＝ｔ４１＋ｔ４２＝ｔ４３＋ｔ４４＝ｔ４５＋ｔ４６）となる。

［その他の実施形態］
上述した実施形態では、入力信号を遅延する遅延回路として説明したが、本発明はこれに限定されない。例えば、上述したように安定した遅延時間（遅延量）を得ることが可能な遅延機能を用いて、クロック生成回路を形成することが可能である。具体的には、ハイレベルからローレベルへの遷移を繰り返すクロック（Ｈ→Ｌ→Ｈ→Ｌ→・・・）を入力信号として、入力信号と、遅延回路の出力信号との、排他的論理和（ＸＯＲ）を出力する回路構成とすることで例えば、２逓倍回路（入力クロックの２倍周期のクロック生成回路）を構成することが可能である。この場合、クロックの周期を安定化するために、電流源における定電流の電流値を調整（トリミング）する機能を有する調整回路を備えることが好ましい。

なお、上記では、本開示の技術を特定の実施形態について詳細に説明したが、本開示の技術は係る実施形態に限定されるものではなく、本開示の技術の範囲内にて他の種々の実施形態をとることが可能である。

１、１Ａ 遅延回路
１０、１０Ａ 第１遅延回路
１１、１２ インバータ
１３、１４ 電流源
１５ キャパシタ
１６、１７ トランジスタ
２０ インバータ
３０、３０Ａ 第２遅延回路
３１、３２ インバータ
３３、３４ 電流源
３５ キャパシタ
３６、３７ トランジスタ
４０ インバータ
Ｖｔ 閾値電圧
ａ、ｂ、ｃ、ｄ 接続ノード

Claims (11)

1. 入力端に入力信号が入力され、かつ第１電流源に接続された第１インバータと、入力端が前記第１インバータの出力端に接続された第２インバータ、及び一端が前記第１インバータの出力端に接続された第１キャパシタを備えた第１遅延回路と、
   入力端が前記第１遅延回路の出力端に接続された第３インバータと、
   入力端が前記第３インバータの出力端に接続され、かつ第２電流源に接続された第４インバータと、入力端が前記第４インバータの出力端に接続された第５インバータ、及び一端が前記第４インバータの出力端に接続された第２キャパシタを備えた第２遅延回路と、
   を含む遅延回路。
2. 前記第１電流源は、充電時に前記第１キャパシタに定電流を供給する第１充電電流源、及び放電時に当該第１キャパシタから定電流を放出する第１放電電流源を備え、
   前記第２電流源は、充電時に前記第２キャパシタに定電流を供給する第２充電電流源、及び放電時に当該第２キャパシタから定電流を放出する第２放電電流源を備える
   請求項１に記載の遅延回路。
3. 前記第１充電電流源の前記定電流の供給によって前記第１キャパシタの電圧の大きさが時間に応じて第１変化率で変化し、
   前記第１放電電流源の前記定電流の放出によって前記第１キャパシタの電圧の大きさが時間に応じて第２変化率で変化し、
   前記第２充電電流源の前記定電流の供給によって前記第２キャパシタの電圧の大きさが時間に応じて第３変化率で変化し、
   前記第２放電電流源の前記定電流の放出によって前記第２キャパシタの電圧の大きさが時間に応じて第４変化率で変化し、
   前記第１変化率の絶対値と前記第２変化率の絶対値とが同じであると共に、前記第３変化率の絶対値と前記第４変化率の絶対値とが同じである
   請求項２に記載の遅延回路。
4. 前記第１充電電流源及び前記第２充電電流源は、各々一端が第１電位を示す第１部位に接続され、他端が前記第１インバータ及び前記第４インバータに接続されており、
   前記第１放電電流源及び前記第２充電電流源は、各々一端が前記第１インバータ及び前記第４インバータに接続され、他端が前記第１電位とは異なる第２電位を示す第２部位に接続されている
   請求項２又は請求項３に記載の遅延回路。
5. 前記第１キャパシタ及び前記第２キャパシタは、各々他端が前記第２電位を示す第２部位に接続されている
   請求項４に記載の遅延回路。
6. 前記第１電流源と並列に接続され、当該第１電流源による電圧の変化より電圧の変化が大きい第１変更回路を含み、
   前記第２電流源と並列に接続され、当該第２電流源による電圧の変化より電圧の変化が大きい第２変更回路を含む
   請求項１から請求項５の何れか１項に記載の遅延回路。
7. 前記第１変更回路及び前記第２変更回路は、前記第１電流源及び前記第２電流源の各々に対して、充電側にＰ型トランジスタを接続し、放電側にＮ型トランジスタを接続する
   請求項６に記載の遅延回路。
8. 前記第１変更回路は、前記第２インバータの出力端にゲートが接続されており、
   前記第２変更回路は、前記第４インバータの出力端にゲートが接続されている
   請求項７に記載の遅延回路。
9. 入力端が前記第２遅延回路の出力端に接続された第６インバータをさらに含む
   請求項１から請求項８の何れか１項に記載の遅延回路。
10. 入力端に入力信号が入力され、かつ第１電流源に接続された第１インバータと、入力端が前記第１インバータの出力端に接続された第２インバータ、及び一端が前記第１インバータの出力端に接続された第１キャパシタを備えた第１遅延回路と、
    入力端が前記第１遅延回路の出力端に接続された第３インバータと、
    入力端が前記第３インバータの出力端に接続され、かつ第２電流源に接続された第４インバータと、入力端が前記第４インバータの出力端に接続された第５インバータ、及び一端が前記第４インバータの出力端に接続された第２キャパシタを備えた第２遅延回路と、
    を含む遅延回路において、
    前記第１遅延回路における前記第１インバータを介して、前記第１電流源によって前記第１キャパシタが充電又は放電されることで当該第１インバータの出力端の電圧が時間に応じて線形に変化し、
    前記第２遅延回路における前記第４インバータを介して、前記第２電流源によって前記第２キャパシタが充電又は放電されることで当該第４インバータの出力端の電圧が時間に応じて線形に変化する
    ことを特徴とする遅延回路の制御方法。
11. 前記遅延回路は、
    前記第１電流源と並列に接続され、当該第１電流源による電圧の変化より電圧の変化が大きい第１変更回路と、
    前記第２電流源と並列に接続され、当該第２電流源による電圧の変化より電圧の変化が大きい第２変更回路とを含み、
    前記第１インバータの出力が前記第２インバータの閾値に達したときに、前記第１変更回路によって前記閾値に達するまでの前記第１電流源による電圧の変化より電圧の変化が大きく変化し、
    前記第４インバータの出力が前記第４インバータの閾値に達したときに、前記第２変更回路によって前記閾値に達するまでの前記第２電流源による電圧の変化より電圧の変化が大きく変化する
    ことを特徴とする請求項１０に記載の遅延回路の制御方法。

Images