JPH06177719A - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JPH06177719A JPH06177719A JP43A JP32636292A JPH06177719A JP H06177719 A JPH06177719 A JP H06177719A JP 43 A JP43 A JP 43A JP 32636292 A JP32636292 A JP 32636292A JP H06177719 A JPH06177719 A JP H06177719A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- field effect
- effect transistor
- current
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】クロック発生回路の発振周波数が電源電圧変動
の影響を受けるのを防止する。 【構成】クロック発生回路の電流制御発振器２ａ内のラ
ッチ回路２３，２４を構成するＲＳフリップ回路のＮＡ
ＮＤゲート２３１，２３２，２４１，２４２のしきい値
電圧に比例した電流を電流源回路１ａで生成し、電流制
御発振器２ａに供給することにより、クロック発生回路
の発振周波数が電流源回路１ａの抵抗素子１２の抵抗値
Ｒと，電流制御発振器１ｂの容量素子２１，２２の容量
Ｃのみで決定されるように構成する。従って、ＶDD電位
の変動の影響を防止できる。
の影響を受けるのを防止する。 【構成】クロック発生回路の電流制御発振器２ａ内のラ
ッチ回路２３，２４を構成するＲＳフリップ回路のＮＡ
ＮＤゲート２３１，２３２，２４１，２４２のしきい値
電圧に比例した電流を電流源回路１ａで生成し、電流制
御発振器２ａに供給することにより、クロック発生回路
の発振周波数が電流源回路１ａの抵抗素子１２の抵抗値
Ｒと，電流制御発振器１ｂの容量素子２１，２２の容量
Ｃのみで決定されるように構成する。従って、ＶDD電位
の変動の影響を防止できる。
Description
【０００１】
【従来の技術】従来のクロック発生回路は、図４に示す
クロック発生回路の回路図によれば、電流源回路１Ｃと
電流制御発振器２Ｃとからなる。
クロック発生回路の回路図によれば、電流源回路１Ｃと
電流制御発振器２Ｃとからなる。
【０００２】電流源回路１Ｃは、電源電圧供給源（以
下、ＶDDと称す）端子３と接地電位端子４との間にＰチ
ャネル型絶縁ゲート電界効果トランジスタ（以下、ＰＭ
ＯＳトランジスタと称す）Ｐ1 と抵抗素子１２を直列接
続し、ゲート電極とドレイン電極とを共通接続する。さ
らに、ＰＭＯＳトランジスタＰ2 とＰＭＯＳトランジス
タＰ3 のソース電極をＶDD端子３に接続し、それぞれの
ゲート電極をＰＭＯＳトラジスタＰ1 のゲート電極と共
通接続するとともに、ＰＭＯＳトランジスタＰ2のドレ
イン電極（Ｆ点）とＰＭＯＳトランジスタＰ3 のドレイ
ン電極（Ｇ点）を電流出力端子とする。
下、ＶDDと称す）端子３と接地電位端子４との間にＰチ
ャネル型絶縁ゲート電界効果トランジスタ（以下、ＰＭ
ＯＳトランジスタと称す）Ｐ1 と抵抗素子１２を直列接
続し、ゲート電極とドレイン電極とを共通接続する。さ
らに、ＰＭＯＳトランジスタＰ2 とＰＭＯＳトランジス
タＰ3 のソース電極をＶDD端子３に接続し、それぞれの
ゲート電極をＰＭＯＳトラジスタＰ1 のゲート電極と共
通接続するとともに、ＰＭＯＳトランジスタＰ2のドレ
イン電極（Ｆ点）とＰＭＯＳトランジスタＰ3 のドレイ
ン電極（Ｇ点）を電流出力端子とする。
【０００３】電流制御発振器２Ｃは、電流源回路１Ｃの
ＰＭＯＳトランジスタＰ2 のドレイン電極（電流出力端
子Ｆ）とＧＮＤ端子４との間にＰＭＯＳトラジスタＰ5
とＮチャネル型絶縁ゲート電界効果トランジスタ（以
下、ＮＭＯＳトランジスタと称す）Ｎ3 とを直列接続
し、各々のゲート電極を共通接続する。さらに、電流源
回路１ＣのＰＭＯＳトランジスタＰ3 のドレイン電極
（電流出力端子Ｇ）とＧＮＤ端子４との間にＰＭＯＳト
ランジスタＰ4 とＮＭＯＳトランジスタＮ2 とを直列接
続し、各々ゲート電極を共通接続する。
ＰＭＯＳトランジスタＰ2 のドレイン電極（電流出力端
子Ｆ）とＧＮＤ端子４との間にＰＭＯＳトラジスタＰ5
とＮチャネル型絶縁ゲート電界効果トランジスタ（以
下、ＮＭＯＳトランジスタと称す）Ｎ3 とを直列接続
し、各々のゲート電極を共通接続する。さらに、電流源
回路１ＣのＰＭＯＳトランジスタＰ3 のドレイン電極
（電流出力端子Ｇ）とＧＮＤ端子４との間にＰＭＯＳト
ランジスタＰ4 とＮＭＯＳトランジスタＮ2 とを直列接
続し、各々ゲート電極を共通接続する。
【０００４】ＰＭＯＳトランジスタＰ5 とＮＭＯＳトラ
ンジスタＮ3 のドレイン電極と、一端をＧＮＤ端子４に
接続する容量素子２１の他端と、ラッチ回路２３のセッ
ト端子とを共通接続する。さらに、ＰＭＯＳトラジスタ
Ｐ4 とＮＭＯＳトランジスタＮ2 の各ドレイン電極と、
一端をＧＮＤ端子４に接続された容量素子２２の他端と
ラッチ回路２３のリセット端子とを共通接続する。ラッ
チ回路２３とラッチ回路２４とは従属接続され、ラッチ
回路２４の正転出力端はＰＭＯＳトランジスタＰ5 とＮ
ＭＯＳトランジスタＮ3 の各ゲート電極とインバータ２
５の入力端とに共通接続され、インバータ２５の出力端
ＯＵＴをこのクロック発生回路の出力端とする。
ンジスタＮ3 のドレイン電極と、一端をＧＮＤ端子４に
接続する容量素子２１の他端と、ラッチ回路２３のセッ
ト端子とを共通接続する。さらに、ＰＭＯＳトラジスタ
Ｐ4 とＮＭＯＳトランジスタＮ2 の各ドレイン電極と、
一端をＧＮＤ端子４に接続された容量素子２２の他端と
ラッチ回路２３のリセット端子とを共通接続する。ラッ
チ回路２３とラッチ回路２４とは従属接続され、ラッチ
回路２４の正転出力端はＰＭＯＳトランジスタＰ5 とＮ
ＭＯＳトランジスタＮ3 の各ゲート電極とインバータ２
５の入力端とに共通接続され、インバータ２５の出力端
ＯＵＴをこのクロック発生回路の出力端とする。
【０００５】一方ラッチ回路２４の反転出力端はＰＭＯ
ＳトラジスタＰ4 とＮＭＯＳトランジスタＮ2 の各ゲー
ト電極とに共通接続される。
ＳトラジスタＰ4 とＮＭＯＳトランジスタＮ2 の各ゲー
ト電極とに共通接続される。
【０００６】ラッチ回路２３は、ＮＡＮＤゲート２３２
の出力端及びＮＡＮＤゲート２３１の一方の入力端、並
びにＮＡＮＤゲート２３１の出力端及びＮＡＮＤゲート
２３２の一方の入力端をそれぞれ交差接続するＲＳフリ
ップフロップである。ＮＡＮＤゲート２３１の他方の入
力端をセット端子，出力端をＲＳフリップフロップの正
転出力端とし、ＮＡＮＤゲート２３２の他方の入力端を
リセット端子とする。ラッチ回路２４もＮＡＮＤゲート
２４１，２４２からなるＲＳフリップ回路であり、ラッ
チ回路２３と同様である。
の出力端及びＮＡＮＤゲート２３１の一方の入力端、並
びにＮＡＮＤゲート２３１の出力端及びＮＡＮＤゲート
２３２の一方の入力端をそれぞれ交差接続するＲＳフリ
ップフロップである。ＮＡＮＤゲート２３１の他方の入
力端をセット端子，出力端をＲＳフリップフロップの正
転出力端とし、ＮＡＮＤゲート２３２の他方の入力端を
リセット端子とする。ラッチ回路２４もＮＡＮＤゲート
２４１，２４２からなるＲＳフリップ回路であり、ラッ
チ回路２３と同様である。
【０００７】ここで、ラッチ回路２３のセット端子をＡ
点，リセット端子をＢ点，ラッチ回路２４の正転出力端
をＣ点，反転出力端をＤ点とする。
点，リセット端子をＢ点，ラッチ回路２４の正転出力端
をＣ点，反転出力端をＤ点とする。
【０００８】次に従来例の動作を図面を用いて説明す
る。
る。
【０００９】図３は、本発明の第１，第２の実施例およ
び従来のクロック発生回路の動作を説明するためのタイ
ミングチャートである。
び従来のクロック発生回路の動作を説明するためのタイ
ミングチャートである。
【００１０】図３および図４によれば、はじめに電流源
回路１Ｃの電流出力端子ＦからＰＭＯＳトランジスタＰ
5 のドレイン電極を通して容量素子２１が充電される。
この充電により、（イ）の期間は、Ａ点の電位が時間軸
に対して次式に示す傾きａで上昇する。 ａ＝Ｉ／Ｃ…
（１） ここで、Ｉは電流源回路１Ｃで生成される電流の値であ
り、Ｃは容量素子２１，２２の容量値とする。
回路１Ｃの電流出力端子ＦからＰＭＯＳトランジスタＰ
5 のドレイン電極を通して容量素子２１が充電される。
この充電により、（イ）の期間は、Ａ点の電位が時間軸
に対して次式に示す傾きａで上昇する。 ａ＝Ｉ／Ｃ…
（１） ここで、Ｉは電流源回路１Ｃで生成される電流の値であ
り、Ｃは容量素子２１，２２の容量値とする。
【００１１】図３の傾きａの電位上昇は、Ａ点の電位が
ＮＡＮＤゲート２３１の論理しきい値であり、このしき
値電圧レベルによってＮＡＮＤゲート２３１の出力レベ
ルが反転し、Ｃ点がハイレベルとなってＰＭＯＳトラン
ジスタＰ5 が非導通、ＮＭＯＳトラジスタＮ3 が導通す
る。
ＮＡＮＤゲート２３１の論理しきい値であり、このしき
値電圧レベルによってＮＡＮＤゲート２３１の出力レベ
ルが反転し、Ｃ点がハイレベルとなってＰＭＯＳトラン
ジスタＰ5 が非導通、ＮＭＯＳトラジスタＮ3 が導通す
る。
【００１２】容量素子２１に充電された電荷がＮＭＯＳ
トランジスタＮ3 を通してＧＮＤ電位に放電され０V ま
で降下する。この０レベルによってラッチ回路２３，２
４が順次セットされて、Ｃ点がハイレベルとなり、Ｄ点
がロウレベルとなる。
トランジスタＮ3 を通してＧＮＤ電位に放電され０V ま
で降下する。この０レベルによってラッチ回路２３，２
４が順次セットされて、Ｃ点がハイレベルとなり、Ｄ点
がロウレベルとなる。
【００１３】このＤ点のロウレベルによってＰＭＯＳト
ランジスタＰ4 が導通し、電流源回路１Ｃの電流出力端
子ＧからＰＭＯＳトランジスタＰ4 のドレインが電極を
通して容量素子２２が充電される。
ランジスタＰ4 が導通し、電流源回路１Ｃの電流出力端
子ＧからＰＭＯＳトランジスタＰ4 のドレインが電極を
通して容量素子２２が充電される。
【００１４】この充電によって、（ロ）の期間は、Ｂ点
の電位が（イ）の期間と同様に傾きａで上昇する。
の電位が（イ）の期間と同様に傾きａで上昇する。
【００１５】図３のＢ点の傾きａの電位上昇は、Ｂ点の
電位がＮＡＮＤゲート２３２の論理しきい値電圧になる
まで続き（図３の２３２Ｂ），このしき値レベルによっ
てＮＡＮＤゲート２３２の出力が反転し、Ｄ点がハイレ
ベルとなってＰＭＯＳトランジスタＰ4 が非導通，ＮＭ
ＯＳトラジスタＮ2 が導通する。容量素子２２の電荷は
ＮＭＯＳトランジスタＮ2 を通してＧＮＤ電位に放電さ
れ０V レベルに降下する。
電位がＮＡＮＤゲート２３２の論理しきい値電圧になる
まで続き（図３の２３２Ｂ），このしき値レベルによっ
てＮＡＮＤゲート２３２の出力が反転し、Ｄ点がハイレ
ベルとなってＰＭＯＳトランジスタＰ4 が非導通，ＮＭ
ＯＳトラジスタＮ2 が導通する。容量素子２２の電荷は
ＮＭＯＳトランジスタＮ2 を通してＧＮＤ電位に放電さ
れ０V レベルに降下する。
【００１６】この０V レベルによってＮＡＮＤゲート２
３１，２３２が順次リセットされて、Ｃ点がロウレベル
に、Ｄ点がハイレベルとなる。
３１，２３２が順次リセットされて、Ｃ点がロウレベル
に、Ｄ点がハイレベルとなる。
【００１７】図３の（イ）の期間がクロック発生回路の
出力端ＯＵＴの出力信号の半周期分に相当し、従って、
クロック発生回路の発振の１周期Ｔは次式で表わされ
る。
出力端ＯＵＴの出力信号の半周期分に相当し、従って、
クロック発生回路の発振の１周期Ｔは次式で表わされ
る。
【００１８】Ｔ＝２・Ｉ／（Ｃ・ＶIH）…（２） ここで、ＶTHはＮＡＮＤゲート２３１，２３２の論理し
きい値電圧である。
きい値電圧である。
【００１９】従って、発振周波数ｆは次式のようにな
る。
る。
【００２０】 ｆ＝１／Ｔ＝Ｃ・ＶTH／（２・Ｉ）…（３）
【発明が解決しようとする課題】この従来のクロック発
生回路は、発振周波数ｆがｆ＝Ｃ・ＶTH／（２・Ｉ）で
決まるが、ラッチ回路のＮＡＮＤゲートの論理しきい値
電圧ＶTHは電源電圧依存性をもつため、ＶDD電位が変動
するとクロック発生回路の発振周波数も変動してしまう
という欠点があった。
生回路は、発振周波数ｆがｆ＝Ｃ・ＶTH／（２・Ｉ）で
決まるが、ラッチ回路のＮＡＮＤゲートの論理しきい値
電圧ＶTHは電源電圧依存性をもつため、ＶDD電位が変動
するとクロック発生回路の発振周波数も変動してしまう
という欠点があった。
【００２１】本発明の目的は、上述の欠点を除去するこ
とにより、クロック発生回路の発振周波数がＶDD電位の
変動の影響を受けるのを防止することにある。
とにより、クロック発生回路の発振周波数がＶDD電位の
変動の影響を受けるのを防止することにある。
【００２２】
【課題を解決するための手段】本発明の特徴は、同一基
板上に形成される容量素子の充電又は放電レベルを論理
回路の入力とし、前記論理回路のしきい値電圧まで前記
充電又は前記放電が要する時間を、クロック発生回路の
出力信号の半周期の時間とするクロック発生回路におい
て、前記充電又は前記放電するための電流は、前記論理
回路の前記しきい値電圧の変化に比例する電流を生成す
る電流源回路から供給されることにある。
板上に形成される容量素子の充電又は放電レベルを論理
回路の入力とし、前記論理回路のしきい値電圧まで前記
充電又は前記放電が要する時間を、クロック発生回路の
出力信号の半周期の時間とするクロック発生回路におい
て、前記充電又は前記放電するための電流は、前記論理
回路の前記しきい値電圧の変化に比例する電流を生成す
る電流源回路から供給されることにある。
【００２３】また、前記電流源回路は、電源供給端子と
接地電位端子との間に第１のＰチャネル型絶縁ゲート電
界効果トランジスタとＮチャネル型絶縁ゲート電界効果
トランジスタと抵抗素子とを直列接続し、前記Ｎチャネ
ル型絶縁ゲート電界効果トランジスタのゲート電極とＮ
ＡＮＤゲート又はＮＯＲゲートの出力端と接続し、前記
ＮＡＮＤゲート又はＮＯＲゲートのそれぞれの複数の入
力端のうち、各一方の入力端を前記電源供給端子又は前
記接地電位端子に接続し、各他方の端子を前記Ｎチャネ
ル型絶縁ゲート電界効果トランジスタと前記抵抗素子の
接続点に共通接続し、前記第１のＰチャネル型絶縁ゲー
ト電界効果トランジスタのゲート電極とドレイン電極と
を第２のＰチャネル型絶縁ゲート電界効果トランジスタ
と第３のＰチャネル型絶縁ゲート電界効果トランジスタ
のそれぞれのゲート電極と共通接続し、前記第２のＰチ
ャネル型電界効果トランジスタのソース電極は電源供給
端子に接続し、ドレイン電極を第１の電流出力端子と
し、前記第３のＰチャネル型絶縁ゲート電界効果トラン
ジスタのソース電極は電源供給端子に接続し、ドレイン
電極を第２の電流出力端子とするように構成することが
できる。
接地電位端子との間に第１のＰチャネル型絶縁ゲート電
界効果トランジスタとＮチャネル型絶縁ゲート電界効果
トランジスタと抵抗素子とを直列接続し、前記Ｎチャネ
ル型絶縁ゲート電界効果トランジスタのゲート電極とＮ
ＡＮＤゲート又はＮＯＲゲートの出力端と接続し、前記
ＮＡＮＤゲート又はＮＯＲゲートのそれぞれの複数の入
力端のうち、各一方の入力端を前記電源供給端子又は前
記接地電位端子に接続し、各他方の端子を前記Ｎチャネ
ル型絶縁ゲート電界効果トランジスタと前記抵抗素子の
接続点に共通接続し、前記第１のＰチャネル型絶縁ゲー
ト電界効果トランジスタのゲート電極とドレイン電極と
を第２のＰチャネル型絶縁ゲート電界効果トランジスタ
と第３のＰチャネル型絶縁ゲート電界効果トランジスタ
のそれぞれのゲート電極と共通接続し、前記第２のＰチ
ャネル型電界効果トランジスタのソース電極は電源供給
端子に接続し、ドレイン電極を第１の電流出力端子と
し、前記第３のＰチャネル型絶縁ゲート電界効果トラン
ジスタのソース電極は電源供給端子に接続し、ドレイン
電極を第２の電流出力端子とするように構成することが
できる。
【００２４】
【実施例】次に本発明の実施例を図面を参照して説明す
る。
る。
【００２５】図１は、本発明の第１の実施例を示すクロ
ック発生回路の回路図である。
ック発生回路の回路図である。
【００２６】図１に示す回路と従来例の回路図で異ると
ころは、電流源回路１ａにＮＡＮＤゲート１１とＮＭＯ
ＳトランジスタＮ1 を追加したことである。
ころは、電流源回路１ａにＮＡＮＤゲート１１とＮＭＯ
ＳトランジスタＮ1 を追加したことである。
【００２７】電源回路１ａは、ＶDD端子３とＧＮＤ端子
４との間にＰＭＯＳトランジスタＰ1 とＮＭＯＳトラン
ジスタＮ1 と抵抗素子１２とを直列接続する。
４との間にＰＭＯＳトランジスタＰ1 とＮＭＯＳトラン
ジスタＮ1 と抵抗素子１２とを直列接続する。
【００２８】ＮＭＯＳトランジスタＮ1 のゲート電極と
ＮＡＮＤゲート１１の出力端とを接続し、ＮＡＮＤゲー
ト１１の一方の入力端はＶDD端子に、他方の端子をＮＭ
ＯＳトランジスタＮ1 のソース電極と抵抗素子１２の接
続点と共通接続する。
ＮＡＮＤゲート１１の出力端とを接続し、ＮＡＮＤゲー
ト１１の一方の入力端はＶDD端子に、他方の端子をＮＭ
ＯＳトランジスタＮ1 のソース電極と抵抗素子１２の接
続点と共通接続する。
【００２９】さらにＰＭＯＳトランジスタＰ1 のゲート
電極とソース電極をＰＭＯＳトランジスタＰ2 とＰＭＯ
ＳトランジスタＰ3 の各ゲート電極とを共通接続する。
ＰＭＯＳトランジスタＰ2 はソース電極をＶDD端子に接
続し、ドレイン電極を電流出力端子Ｆとし、ＰＭＯＳト
ランジスタＰ3 はソース電極をＶDD端子に接続し、ドレ
イン電極を電流出力端子Ｇとして構成する。電流制御発
振器２ａの構成及び電流源回路１ａとの接続は従来例と
同様であり、ここでは省略する。
電極とソース電極をＰＭＯＳトランジスタＰ2 とＰＭＯ
ＳトランジスタＰ3 の各ゲート電極とを共通接続する。
ＰＭＯＳトランジスタＰ2 はソース電極をＶDD端子に接
続し、ドレイン電極を電流出力端子Ｆとし、ＰＭＯＳト
ランジスタＰ3 はソース電極をＶDD端子に接続し、ドレ
イン電極を電流出力端子Ｇとして構成する。電流制御発
振器２ａの構成及び電流源回路１ａとの接続は従来例と
同様であり、ここでは省略する。
【００３０】次に第１の実施例の動作を説明する。
【００３１】図３は、第１，第２の実施例および従来例
のクロック発生回路の動作を説明するためのタイミング
チャートである。
のクロック発生回路の動作を説明するためのタイミング
チャートである。
【００３２】ここで、電流制御発振器の動作は、従来技
術で説明した動作と同様であるのでその説明を省略し、
電流源回路１ａについて説明する。
術で説明した動作と同様であるのでその説明を省略し、
電流源回路１ａについて説明する。
【００３３】電流源回路１ａにおいて、節点Ｅの電位は
ほぼＮＡＮＤ回路１１の論理しきい値レベルにバイアス
されるため、電流源回路１ａで生成される電流Ｉは次式
で表わされる。
ほぼＮＡＮＤ回路１１の論理しきい値レベルにバイアス
されるため、電流源回路１ａで生成される電流Ｉは次式
で表わされる。
【００３４】Ｉ＝ＶTH11／Ｒ…（４） ここで、ＶTH11はＮＡＮＤゲート１１の論理しきい値と
する。
する。
【００３５】（４）式において、ＮＡＮＤゲート１１の
論理しきい値電圧をＮＡＮＤゲート２３１，２３２の論
理しきい値電圧と同じ値に設定すればＩ＝ＶTH／Ｒとな
る。この式を（４）式に代入すれば、第１の実施例のク
ロック発生回路の発生周波数ｆは次式で表わされる。
論理しきい値電圧をＮＡＮＤゲート２３１，２３２の論
理しきい値電圧と同じ値に設定すればＩ＝ＶTH／Ｒとな
る。この式を（４）式に代入すれば、第１の実施例のク
ロック発生回路の発生周波数ｆは次式で表わされる。
【００３６】 ｆ＝Ｃ・ＶTH／２・（ＶTH／Ｒ）＝（１／２）Ｃ・Ｒ…（５） （５）式によれば、容量素子２１，２２の容量値Ｃと抵
抗素子１２の抵抗値Ｒのみで決定されることになる。
抗素子１２の抵抗値Ｒのみで決定されることになる。
【００３７】以上説明したように、第１の実施例の回路
構成を用いることにより、ＶDD電位の変動の影響を受け
ないクロック発生回路を得ることができる。
構成を用いることにより、ＶDD電位の変動の影響を受け
ないクロック発生回路を得ることができる。
【００３８】次に本発明の第２の実施例について説明す
る。
る。
【００３９】図２は第２の実施例のクロック発生回路を
示す回路図である。
示す回路図である。
【００４０】第１の実施例と異なるところは、電流源回
路１ｂのＮＡＮＤゲート１１をＮＯＲゲート１３に替え
て、一方の入力端子をＧＮＤ電位に接続したことと、電
流制御回路２ｂのラッチ回路２３，２４を構成するＮＡ
ＮＤゲート２３１，２３２，２４１，２４２をＮＯＲゲ
ート２６１，２６２，２７１，２７２に替えたことであ
る。その他の構成は第１の実施例と同様であり動作も同
様であるため、ここでの説明を省略する。
路１ｂのＮＡＮＤゲート１１をＮＯＲゲート１３に替え
て、一方の入力端子をＧＮＤ電位に接続したことと、電
流制御回路２ｂのラッチ回路２３，２４を構成するＮＡ
ＮＤゲート２３１，２３２，２４１，２４２をＮＯＲゲ
ート２６１，２６２，２７１，２７２に替えたことであ
る。その他の構成は第１の実施例と同様であり動作も同
様であるため、ここでの説明を省略する。
【００４１】この場合も第１の実施例と同様にＶDD電位
の変動の影響を受けないクロック発生回路を得ることが
できる。
の変動の影響を受けないクロック発生回路を得ることが
できる。
【００４２】
【発明の効果】以上説明したように本発明は、クロック
発生回路の電流制御発振器内のラッチ回路を構成する、
論理回路のしきい値電圧に比例した電流を電流源回路で
生成し、電流制御発振器に供給することにより、クロッ
ク発生回路の発振周波数が電源電圧変動の影響を受けな
いという効果を有する。
発生回路の電流制御発振器内のラッチ回路を構成する、
論理回路のしきい値電圧に比例した電流を電流源回路で
生成し、電流制御発振器に供給することにより、クロッ
ク発生回路の発振周波数が電源電圧変動の影響を受けな
いという効果を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第１，第２の実施例および従来例のク
ロック発生回路の動作を説明するためのタイミングチャ
ートである。
ロック発生回路の動作を説明するためのタイミングチャ
ートである。
【図３】本発明の第２の実施例の回路図である。
【図４】従来のクロック発生回路の回路図である。
１ａ 電流源回路 ２ａ 電流制御発振回路 ３ ＶDD端子 ４ ＧＮＤ端子 １１，２３１，２３２，２４１，２４２ ＮＡＮＤゲ
ート １２ 抵抗素子 １３，２６１，２６２，２７１，２７２ ＮＯＲゲー
ト ２１，２２ 容量素子 ２３，２４ ラッチ回路 Ｐ1 〜Ｐ4 ＰＭＯＳトランジスタ Ｎ1 〜Ｎ2 ＮＭＯＳトランジスタ
ート １２ 抵抗素子 １３，２６１，２６２，２７１，２７２ ＮＯＲゲー
ト ２１，２２ 容量素子 ２３，２４ ラッチ回路 Ｐ1 〜Ｐ4 ＰＭＯＳトランジスタ Ｎ1 〜Ｎ2 ＮＭＯＳトランジスタ
Claims (2)
- 【請求項１】 同一基板上に形成される容量素子の充電
又は放電レベルを論理回路の入力とし、前記論理回路の
しきい値電圧まで前記充電又は前記放電が要する時間
を、クロック発生回路の出力信号の半周期の時間とする
クロック発生回路において、前記充電又は前記放電する
ための電流は、前記論理回路の前記しきい値電圧の変化
に比例する電流を生成する電流源回路から供給されるこ
とを特徴とするクロック発生回路。 - 【請求項２】 前記電流源回路は、電源供給端子と接地
電位端子との間に第１のＰチャネル型絶縁ゲート電界効
果トランジスタとＮチャネル型絶縁ゲート電界効果トラ
ンジスタと抵抗素子とを直列接続し、前記Ｎチャネル型
絶縁ゲート電界効果トランジスタのゲート電極とＮＡＮ
Ｄゲート又はＮＯＲゲートの出力端と接続し、前記ＮＡ
ＮＤゲート又はＮＯＲゲートのそれぞれの複数の入力端
のうち、各一方の入力端を前記電源供給端子又は前記接
地電位端子に接続し、各他方の端子を前記Ｎチャネル型
絶縁ゲート電界効果トランジスタと前記抵抗素子の接続
点に共通接続し、前記第１のＰチャネル型絶縁ゲート電
界効果トランジスタのゲート電極とドレイン電極とを第
２のＰチャネル型絶縁ゲート電界効果トランジスタと第
３のＰチャネル型絶縁ゲート電界効果トランジスタのそ
れぞれのゲート電極と共通接続し、前記第２のＰチャネ
ル型電界効果トランジスタのソース電極は電源供給端子
に接続し、ドレイン電極を第１の電流出力端子とし、前
記第３のＰチャネル型絶縁ゲート電界効果トランジスタ
のソース電極は電源供給端子に接続し、ドレイン電極を
第２の電流出力端子とするように構成したことを特徴と
する請求項１に記載のクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32636292A JP3186267B2 (ja) | 1992-12-07 | 1992-12-07 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32636292A JP3186267B2 (ja) | 1992-12-07 | 1992-12-07 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177719A true JPH06177719A (ja) | 1994-06-24 |
| JP3186267B2 JP3186267B2 (ja) | 2001-07-11 |
Family
ID=18186954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32636292A Expired - Fee Related JP3186267B2 (ja) | 1992-12-07 | 1992-12-07 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186267B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135086A (ja) * | 2000-10-27 | 2002-05-10 | Asahi Kasei Microsystems Kk | 発振器 |
| JP2006140988A (ja) * | 2004-11-11 | 2006-06-01 | Hynix Semiconductor Inc | 半導体装置のクロック発振器 |
| JP2006166305A (ja) * | 2004-12-10 | 2006-06-22 | Mitsubishi Electric Corp | 半導体回路 |
| JP2007006421A (ja) * | 2005-06-27 | 2007-01-11 | Sharp Corp | 発振回路および電子機器 |
| JP2007311968A (ja) * | 2006-05-17 | 2007-11-29 | Sanyo Electric Co Ltd | 発振回路 |
| JPWO2006092842A1 (ja) * | 2005-02-28 | 2008-08-07 | 富士通株式会社 | 電流制御発振器 |
| US7548131B2 (en) | 2006-10-05 | 2009-06-16 | Oki Semiconductor Co., Ltd. | Oscillation circuit with temperature-dependent current source |
| WO2010016167A1 (ja) * | 2008-08-07 | 2010-02-11 | パナソニック株式会社 | 基準周波数生成回路、半導体集積回路、電子機器 |
| JP2019161379A (ja) * | 2018-03-12 | 2019-09-19 | エイブリック株式会社 | 発振回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102440995B1 (ko) * | 2020-11-09 | 2022-09-07 | 이차혁 | 안전 캔 뚜껑 |
-
1992
- 1992-12-07 JP JP32636292A patent/JP3186267B2/ja not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135086A (ja) * | 2000-10-27 | 2002-05-10 | Asahi Kasei Microsystems Kk | 発振器 |
| JP2006140988A (ja) * | 2004-11-11 | 2006-06-01 | Hynix Semiconductor Inc | 半導体装置のクロック発振器 |
| JP2006166305A (ja) * | 2004-12-10 | 2006-06-22 | Mitsubishi Electric Corp | 半導体回路 |
| US7808331B2 (en) | 2005-02-28 | 2010-10-05 | Fujitsu Limited | Current-controlled oscillator |
| JPWO2006092842A1 (ja) * | 2005-02-28 | 2008-08-07 | 富士通株式会社 | 電流制御発振器 |
| JP4610608B2 (ja) * | 2005-02-28 | 2011-01-12 | 富士通株式会社 | 電流制御発振器 |
| JP2007006421A (ja) * | 2005-06-27 | 2007-01-11 | Sharp Corp | 発振回路および電子機器 |
| JP4641221B2 (ja) * | 2005-06-27 | 2011-03-02 | シャープ株式会社 | 発振回路および電子機器 |
| JP2007311968A (ja) * | 2006-05-17 | 2007-11-29 | Sanyo Electric Co Ltd | 発振回路 |
| US7548131B2 (en) | 2006-10-05 | 2009-06-16 | Oki Semiconductor Co., Ltd. | Oscillation circuit with temperature-dependent current source |
| WO2010016167A1 (ja) * | 2008-08-07 | 2010-02-11 | パナソニック株式会社 | 基準周波数生成回路、半導体集積回路、電子機器 |
| CN102119487A (zh) * | 2008-08-07 | 2011-07-06 | 松下电器产业株式会社 | 基准频率生成电路、半导体集成电路和电子设备 |
| US8212624B2 (en) | 2008-08-07 | 2012-07-03 | Panasonic Corporation | Reference frequency generation circuit, semiconductor integrated circuit, and electronic device |
| JP5280449B2 (ja) * | 2008-08-07 | 2013-09-04 | パナソニック株式会社 | 基準周波数生成回路、半導体集積回路、電子機器 |
| JP2019161379A (ja) * | 2018-03-12 | 2019-09-19 | エイブリック株式会社 | 発振回路 |
| CN110266270A (zh) * | 2018-03-12 | 2019-09-20 | 艾普凌科有限公司 | 振荡电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3186267B2 (ja) | 2001-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4617529A (en) | Ring oscillator with delay element and potential pulling circuit | |
| KR970005824B1 (ko) | 반도체 소자의 모스(mos) 발진기 | |
| JP2990863B2 (ja) | 発振回路 | |
| KR0158006B1 (ko) | 캐패시터와 트랜지스터를 사용하는 지연 회로 | |
| US5912593A (en) | IC (current-capacitor) precision oscillator having frequency and duty cycle controls | |
| US6680656B2 (en) | Function generator with adjustable oscillating frequency | |
| US20050258911A1 (en) | Ring oscillation circuit | |
| JP3186267B2 (ja) | クロック発生回路 | |
| US4316158A (en) | R-C Oscillators using plural inverters | |
| JPH031609A (ja) | 電源電圧に無関係な周波数を有するリング発振器 | |
| EP0320969B1 (en) | Oscillation circuit | |
| US3851277A (en) | Astable multivibrator using insulated-gate field effect transistors | |
| US4283690A (en) | Low power CMOS oscillator | |
| KR20030072527A (ko) | 직류-직류 컨버터의 발진기 | |
| US11942944B2 (en) | Oscillator with improved frequency stability | |
| JP2022156805A (ja) | 遅延回路、及び遅延回路の制御方法 | |
| JP2003283307A (ja) | Ｃｒ発振回路 | |
| JPH05299982A (ja) | リングオシレータ | |
| JP3408006B2 (ja) | 発振回路 | |
| TWI803346B (zh) | 比較器模組與使用其的震盪器 | |
| JPH09107273A (ja) | パルス発振器 | |
| US20240223127A1 (en) | Rc oscillator | |
| KR0167228B1 (ko) | 파워 온 리셋트 회로 | |
| JPS6112411B2 (ja) | ||
| CN113507281A (zh) | 一种环形振荡器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001205 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010410 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |