JP2990863B2 - 発振回路 - Google Patents
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- JP2990863B2 JP2990863B2 JP3153654A JP15365491A JP2990863B2 JP 2990863 B2 JP2990863 B2 JP 2990863B2 JP 3153654 A JP3153654 A JP 3153654A JP 15365491 A JP15365491 A JP 15365491A JP 2990863 B2 JP2990863 B2 JP 2990863B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
Description
【０００１】
【産業上の利用分野】本発明は発振回路に関し、特に半
導体基板上に内蔵可能でかつ低電源電圧で動作可能な発
振回路に関する。
導体基板上に内蔵可能でかつ低電源電圧で動作可能な発
振回路に関する。
【０００２】
【従来の技術】従来、この種の発振回路は、第１の例と
して図８に示すような回路が用いられていた。図８を参
照してこの第１の例の発振回路の構成について説明す
る。
して図８に示すような回路が用いられていた。図８を参
照してこの第１の例の発振回路の構成について説明す
る。
【０００３】この回路は、相補型ＭＯＳ半導体集積回路
に適用される例であるが、コンデンサＣ５１と抵抗Ｒ５
１とで構成さられる遅延回路と、この遅延回路のコンデ
ンサＣ５１を充電，放電させるためのスイッチの役割を
はたす反転ゲート６１及び遅延回路の出力をうけて波形
整形を行う反転ゲート６２とによって構成される単位回
路６を複数段、この例では、４段縦続接続し、更に制御
信号ＣＮＴによって入力端の信号を出力端へ伝達制御す
る制御回路７を２つの単位回路６の間に挿入し、最後段
の単位回路の出力を最前段の入力に接続する構成となっ
ていた。このような構成は、リング型の発振回路として
良く知られているものである。
に適用される例であるが、コンデンサＣ５１と抵抗Ｒ５
１とで構成さられる遅延回路と、この遅延回路のコンデ
ンサＣ５１を充電，放電させるためのスイッチの役割を
はたす反転ゲート６１及び遅延回路の出力をうけて波形
整形を行う反転ゲート６２とによって構成される単位回
路６を複数段、この例では、４段縦続接続し、更に制御
信号ＣＮＴによって入力端の信号を出力端へ伝達制御す
る制御回路７を２つの単位回路６の間に挿入し、最後段
の単位回路の出力を最前段の入力に接続する構成となっ
ていた。このような構成は、リング型の発振回路として
良く知られているものである。
【０００４】この発振回路の発振周波数ｆは、１／ｆ＝
４τｒ＋４τｆ＋τｏで与えられる。ここで、τｒは抵
抗Ｒ５１及びコンデンサＣ５１による遅延回路の充電時
の遅れ時間であり、τｆは同様に遅延回路の放電時の遅
れ時間であり、τｏは制御回路７の遅延時間であり、こ
のτｏは一般にτｒ，τｆに対し十分小である。
４τｒ＋４τｆ＋τｏで与えられる。ここで、τｒは抵
抗Ｒ５１及びコンデンサＣ５１による遅延回路の充電時
の遅れ時間であり、τｆは同様に遅延回路の放電時の遅
れ時間であり、τｏは制御回路７の遅延時間であり、こ
のτｏは一般にτｒ，τｆに対し十分小である。
【０００５】次にこの発振回路の構成法について説明す
る。
る。
【０００６】遅延回路のコンデンサＣ５１はＭＯＳ型の
コンデンサで、数ｐＦであるなら面積的にも半導体基板
上に内蔵することは可能であり、抵抗Ｒ５１は、ＭＯＳ
型のトランジスタのソース・ドレイン形成のためのＰ+
型拡散層・Ｎ+ 型拡散層を用いると、単位面積当りの抵
抗ρｓは５０〜１００Ω程度であり、ＭＯＳ型のトラン
ジスタのゲート電極形成用の多結晶シリコンを用いると
４０〜２０Ωであり、新たに製造工程を追加すれば、１
〜４ｋΩのイオン注入抵抗を利用することができる。こ
れら３種の抵抗体の温度特性は異なり、一般には多結晶
シリコン，Ｐ+型拡散層・Ｎ+ 型拡散層，イオン注入抵
抗の順で温度係数が大きくなるので、抵抗を形成する面
積と、特性の要求に応じて使い分けられている。数１０
ｋΩ程度までは上記の抵抗を内蔵可能である。
コンデンサで、数ｐＦであるなら面積的にも半導体基板
上に内蔵することは可能であり、抵抗Ｒ５１は、ＭＯＳ
型のトランジスタのソース・ドレイン形成のためのＰ+
型拡散層・Ｎ+ 型拡散層を用いると、単位面積当りの抵
抗ρｓは５０〜１００Ω程度であり、ＭＯＳ型のトラン
ジスタのゲート電極形成用の多結晶シリコンを用いると
４０〜２０Ωであり、新たに製造工程を追加すれば、１
〜４ｋΩのイオン注入抵抗を利用することができる。こ
れら３種の抵抗体の温度特性は異なり、一般には多結晶
シリコン，Ｐ+型拡散層・Ｎ+ 型拡散層，イオン注入抵
抗の順で温度係数が大きくなるので、抵抗を形成する面
積と、特性の要求に応じて使い分けられている。数１０
ｋΩ程度までは上記の抵抗を内蔵可能である。
【０００７】遅延回路のスイッチの役割の反転ゲート６
１のゲート幅は、この等価抵抗が抵抗Ｒ５１の抵抗値よ
り十分小さくなるように決める必要がある。
１のゲート幅は、この等価抵抗が抵抗Ｒ５１の抵抗値よ
り十分小さくなるように決める必要がある。
【０００８】このように構成することにより、この発振
回路は数ＭＨｚ程度の発振が可能である。
回路は数ＭＨｚ程度の発振が可能である。
【０００９】この発振回路のデューティー比は、τｒと
τｆとの比で決まり、一般にτｒ≠τｆであり、製造上
のばらつきで、τｒ＝τｆとすることは困難であるの
で、デューティー比は５０％からずれる。
τｆとの比で決まり、一般にτｒ≠τｆであり、製造上
のばらつきで、τｒ＝τｆとすることは困難であるの
で、デューティー比は５０％からずれる。
【００１０】これを防ぐために図９に示すように、単位
回路６の出力に反転ゲート６３を奇数個、この例では１
個追加した単位回路６ａを用いることにより、発振周波
数は同一にしたまま、デューティー比が（τｒ＋τ
ｆ）：（τｒ＋τｆ）で決まるようにすることができる
ので、デューティー比のばらつきはなくなる。
回路６の出力に反転ゲート６３を奇数個、この例では１
個追加した単位回路６ａを用いることにより、発振周波
数は同一にしたまま、デューティー比が（τｒ＋τ
ｆ）：（τｒ＋τｆ）で決まるようにすることができる
ので、デューティー比のばらつきはなくなる。
【００１１】上記のように構成した発振回路であっても
電源電圧に対する依存性は比較的大きく、このために図
１０に示すように、図８における反転ゲート６２の代り
に、入力しきい値にヒステリシスをもつシュミット回路
６４を用いることがある。
電源電圧に対する依存性は比較的大きく、このために図
１０に示すように、図８における反転ゲート６２の代り
に、入力しきい値にヒステリシスをもつシュミット回路
６４を用いることがある。
【００１２】このシュミット回路６４を用いた単位回路
６ｂによる発振回路の発振周波数の電源電圧依存性、回
路シミュレータによるシミュレーション結果を図１１に
示す。図１１から分るように、図１０に示すような回路
においても、電源電圧３ボルト以下になると、発振周波
数の電源電圧依存性が急激に大きくなっている。
６ｂによる発振回路の発振周波数の電源電圧依存性、回
路シミュレータによるシミュレーション結果を図１１に
示す。図１１から分るように、図１０に示すような回路
においても、電源電圧３ボルト以下になると、発振周波
数の電源電圧依存性が急激に大きくなっている。
【００１３】
【発明が解決しようとする課題】この従来の発振回路に
おいては、発振周波数の電源電圧依存性が電源電圧３ボ
ルト程度から急激に大きくなり、ポータブル型の装置に
使用される半導体集積回路に要求される電源電圧は２ボ
ルトと低く、この電源電圧付近では発振周波数の変化が
大きく、安定した発振周波数を得ることができないとい
う欠点があった。
おいては、発振周波数の電源電圧依存性が電源電圧３ボ
ルト程度から急激に大きくなり、ポータブル型の装置に
使用される半導体集積回路に要求される電源電圧は２ボ
ルトと低く、この電源電圧付近では発振周波数の変化が
大きく、安定した発振周波数を得ることができないとい
う欠点があった。
【００１４】本発明の目的は、２ボルト程度の低い電源
電圧まで発振周波数の電源電圧依存性が小さく、安定し
た発振周波数を得ることができる発振回路を提供するこ
とにある。
電圧まで発振周波数の電源電圧依存性が小さく、安定し
た発振周波数を得ることができる発振回路を提供するこ
とにある。
【００１５】
【課題を解決するための手段】本発明の発振回路は、充
電、放電を行うためのコンデンサと、制御信号のレベル
に応じて前記コンデンサに対する充電及び放電の制御を
行うスイッチ回路と、第１及び第２のしきい電圧をもち
かつこれら第１及び第２のしきい電圧をもちかつこれら
第１及び第２のしきい値電圧に対してヒステリシス特性
をもち前記コンデンサの充放電電圧に応じて第１及び第
２のレベルとなる前記制御信号を発生するシュミット回
路と、ソース・ドレイン電極の一方が第１の電源に他方
が前記スイッチ回路に接続された第１のＭＯＳトランジ
スタと、ソース・ドレイン電極の一方が第２の電源に他
方が前記スイッチ回路に接続された第２のＭＯＳトラン
ジスタとにより所定の発振出力を得る単位回路を複数備
え、さらに、前記複数の単位回路にそれぞれ含まれる前
記第１のＭＯＳトランジスタのゲート電極に第１のバイ
アス電圧を、前記第２のＭＯＳトランジスタのゲート電
極に第２のバイアス電圧を共通に与える電流源回路を備
えた発振回路であって、前記複数の単位回路のうち少な
くとも一つの単位回路は、ソース電極及びドレイン電極
が前記第１のＭＯＳトランジスタと共通に接続された第
３のＭＯＳトランジスタと、外部から与えられた第１の
調整制御信号により前記第３のＭＯＳトランジスタのゲ
ート電極を前記第１のＭＯＳトランジスタのゲート電極
に接続する第１のスイッチと、外部から与えられた第２
の調整制御信号により前記第３のＭＯＳトランジスタの
ゲート電極を固定電位に接続する第２のスイッチとを備
えた発振波形調整回路をさらに有する単位回路である。
電、放電を行うためのコンデンサと、制御信号のレベル
に応じて前記コンデンサに対する充電及び放電の制御を
行うスイッチ回路と、第１及び第２のしきい電圧をもち
かつこれら第１及び第２のしきい電圧をもちかつこれら
第１及び第２のしきい値電圧に対してヒステリシス特性
をもち前記コンデンサの充放電電圧に応じて第１及び第
２のレベルとなる前記制御信号を発生するシュミット回
路と、ソース・ドレイン電極の一方が第１の電源に他方
が前記スイッチ回路に接続された第１のＭＯＳトランジ
スタと、ソース・ドレイン電極の一方が第２の電源に他
方が前記スイッチ回路に接続された第２のＭＯＳトラン
ジスタとにより所定の発振出力を得る単位回路を複数備
え、さらに、前記複数の単位回路にそれぞれ含まれる前
記第１のＭＯＳトランジスタのゲート電極に第１のバイ
アス電圧を、前記第２のＭＯＳトランジスタのゲート電
極に第２のバイアス電圧を共通に与える電流源回路を備
えた発振回路であって、前記複数の単位回路のうち少な
くとも一つの単位回路は、ソース電極及びドレイン電極
が前記第１のＭＯＳトランジスタと共通に接続された第
３のＭＯＳトランジスタと、外部から与えられた第１の
調整制御信号により前記第３のＭＯＳトランジスタのゲ
ート電極を前記第１のＭＯＳトランジスタのゲート電極
に接続する第１のスイッチと、外部から与えられた第２
の調整制御信号により前記第３のＭＯＳトランジスタの
ゲート電極を固定電位に接続する第２のスイッチとを備
えた発振波形調整回路をさらに有する単位回路である。
【００１６】また、前記発振波形調整回路は、ソース電
極及びドレイン電極が前記第２のＭＯＳトランジスタと
共通に接続された第４のＭＯＳトランジスタと、外部か
ら与えられた第３の調整制御信号により前記第４のＭＯ
Ｓトランジスタのゲート電極を前記第２のＭＯＳトラン
ジスタのゲート電極に接続する第３のスイッチと、外部
から与えられた第４の調整制御信号により前記第４のＭ
ＯＳトランジスタのゲート電極を固定電位に接続する第
４のスイッチとをさらに備えた発振波形調整回路であ
る。
極及びドレイン電極が前記第２のＭＯＳトランジスタと
共通に接続された第４のＭＯＳトランジスタと、外部か
ら与えられた第３の調整制御信号により前記第４のＭＯ
Ｓトランジスタのゲート電極を前記第２のＭＯＳトラン
ジスタのゲート電極に接続する第３のスイッチと、外部
から与えられた第４の調整制御信号により前記第４のＭ
ＯＳトランジスタのゲート電極を固定電位に接続する第
４のスイッチとをさらに備えた発振波形調整回路であ
る。
【００１７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１８】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１９】この実施例は、充電，放電を行うためのコ
ンデンサＣ１と、ソースを第１の電源供給端子と接続し
ゲート及びドレインを共通接続するＰ型の第１のトラン
ジスタＴ１と、一端をこの第１のトランジスタＴ１のゲ
ート及びドレインと接続し他端を第２の電源供給端子の
接地端子と接続する第１の抵抗Ｒ１と、並びにソースを
第１の電源供給端子と接続しゲートを第１のトランジス
タＴ１のゲート及びドレインと接続するＰ型の第２のト
ランジスタを含みコンデンサＣ１への充電電流の値を決
定するカレントミラー型の第１の電流源回路１ａと、ソ
ースを接地端子と接続しゲート及びドレインを共通接続
するＮ型の第３のトランジスタＴ３と、一端をこの第３
のトランジスタＴ３のゲート及びドレインと接続し他端
を第１の電源供給端子と接続する第２の抵抗Ｒ２、並び
にソースを接地端子と接続しゲートを第３のトランジス
タＴ３のゲート及びドレインと接続するＮ型の第４のト
ランジスタＴ４を含みコンデンサＣ１からの放電電流の
値を決定するカレントミラー型の第２の電流源回路１ｂ
と、ソースを第２のトランジスタＴ２のドレインと接続
するＰ型のトランジスタＴ５及びソースを第４のトラン
ジスタＴ４のドレインと接続するＮ型のトランジスタＴ
６を備え制御信号ＳＣＮＴのレベルに応じてコンデンサ
Ｃ１に対する充電及び放電の制御を行うスイッチ回路２
と、トランジスタＴ７〜Ｔ１４を備え第１及び第２のし
きい電圧をもちかつこれら第１及び第２のしきい値電圧
に対してヒステリシス特性をもちコンデンサＣ１の充放
電電圧に応じて第１及び第２のレベルとなる制御信号Ｓ
ＣＮＴを発生するシュミット回路３と、トランジスタＴ
１５，Ｔ１６を備えシュミット回路２の出力信号（ＳＣ
ＮＴ）を反転増幅して出力（ＯＵＴ）する出力回路４と
を有する構成となっている。
ンデンサＣ１と、ソースを第１の電源供給端子と接続し
ゲート及びドレインを共通接続するＰ型の第１のトラン
ジスタＴ１と、一端をこの第１のトランジスタＴ１のゲ
ート及びドレインと接続し他端を第２の電源供給端子の
接地端子と接続する第１の抵抗Ｒ１と、並びにソースを
第１の電源供給端子と接続しゲートを第１のトランジス
タＴ１のゲート及びドレインと接続するＰ型の第２のト
ランジスタを含みコンデンサＣ１への充電電流の値を決
定するカレントミラー型の第１の電流源回路１ａと、ソ
ースを接地端子と接続しゲート及びドレインを共通接続
するＮ型の第３のトランジスタＴ３と、一端をこの第３
のトランジスタＴ３のゲート及びドレインと接続し他端
を第１の電源供給端子と接続する第２の抵抗Ｒ２、並び
にソースを接地端子と接続しゲートを第３のトランジス
タＴ３のゲート及びドレインと接続するＮ型の第４のト
ランジスタＴ４を含みコンデンサＣ１からの放電電流の
値を決定するカレントミラー型の第２の電流源回路１ｂ
と、ソースを第２のトランジスタＴ２のドレインと接続
するＰ型のトランジスタＴ５及びソースを第４のトラン
ジスタＴ４のドレインと接続するＮ型のトランジスタＴ
６を備え制御信号ＳＣＮＴのレベルに応じてコンデンサ
Ｃ１に対する充電及び放電の制御を行うスイッチ回路２
と、トランジスタＴ７〜Ｔ１４を備え第１及び第２のし
きい電圧をもちかつこれら第１及び第２のしきい値電圧
に対してヒステリシス特性をもちコンデンサＣ１の充放
電電圧に応じて第１及び第２のレベルとなる制御信号Ｓ
ＣＮＴを発生するシュミット回路３と、トランジスタＴ
１５，Ｔ１６を備えシュミット回路２の出力信号（ＳＣ
ＮＴ）を反転増幅して出力（ＯＵＴ）する出力回路４と
を有する構成となっている。
【００２０】図２にこの実施例の動作を説明するタイミ
ングチャートを示す。節点Ｎａはシュミット回路３のシ
ュミット幅△ＶT で時間的に順次充電放電を繰り返す波
形となり、充電放電時間τは、２つの電流源回路１ａ，
１ｂによって決定される電流値ＩとコンデンサＣ１の容
量値Ｃとの関係は次式により与えられる。
ングチャートを示す。節点Ｎａはシュミット回路３のシ
ュミット幅△ＶT で時間的に順次充電放電を繰り返す波
形となり、充電放電時間τは、２つの電流源回路１ａ，
１ｂによって決定される電流値ＩとコンデンサＣ１の容
量値Ｃとの関係は次式により与えられる。
【００２１】
【００２２】この実施例において、電流源となるＰ型ト
ランジスタＴ１とＮ型トランジスタＴ３とを用いて２つ
の電流源回路１ａ，１ｂを形成する理由は、Ｐ型のトラ
ンジスタ，Ｎ型のトランジスタのしきい値電圧のばらつ
きによりシュミット幅が変わり、この変化を電流源回路
１ａ，１ｂの電流値によって補償し、発振周波数のばら
つきが小さくなるようにするためである。
ランジスタＴ１とＮ型トランジスタＴ３とを用いて２つ
の電流源回路１ａ，１ｂを形成する理由は、Ｐ型のトラ
ンジスタ，Ｎ型のトランジスタのしきい値電圧のばらつ
きによりシュミット幅が変わり、この変化を電流源回路
１ａ，１ｂの電流値によって補償し、発振周波数のばら
つきが小さくなるようにするためである。
【００２３】図３はこの実施例の電源電圧に対する発振
周波数の特性図である。
周波数の特性図である。
【００２４】図１１に示された従来例の特性では、電源
電圧２ボルトになると発振周波数は急激に低下したが、
この実施例では電源電圧が２ボルトより低下しても発振
周波数はあまり変化しない。
電圧２ボルトになると発振周波数は急激に低下したが、
この実施例では電源電圧が２ボルトより低下しても発振
周波数はあまり変化しない。
【００２５】図４は本発明の第２の実施例を示す回路図
である。
である。
【００２６】この実施例は、第１及び第２の電流源回路
に対し１つの電流源（Ｔ１，Ｒ１）を共用したもので、
この電流源の電流を１つはトランジスタＴ１と共にカレ
ントミラー回路を形成するトランジスタＴ２に伝達し、
他はトランジスタＴ１と共にカレントミラー回路を形成
するトランジスタＴ１７を介して、カレントミラー回路
を形成するトランジスタＴ３，Ｔ４のトランジスタＴ３
に入力し、更にトランジスタＴ４へ伝達している。
に対し１つの電流源（Ｔ１，Ｒ１）を共用したもので、
この電流源の電流を１つはトランジスタＴ１と共にカレ
ントミラー回路を形成するトランジスタＴ２に伝達し、
他はトランジスタＴ１と共にカレントミラー回路を形成
するトランジスタＴ１７を介して、カレントミラー回路
を形成するトランジスタＴ３，Ｔ４のトランジスタＴ３
に入力し、更にトランジスタＴ４へ伝達している。
【００２７】シュミット回路３ａは、高いしきい値電圧
をもつ入力用の反転ゲートＩＶ１と、低いしきい値電圧
をもつ入力用の反転ゲートＩＶ２と、反転ゲートＩＶ２
の出力を反転する反転ゲートＩＶ３と、反転ゲートＩＶ
１，ＩＶ３の出力を入力しフリップフロップを形成する
論理ゲートＧ１，Ｇ２と、論理ゲートＧ２の出力を反転
し制御信号ＳＣＮＴを出力する反転ゲートＩＶ４とを備
えた構成となっており、シュミット幅は反転ゲートＩＶ
１，ＩＶ２のしきい値電圧の差で与えられる。機能的に
は第１の実施例のシュミット回路３と同一である。ま
た、各部信号の波形も第１の実施例と同様である。
をもつ入力用の反転ゲートＩＶ１と、低いしきい値電圧
をもつ入力用の反転ゲートＩＶ２と、反転ゲートＩＶ２
の出力を反転する反転ゲートＩＶ３と、反転ゲートＩＶ
１，ＩＶ３の出力を入力しフリップフロップを形成する
論理ゲートＧ１，Ｇ２と、論理ゲートＧ２の出力を反転
し制御信号ＳＣＮＴを出力する反転ゲートＩＶ４とを備
えた構成となっており、シュミット幅は反転ゲートＩＶ
１，ＩＶ２のしきい値電圧の差で与えられる。機能的に
は第１の実施例のシュミット回路３と同一である。ま
た、各部信号の波形も第１の実施例と同様である。
【００２８】電流源を１個にすることにより、Ｐ型のト
ランジスタＴ２を通してコンデンサＣ１へ充電するとき
の電流値と、Ｎ型のトランジスタＴ４を通してコンデン
サＣ１から放電するときの電流値とを等しくするとがで
きるという利点がある。このためにデューティー比も等
しくなる。
ランジスタＴ２を通してコンデンサＣ１へ充電するとき
の電流値と、Ｎ型のトランジスタＴ４を通してコンデン
サＣ１から放電するときの電流値とを等しくするとがで
きるという利点がある。このためにデューティー比も等
しくなる。
【００２９】図５は本発明の第３の実施例を示す回路図
である。
である。
【００３０】この実施例は、外部からの調整制御信号Ａ
ＤＪによりオン，オフするスイッチ素子Ｓ１〜Ｓ４でオ
ン，オフ制御されるトランジスタＴ１８，Ｔ１９を備
え、調整制御信号ＡＤＪによりトランジスタＴ１８，Ｔ
１９をオン，オフして電流源回路１ａのトランジスタＴ
２に流れる電流の値を切換え調整する調整回路５を設け
たものである。
ＤＪによりオン，オフするスイッチ素子Ｓ１〜Ｓ４でオ
ン，オフ制御されるトランジスタＴ１８，Ｔ１９を備
え、調整制御信号ＡＤＪによりトランジスタＴ１８，Ｔ
１９をオン，オフして電流源回路１ａのトランジスタＴ
２に流れる電流の値を切換え調整する調整回路５を設け
たものである。
【００３１】調整回路５を設けることにより、コンデン
サＣ１の充電電流と放電電流との比を変えて発振周波数
やデューティー比を変えることができ、また、製造工程
上のばらつきに対する発振周波数やデューティー比の補
正を行うことができる。
サＣ１の充電電流と放電電流との比を変えて発振周波数
やデューティー比を変えることができ、また、製造工程
上のばらつきに対する発振周波数やデューティー比の補
正を行うことができる。
【００３２】また、調整回路５と同様の回路を電流源回
路１ｂに対して設けることもできる。電流源回路１ａ，
１ｂの両方に設けることにより発振周波数及びデューテ
ィー比をより細かく正確に調整することができる。
路１ｂに対して設けることもできる。電流源回路１ａ，
１ｂの両方に設けることにより発振周波数及びデューテ
ィー比をより細かく正確に調整することができる。
【００３３】なお、この実施例においては、調整用の素
子をトランジスタとしたが、多結晶シリコンを用いたヒ
ューズ素子や、ＥＰＲＯＭ，ＥＥＰＲＯＭ等の不揮発性
記憶素子，抵抗素子とスイッチ素子との組合せ等、その
実現手段は数多くある。
子をトランジスタとしたが、多結晶シリコンを用いたヒ
ューズ素子や、ＥＰＲＯＭ，ＥＥＰＲＯＭ等の不揮発性
記憶素子，抵抗素子とスイッチ素子との組合せ等、その
実現手段は数多くある。
【００３４】図６は本発明の第４の実施例を示す回路図
である。
である。
【００３５】この実施例は、１つの電流源回路１Ａに２
つの単位回路６Ａ，６Ｂを接続し、電流源回路が１つで
２つの発振出力を得ることができるようにしたものであ
る。
つの単位回路６Ａ，６Ｂを接続し、電流源回路が１つで
２つの発振出力を得ることができるようにしたものであ
る。
【００３６】単位回路６Ａ，６Ｂ内のコンデンサＣ１の
値を変えるとか、電流源回路１Ａに対するトランジスタ
Ｔ２，Ｔ４の電流比を変える等により、同時に異なる周
波数の発振出力を得ることができる。
値を変えるとか、電流源回路１Ａに対するトランジスタ
Ｔ２，Ｔ４の電流比を変える等により、同時に異なる周
波数の発振出力を得ることができる。
【００３７】図７は本発明の第５の実施例を示す回路図
である。
である。
【００３８】この実施例は、単位回路６Ｃ内に、コンデ
ンサＣ１の充電電流，放電電流の値を切換え調整する調
整回路５ａを設けたものである。
ンサＣ１の充電電流，放電電流の値を切換え調整する調
整回路５ａを設けたものである。
【００３９】単位回路をこのような構成とすることによ
り、１つの電流源回路に複数の単位回路を接続し、発振
周波数やデューティー比がそれぞれ外部から切換え調整
できる複数の発振出力を得ることができ、応用範囲が拡
大する。
り、１つの電流源回路に複数の単位回路を接続し、発振
周波数やデューティー比がそれぞれ外部から切換え調整
できる複数の発振出力を得ることができ、応用範囲が拡
大する。
【００４０】これら実施例において、使用される抵抗及
びコデンサの値は発振周波数によって異なるが、抵抗は
１０〜１００ｋΩ、コンデンサは１〜１０ｐＦの範囲で
あり、上記の抵抗及びコンデンサの値で数ＭＨｚの程度
の周波数の発振出力を得ることが可能である。
びコデンサの値は発振周波数によって異なるが、抵抗は
１０〜１００ｋΩ、コンデンサは１〜１０ｐＦの範囲で
あり、上記の抵抗及びコンデンサの値で数ＭＨｚの程度
の周波数の発振出力を得ることが可能である。
【００４１】
【発明の効果】以上説明したように本発明は、コンデン
サの充放電電流の値を決定する電流源回路を設け、２つ
のしきい値電圧をもつシュミット回路によりコンデンサ
の充放電電圧を検出して低レベル，高レベルとなる制御
信号を発生させ、この制御信号によりコンデンサの充
電，放電を制御するスイッチ回路を設けた構成とするこ
とにより、コンデンサの充電電流，放電電流の値を電流
源回路により補正でき、かつこれらが相互に補償し合う
ので、２ボルト程度の低い電源電圧まで、発振周波数の
電源電圧依存性を小さくすることができ、安定した発振
周波数を得ることができる効果がある。
サの充放電電流の値を決定する電流源回路を設け、２つ
のしきい値電圧をもつシュミット回路によりコンデンサ
の充放電電圧を検出して低レベル，高レベルとなる制御
信号を発生させ、この制御信号によりコンデンサの充
電，放電を制御するスイッチ回路を設けた構成とするこ
とにより、コンデンサの充電電流，放電電流の値を電流
源回路により補正でき、かつこれらが相互に補償し合う
ので、２ボルト程度の低い電源電圧まで、発振周波数の
電源電圧依存性を小さくすることができ、安定した発振
周波数を得ることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミングチャートである。
各部信号のタイミングチャートである。
【図３】図１に示された実施例の効果を説明するための
電源電圧に対する発振周波数の特性図である。
電源電圧に対する発振周波数の特性図である。
【図４】本発明の第２の実施例を示す回路図である。
【図５】本発明の第３の実施例を示す回路図である。
【図６】本発明の第４の実施例を示す回路図である。
【図７】本発明の第５の実施例を示す回路図である。
【図８】従来の発振回路の第１の例を示す回路図であ
る。
る。
【図９】従来の発振回路の第２の例を示す回路図であ
る。
る。
【図１０】従来の発振回路の第３の例を示す回路図であ
る。
る。
【図１１】図１０に示された発振回路の電源電圧に対す
る発振周波数の特性図である。
る発振周波数の特性図である。
【符号の説明】 １，１ａ，１ｂ，１Ａ 電流源回路 ２ スイッチ回路 ３，３ａ シュミット回路 ４ 出力回路 ５，５ａ 調整回路 ６，６ａ，６ｂ，６Ａ〜６Ｃ 単位回路 ７ 制御回路 ６１〜６３ 反転ゲート ６４ シュミット回路 Ｃ１，Ｃ５１ コンデンサ Ｒ１〜Ｒ３，Ｒ５１ 抵抗 Ｔ１〜Ｔ２３，Ｔ５１〜Ｔ６８ トランジスタ
Claims (4)
- 【請求項１】 充電、放電を行うためのコンデンサと、
制御信号のレベルに応じて前記コンデンサに対する充電
及び放電の制御を行うスイッチ回路と、第１及び第２の
しきい電圧をもちかつこれら第１及び第２のしきい電圧
をもちかつこれら第１及び第２のしきい値電圧に対して
ヒステリシス特性をもち前記コンデンサの充放電電圧に
応じて第１及び第２のレベルとなる前記制御信号を発生
するシュミット回路と、ソース・ドレイン電極の一方が
第１の電源に他方が前記スイッチ回路に接続された第１
のＭＯＳトランジスタと、ソース・ドレイン電極の一方
が第２の電源に他方が前記スイッチ回路に接続された第
２のＭＯＳトランジスタとにより所定の発振出力を得る
単位回路を複数備え、 さらに、前記複数の単位回路にそれぞれ含まれる前記第
１のＭＯＳトランジスタのゲート電極に第１のバイアス
電圧を、前記第２のＭＯＳトランジスタのゲート電極に
第２のバイアス電圧を共通に与える電流源回路を備えた
発振回路であって、 前記複数の単位回路のうち少なくとも一つの単位回路
は、ソース電極及びドレイン電極が前記第１のＭＯＳト
ランジスタと共通に接続された第３のＭＯＳトランジス
タと、外部から与えられた第１の調整制御信号により前
記第３のＭＯＳトランジスタのゲート電極を前記第１の
ＭＯＳトランジスタのゲート電極に接続する第１のスイ
ッチと、外部から与えられた第２の調整制御信号により
前記第３のＭＯＳトランジスタのゲート電極を固定電位
に接続する第２のスイッチとを備えた発振波形調整回路
をさらに有する単位回路である ことを特徴とする発振回
路。 - 【請求項２】 前記発振波形調整回路は、ソース電極及
びドレイン電極が前記第２のＭＯＳトランジスタと共通
に接続された第４のＭＯＳトランジスタと、外部から与
えられた第３の調整制御信号により前記第４のＭＯＳト
ランジスタのゲート電極を前記第２のＭＯＳトランジス
タのゲート電極に接続する第３のスイッチと、外部から
与えられた第４の調整制御信号により前記第４のＭＯＳ
トランジスタのゲート電極を固定電位に接続する第４の
スイッチとをさらに備えた発振波形調整回路であること
を特徴とする請求項１記載の発振回路。 - 【請求項３】 前記電流源回路は、第５のＭＯＳトラン
ジスタと第６のＭＯＳト ランジスタとを含み、前記第５
のＭＯＳトランジスタと前記第１のＭＯＳトランジスタ
とで、前記第５のＭＯＳトランジスタに流れる電流に比
例する電流を前記第１のＭＯＳトランジスタに流す第１
のカレントミラー回路を構成し、前記第６のＭＯＳトラ
ンジスタと前記第２のＭＯＳトランジスタとで、前記第
６のＭＯＳトランジスタに流れる電流に比例する電流を
前記第２のＭＯＳトランジスタに流す第２のカレントミ
ラー回路を構成したことを特徴とする請求項１または請
求項２記載の発振回路。 - 【請求項４】 前記電流源回路は、前記第５のＭＯＳト
ランジスタと前記第６のＭＯＳトランジスタとで、前記
第５のＭＯＳトランジスタに流れる電流と前記第６のト
ランジスタに流れる電流とが比例した電流になるように
する第３のカレントミラー回路を構成したことを特徴と
する請求項３記載の発振回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153654A JP2990863B2 (ja) | 1991-06-26 | 1991-06-26 | 発振回路 |
| US07/903,337 US5250914A (en) | 1991-06-26 | 1992-06-24 | Oscillation circuit operating with stable oscillation frequency at a specific low power-supply voltage |
| KR1019920011090A KR960005193B1 (ko) | 1991-06-26 | 1992-06-25 | 발진 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153654A JP2990863B2 (ja) | 1991-06-26 | 1991-06-26 | 発振回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH057133A JPH057133A (ja) | 1993-01-14 |
| JP2990863B2 true JP2990863B2 (ja) | 1999-12-13 |
Family
ID=15567265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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| JPH06260837A (ja) * | 1993-03-04 | 1994-09-16 | Nec Ic Microcomput Syst Ltd | 発振回路 |
| JPH0685525U (ja) * | 1993-05-12 | 1994-12-06 | ティアック株式会社 | 発振回路 |
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-
1992
- 1992-06-24 US US07/903,337 patent/US5250914A/en not_active Expired - Lifetime
- 1992-06-25 KR KR1019920011090A patent/KR960005193B1/ko not_active IP Right Cessation
Also Published As
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