JPH06260837A - 発振回路 - Google Patents
発振回路Info
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- JPH06260837A JPH06260837A JP5043442A JP4344293A JPH06260837A JP H06260837 A JPH06260837 A JP H06260837A JP 5043442 A JP5043442 A JP 5043442A JP 4344293 A JP4344293 A JP 4344293A JP H06260837 A JPH06260837 A JP H06260837A
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- 238000010248 power generation Methods 0.000 claims 1
- 208000035871 PIK3CA-related overgrowth syndrome Diseases 0.000 abstract 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
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Abstract
(57)【要約】
【目的】発振周波数の電源電圧依存性を低減する発振器
を提供する。 【構成】本発明の発振回路は、発振信号を生成して出力
する発振部９、高電位バイアス電圧ならびに低電位バイ
アス電圧を出力するバイアス発生部１と、前記高電位バ
イアス電圧ならびに低電位バイアス電圧を受けて、発振
部９に対する駆動電流を供給する電流供給部６とを有す
る発振回路において、バイアス発生部１が、所定の電源
電圧ＶDDを供給されて前記高電位バイアス電圧を生成し
て出力するＰＭＯＳトランジスタ２および抵抗３を含む
バイアス電圧発生回路と、前記電源電圧ＶDDを供給され
て前記低電位バイアス電圧を生成して出力する抵抗４お
よびＮＭＯＳトランジスタ５を含むバイアス電圧発生回
路とを個別に備えて構成される。
を提供する。 【構成】本発明の発振回路は、発振信号を生成して出力
する発振部９、高電位バイアス電圧ならびに低電位バイ
アス電圧を出力するバイアス発生部１と、前記高電位バ
イアス電圧ならびに低電位バイアス電圧を受けて、発振
部９に対する駆動電流を供給する電流供給部６とを有す
る発振回路において、バイアス発生部１が、所定の電源
電圧ＶDDを供給されて前記高電位バイアス電圧を生成し
て出力するＰＭＯＳトランジスタ２および抵抗３を含む
バイアス電圧発生回路と、前記電源電圧ＶDDを供給され
て前記低電位バイアス電圧を生成して出力する抵抗４お
よびＮＭＯＳトランジスタ５を含むバイアス電圧発生回
路とを個別に備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は発振回路に関し、特にセ
ルフリフレッシュ機能を有するＤＲＡＭに形成される発
振回路に関する。
ルフリフレッシュ機能を有するＤＲＡＭに形成される発
振回路に関する。
【０００２】
【従来の技術】一般に、発振回路は、半導体集積回路に
おいて周期的な信号を発生させるために用いられるが、
その最も簡単な発振回路の一例が図３に示される。図３
においては、当該発振回路はＣＭＯＳインバータ２２の
みにより構成されており、ＣＭＯＳインバータ２２の出
力１０２は、端子５１を介して出力されるとともに、入
力１０１としてＣＭＯＳインバータ２２に帰還入力され
る。今、入力１０１が電源電圧の電位であれば出力１０
２は接地電位に変化してゆき、それに対応して、入力１
０１も接地電位に変化してゆく。そしてまた出力１０２
は電源電位に変化する。このようにして、端子５１に
は、電源電圧の電位と接地電位とが周期的に現われて、
発振信号として出力される。この場合の発振周波数は、
電源電圧、ＣＭＯＳインバータ２２を構成するＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタの電流駆動能
力およびＣＭＯＳインバータ２２により駆動される負荷
等に依存している。
おいて周期的な信号を発生させるために用いられるが、
その最も簡単な発振回路の一例が図３に示される。図３
においては、当該発振回路はＣＭＯＳインバータ２２の
みにより構成されており、ＣＭＯＳインバータ２２の出
力１０２は、端子５１を介して出力されるとともに、入
力１０１としてＣＭＯＳインバータ２２に帰還入力され
る。今、入力１０１が電源電圧の電位であれば出力１０
２は接地電位に変化してゆき、それに対応して、入力１
０１も接地電位に変化してゆく。そしてまた出力１０２
は電源電位に変化する。このようにして、端子５１に
は、電源電圧の電位と接地電位とが周期的に現われて、
発振信号として出力される。この場合の発振周波数は、
電源電圧、ＣＭＯＳインバータ２２を構成するＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタの電流駆動能
力およびＣＭＯＳインバータ２２により駆動される負荷
等に依存している。
【０００３】発振回路は、ＤＲＡＭの回路にも用いられ
ているが、特に、セルフリフレッシュ機能を有するＤＲ
ＡＭに用いる場合には、発振周波数は電源電圧に対する
依存性が小さい方がよい。ＤＲＡＭのセルフリフレッシ
ュ機能とは、一度そのモードに入ると、ＤＲＡＭの入力
信号を何ら変化させる必要がなく、ＤＲＡＭ内部で周期
的にリフレッシュサイクルを自動的に行う機能であり、
その動作を実行させるためには、発振回路の発振出力信
号が計時機能を果しており、一定期間が経過する度ごと
にリフレッシュサイクルが起動される。一般に、電源電
圧が低くなる程発振回路の発振周波数は低くなるため、
セルフリフレッシュモード時におけるリフレッシュ間隔
は、電源電圧が低くなる程長くなる。セルフリフレッシ
ュモード時のリフレッシュ間隔は、或るメモリセルがリ
フレッシュされて、他のメモリセルが順次リフレッシュ
された後に、再度リフレッシュされた時に正しくリフレ
ッシュを行うことができるだけの電荷量が保持されてい
る期間内であり、且つ消費電流の低減のために、前記の
条件内において可能な限り長く時間をとることが条件と
なる。しかしながら、発振回路の発振周波数の電源電圧
依存度が大きいと、セルフリフレッシュモード時のリフ
レッシュ間隔を決定する際には、電源電圧が低い時にリ
フレッシュが可能であるように設定しなければならない
が、これにより、電源電圧が高い時には必要以上にリフ
レッシュ間隔が短かくなる上、消費電流も大きくなる。
このような理由により、セルフリフレッシュ機能を実現
するための発振回路としては、発振周波数の電源依存度
の小さい方式が求められている。
ているが、特に、セルフリフレッシュ機能を有するＤＲ
ＡＭに用いる場合には、発振周波数は電源電圧に対する
依存性が小さい方がよい。ＤＲＡＭのセルフリフレッシ
ュ機能とは、一度そのモードに入ると、ＤＲＡＭの入力
信号を何ら変化させる必要がなく、ＤＲＡＭ内部で周期
的にリフレッシュサイクルを自動的に行う機能であり、
その動作を実行させるためには、発振回路の発振出力信
号が計時機能を果しており、一定期間が経過する度ごと
にリフレッシュサイクルが起動される。一般に、電源電
圧が低くなる程発振回路の発振周波数は低くなるため、
セルフリフレッシュモード時におけるリフレッシュ間隔
は、電源電圧が低くなる程長くなる。セルフリフレッシ
ュモード時のリフレッシュ間隔は、或るメモリセルがリ
フレッシュされて、他のメモリセルが順次リフレッシュ
された後に、再度リフレッシュされた時に正しくリフレ
ッシュを行うことができるだけの電荷量が保持されてい
る期間内であり、且つ消費電流の低減のために、前記の
条件内において可能な限り長く時間をとることが条件と
なる。しかしながら、発振回路の発振周波数の電源電圧
依存度が大きいと、セルフリフレッシュモード時のリフ
レッシュ間隔を決定する際には、電源電圧が低い時にリ
フレッシュが可能であるように設定しなければならない
が、これにより、電源電圧が高い時には必要以上にリフ
レッシュ間隔が短かくなる上、消費電流も大きくなる。
このような理由により、セルフリフレッシュ機能を実現
するための発振回路としては、発振周波数の電源依存度
の小さい方式が求められている。
【０００４】従来の、この種の発振回路としては、図２
にその一例が示されるように、ＰＭＯＳトランジスタ１
３、抵抗１４およびＮＭＯＳトランジスタ１５を含むバ
イアス発生部１２と、ＰＭＯＳトランジスタ１７および
ＮＭＯＳトランジスタ１８を含む電流供給部１６と、Ｐ
ＭＯＳトランジスタ２０およびＮＭＯＳトランジスタ２
１を含む発振部１９とを備えて構成されている。
にその一例が示されるように、ＰＭＯＳトランジスタ１
３、抵抗１４およびＮＭＯＳトランジスタ１５を含むバ
イアス発生部１２と、ＰＭＯＳトランジスタ１７および
ＮＭＯＳトランジスタ１８を含む電流供給部１６と、Ｐ
ＭＯＳトランジスタ２０およびＮＭＯＳトランジスタ２
１を含む発振部１９とを備えて構成されている。
【０００５】図２において、バイアス発生部１２におい
ては、電源（電源電圧ＶDD）より接地電位に対して直流
電流が流れるが、節点Ａ2 の電位をＶA2とし、節点Ｂ2
の電位をＶB2とすると、これらの電位は次式にて与えら
れる。
ては、電源（電源電圧ＶDD）より接地電位に対して直流
電流が流れるが、節点Ａ2 の電位をＶA2とし、節点Ｂ2
の電位をＶB2とすると、これらの電位は次式にて与えら
れる。
【０００６】
【０００７】
【０００８】ここで、ＶTP（＜０）は、ＰＭＯＳトラン
ジスタ１３のしきい値電圧、ＶTNはＮＭＯＳトランジス
タ１５のしきい値電圧、Ｒは抵抗１４の抵抗値、ｋはＭ
ＯＳトランジスタの電流駆動能力で、ＭＯＳトランジス
タの寸法、ゲート酸化膜の膜厚および比誘電率等に依存
する値であり、ここでは、簡単のためにＰＭＯＳトラン
ジスタ１３とＮＭＯＳトランジスタ１５において等しい
値のｋとする。これらの節点Ａ2 およびＢ2 における電
位ＶA2とＶB2は、それぞれ電流供給部１６のＰＭＯＳト
ランジスタ１７およびＮＭＯＳトランジスタ１８のゲー
トに入力され、電流供給部１６から発振部１９に供給さ
れる駆動電流が制御される。
ジスタ１３のしきい値電圧、ＶTNはＮＭＯＳトランジス
タ１５のしきい値電圧、Ｒは抵抗１４の抵抗値、ｋはＭ
ＯＳトランジスタの電流駆動能力で、ＭＯＳトランジス
タの寸法、ゲート酸化膜の膜厚および比誘電率等に依存
する値であり、ここでは、簡単のためにＰＭＯＳトラン
ジスタ１３とＮＭＯＳトランジスタ１５において等しい
値のｋとする。これらの節点Ａ2 およびＢ2 における電
位ＶA2とＶB2は、それぞれ電流供給部１６のＰＭＯＳト
ランジスタ１７およびＮＭＯＳトランジスタ１８のゲー
トに入力され、電流供給部１６から発振部１９に供給さ
れる駆動電流が制御される。
【０００９】一般に、発振回路の発振周波数は、発振出
力信号が電源電位から接地電位に変化して、再び電源電
位に戻るまでの時間の逆数である。また、発振回路の出
力電位がＶDDから接地電位に変動する時に、発振回路の
出力電位ＶO は、時間ｔにおいては次式にて与えられ
る。
力信号が電源電位から接地電位に変化して、再び電源電
位に戻るまでの時間の逆数である。また、発振回路の出
力電位がＶDDから接地電位に変動する時に、発振回路の
出力電位ＶO は、時間ｔにおいては次式にて与えられ
る。
【００１０】
【００１１】
【００１２】上式において、(3) 式は、ＮＭＯＳトラン
ジスタが飽和領域の場合であり、また(4) 式は、ＮＭＯ
Ｓトランジスタが非飽和領域の場合である。また、ＩDS
はＮＭＯＳトランジスタのドレイン・ソース間電流で、
ＣはＮＭＯＳトランジスタにより駆動される負荷容量で
ある。他方、発振部１９におけるＰＭＯＳトランジスタ
２０およびＮＭＯＳトランジスタ２１のゲート入力の電
位は、電源電位と接地電位との間の電位であり、ＶGSの
電源電圧依存性は、図２および図３の発振回路において
差異はなく、非飽和領域は無視してもよい。しかし、発
振回路の発振周波数の電源電圧依存性は、上記の(3) 式
の時間ｔの１次項の係数ＩDS／ＣのＩDSにより決定さ
れ、このＩDSが大きい程、発振周波数は高くなる。
ジスタが飽和領域の場合であり、また(4) 式は、ＮＭＯ
Ｓトランジスタが非飽和領域の場合である。また、ＩDS
はＮＭＯＳトランジスタのドレイン・ソース間電流で、
ＣはＮＭＯＳトランジスタにより駆動される負荷容量で
ある。他方、発振部１９におけるＰＭＯＳトランジスタ
２０およびＮＭＯＳトランジスタ２１のゲート入力の電
位は、電源電位と接地電位との間の電位であり、ＶGSの
電源電圧依存性は、図２および図３の発振回路において
差異はなく、非飽和領域は無視してもよい。しかし、発
振回路の発振周波数の電源電圧依存性は、上記の(3) 式
の時間ｔの１次項の係数ＩDS／ＣのＩDSにより決定さ
れ、このＩDSが大きい程、発振周波数は高くなる。
【００１３】図２に示される発振回路においては、電流
供給部１６のＮＭＯＳトランジスタ１８により、発振部
１９の放電電流が制御されている。ＮＭＯＳトランジス
タ１８の飽和領域におけるドレイン・リース間電流をＩ
DS2 とすると、このＩDS2 は次式により表わされる。
供給部１６のＮＭＯＳトランジスタ１８により、発振部
１９の放電電流が制御されている。ＮＭＯＳトランジス
タ１８の飽和領域におけるドレイン・リース間電流をＩ
DS2 とすると、このＩDS2 は次式により表わされる。
【００１４】
【００１５】ここで、ｋ2 はＮＭＯＳトランジスタ１８
の電流駆動能力であり、ＶB2は前記(3) 式により示され
ている。また、発振部１９のＮＭＯＳトランジスタ２１
のドレイン・ソース間電流も、飽和領域においてＩDS2
に等しい。また図３に示される発振回路のＣＭＯＳイン
バータ２２を構成するＮＭＯＳトランジスタの飽和領域
におけるドレイン・ソース間電流をＩDS3 とすると、Ｉ
DS3 は次式にて与えら
の電流駆動能力であり、ＶB2は前記(3) 式により示され
ている。また、発振部１９のＮＭＯＳトランジスタ２１
のドレイン・ソース間電流も、飽和領域においてＩDS2
に等しい。また図３に示される発振回路のＣＭＯＳイン
バータ２２を構成するＮＭＯＳトランジスタの飽和領域
におけるドレイン・ソース間電流をＩDS3 とすると、Ｉ
DS3 は次式にて与えら
【００１６】れる。
【００１７】ここで、ｋ3 はＣＭＯＳトランジスタ２２
を構成するＮＭＯＳトランジスタの電流能力である。
を構成するＮＭＯＳトランジスタの電流能力である。
【００１８】図２に示される発振回路の発振周波数の電
源電圧依存性を比較するには、前述たように、ＩDS2 と
ＩDS3 の電源電圧依存性を比較すればよい。ＩDS2 とＩ
DS3を、それぞれ電源電圧ＶDDにより微分すると次式が
得られる。
源電圧依存性を比較するには、前述たように、ＩDS2 と
ＩDS3 の電源電圧依存性を比較すればよい。ＩDS2 とＩ
DS3を、それぞれ電源電圧ＶDDにより微分すると次式が
得られる。
【００１９】
【００２０】
【００２１】上記(7) 式と(8) 式が等しくなる電源電圧
ＶDDは、次式により与えられる。
ＶDDは、次式により与えられる。
【００２２】
【００２３】しかし、発振回路の発振条件としては、次
式に示されるけ条件が必要となる。
式に示されるけ条件が必要となる。
【００２４】
【００２５】すなわち、
【００２６】
【００２７】上記の条件を参照して、発振回路が発振す
る電源電圧においては、常に下記の不等式が成立つ。
る電源電圧においては、常に下記の不等式が成立つ。
【００２８】
【００２９】従って、図に示される従来の発振回路にお
いては、図３に示される最も簡単な発振回路に比較し
て、発振周波数の電源電圧依存性が低減されていること
が分かる。
いては、図３に示される最も簡単な発振回路に比較し
て、発振周波数の電源電圧依存性が低減されていること
が分かる。
【００３０】
【発明が解決しようとする課題】上述した従来の発振回
路においては、ＤＲＡＭの電源電圧が５Ｖ±１０％であ
るが、近年、携帯品向け等の用途に対応して、電源電圧
３Ｖにて動作し、更には、２Ｖデータ保持機能等が要求
されてきている。従って、従来よりも電源電圧の動作変
動範囲は広くなってきており、当該発振回路におけるセ
ルフリフレッシュモードにおける動作電流を低減するこ
とが困難となってきている。このような状況下におい
て、従来の発振回路では発振周波数の電源電圧依存性が
高過ぎるという欠点がある。
路においては、ＤＲＡＭの電源電圧が５Ｖ±１０％であ
るが、近年、携帯品向け等の用途に対応して、電源電圧
３Ｖにて動作し、更には、２Ｖデータ保持機能等が要求
されてきている。従って、従来よりも電源電圧の動作変
動範囲は広くなってきており、当該発振回路におけるセ
ルフリフレッシュモードにおける動作電流を低減するこ
とが困難となってきている。このような状況下におい
て、従来の発振回路では発振周波数の電源電圧依存性が
高過ぎるという欠点がある。
【００３１】
【課題を解決するための手段】本発明の発振回路は、発
振信号を生成して出力する発振部と、高電位バイアス電
圧ならびに低電位バイアス電圧を出力するバイアス発生
部と、前記高電位バイアス電圧ならびに低電位バイアス
電圧を受けて、前記発振部に対する駆動電流を供給する
電流供給部とを有する発振回路において、前記バイアス
発生部が、所定の電源電圧を供給されて前記高電位バイ
アス電圧を生成して出力する第１のバイアス電圧発生回
路と、前記電源電圧を供給されて前記低電位バイアス電
圧を生成して出力する第２のバイアス発生回路とを個別
に備えて構成される。
振信号を生成して出力する発振部と、高電位バイアス電
圧ならびに低電位バイアス電圧を出力するバイアス発生
部と、前記高電位バイアス電圧ならびに低電位バイアス
電圧を受けて、前記発振部に対する駆動電流を供給する
電流供給部とを有する発振回路において、前記バイアス
発生部が、所定の電源電圧を供給されて前記高電位バイ
アス電圧を生成して出力する第１のバイアス電圧発生回
路と、前記電源電圧を供給されて前記低電位バイアス電
圧を生成して出力する第２のバイアス発生回路とを個別
に備えて構成される。
【００３２】なお、前記第１のバイアス電圧発生回路
は、ソースが電源に接続され、ゲートとドレインが高電
位バイアス電圧出力端に共通接続されるＰＭＯＳトラン
ジスタと、一端が前記ＰＭＯＳトランジスタのドレイン
に接続され、他端が接地電位に接続される抵抗とにより
形成し、前記第２のバイアス電圧発生回路は、一端が電
源に接続され、他端が低電位バイアス電圧出力端に接続
される抵抗と、ドレインとゲートが前記低電位バイアス
電圧出力端に共通接続され、ソースが接地電位に接続さ
れるＮＭＯＳトランジスタとにより形成してもよい。
は、ソースが電源に接続され、ゲートとドレインが高電
位バイアス電圧出力端に共通接続されるＰＭＯＳトラン
ジスタと、一端が前記ＰＭＯＳトランジスタのドレイン
に接続され、他端が接地電位に接続される抵抗とにより
形成し、前記第２のバイアス電圧発生回路は、一端が電
源に接続され、他端が低電位バイアス電圧出力端に接続
される抵抗と、ドレインとゲートが前記低電位バイアス
電圧出力端に共通接続され、ソースが接地電位に接続さ
れるＮＭＯＳトランジスタとにより形成してもよい。
【００３３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００３４】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＰＭＯＳ
トランジスタ２、抵抗３、４およびＮＭＯＳトランジス
タ５を含むバイアス発生部１と、ＰＭＯＳトランジスタ
７およびＮＭＯＳトランジスタ８を含む電流供給部６
と、ＰＭＯＳトランジスタ１０およびＮＭＯＳトランジ
スタ１１を含む発振部９とを備えて構成される。図２と
の対比により明らかなように、本実施例の図２の従来例
との相違点は、バイアス回路１の内部構成の差異にあ
り、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジス
タ５に対しては、それぞれ個別に電源電圧が供給されて
いる。これ以外の電流供給部６と発振部９の構成につい
ては従来例と全く同様である。
である。図１に示されるように、本実施例は、ＰＭＯＳ
トランジスタ２、抵抗３、４およびＮＭＯＳトランジス
タ５を含むバイアス発生部１と、ＰＭＯＳトランジスタ
７およびＮＭＯＳトランジスタ８を含む電流供給部６
と、ＰＭＯＳトランジスタ１０およびＮＭＯＳトランジ
スタ１１を含む発振部９とを備えて構成される。図２と
の対比により明らかなように、本実施例の図２の従来例
との相違点は、バイアス回路１の内部構成の差異にあ
り、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジス
タ５に対しては、それぞれ個別に電源電圧が供給されて
いる。これ以外の電流供給部６と発振部９の構成につい
ては従来例と全く同様である。
【００３５】図１において、バイアス発生部１において
は、ＰＭＯＳトランジスタ２と、ＮＭＯＳトランジスタ
５のそれぞれについて、電源（電源電圧ＶDD）より接地
電位に対して直流電流が流れるが、節点Ａ1 の電位をＶ
A1とし、節点Ｂ1 の電位をＶB1とすると、これらの電位
は次式にて与えられる。
は、ＰＭＯＳトランジスタ２と、ＮＭＯＳトランジスタ
５のそれぞれについて、電源（電源電圧ＶDD）より接地
電位に対して直流電流が流れるが、節点Ａ1 の電位をＶ
A1とし、節点Ｂ1 の電位をＶB1とすると、これらの電位
は次式にて与えられる。
【００３６】
【００３７】
【００３８】前述の従来例において説明したように、発
振部９における発振周波数の電源電圧依存性は、電流供
給部６におけるＮＭＯＳトランジスタ８の飽和領域での
ドレイン・ソース間電流の電源電圧依存性を調べればよ
い。ＮＭＯＳトランジスタ８のドレイン・ソース間電流
をＩDS1 とすると、ＩDS1 は次式により表わされる。
振部９における発振周波数の電源電圧依存性は、電流供
給部６におけるＮＭＯＳトランジスタ８の飽和領域での
ドレイン・ソース間電流の電源電圧依存性を調べればよ
い。ＮＭＯＳトランジスタ８のドレイン・ソース間電流
をＩDS1 とすると、ＩDS1 は次式により表わされる。
【００３９】
【００４０】上記(15)式の両辺をＶDDで微分すると、次
式が得られる。
式が得られる。
【００４１】
【００４２】上記の(7) 式と(16)式とを比較することに
より、次式が得られる。
より、次式が得られる。
【００４３】
【００４４】従って、(17)式を参照することにより明ら
かなように、図１に示される本実施例の発振回路におい
ては、図２に示される従来例に比較して発振周波数の電
源電圧依存性が小さくなり、発振周波数の電源電圧依存
性が改善される。
かなように、図１に示される本実施例の発振回路におい
ては、図２に示される従来例に比較して発振周波数の電
源電圧依存性が小さくなり、発振周波数の電源電圧依存
性が改善される。
【００４５】なお、上記の実施例において示される発振
部の構成としては、ＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタを、直列に複数個接続してもよく、ま
た、インバータ構成されたＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとを一つの単体として、奇数個リング
状に接続してもよい。
部の構成としては、ＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタを、直列に複数個接続してもよく、ま
た、インバータ構成されたＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとを一つの単体として、奇数個リング
状に接続してもよい。
【００４６】
【発明の効果】以上説明したように、本発明は、バイア
ス発生部に含まれる高電位バイアス発生回路と、低電位
バイアス発生回路に対して、それぞれ個別に電源電圧を
供給することにより、従来の発振回路に対比して、下記
の効果がある。 (1) 発振周波数の電源電圧依存性が低減される。 (2) 電源電圧が低い程、電流供給部に含まれるＮＭＯＳ
トランジスタのドレイン・ソース間電流の電源電圧依存
性が小さくなるために、供給される電源電圧が低い程、
発振周波数の電源電圧依存性が低減される。 (3) 上記(1) 項および(2) 項に応じて、セルフリフレッ
シュモードを有し、且つ低電圧動作を要求されるＤＲＡ
Ｍに適用されて、セルフリフレッシュモードにおけるリ
フレッシュ間隔の電源電圧依存性が従来よりも低減さ
れ、セルフリフレッシュモードにおける消費電流が低減
される。
ス発生部に含まれる高電位バイアス発生回路と、低電位
バイアス発生回路に対して、それぞれ個別に電源電圧を
供給することにより、従来の発振回路に対比して、下記
の効果がある。 (1) 発振周波数の電源電圧依存性が低減される。 (2) 電源電圧が低い程、電流供給部に含まれるＮＭＯＳ
トランジスタのドレイン・ソース間電流の電源電圧依存
性が小さくなるために、供給される電源電圧が低い程、
発振周波数の電源電圧依存性が低減される。 (3) 上記(1) 項および(2) 項に応じて、セルフリフレッ
シュモードを有し、且つ低電圧動作を要求されるＤＲＡ
Ｍに適用されて、セルフリフレッシュモードにおけるリ
フレッシュ間隔の電源電圧依存性が従来よりも低減さ
れ、セルフリフレッシュモードにおける消費電流が低減
される。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例を示す回路図である。
【図３】他の従来例を示すブロック図である。
１、１２ バイアス発生部 ２、７、１０、１３、１７、２０ ＰＭＯＳトランジ
スタ ３、４、１４ 抵抗 ５、８、１１、１５、１８、２１ ＮＭＯＳトランジ
スタ ６、１６ 電流供給部 ９、１９ 発振部 ２２ ＣＭＯＳインバータ
スタ ３、４、１４ 抵抗 ５、８、１１、１５、１８、２１ ＮＭＯＳトランジ
スタ ６、１６ 電流供給部 ９、１９ 発振部 ２２ ＣＭＯＳインバータ
Claims (2)
- 【請求項１】 発振信号を生成して出力する発振部と、
高電位バイアス電圧ならびに低電位バイアス電圧を出力
するバイアス発生部と、前記高電位バイアス電圧ならび
に低電位バイアス電圧を受けて、前記発振部に対する駆
動電流を供給する電流供給部とを有する発振回路におい
て、 前記バイアス発生部が、所定の電源電圧を供給されて前
記高電位バイアス電圧を生成して出力する第１のバイア
ス電圧発生回路と、前記電源電圧を供給されて前記低電
位バイアス電圧を生成して出力する第２のバイアス発生
回路と、を個別に備えて構成されることを特徴とする発
振回路。 - 【請求項２】 前記第１のバイアス電圧発生回路が、ソ
ースが電源に接続され、ゲートとドレインが高電位バイ
アス電圧出力端に共通接続されるＰＭＯＳトランジスタ
と、一端が前記ＰＭＯＳトランジスタのドレインに接続
され、他端が接地電位に接続される抵抗とにより形成さ
れ、前記第２のバイアス電圧発生回路が、一端が電源に
接続され、他端が低電位バイアス電圧出力端に接続され
る抵抗と、ドレインとゲートが前記低電位バイアス電圧
出力端に共通接続され、ソースが接地電位に接続される
ＮＭＯＳトランジスタとにより形成される請求項１記載
の発振回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5043442A JPH06260837A (ja) | 1993-03-04 | 1993-03-04 | 発振回路 |
| EP94103208A EP0614274A1 (en) | 1993-03-04 | 1994-03-03 | Oscillator |
| KR1019940004165A KR940023002A (ko) | 1993-03-04 | 1994-03-04 | 발진기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5043442A JPH06260837A (ja) | 1993-03-04 | 1993-03-04 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260837A true JPH06260837A (ja) | 1994-09-16 |
Family
ID=12663821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5043442A Withdrawn JPH06260837A (ja) | 1993-03-04 | 1993-03-04 | 発振回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0614274A1 (ja) |
| JP (1) | JPH06260837A (ja) |
| KR (1) | KR940023002A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102045041A (zh) * | 2011-01-17 | 2011-05-04 | 上海宏力半导体制造有限公司 | Rc振荡器及其实现方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60158717A (ja) * | 1984-01-27 | 1985-08-20 | Seiko Instr & Electronics Ltd | 温度補償付発振回路 |
| JPS6324712A (ja) * | 1986-07-17 | 1988-02-02 | Toshiba Corp | Ｍｏｓ型半導体回路 |
| JP2990863B2 (ja) * | 1991-06-26 | 1999-12-13 | 日本電気株式会社 | 発振回路 |
-
1993
- 1993-03-04 JP JP5043442A patent/JPH06260837A/ja not_active Withdrawn
-
1994
- 1994-03-03 EP EP94103208A patent/EP0614274A1/en not_active Withdrawn
- 1994-03-04 KR KR1019940004165A patent/KR940023002A/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102045041A (zh) * | 2011-01-17 | 2011-05-04 | 上海宏力半导体制造有限公司 | Rc振荡器及其实现方法 |
| CN102045041B (zh) * | 2011-01-17 | 2015-09-16 | 上海华虹宏力半导体制造有限公司 | Rc振荡器及其实现方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940023002A (ko) | 1994-10-22 |
| EP0614274A1 (en) | 1994-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |