JP2573266B2 - 発振回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/014—Modifications of generator to ensure starting of oscillations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
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- H03K3/0307—Stabilisation of output, e.g. using crystal
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に設けられる発振回路に係
り、特に低電圧電源を使用する集積回路における発振回
路部への電源供給回路に関する。
り、特に低電圧電源を使用する集積回路における発振回
路部への電源供給回路に関する。
（従来の技術） 最近、携帯用電子機器などに実装される集積回路は、
たとえば3Vの低電圧電源（たとえばリチウム電池）を使
用することが多い。このような集積回路に例えば水晶発
振回路を形成する場合、従来は第７図に示すように、発
振回路部71の一部およびその電源供給回路部72を集積回
路70に内蔵し、水晶振動子73および発振用容量74,75を
集積回路70の外部に設けており、外部電池76から集積回
路70に電源電圧を供給している。上記発振回路部71は、
発振増幅用のCMOSインバータ77と、このインバータ77の
入出力端間に接続された帰還抵抗素子用のCMOSトランス
ファゲート78と、上記CMOSインバータ77の出力端に一端
が接続された抵抗素子79と、この抵抗素子79の他端と上
記インバータ77の入力端との間に接続された前記水晶振
動子73と、この水晶振動子73の両端と接地端との間にそ
れぞれ接続された前記発振用容量74,75とからなる。前
記電源供給回路部72は、上記外部電池76の電圧VBを1/2
に降圧して降圧電圧VH生成する降圧回路80と、同じく外
部電池電圧VBを分圧して0.5VB〜1.0VBの分圧電圧VDを生
成する分圧回路81と、これらの降圧電圧VHまたは分圧電
圧VDを切換選択して前記発振回路部71へ供給する電源切
換回路82と、この電源切換回路82の切換制御を行う切換
制御回路83とを有する。上記電源切換回路82は、発振回
路の発振回路時には高い電源電圧を必要とするので分圧
電圧VDを供給し、発振回路の定常動作時には電源電圧が
高くなるにつれて消費電流が急激に増加するという問題
を避けることによっで、外部電池76の寿命の延長を図る
ために低い降圧電圧VHを供給する。なお、発振回路部71
は、供給される電源電圧をCMOSインバータ77の動作電源
およびCMOSトランスファゲート78のゲート電圧として使
用する。
たとえば3Vの低電圧電源（たとえばリチウム電池）を使
用することが多い。このような集積回路に例えば水晶発
振回路を形成する場合、従来は第７図に示すように、発
振回路部71の一部およびその電源供給回路部72を集積回
路70に内蔵し、水晶振動子73および発振用容量74,75を
集積回路70の外部に設けており、外部電池76から集積回
路70に電源電圧を供給している。上記発振回路部71は、
発振増幅用のCMOSインバータ77と、このインバータ77の
入出力端間に接続された帰還抵抗素子用のCMOSトランス
ファゲート78と、上記CMOSインバータ77の出力端に一端
が接続された抵抗素子79と、この抵抗素子79の他端と上
記インバータ77の入力端との間に接続された前記水晶振
動子73と、この水晶振動子73の両端と接地端との間にそ
れぞれ接続された前記発振用容量74,75とからなる。前
記電源供給回路部72は、上記外部電池76の電圧VBを1/2
に降圧して降圧電圧VH生成する降圧回路80と、同じく外
部電池電圧VBを分圧して0.5VB〜1.0VBの分圧電圧VDを生
成する分圧回路81と、これらの降圧電圧VHまたは分圧電
圧VDを切換選択して前記発振回路部71へ供給する電源切
換回路82と、この電源切換回路82の切換制御を行う切換
制御回路83とを有する。上記電源切換回路82は、発振回
路の発振回路時には高い電源電圧を必要とするので分圧
電圧VDを供給し、発振回路の定常動作時には電源電圧が
高くなるにつれて消費電流が急激に増加するという問題
を避けることによっで、外部電池76の寿命の延長を図る
ために低い降圧電圧VHを供給する。なお、発振回路部71
は、供給される電源電圧をCMOSインバータ77の動作電源
およびCMOSトランスファゲート78のゲート電圧として使
用する。
ところで、上記発振回路の発振が可能かどうかは、発
振回路部71に供給される電源電圧に依存し、電源電圧が
高すぎる場合も低すぎる場合も発振開始が不可能にな
り、その理由は次の通りである。電源電圧が高いときに
は、第８図に示すように帰還抵抗値が小さくなり、この
ため発振回路部71の負帰還経路の利得が発振に必要な値
よりも低下してしまい、発振不可能となる。なお、帰還
抵抗値に電源電圧依存性があるのは、帰還抵抗としてCM
OSトランスファゲート78を用いているためである。この
ようなCMOSトランスファゲート78を用いる理由は、集積
回路内に抵抗素子を形成する場合、他の抵抗素子（拡散
抵抗、ポリシリコン抵抗など）に比べて最も小さな面積
で高抵抗を形成できるためである。一方、電源電圧が小
さいときには、発振増幅用のCMOSインバータ77の駆動能
力が低下するので発振不可能となる。この様子を示した
のが第９図である。
振回路部71に供給される電源電圧に依存し、電源電圧が
高すぎる場合も低すぎる場合も発振開始が不可能にな
り、その理由は次の通りである。電源電圧が高いときに
は、第８図に示すように帰還抵抗値が小さくなり、この
ため発振回路部71の負帰還経路の利得が発振に必要な値
よりも低下してしまい、発振不可能となる。なお、帰還
抵抗値に電源電圧依存性があるのは、帰還抵抗としてCM
OSトランスファゲート78を用いているためである。この
ようなCMOSトランスファゲート78を用いる理由は、集積
回路内に抵抗素子を形成する場合、他の抵抗素子（拡散
抵抗、ポリシリコン抵抗など）に比べて最も小さな面積
で高抵抗を形成できるためである。一方、電源電圧が小
さいときには、発振増幅用のCMOSインバータ77の駆動能
力が低下するので発振不可能となる。この様子を示した
のが第９図である。
ここで、上記発振回路において、分圧回路81の分圧比 を変化させた場合の発振開始特性を示すと第10図のよう
になる。ｋ１のときにVDVBであり、発振回路部71に
高い電源電圧が印加されるので外部電池電圧VBが低くて
も発振するが、VBが高いと前述したように帰還抵抗値が
小さくなりすぎるので発振不可能となる。また、 であり、発振回路部71に低い電源電圧を印加されるの
で、VBが高くても発振するが、VBが低いと前述したよう
にCMOSインバータ77の駆動能力が低下するので発振不可
能となる。なお、第10図において、k11.0のときにはV
BがVB1からVB1′までの範囲内で発振可能であり、ｋ
0.5のときにはVDがVB2′からVB2までの範囲の範囲内で
発振可能である。ここで、VB1′＞VB1,VB2′＞VB2であ
り、VB2＞VB1である。このような特性を有する発振回路
において、通常は発信開始可能最低電圧を低くするた
め、分圧回路81分圧比ｋを高目に設定している。しか
し、このように設定すると、それに応じて発振開始可能
最高電圧が低くなり、第10図に示した特性から分るよう
に高電圧領域での発振動作が保証されなくなり、外部電
池電圧の変動に対するマージンを十分広くとることがで
きない。
になる。ｋ１のときにVDVBであり、発振回路部71に
高い電源電圧が印加されるので外部電池電圧VBが低くて
も発振するが、VBが高いと前述したように帰還抵抗値が
小さくなりすぎるので発振不可能となる。また、 であり、発振回路部71に低い電源電圧を印加されるの
で、VBが高くても発振するが、VBが低いと前述したよう
にCMOSインバータ77の駆動能力が低下するので発振不可
能となる。なお、第10図において、k11.0のときにはV
BがVB1からVB1′までの範囲内で発振可能であり、ｋ
0.5のときにはVDがVB2′からVB2までの範囲の範囲内で
発振可能である。ここで、VB1′＞VB1,VB2′＞VB2であ
り、VB2＞VB1である。このような特性を有する発振回路
において、通常は発信開始可能最低電圧を低くするた
め、分圧回路81分圧比ｋを高目に設定している。しか
し、このように設定すると、それに応じて発振開始可能
最高電圧が低くなり、第10図に示した特性から分るよう
に高電圧領域での発振動作が保証されなくなり、外部電
池電圧の変動に対するマージンを十分広くとることがで
きない。
（発明が解決しようとする問題点） 本発明は、上記したように発振開始時の電源電圧を提
供するための分圧回路の分圧比ｋの設定値に対応して発
振開始可能な電圧範囲が上下にシフトするだけであっ
て、発振開始動作に対する電源電圧変動の許容範囲が狭
いという問題点を解決すべくなされたもので、発振開始
可能な電圧範囲が広くなり、発振開始動作に対する電源
電圧変動の許容範囲が広い発振回路を提供することを目
的とする。
供するための分圧回路の分圧比ｋの設定値に対応して発
振開始可能な電圧範囲が上下にシフトするだけであっ
て、発振開始動作に対する電源電圧変動の許容範囲が狭
いという問題点を解決すべくなされたもので、発振開始
可能な電圧範囲が広くなり、発振開始動作に対する電源
電圧変動の許容範囲が広い発振回路を提供することを目
的とする。
［発明の構成］ （問題点を解決するための手段） 本発明の発振回路は、半導体集積回路内に形成された
発振増幅用のインバータ、およびこのインバータ入出力
端間に接続され、一方のMOSトランジスタのゲートが基
準電位に接続された帰還抵抗用のCMOSトランスファゲー
トと、上記インバータの入出力端間に接続された発振子
と、電源電圧を分圧回路により分圧して第１の電圧を生
成し、発振が安定状態となった場合、前記第１の電圧の
生成を停止する第１の電圧生成回路と、前記電源電圧を
分圧回路により分圧して前記第１の電圧より高い第２の
電圧を生成し、発振が安定状態となった場合、前記第２
の電圧の生成を停止する第２の電圧生成回路と、発振が
安定した状態において、前記第１の電圧とほぼ等しい第
３の電圧を発生する低消費電流の第３の電圧生成回路
と、発振開始時から発振が安定するまでの期間は前記CM
OSトランスファゲートを構成する他方のMOSトランジス
タのゲートに前記第１の電圧生成回路によって生成され
た第１の電圧を供給し帰還抵抗値の低下を抑えると共
に、前記第２の電圧生成回路によって生成された第２の
電圧を前記インバータの動作電源電圧として供給し、発
振が安定した後は上記CMOSトランスファゲートを構成す
る他方のMOSトランジスタのゲートおよびインバータの
動作電源電圧としてそれぞれ前記第３の電圧生成回路に
よって生成された第３の電圧を供給する電源切換回路と
を具備している。
発振増幅用のインバータ、およびこのインバータ入出力
端間に接続され、一方のMOSトランジスタのゲートが基
準電位に接続された帰還抵抗用のCMOSトランスファゲー
トと、上記インバータの入出力端間に接続された発振子
と、電源電圧を分圧回路により分圧して第１の電圧を生
成し、発振が安定状態となった場合、前記第１の電圧の
生成を停止する第１の電圧生成回路と、前記電源電圧を
分圧回路により分圧して前記第１の電圧より高い第２の
電圧を生成し、発振が安定状態となった場合、前記第２
の電圧の生成を停止する第２の電圧生成回路と、発振が
安定した状態において、前記第１の電圧とほぼ等しい第
３の電圧を発生する低消費電流の第３の電圧生成回路
と、発振開始時から発振が安定するまでの期間は前記CM
OSトランスファゲートを構成する他方のMOSトランジス
タのゲートに前記第１の電圧生成回路によって生成され
た第１の電圧を供給し帰還抵抗値の低下を抑えると共
に、前記第２の電圧生成回路によって生成された第２の
電圧を前記インバータの動作電源電圧として供給し、発
振が安定した後は上記CMOSトランスファゲートを構成す
る他方のMOSトランジスタのゲートおよびインバータの
動作電源電圧としてそれぞれ前記第３の電圧生成回路に
よって生成された第３の電圧を供給する電源切換回路と
を具備している。
（作用） 発振開始時から発振が安定するまでの期間に、CMOSト
ランスファーゲートのMOSトランジスタには小さな電圧
が供給されるのでその帰還抵抗値が小さくなりすぎるこ
とはない。また、上記期間にインバータの動作電源電圧
として大きな電圧が供給されるので、その駆動能力が小
さくなりすぎることはない。したがって、外部電源電圧
の広範囲の変動に対しても安定な発振開始動作が可能に
なる。また、発振が安定化した後は、低消費電流の電圧
生成回路から出力される第３の電圧を用いて発振を維持
するため、消費電力を削減できる。
ランスファーゲートのMOSトランジスタには小さな電圧
が供給されるのでその帰還抵抗値が小さくなりすぎるこ
とはない。また、上記期間にインバータの動作電源電圧
として大きな電圧が供給されるので、その駆動能力が小
さくなりすぎることはない。したがって、外部電源電圧
の広範囲の変動に対しても安定な発振開始動作が可能に
なる。また、発振が安定化した後は、低消費電流の電圧
生成回路から出力される第３の電圧を用いて発振を維持
するため、消費電力を削減できる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図において、２は水晶発振回路部であり、集積回
路１内に形成されたCMOSインバータ３、およびこのCMOS
インバータ３の入出力端間に接続された帰還抵抗用のCM
OSトランスファゲート４、および上記CMOSインバータ３
の出力端に一端が接続された抵抗素子５と、集積回路１
外部で上記CMOSインバータ３の入力端と前記抵抗素子５
の他端との間に接続された水晶振動子６、およびこの水
晶振動子６の両端と接地端との間にそれぞれ接続された
発振用容量7,8とからなる。９は上記集積回路１に外部
から電源を供給する外部電源であり、たとえば3Vの低電
圧電源（たとえばリチウム電池）が用いられる。さら
に、上記集積回路１内には、上記外部電源９の電圧VBを
1/2に降圧して降圧電圧VHを生成する降圧回路10と、同
じく外部電源電圧VBを分圧比k1で分圧して第１の分圧電
圧VD1（＝k1VB）を生成する第１の分圧回路11と、同じ
く外部電源電圧VBを分圧比K2（ここで、k2＞k1）で分圧
して第２の分圧電圧VD2（＝k2VD1）を生成する第２の分
圧回路12と、発振開始から発振が安定するまでの期間は
前記第１の分圧電圧VD1を選択し、発振が安定した後は
前記降圧電圧VHを選択し、この選択電圧を前記CMOSトラ
ンスファゲート４用のＰチャネルMOSトランジスタ13の
ゲートに供給する第１の電源切換回路14と、発振開始か
ら発振が安定するまでの期間は前記第２の分圧電圧VD2
を選択し、発振が安定した後は前記降圧電圧VHを選択
し、この選択電圧を前記CMOSインバータ３の動作電源電
圧として供給する第２の電源切換回路15と、これらの各
電源切換回路14,15の切換制御を行う切換制御回路16と
が設けられている。なお、前記CMOSトランスファゲート
４は、ＰチャネルMOSトランジスタ13とＮチャネルMOSト
ランジスタ17とが並列に接続されており、本例ではＮチ
ャネルトランジスタ17のゲートが接地ノードに接続され
ている。
路１内に形成されたCMOSインバータ３、およびこのCMOS
インバータ３の入出力端間に接続された帰還抵抗用のCM
OSトランスファゲート４、および上記CMOSインバータ３
の出力端に一端が接続された抵抗素子５と、集積回路１
外部で上記CMOSインバータ３の入力端と前記抵抗素子５
の他端との間に接続された水晶振動子６、およびこの水
晶振動子６の両端と接地端との間にそれぞれ接続された
発振用容量7,8とからなる。９は上記集積回路１に外部
から電源を供給する外部電源であり、たとえば3Vの低電
圧電源（たとえばリチウム電池）が用いられる。さら
に、上記集積回路１内には、上記外部電源９の電圧VBを
1/2に降圧して降圧電圧VHを生成する降圧回路10と、同
じく外部電源電圧VBを分圧比k1で分圧して第１の分圧電
圧VD1（＝k1VB）を生成する第１の分圧回路11と、同じ
く外部電源電圧VBを分圧比K2（ここで、k2＞k1）で分圧
して第２の分圧電圧VD2（＝k2VD1）を生成する第２の分
圧回路12と、発振開始から発振が安定するまでの期間は
前記第１の分圧電圧VD1を選択し、発振が安定した後は
前記降圧電圧VHを選択し、この選択電圧を前記CMOSトラ
ンスファゲート４用のＰチャネルMOSトランジスタ13の
ゲートに供給する第１の電源切換回路14と、発振開始か
ら発振が安定するまでの期間は前記第２の分圧電圧VD2
を選択し、発振が安定した後は前記降圧電圧VHを選択
し、この選択電圧を前記CMOSインバータ３の動作電源電
圧として供給する第２の電源切換回路15と、これらの各
電源切換回路14,15の切換制御を行う切換制御回路16と
が設けられている。なお、前記CMOSトランスファゲート
４は、ＰチャネルMOSトランジスタ13とＮチャネルMOSト
ランジスタ17とが並列に接続されており、本例ではＮチ
ャネルトランジスタ17のゲートが接地ノードに接続され
ている。
前記降圧回路10は、たとえば第２図に示すようにMOS
トランジスタ21〜24と容量25,26とにより構成されてお
り、相補的なクロック信号φ，によりＮチャネルトラ
ンジスタ21〜23,Pチャネルトランジスタ24をスイッチ制
御して1/2VBの降圧電圧VHを生成するものであり、直流
経路を持たないので消費電流は極めて少ない。ここで、
VB＝−3Vの場合、VH＝−1.5Vとなる。なお、図中、容量
25,26は通常は集積回路の外部に設けられる。
トランジスタ21〜24と容量25,26とにより構成されてお
り、相補的なクロック信号φ，によりＮチャネルトラ
ンジスタ21〜23,Pチャネルトランジスタ24をスイッチ制
御して1/2VBの降圧電圧VHを生成するものであり、直流
経路を持たないので消費電流は極めて少ない。ここで、
VB＝−3Vの場合、VH＝−1.5Vとなる。なお、図中、容量
25,26は通常は集積回路の外部に設けられる。
前記各分圧回路11,12は、それぞれ例えば第３図に示
すように、スイッチ用のＰチャネルトランジスタ31およ
びＮチャネルトランジスタ32の間に分圧用抵抗素子R1,R
2が直列に接続されてなり、相補的な動作制御信号▲
▼,ENAが各対応して“0"レベル、“1"レベルになっ
ているアクティブのときに上記トランジスタ31,32がオ
ンになって、抵抗素子R1,R2による分圧比 でVB電圧を分圧し、上記制御信号▲▼,ENAが非ア
クティブのときに上記トランジスタ31,32がオフになっ
て消費電流を節約するようになっている。
すように、スイッチ用のＰチャネルトランジスタ31およ
びＮチャネルトランジスタ32の間に分圧用抵抗素子R1,R
2が直列に接続されてなり、相補的な動作制御信号▲
▼,ENAが各対応して“0"レベル、“1"レベルになっ
ているアクティブのときに上記トランジスタ31,32がオ
ンになって、抵抗素子R1,R2による分圧比 でVB電圧を分圧し、上記制御信号▲▼,ENAが非ア
クティブのときに上記トランジスタ31,32がオフになっ
て消費電流を節約するようになっている。
前記各電源切換回路14,15は、それぞれ例えば第４図
に示すように、Ｎチャネルトランジスタ41,42の各一端
に被選択電圧VD（VD1またはVD2）,VHが入力し、このト
ランジスタ41,42のゲートに相補的な切換制御信号a,
が与えられ、このトランジスタ41,42の各他端が共通接
続されて選択電圧VDまたはVHの出力端となっている。こ
こで、上記制御信号a,のうち、一方の信号ａがアクテ
ィブ（“1"レベル）のときにトランジスタ41がオンにな
り、他方の信号がアクティブのときにトランジスタ42
がオンになる。
に示すように、Ｎチャネルトランジスタ41,42の各一端
に被選択電圧VD（VD1またはVD2）,VHが入力し、このト
ランジスタ41,42のゲートに相補的な切換制御信号a,
が与えられ、このトランジスタ41,42の各他端が共通接
続されて選択電圧VDまたはVHの出力端となっている。こ
こで、上記制御信号a,のうち、一方の信号ａがアクテ
ィブ（“1"レベル）のときにトランジスタ41がオンにな
り、他方の信号がアクティブのときにトランジスタ42
がオンになる。
前記切換制御回路16は、たとえば第５図（ａ）に示す
ように構成すればよい。即ち、クロックドインバータ53
〜56とノアゲート57,58とからなる２分周回路51がｎ個
カスケード接続された2n分周回路50によって発振出力φ
１（前記第１図の発振回路部２の出力）を分周するもの
とし、発振が開始してから安定状態に達したときに2n分
周回路50の分周出力φ２が“1"レベルになるようにｎを
設定しておくものとする。そして、この分周出力φ２に
よりラッチ回路52が“0"レベル入力をラッチして切換出
力信号（前記切換制御信号に相当する）を“1"レベル
にするラッチ回路52を設ける。なお、59はφ１から１
を生成するインバータ回路、60はφ２から２を生成す
るインバータ回路であり、上記切換出力信号をインバ
ータ回路（図示せず）により反転して切換制御信号ａを
生成することができる。また、前記イニシャルリセット
信号は発振開始に先立って与えられる信号であり、前記
2n分周回路50およびラッチ回路52を初期状態化するもの
である。これらの各信号のタイミング関係を第５図
（ｂ）に示している。
ように構成すればよい。即ち、クロックドインバータ53
〜56とノアゲート57,58とからなる２分周回路51がｎ個
カスケード接続された2n分周回路50によって発振出力φ
１（前記第１図の発振回路部２の出力）を分周するもの
とし、発振が開始してから安定状態に達したときに2n分
周回路50の分周出力φ２が“1"レベルになるようにｎを
設定しておくものとする。そして、この分周出力φ２に
よりラッチ回路52が“0"レベル入力をラッチして切換出
力信号（前記切換制御信号に相当する）を“1"レベル
にするラッチ回路52を設ける。なお、59はφ１から１
を生成するインバータ回路、60はφ２から２を生成す
るインバータ回路であり、上記切換出力信号をインバ
ータ回路（図示せず）により反転して切換制御信号ａを
生成することができる。また、前記イニシャルリセット
信号は発振開始に先立って与えられる信号であり、前記
2n分周回路50およびラッチ回路52を初期状態化するもの
である。これらの各信号のタイミング関係を第５図
（ｂ）に示している。
次に、前記第１図の発振回路の動作を説明する。発振
開始時から発振が安定するまでの期間に、第１の電源切
換回路14は第１の分圧電圧VD1を選択してCMOSトランス
ファゲート４に供給し、第２の電源切換回路15は第２の
分圧電圧VD2を選択してCMOSインバータ３に供給する。
ここで、第１の分圧電圧VD1はVD1＝k1VBであり、k1を小
さく（たとえばｋ0.5）設定しておけば、電源電圧VB
の広範囲の変動に対してもVD1を低く保つことができ、C
MOSトランスファゲート４の帰還抵抗値が小さくなりす
ぎることはない。また、前記第２の分圧電圧VD2はVD2＝
k2VBであり、k2を大きく（たとえばk21.0）設定して
おけば、電源電圧VBの広範囲の変動に対してもVD2を高
く保つことができ、CMOSインバータ３の駆動能力が低下
しすぎることもない。したがって、前記発振回路部２は
VBの広範囲の変動に対しても安定な発振開始動作が可能
になる。ここで、第10図を参照して前述したような発振
開始可能最低電圧、最高電圧特性を有する発振回路に本
実施例を適用した場合、本例ではｋ1.0のときの発振
開始可能最低電圧VB1からｋ0.5のときの発振開始可能
最高電圧VB2までの全範囲内で必ず発振開始動作が可能
になる。
開始時から発振が安定するまでの期間に、第１の電源切
換回路14は第１の分圧電圧VD1を選択してCMOSトランス
ファゲート４に供給し、第２の電源切換回路15は第２の
分圧電圧VD2を選択してCMOSインバータ３に供給する。
ここで、第１の分圧電圧VD1はVD1＝k1VBであり、k1を小
さく（たとえばｋ0.5）設定しておけば、電源電圧VB
の広範囲の変動に対してもVD1を低く保つことができ、C
MOSトランスファゲート４の帰還抵抗値が小さくなりす
ぎることはない。また、前記第２の分圧電圧VD2はVD2＝
k2VBであり、k2を大きく（たとえばk21.0）設定して
おけば、電源電圧VBの広範囲の変動に対してもVD2を高
く保つことができ、CMOSインバータ３の駆動能力が低下
しすぎることもない。したがって、前記発振回路部２は
VBの広範囲の変動に対しても安定な発振開始動作が可能
になる。ここで、第10図を参照して前述したような発振
開始可能最低電圧、最高電圧特性を有する発振回路に本
実施例を適用した場合、本例ではｋ1.0のときの発振
開始可能最低電圧VB1からｋ0.5のときの発振開始可能
最高電圧VB2までの全範囲内で必ず発振開始動作が可能
になる。
なお、発振が安定状態になったら、各電源切換回路1
4,15はそれぞれ降圧電圧VHを選択して発振回路部２へ供
給する。このとき、分圧回路11,12は非動作状態にな
り、消費電流が抑制されるようになる。
4,15はそれぞれ降圧電圧VHを選択して発振回路部２へ供
給する。このとき、分圧回路11,12は非動作状態にな
り、消費電流が抑制されるようになる。
なお、本発明は上記実施例に限られるものではなく、
種々の変形実施が可能である。第６図に示す発振回路
は、第１図を参照して前述した発振回路に比べて、CMOS
トランスファゲート４のＮチャネルトランジスタ17のゲ
ートに分圧電圧VD1′または降圧電圧VHを供給するため
の第３の電源切換回路61と、上記分圧電圧VD1′を生成
するための第３の分圧回路62とが付加されたものであ
り、その他は同じであるので第１図中で同一符号を付し
ている。この発振回路においては、CMOSトランスファゲ
ート４の抵抗（帰還抵抗）をより細かく調整するように
第３の分圧電圧VD1′を設定することが可能になる。
種々の変形実施が可能である。第６図に示す発振回路
は、第１図を参照して前述した発振回路に比べて、CMOS
トランスファゲート４のＮチャネルトランジスタ17のゲ
ートに分圧電圧VD1′または降圧電圧VHを供給するため
の第３の電源切換回路61と、上記分圧電圧VD1′を生成
するための第３の分圧回路62とが付加されたものであ
り、その他は同じであるので第１図中で同一符号を付し
ている。この発振回路においては、CMOSトランスファゲ
ート４の抵抗（帰還抵抗）をより細かく調整するように
第３の分圧電圧VD1′を設定することが可能になる。
また、前記実施例で水晶発振回路を示したが、水晶振
動子以外の発振子を用いる発振回路にも本発明を適用す
ることができる。
動子以外の発振子を用いる発振回路にも本発明を適用す
ることができる。
［発明の効果］ 上述したように本発明によれば、発振開始時から発振
が安定するまでの期間に、CMOSトランスファゲートのMO
Sトラジスタには小さな電圧が供給されるので、その帰
還抵抗値が小さくなりすぎることはない。また、上記期
間にインバータの動作電源電圧として大きな電圧が供給
されるので、その駆動能力が小さくなりすぎることはな
い。このため、発振開始可能な電圧範囲が広くなり、発
振開始動作に対する電源電圧変動の許容範囲が広くな
る。したがって、携帯用電子機器に実装される集積回路
に上記発振回路を形成し、集積回路電源として例えばリ
チウム電池等の低電圧電源を用いた場合でも、電池電圧
変動に対して安定な発振動作が可能となる。また、発振
が安定化した後は、低消費電流の電圧生成回路から出力
される第３の電圧を用いて発振を維持するため、消費電
力を削減できる。
が安定するまでの期間に、CMOSトランスファゲートのMO
Sトラジスタには小さな電圧が供給されるので、その帰
還抵抗値が小さくなりすぎることはない。また、上記期
間にインバータの動作電源電圧として大きな電圧が供給
されるので、その駆動能力が小さくなりすぎることはな
い。このため、発振開始可能な電圧範囲が広くなり、発
振開始動作に対する電源電圧変動の許容範囲が広くな
る。したがって、携帯用電子機器に実装される集積回路
に上記発振回路を形成し、集積回路電源として例えばリ
チウム電池等の低電圧電源を用いた場合でも、電池電圧
変動に対して安定な発振動作が可能となる。また、発振
が安定化した後は、低消費電流の電圧生成回路から出力
される第３の電圧を用いて発振を維持するため、消費電
力を削減できる。
第１図は本発明の発振回路の一実施例を示す回路構成
図、第２図は第１図中の降圧回路の一具体例を示す回路
図、第３図は第１図中の分圧回路の一具体例を示す回路
図、第４図は第１図中の電源切換回路の一具体例を示す
回路図、第５図（ａ），（ｂ）は第１図中の切換制御回
路の一具体例を示す回路図および動作波形図、第６図は
本発明の他の実施例を示す回路構成図、第７図は従来の
発振回路を示す回路構成図、第８図乃至第10図はそれぞ
れ第７図の発振回路における特性を示す特性図である。 ２……発振回路部、３……CMOSインバータ、４……CMOS
トランスファゲート、６……水晶振動子、９……外部電
源、10……降圧回路、11,12,62……分圧回路、14,15,61
……電源切換回路、13……Ｐチャネルトランジスタ、17
……Ｎチャネルトランジスタ。
図、第２図は第１図中の降圧回路の一具体例を示す回路
図、第３図は第１図中の分圧回路の一具体例を示す回路
図、第４図は第１図中の電源切換回路の一具体例を示す
回路図、第５図（ａ），（ｂ）は第１図中の切換制御回
路の一具体例を示す回路図および動作波形図、第６図は
本発明の他の実施例を示す回路構成図、第７図は従来の
発振回路を示す回路構成図、第８図乃至第10図はそれぞ
れ第７図の発振回路における特性を示す特性図である。 ２……発振回路部、３……CMOSインバータ、４……CMOS
トランスファゲート、６……水晶振動子、９……外部電
源、10……降圧回路、11,12,62……分圧回路、14,15,61
……電源切換回路、13……Ｐチャネルトランジスタ、17
……Ｎチャネルトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 末田 昭洋 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 昭57−185706（ＪＰ，Ａ) 特開 昭52−71964（ＪＰ，Ａ) 特開 昭54−151357（ＪＰ，Ａ) 特開 昭51−68159（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半導体集積回路内に形成された発振増幅用
のインバータ、およびこのインバータの入出力端間に接
続され、一方のMOSトランジスタのゲートが基準電位に
接続された帰還抵抗用のCMOSトランスファゲートと、 上記インバータの入出力端間に接続された発振子と、 電源電圧を分圧回路により分圧して第１の電圧を生成
し、発振が安定状態となった場合、前記第１の電圧の生
成を停止する第１の電圧生成回路と、 前記電源電圧を分圧回路により分圧して前記第１の電圧
より高い第２の電圧を生成し、発振が安定状態となった
場合、前記第２の電圧の生成を停止する第２の電圧生成
回路と、 発振が安定した状態において、前記第１の電圧とほぼ等
しい第３の電圧を発生する低消費電流の第３の電圧生成
回路と、 発振開始時から発振が安定するまでの期間は前記CMOSト
ランスファゲートを構成する他方のMOSトランジスタの
ゲートに前記第１の電圧生成回路によって生成された第
１の電圧を供給し帰還抵抗値の低下を抑えると共に、前
記第２の電圧生成回路によって生成された第２の電圧を
前記インバータの動作電源電圧として供給し、発振が安
定した後は上記CMOSトランスファゲートを構成する他方
のMOSトランジスタのゲートおよびインバータの動作電
源電圧としてそれぞれ前記第３の電圧生成回路によって
生成された第３の電圧を供給する電源切換回路と を具備することを特徴とする発振回路。 - 【請求項２】CMOSトランスファゲートはゲート前記電源
切換回路に接続されたＰチャネルMOSトランジスタと、
ゲートが接地ノードに接続されたＮチャネルMOSトラン
ジスタとからなることを特徴とする前記特許請求の範囲
第１項記載の発振回路。 - 【請求項３】前記電源切換回路は、発振開始時にCMOSト
ランスファゲートのＰチャネルMOSトランジスタのゲー
トに前記第１の電圧生成回路によって生成された第１の
電圧を供給し、ＮチャネルMOSトランジスタのゲートに
第４の電圧生成回路によって前記電源電圧を分圧回路に
より分圧して生成した前記第１の電圧とほぼ等しい第４
の電圧を供給して帰還抵抗値の低下を抑えると共に、発
振が安定した後は、前記第４の電圧生成回路より生成が
停止された第４の電圧に代えて、ＮチャネルMOSトラン
ジスタのゲートに前記第３の電圧生成回路によって生成
された第３の電圧を供給することを特徴とする前記特許
請求の範囲第１項記載の発振回路。 - 【請求項４】前記発振子は水晶振動子であり、その両端
に発振用容量が接続されていることを特徴とする前記特
許請求の範囲第１項記載の発振回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320424A JP2573266B2 (ja) | 1987-12-18 | 1987-12-18 | 発振回路 |
| US07/284,524 US4918408A (en) | 1987-12-18 | 1988-12-15 | Oscillation circuit |
| CA000586111A CA1307329C (en) | 1987-12-18 | 1988-12-16 | Oscillation circuit |
| DE8888121112T DE3880802T2 (de) | 1987-12-18 | 1988-12-16 | Schwingungsschaltung. |
| EP88121112A EP0320969B1 (en) | 1987-12-18 | 1988-12-16 | Oscillation circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320424A JP2573266B2 (ja) | 1987-12-18 | 1987-12-18 | 発振回路 |
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|---|---|
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| JP2573266B2 true JP2573266B2 (ja) | 1997-01-22 |
Family
ID=18121303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (6)
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| EP (1) | EP0320969B1 (ja) |
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| KR (1) | KR930001402B1 (ja) |
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| US5061906A (en) * | 1989-07-28 | 1991-10-29 | Fujitsu Limited | Voltage controlled oscillator using control transistors in a loop formed of inverters |
| AT393576B (de) * | 1989-09-28 | 1991-11-11 | Philips Nv | Schaltungsanordnung zur elektronischen pegelsteuerung eines tonsignals |
| US5534826A (en) * | 1994-10-24 | 1996-07-09 | At&T Corp. | Oscillator with increased reliability start up |
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| JPH08204450A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体集積回路 |
| JPH08330847A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 発振回路 |
| US5552751A (en) * | 1995-06-06 | 1996-09-03 | Microchip Technology Inc. | Low voltage, low power oscillator having voltage level shifting circuit |
| US5696469A (en) * | 1996-02-12 | 1997-12-09 | Analog Devices, Inc. | Clock oscillator |
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| US7123109B2 (en) * | 2004-12-15 | 2006-10-17 | Intel Corporation | Crystal oscillator with variable bias generator and variable loop filter |
| AU2008312423B2 (en) | 2007-10-17 | 2013-12-19 | Vcvc Iii Llc | NLP-based content recommender |
| CN102255480B (zh) * | 2010-05-17 | 2014-12-03 | 登丰微电子股份有限公司 | 电源转换装置及其脉宽调变信号控制装置 |
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|---|---|---|---|---|
| JPS5271964A (en) * | 1975-12-11 | 1977-06-15 | Matsushita Electric Ind Co Ltd | Crystal oscillator circuit |
| JPS54151357A (en) * | 1978-05-19 | 1979-11-28 | Seiko Instr & Electronics Ltd | Crystal oscillator for wrist watch |
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| US4328571A (en) * | 1979-09-07 | 1982-05-04 | Texas Instruments Incorporated | Rapid start oscillator latch |
| JPS57185706A (en) * | 1981-05-11 | 1982-11-16 | Ricoh Elemex Corp | Oscillation circuit |
| US4613829A (en) * | 1985-10-31 | 1986-09-23 | Rca Corporation | Switchable oscillator circuit |
| US4704587A (en) * | 1986-12-04 | 1987-11-03 | Western Digital Corporation | Crystal oscillator circuit for fast reliable start-up |
-
1987
- 1987-12-18 JP JP62320424A patent/JP2573266B2/ja not_active Expired - Fee Related
-
1988
- 1988-12-15 US US07/284,524 patent/US4918408A/en not_active Expired - Fee Related
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- 1988-12-16 CA CA000586111A patent/CA1307329C/en not_active Expired - Lifetime
- 1988-12-16 DE DE8888121112T patent/DE3880802T2/de not_active Expired - Fee Related
- 1988-12-17 KR KR1019880016874A patent/KR930001402B1/ko not_active IP Right Cessation
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| KR890011188A (ko) | 1989-08-14 |
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| DE3880802D1 (de) | 1993-06-09 |
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