JPH0697732A - 発振回路 - Google Patents
発振回路Info
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- JPH0697732A JPH0697732A JP24613992A JP24613992A JPH0697732A JP H0697732 A JPH0697732 A JP H0697732A JP 24613992 A JP24613992 A JP 24613992A JP 24613992 A JP24613992 A JP 24613992A JP H0697732 A JPH0697732 A JP H0697732A
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- Japan
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- oscillation
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Abstract
(57)【要約】
【目的】ＬＳＩ化に好適で、低電源電圧下で安定な発振
が可能な発振回路を提供するにある。 【構成】水晶振動子６，増幅回路を有する発振回路にお
いて、定電流源手段と駆動MOSトランジスタＮＭ１から
増幅回路が構成されて成ることを特徴とする。該定電流
源手段はバイアス電圧発生回路または電圧降圧回路２１
の出力電圧をゲート電極電圧とするＰＭＯＳトランジス
タＰＭ１で構成される。また、水晶振動子６，増幅回路
を有する発振回路において、該増幅回路はＣＭＯＳ論理
ゲート，該CMOS論理ゲート出力端子に接続された定電流
源手段ＰＭ１（バイアス電圧発生回路または電圧降圧回
路２１を含む）から成ることを特徴とする。
が可能な発振回路を提供するにある。 【構成】水晶振動子６，増幅回路を有する発振回路にお
いて、定電流源手段と駆動MOSトランジスタＮＭ１から
増幅回路が構成されて成ることを特徴とする。該定電流
源手段はバイアス電圧発生回路または電圧降圧回路２１
の出力電圧をゲート電極電圧とするＰＭＯＳトランジス
タＰＭ１で構成される。また、水晶振動子６，増幅回路
を有する発振回路において、該増幅回路はＣＭＯＳ論理
ゲート，該CMOS論理ゲート出力端子に接続された定電流
源手段ＰＭ１（バイアス電圧発生回路または電圧降圧回
路２１を含む）から成ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、固有振動子を使用した
発振回路に係り、特にマイクロプロセッサ等の半導体集
積回路装置に組込可能で、かつ１−６Ｖ程度の広い電源
電圧範囲にわたって安定に動作する発振回路に関する。
発振回路に係り、特にマイクロプロセッサ等の半導体集
積回路装置に組込可能で、かつ１−６Ｖ程度の広い電源
電圧範囲にわたって安定に動作する発振回路に関する。
【０００２】
【従来の技術】近年、ＣＭＯＳ ＩＣやＬＳＩを使用し
た水晶発振回路は腕時計用ＩＣやマイクロプロセッサ等
に盛んに使用されている。最近では、小形化，電池長寿
命化のニーズに伴い、電池本数を減らし、少なくとも２
Ｖ以下の低電圧領域で動作することが要求されている。
た水晶発振回路は腕時計用ＩＣやマイクロプロセッサ等
に盛んに使用されている。最近では、小形化，電池長寿
命化のニーズに伴い、電池本数を減らし、少なくとも２
Ｖ以下の低電圧領域で動作することが要求されている。
【０００３】従来の水晶振動子やセラミックフィルタを
用いたＣＭＯＳ発振回路を図２に示す。同図において発
振回路は、２入力ＮＡＮＤゲート１３，インバータ１
１，１２，帰還抵抗Ｒ３，水晶振動子６，共振容量Ｃ
４，Ｃ５（発振安定化，発振周波数調整のため使われ
る）。この例では、２入力ＮＡＮＤゲート１３，インバ
ータ１１，１２はＬＳＩに内蔵されており、発振端子Ｏ
ＳＣ１，ＯＳＣ２が備わっている。ストップモード信号
ＳＴＰＮが論理レベル“０”になると２入力NANDゲート
１３の出力は論理“１”に固定されるので発振動作は停
止する。図３に発振起動時のタイムチャートを示す。ス
トップモード信号ＳＴＰＮが“０"から“１”になると
２入力ＮＡＮＤゲート１３は発振イネーブル状態にな
り、端子ＯＳＣ２の信号波形は同図に示すように発振を
開始する。通常発振安定化時間ＴＲＣは発振電圧波形ピ
ーク値Ｖｐの７０％に到達するまでの時間で表される。
用いたＣＭＯＳ発振回路を図２に示す。同図において発
振回路は、２入力ＮＡＮＤゲート１３，インバータ１
１，１２，帰還抵抗Ｒ３，水晶振動子６，共振容量Ｃ
４，Ｃ５（発振安定化，発振周波数調整のため使われ
る）。この例では、２入力ＮＡＮＤゲート１３，インバ
ータ１１，１２はＬＳＩに内蔵されており、発振端子Ｏ
ＳＣ１，ＯＳＣ２が備わっている。ストップモード信号
ＳＴＰＮが論理レベル“０”になると２入力NANDゲート
１３の出力は論理“１”に固定されるので発振動作は停
止する。図３に発振起動時のタイムチャートを示す。ス
トップモード信号ＳＴＰＮが“０"から“１”になると
２入力ＮＡＮＤゲート１３は発振イネーブル状態にな
り、端子ＯＳＣ２の信号波形は同図に示すように発振を
開始する。通常発振安定化時間ＴＲＣは発振電圧波形ピ
ーク値Ｖｐの７０％に到達するまでの時間で表される。
【０００４】この種の発振回路の特徴については、文献
（電子通信学会誌、'７８／１０，Ｖol.ｊ−６１−Ｃ，
Ｎo.１０，ｐｐ６３６−６４３)に詳しい。上記小形
化，電池長寿命化のニーズに対しては発振開始電圧Ｖst
art(発振を開始する最小の電源電圧），発振安定化時間
ＴRCの低減が不可欠である。しかし、従来の上記発振回
路では電源電圧の低下と共に、２入力ＮＡＮＤゲート１
３のゲイン（ＭＯＳトランジスタの相互コンダクタンス
ｇm ）が低下し、水晶振動子の発振条件（ループゲイン
１以上，位相シフト量が０度）を満足しなくなるため、
発振開始電圧Ｖstart ，発振安定化時間ＴRCが増大する
問題があった。
（電子通信学会誌、'７８／１０，Ｖol.ｊ−６１−Ｃ，
Ｎo.１０，ｐｐ６３６−６４３)に詳しい。上記小形
化，電池長寿命化のニーズに対しては発振開始電圧Ｖst
art(発振を開始する最小の電源電圧），発振安定化時間
ＴRCの低減が不可欠である。しかし、従来の上記発振回
路では電源電圧の低下と共に、２入力ＮＡＮＤゲート１
３のゲイン（ＭＯＳトランジスタの相互コンダクタンス
ｇm ）が低下し、水晶振動子の発振条件（ループゲイン
１以上，位相シフト量が０度）を満足しなくなるため、
発振開始電圧Ｖstart ，発振安定化時間ＴRCが増大する
問題があった。
【０００５】発振開始電圧Ｖstart は上記文献に記載さ
れているように、ＭＯＳトランジスタのチャンネル比，
しきい値電圧，外部温度，水晶振動子のＣＩ値（クリス
タルインピーダンス値）によって影響される。低電圧電
源化に対応するためにはMOSトランジスタのチャンネル
比Ｗ／Ｌを大きくする（ｇm の増大化）か、しきい値電
圧を低減する必要があるが、このようにすると発振回路
の回路規模が著しく大きくなり、また消費電流が増大す
るという問題があった。
れているように、ＭＯＳトランジスタのチャンネル比，
しきい値電圧，外部温度，水晶振動子のＣＩ値（クリス
タルインピーダンス値）によって影響される。低電圧電
源化に対応するためにはMOSトランジスタのチャンネル
比Ｗ／Ｌを大きくする（ｇm の増大化）か、しきい値電
圧を低減する必要があるが、このようにすると発振回路
の回路規模が著しく大きくなり、また消費電流が増大す
るという問題があった。
【０００６】
【発明が解決しようとする課題】本発明は、このような
事情に鑑みて成されたものであり、ＬＳＩ化に好適で、
かつ低電圧電源においても安定に発振が可能で、低消費
電力な発振回路を提供することを目的とする。
事情に鑑みて成されたものであり、ＬＳＩ化に好適で、
かつ低電圧電源においても安定に発振が可能で、低消費
電力な発振回路を提供することを目的とする。
【０００７】具体的には、１.０〜１.５Ｖでも安定に発
振する発振回路を提供するに有る。
振する発振回路を提供するに有る。
【０００８】
【課題を解決するための手段及び作用】本発明の発振回
路は発振増幅回路を、負荷を形成する定電流源手段，第
１導電型駆動ＭＯＳトランジスタで構成することによ
り、電源電圧変動に対し電流駆動能力が大幅に影響を受
けないようにしたことに特徴がある。
路は発振増幅回路を、負荷を形成する定電流源手段，第
１導電型駆動ＭＯＳトランジスタで構成することによ
り、電源電圧変動に対し電流駆動能力が大幅に影響を受
けないようにしたことに特徴がある。
【０００９】本発明の発振回路は、バイアス電圧発生回
路、又は電源電圧降圧回路を設け、該定電流源手段を該
バイアス電圧発生回路、又は電源電圧降圧回路の出力電
圧をゲート電極電圧とした第２導電型ＭＯＳトランジス
タで構成したことを特徴とする。本構成では電源電圧レ
ベルの如何に係らず該第２導電型ＭＯＳトランジスタの
ゲート−ソース電極間電圧Ｖgsを一定レベル以上に確保
できるので定電流特性を持たせることができる。例え
ば、該電源電圧降圧回路はＣＲ発振回路の出力パルスで
駆動されるチャージポンプ回路で実現される。
路、又は電源電圧降圧回路を設け、該定電流源手段を該
バイアス電圧発生回路、又は電源電圧降圧回路の出力電
圧をゲート電極電圧とした第２導電型ＭＯＳトランジス
タで構成したことを特徴とする。本構成では電源電圧レ
ベルの如何に係らず該第２導電型ＭＯＳトランジスタの
ゲート−ソース電極間電圧Ｖgsを一定レベル以上に確保
できるので定電流特性を持たせることができる。例え
ば、該電源電圧降圧回路はＣＲ発振回路の出力パルスで
駆動されるチャージポンプ回路で実現される。
【００１０】さらに、本発明の発振回路は、発振増幅回
路が通常の相補型ＭＯＳ(ＣＭＯＳ)論理ゲートの他に定
電流源手段から成り、該定電流源手段が該相補型ＭＯＳ
（ＣＭＯＳ）論理ゲートの出力端子に接続されて成るこ
とを特徴とする。該定電流源手段により電流供給能力が
増強され等価的に上記ゲートのゲインが増加する。
路が通常の相補型ＭＯＳ(ＣＭＯＳ)論理ゲートの他に定
電流源手段から成り、該定電流源手段が該相補型ＭＯＳ
（ＣＭＯＳ）論理ゲートの出力端子に接続されて成るこ
とを特徴とする。該定電流源手段により電流供給能力が
増強され等価的に上記ゲートのゲインが増加する。
【００１１】該定電流源手段は具体的に前出の回路構成
によって実現される。
によって実現される。
【００１２】
【実施例】本発明の１実施例を図１に示す。本実施例
は、ＣＭＯＳインバータゲートを構成するＰＭＯＳ，Ｎ
ＭＯＳトランジスタＰＭ１，ＮＭ１、該ＣＭＯＳインバ
ータゲートの動作バイアス点を設定するバイアス抵抗Ｒ
３，水晶振動子６，共振容量Ｃ４，Ｃ５，発振出力（Ｏ
ＳＣ２）を論理レベルまで増幅するインバータ１１，１
２，ＣＲ発振回路２０，バイアス電圧発生回路または電
圧降圧回路（バックバイアス回路）２１からなる。
は、ＣＭＯＳインバータゲートを構成するＰＭＯＳ，Ｎ
ＭＯＳトランジスタＰＭ１，ＮＭ１、該ＣＭＯＳインバ
ータゲートの動作バイアス点を設定するバイアス抵抗Ｒ
３，水晶振動子６，共振容量Ｃ４，Ｃ５，発振出力（Ｏ
ＳＣ２）を論理レベルまで増幅するインバータ１１，１
２，ＣＲ発振回路２０，バイアス電圧発生回路または電
圧降圧回路（バックバイアス回路）２１からなる。
【００１３】該電圧降圧回路(バックバイアス回路)２１
は例えば図４で示される。同図において、Ｃｏは容量、
ＮＭ２−４はＮＭＯＳトランジスタ、ＰＭ２−５はＰＭ
ＯＳトランジスタ（ＰＭ３−５は電圧クランプ回路ＣＬ
Ｐを構成する）、２２，２３はインバータ、ＣL は負荷
容量である。
は例えば図４で示される。同図において、Ｃｏは容量、
ＮＭ２−４はＮＭＯＳトランジスタ、ＰＭ２−５はＰＭ
ＯＳトランジスタ（ＰＭ３−５は電圧クランプ回路ＣＬ
Ｐを構成する）、２２，２３はインバータ、ＣL は負荷
容量である。
【００１４】ＣＲ発振回路２０は例えば図５に示され
る。本回路はインバータ３１−３４，３７，２入力ＮＡ
ＮＤゲート３０，３６，２入力ＮＯＲ回路３５，容量Ｃ
６，Ｃ７，抵抗素子Ｒ４からなる。
る。本回路はインバータ３１−３４，３７，２入力ＮＡ
ＮＤゲート３０，３６，２入力ＮＯＲ回路３５，容量Ｃ
６，Ｃ７，抵抗素子Ｒ４からなる。
【００１５】次に動作について説明する。尚、以後前出
と同等、同一物については同一符号にて示し、説明も割
愛する。
と同等、同一物については同一符号にて示し、説明も割
愛する。
【００１６】まず、ＣＲ発振回路２０の動作について説
明する。発振起動信号ＣＲＳＴＴが“０”レベルのとき
は２入力ＮＡＮＤゲート３０の出力は“１”に固定さ
れ、発振停止モードとなる。“１”レベルになると２入
力ＮＡＮＤゲート３０，インバータ３１，３２はループ
回路を形成し、Ｃ６と帰還回路時定数で決まる周波数で
発振する。抵抗素子Ｒ４，容量Ｃ７，インバータ３３，
３４は遅延回路を構成し、本遅延回路で生成されるノン
オーバラップ時間を持つ２相クロックＰ１，Ｐ２を発生
する。タイムチャートは図６に示される。
明する。発振起動信号ＣＲＳＴＴが“０”レベルのとき
は２入力ＮＡＮＤゲート３０の出力は“１”に固定さ
れ、発振停止モードとなる。“１”レベルになると２入
力ＮＡＮＤゲート３０，インバータ３１，３２はループ
回路を形成し、Ｃ６と帰還回路時定数で決まる周波数で
発振する。抵抗素子Ｒ４，容量Ｃ７，インバータ３３，
３４は遅延回路を構成し、本遅延回路で生成されるノン
オーバラップ時間を持つ２相クロックＰ１，Ｐ２を発生
する。タイムチャートは図６に示される。
【００１７】電圧降圧回路の動作について説明する。タ
イムチャートは図６に示す。Ｐ１が“１”になるとＰ１
Ｎ＝“０”，インバータ２２の出力＝“１”になるので
NMOSトランジスタＮＭ３，ＰＭＯＳトランジスタＰＭ２
がオンになり（他のＭＯＳスィッチはオフ)電源Ｖｃｃ
からＣｏは図示の極性に充電される。次にＰ１が“０"
になりＰ２が“１”になるとＮＭ２がオンになるのでＣ
ｏの＋チャージ側が接地電位になるので負荷容量ＣL は
ＮＭＯＳトランジスタＮＭ４を介して負側にチャージさ
れる。ＮＭ４はダイオード接続されているのでＣL の電
荷は保持されたままとなる。以上の動作をＰ１／Ｐ２の
サイクル繰返しＣL は負電圧に深くチャージアップされ
る。クランプ回路ＣＬＰにより出力端子電圧ＶBSはほぼ
−ｎＶthpにクランプされる。実施例では簡単化のため
ｎ＝３としたが、実際にはｎ＝６−１０としクランプ電
圧を深く設定する。
イムチャートは図６に示す。Ｐ１が“１”になるとＰ１
Ｎ＝“０”，インバータ２２の出力＝“１”になるので
NMOSトランジスタＮＭ３，ＰＭＯＳトランジスタＰＭ２
がオンになり（他のＭＯＳスィッチはオフ)電源Ｖｃｃ
からＣｏは図示の極性に充電される。次にＰ１が“０"
になりＰ２が“１”になるとＮＭ２がオンになるのでＣ
ｏの＋チャージ側が接地電位になるので負荷容量ＣL は
ＮＭＯＳトランジスタＮＭ４を介して負側にチャージさ
れる。ＮＭ４はダイオード接続されているのでＣL の電
荷は保持されたままとなる。以上の動作をＰ１／Ｐ２の
サイクル繰返しＣL は負電圧に深くチャージアップされ
る。クランプ回路ＣＬＰにより出力端子電圧ＶBSはほぼ
−ｎＶthpにクランプされる。実施例では簡単化のため
ｎ＝３としたが、実際にはｎ＝６−１０としクランプ電
圧を深く設定する。
【００１８】本実施例ではクランプ回路を使用したが、
何もこれにこだわることはなく、例えば、ＶBSレベル検
出回路を設け、一定レベル検出後ＣＲ発振回路を停止さ
せ、（ＣＲＳＴＴ＝“０”）降圧電圧動作を停止させる
ようにしても良い。本実施例では、電圧降圧回路により
ＰＭ１のＶgsを一定レベル以上にできるので電源電圧レ
ベルの如何に係らず電流増幅率ｇm をあげることがで
き、Ｖstart，ＴRC を低減することができる。
何もこれにこだわることはなく、例えば、ＶBSレベル検
出回路を設け、一定レベル検出後ＣＲ発振回路を停止さ
せ、（ＣＲＳＴＴ＝“０”）降圧電圧動作を停止させる
ようにしても良い。本実施例では、電圧降圧回路により
ＰＭ１のＶgsを一定レベル以上にできるので電源電圧レ
ベルの如何に係らず電流増幅率ｇm をあげることがで
き、Ｖstart，ＴRC を低減することができる。
【００１９】第２の実施例を図７に示す。本実施例は通
常のＣＭＯＳゲート回路から成る発振回路において、定
電流源手段を該ＣＭＯＳゲート回路の出力端子に接続し
て成ることを特徴とする。定電流源手段はＰＭＯＳトラ
ンジスタＰＭ１，該ＰＭ１のゲート電極電圧を与えるバ
イアス電圧発生回路、又は電圧降圧回路２１，ＣＲ発振
回路２１（電圧降圧回路２１使用のとき）から成る。定
電流源手段の動作は前述の動作と同じであるので説明は
割愛する。本実施例では通常のＣＭＯＳゲート回路出力
端子に電流源を接続しているので、より大きなゲイン，
電流増幅率が得られ、低電源電圧領域における発振特性
が向上する。
常のＣＭＯＳゲート回路から成る発振回路において、定
電流源手段を該ＣＭＯＳゲート回路の出力端子に接続し
て成ることを特徴とする。定電流源手段はＰＭＯＳトラ
ンジスタＰＭ１，該ＰＭ１のゲート電極電圧を与えるバ
イアス電圧発生回路、又は電圧降圧回路２１，ＣＲ発振
回路２１（電圧降圧回路２１使用のとき）から成る。定
電流源手段の動作は前述の動作と同じであるので説明は
割愛する。本実施例では通常のＣＭＯＳゲート回路出力
端子に電流源を接続しているので、より大きなゲイン，
電流増幅率が得られ、低電源電圧領域における発振特性
が向上する。
【００２０】第３の実施例を図８に示す。本実施例では
図７の実施例において定電流源をＰＭＯＳスィッチＰＭ
６を介して該ＣＭＯＳゲート回路出力端子に接続するこ
とが特徴である。ＣＴＬ＝“１”にして発振モード設
定，発振安定化時間後ＣＴＬ＝“０”にして該スィッチ
ＰＭ６をオフにする。即ち、発振安定化後定電流源を切
り離すので消費電流を低減することができる。一度発振
が安定化すれば、Ｖccは１Ｖ程度まで低減しても発振は
持続する。
図７の実施例において定電流源をＰＭＯＳスィッチＰＭ
６を介して該ＣＭＯＳゲート回路出力端子に接続するこ
とが特徴である。ＣＴＬ＝“１”にして発振モード設
定，発振安定化時間後ＣＴＬ＝“０”にして該スィッチ
ＰＭ６をオフにする。即ち、発振安定化後定電流源を切
り離すので消費電流を低減することができる。一度発振
が安定化すれば、Ｖccは１Ｖ程度まで低減しても発振は
持続する。
【００２１】
【発明の効果】本発明によれば、２Ｖ以下の低い電源電
圧レベルで発振回路を起動することができ、それ故発振
回路を含むＬＳＩやシステム自体の低電圧化を実現でき
る。
圧レベルで発振回路を起動することができ、それ故発振
回路を含むＬＳＩやシステム自体の低電圧化を実現でき
る。
【００２２】従って、発振回路を含むＬＳＩ部の回路装
置の電源としての電池本数を減らすことができ、装置の
小形，軽量化を達成できる。
置の電源としての電池本数を減らすことができ、装置の
小形，軽量化を達成できる。
【図１】本発明の１実施例を示す回路図である。
【図２】従来例を示す回路図である。
【図３】従来例を説明するタイムチャートである。
【図４】本発明の１実施例の構成要素を示す回路図であ
る。
る。
【図５】本発明の１実施例の構成要素を示す回路図であ
る。
る。
【図６】本発明の実施例を説明するタイムチャートであ
る。
る。
【図７】本発明の他の実施例を示す回路図である。
【図８】本発明のもう一つの実施例を示す回路図であ
る。
る。
２０…ＣＲ発振回路、２１…バイアス発生回路、又は電
圧降圧回路、ＰＭ１−７…ＰＭＯＳトランジスタ、ＮＭ
１−４…ＮＭＯＳトランジスタ、６…水晶振動子、Ｒ３
…バイアス抵抗、Ｃ４，Ｃ５…共振容量、１１，１２，
２２，２３，３１−３４，３７…インバータ、ＣＬＰ…
電圧クランプ回路、１３，３０，３６…２入力ＮＡＮＤ
ゲート、３５…２入力ＮＯＲゲート、Ｃｏ，Ｃ６，Ｃ７
…容量、ＣL …負苛容量、ＯＳＣ１…ＬＳＩ入力端子、
ＯＳＣ２…ＬＳＩ出力端子。
圧降圧回路、ＰＭ１−７…ＰＭＯＳトランジスタ、ＮＭ
１−４…ＮＭＯＳトランジスタ、６…水晶振動子、Ｒ３
…バイアス抵抗、Ｃ４，Ｃ５…共振容量、１１，１２，
２２，２３，３１−３４，３７…インバータ、ＣＬＰ…
電圧クランプ回路、１３，３０，３６…２入力ＮＡＮＤ
ゲート、３５…２入力ＮＯＲゲート、Ｃｏ，Ｃ６，Ｃ７
…容量、ＣL …負苛容量、ＯＳＣ１…ＬＳＩ入力端子、
ＯＳＣ２…ＬＳＩ出力端子。
Claims (8)
- 【請求項１】固有振動子，発振増幅回路からなる発振回
路において、該発振増幅回路が負荷を形成する定電流源
手段と第一導電型駆動ＭＯＳトランジスタから構成され
ることを特徴とする発振回路。 - 【請求項２】請求項１記載の発振回路において、該定電
流源手段が第２導電型ＭＯＳトランジスタから成り、か
つ該第２導電型ＭＯＳトランジスタのゲート電極電圧を
与えるバイアス電圧発生手段により、該第２導電型ＭＯ
Ｓトランジスタのゲートーソース電極間電圧を一定にし
て成ることを特徴とする発振回路。 - 【請求項３】固有振動子，発振増幅回路からなる発振回
路において、電源電圧降圧手段を備え、該発振増幅回路
が、該電源電圧降圧手段の出力電圧をゲート電極電圧と
した第２導電型ＭＯＳトランジスタで形成される定電流
源手段，駆動ＭＯＳトランジスタを形成する第１導電型
ＭＯＳトランジスタから成ることを特徴とする発振回
路。 - 【請求項４】請求項３記載の発振回路において、該電源
電圧降圧手段が降圧電圧レベル検出手段，電源電圧レベ
ルクランプ制御手段を含み、該降圧電圧レベルを一定レ
ベルに保持する機能を有することを特徴とする発振回
路。 - 【請求項５】固有振動子，発振増幅回路からなる発振回
路において、該発振増幅回路が相補型ＭＯＳ論理ゲート
回路から成り、かつ該相補型ＭＯＳ論理ゲート回路出力
端子に定電流源手段を接続して成ることを特徴とする発
振回路。 - 【請求項６】請求項５記載の発振回路において、該定電
流源手段が請求項２記載の定電流源手段から成ることを
特徴とする発振回路。 - 【請求項７】請求項５記載の発振回路において、該定電
流源手段が請求項３または４記載の定電流源手段から成
ることを特徴とする発振回路。 - 【請求項８】請求項５，６または７記載の発振回路にお
いて、該定電流源手段がＭＯＳスイッチ手段を介して該
相補型ＭＯＳ論理ゲート回路出力端子に接続され、発振
開始直後一定期間該ＭＯＳスイッチ手段をオンに、それ
以後オフに切替て成ることを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24613992A JPH0697732A (ja) | 1992-09-16 | 1992-09-16 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24613992A JPH0697732A (ja) | 1992-09-16 | 1992-09-16 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697732A true JPH0697732A (ja) | 1994-04-08 |
Family
ID=17144065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24613992A Pending JPH0697732A (ja) | 1992-09-16 | 1992-09-16 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697732A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894679B2 (en) | 2000-11-10 | 2005-05-17 | Nec Corporation | Method for inputting information and apparatus used for same |
| US7768358B2 (en) | 2007-03-02 | 2010-08-03 | Oki Semiconductor Co., Ltd. | Oscillatory signal output circuit for capacitive coupling an oscillating signal with bias voltage applied |
| US8067993B2 (en) | 2009-01-21 | 2011-11-29 | Oki Semiconductor Co., Ltd. | Constant current driven oscillating circuit |
-
1992
- 1992-09-16 JP JP24613992A patent/JPH0697732A/ja active Pending
Cited By (3)
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