JPH0629743A - 発振回路 - Google Patents
発振回路Info
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- JPH0629743A JPH0629743A JP18245092A JP18245092A JPH0629743A JP H0629743 A JPH0629743 A JP H0629743A JP 18245092 A JP18245092 A JP 18245092A JP 18245092 A JP18245092 A JP 18245092A JP H0629743 A JPH0629743 A JP H0629743A
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- oscillation
- oscillator
- resistance
- resistance element
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Abstract
(57)【要約】
【目的】 ＬＳＩ化に好適で、低電源電圧下で安定な発
振が可能な発振回路を提供すること。 【構成】 水晶振動子６と、増幅回路とを有する発振回
路において、増幅回路としてＭＯＳトランジスタＭＰ
１，ＭＰ２，ＭＮ１，ＭＮ２とからなるクロックドゲ−
ト構成を用い、クロック信号が入力されるＭＯＳゲ−ト
ＭＰ１，ＭＮ１を負荷抵抗として使用することによりり
ゲインをあげ、かつ消費電流を低減できるようにする。
また、ダンピング抵抗Ｒｄを、発振が安定状態になるま
では低抵抗に設定し、安定状態になったところで高抵抗
に切り換えるようにすることにより、発振起動を容易に
すると共に異常発振を防止する。また、増幅回路を少な
くとも負荷抵抗素子と駆動ＭＯＳトランジスタからなる
論理ゲートで構成し、低電圧発振を容易にする。
振が可能な発振回路を提供すること。 【構成】 水晶振動子６と、増幅回路とを有する発振回
路において、増幅回路としてＭＯＳトランジスタＭＰ
１，ＭＰ２，ＭＮ１，ＭＮ２とからなるクロックドゲ−
ト構成を用い、クロック信号が入力されるＭＯＳゲ−ト
ＭＰ１，ＭＮ１を負荷抵抗として使用することによりり
ゲインをあげ、かつ消費電流を低減できるようにする。
また、ダンピング抵抗Ｒｄを、発振が安定状態になるま
では低抵抗に設定し、安定状態になったところで高抵抗
に切り換えるようにすることにより、発振起動を容易に
すると共に異常発振を防止する。また、増幅回路を少な
くとも負荷抵抗素子と駆動ＭＯＳトランジスタからなる
論理ゲートで構成し、低電圧発振を容易にする。
Description
【０００１】
【産業上の利用分野】本発明は、固有振動子を使用した
発振回路に係り、特にマイクロプロセッサなどの半導体
集積回路装置（以後ＬＳＩと称する）に組込可能で、か
つ低電源電圧で動作可能な発振回路に関する。
発振回路に係り、特にマイクロプロセッサなどの半導体
集積回路装置（以後ＬＳＩと称する）に組込可能で、か
つ低電源電圧で動作可能な発振回路に関する。
【０００２】
【従来の技術】近年、水晶振動子を使用した発振回路
は、腕時計用ＩＣやマイクロプロセッサなどに盛んに使
用されている。この種の発振回路は、半導体集積回路装
置の小型化、電池長寿命化に伴い、電池本数を減らし、
２Ｖ以下の低電源電圧域で動作することが要求されてい
る。
は、腕時計用ＩＣやマイクロプロセッサなどに盛んに使
用されている。この種の発振回路は、半導体集積回路装
置の小型化、電池長寿命化に伴い、電池本数を減らし、
２Ｖ以下の低電源電圧域で動作することが要求されてい
る。
【０００３】水晶振動子やセラミックフィルタを使用し
た従来のＣＭＯＳ発振回路の構成を図２に示す。同図に
おいて発振回路は、２入力ＮＡＮＤゲ−ト１０と、発振
回路出力波形整形用インバ−タ１１、１２と、帰還抵抗
Ｒ３と、位相補正用抵抗及びダンピング抵抗として動作
する抵抗Ｒｄと、水晶振動子６と、発振安定化及び発振
周波数調整のための容量Ｃ４，Ｃ５とから構成されてい
る。通常、抵抗Ｒｄの抵抗値は１ｋ〜１００ｋオ−ム程
度である。
た従来のＣＭＯＳ発振回路の構成を図２に示す。同図に
おいて発振回路は、２入力ＮＡＮＤゲ−ト１０と、発振
回路出力波形整形用インバ−タ１１、１２と、帰還抵抗
Ｒ３と、位相補正用抵抗及びダンピング抵抗として動作
する抵抗Ｒｄと、水晶振動子６と、発振安定化及び発振
周波数調整のための容量Ｃ４，Ｃ５とから構成されてい
る。通常、抵抗Ｒｄの抵抗値は１ｋ〜１００ｋオ−ム程
度である。
【０００４】次にこの発振回路の動作について図３のタ
イムチャ−トを参照して説明する。発振停止信号ＳＴＰ
Ｎ（負論理）がローレベル（論理０）になると、２入力
ＮＡＮＤゲ−ト１０の出力はハイレベル（論理１）に固
定され、発振動作は停止する。 一方、発振停止信号Ｓ
ＴＰＮがハイレベルになると、２入力ＮＡＮＤゲ−ト１
０はインバ−タとして動作し、発振が安定化するまでは
バイアス電圧を中心とした微小電圧増幅器として働く。
イムチャ−トを参照して説明する。発振停止信号ＳＴＰ
Ｎ（負論理）がローレベル（論理０）になると、２入力
ＮＡＮＤゲ−ト１０の出力はハイレベル（論理１）に固
定され、発振動作は停止する。 一方、発振停止信号Ｓ
ＴＰＮがハイレベルになると、２入力ＮＡＮＤゲ−ト１
０はインバ−タとして動作し、発振が安定化するまでは
バイアス電圧を中心とした微小電圧増幅器として働く。
【０００５】発振停止信号ＳＴＰＮがハイレベルになる
と、発振回路はイネ−ブル状態となり、発振回路を起動
してから発振動作が安定するまでの時間である発振開始
時間ＴRC経過後、発振動作は安定する。
と、発振回路はイネ−ブル状態となり、発振回路を起動
してから発振動作が安定するまでの時間である発振開始
時間ＴRC経過後、発振動作は安定する。
【０００６】既述したようにこの種の発振回路ではより
低電源電圧で発振開始時間ＴRCを短縮することが要求さ
れている。水晶振動子を使用した従来の発振回路では例
えば、発振開始時間ＴRCは発振周波数４ＭＨｚの場合６
０ｍＳ程度である。
低電源電圧で発振開始時間ＴRCを短縮することが要求さ
れている。水晶振動子を使用した従来の発振回路では例
えば、発振開始時間ＴRCは発振周波数４ＭＨｚの場合６
０ｍＳ程度である。
【０００７】文献（電子通信学会誌、’７８／１０，Ｖ
ｏｌ．Ｊ６１−Ｃ，Ｎｏ．１０，ｐｐ６３６−６４３）
に記載されているように、水晶振動子を使用した発振回
路の発振開始電圧Ｖstは一般に下記のファクターによっ
て影響される。
ｏｌ．Ｊ６１−Ｃ，Ｎｏ．１０，ｐｐ６３６−６４３）
に記載されているように、水晶振動子を使用した発振回
路の発振開始電圧Ｖstは一般に下記のファクターによっ
て影響される。
【０００８】（１）ゲ−トの駆動ＭＯＳトランジスタの
チャンネル比Ｗ／Ｌ （２）ＭＯＳトランジスタのしきい値電圧Ｖth （３）発振回路の外部温度 （４）水晶振動子のＣＩ値（クリスタルインピ−ダンス
値） 一般に、発振開始電圧Ｖstは、Ｌｏｇ（Ｗ／Ｌ）に反比
例するが、チャンネル比Ｗ／Ｌを１０倍に増加させても
０．３Ｖ程度しか低下しない。
チャンネル比Ｗ／Ｌ （２）ＭＯＳトランジスタのしきい値電圧Ｖth （３）発振回路の外部温度 （４）水晶振動子のＣＩ値（クリスタルインピ−ダンス
値） 一般に、発振開始電圧Ｖstは、Ｌｏｇ（Ｗ／Ｌ）に反比
例するが、チャンネル比Ｗ／Ｌを１０倍に増加させても
０．３Ｖ程度しか低下しない。
【０００９】さらに、チャンネル比Ｗ／Ｌ（電流増幅率
ｇｍ）を大きくすることは消費電流が増大し、問題とな
る。ＭＯＳトランジスタのしきい値電圧Ｖthを下げるこ
とも発振開始電圧Ｖstを低下させる一方法であるが、や
はり消費電流を増加させる欠点がある。
ｇｍ）を大きくすることは消費電流が増大し、問題とな
る。ＭＯＳトランジスタのしきい値電圧Ｖthを下げるこ
とも発振開始電圧Ｖstを低下させる一方法であるが、や
はり消費電流を増加させる欠点がある。
【００１０】更に水晶振動子のＣＩ値は製造条件で決ま
る指数であり、制御が困難である。以上の条件から発振
開始電圧Ｖstが２Ｖ以下の発振回路を実現するのは困難
である。
る指数であり、制御が困難である。以上の条件から発振
開始電圧Ｖstが２Ｖ以下の発振回路を実現するのは困難
である。
【００１１】一方、一般に異常発振を防止し、安定な発
振動作を実現するため水晶振動子等を使用した発振回路
に高抵抗値のダンピング抵抗Ｒｄが設けられるが、この
ダンピング抵抗Ｒｄは低電源電圧における発振起動特性
を悪化させる（発振開始電圧Ｖstを増大させる）という
問題があった。
振動作を実現するため水晶振動子等を使用した発振回路
に高抵抗値のダンピング抵抗Ｒｄが設けられるが、この
ダンピング抵抗Ｒｄは低電源電圧における発振起動特性
を悪化させる（発振開始電圧Ｖstを増大させる）という
問題があった。
【００１２】
【発明が解決しようとする課題】上記従来技術では前述
したように、電源電圧の低電圧化に対応するためには駆
動用ＭＯＳトランジスタの電流増幅率ｇｍを大きくする
か、しきい値電圧Ｖthを小さくする必要があるが、この
ようにすると消費電流の増大を招くという問題があっ
た。
したように、電源電圧の低電圧化に対応するためには駆
動用ＭＯＳトランジスタの電流増幅率ｇｍを大きくする
か、しきい値電圧Ｖthを小さくする必要があるが、この
ようにすると消費電流の増大を招くという問題があっ
た。
【００１３】更に高電源電圧域での異常発振を防止する
ために、ダンピング抵抗を必要としたが、このダンピン
グ抵抗を設けることにより低電源電圧域における発振特
性を悪化させるという問題があった。
ために、ダンピング抵抗を必要としたが、このダンピン
グ抵抗を設けることにより低電源電圧域における発振特
性を悪化させるという問題があった。
【００１４】本発明はこのような事情に鑑みてなされた
ものであり、ＬＳＩ化に好適で低電源電圧域でも安定発
振が可能な発振回路を提供することを目的とする。すな
わち、２Ｖ以下の低い電源電圧でも短い発振開始時間で
発振を可能にするとともに、安定な発振動作が可能な発
振回路を提供することを目的とする。
ものであり、ＬＳＩ化に好適で低電源電圧域でも安定発
振が可能な発振回路を提供することを目的とする。すな
わち、２Ｖ以下の低い電源電圧でも短い発振開始時間で
発振を可能にするとともに、安定な発振動作が可能な発
振回路を提供することを目的とする。
【００１５】また本発明は、より低電源電圧で、例えば
０．８〜１．５Ｖでも安定に発振することができる発振
回路を提供することを目的とする。
０．８〜１．５Ｖでも安定に発振することができる発振
回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の発振回路は、固
有振動子と、増幅回路とを有する発振回路において、発
振出力を遅延させる分周回路と、前記増幅回路の出力側
に接続され、前記分周回路出力によって抵抗値が可変さ
れるように制御される抵抗素子と、発振起動時には前記
抵抗素子の抵抗値を小さく、発振安定化後に該抵抗素子
の抵抗値を大きくするように分周回路出力を制御する制
御手段とを有することを特徴とする。
有振動子と、増幅回路とを有する発振回路において、発
振出力を遅延させる分周回路と、前記増幅回路の出力側
に接続され、前記分周回路出力によって抵抗値が可変さ
れるように制御される抵抗素子と、発振起動時には前記
抵抗素子の抵抗値を小さく、発振安定化後に該抵抗素子
の抵抗値を大きくするように分周回路出力を制御する制
御手段とを有することを特徴とする。
【００１７】また本発明の発振回路は、前記抵抗素子は
デプレ−ション型ＭＯＳトランジスタで構成されてなる
ことを特徴とする。
デプレ−ション型ＭＯＳトランジスタで構成されてなる
ことを特徴とする。
【００１８】更に本発明の発振回路は、前記抵抗素子
は、固定抵抗素子群とＭＯＳスイッチ群とから構成さ
れ、該ＭＯＳスイッチ群を切換制御することにより前記
抵抗素子の合成抵抗値が決定されるように構成されたこ
とを特徴とする。
は、固定抵抗素子群とＭＯＳスイッチ群とから構成さ
れ、該ＭＯＳスイッチ群を切換制御することにより前記
抵抗素子の合成抵抗値が決定されるように構成されたこ
とを特徴とする。
【００１９】また本発明の発振回路は、固有振動子と、
増幅回路とを有する発振回路において、前記増幅器は、
発振回路を動作させる電源と接地間に負荷抵抗素子とＭ
ＯＳトランジスタとを直列接続して構成されたインバー
タ回路であることを特徴とする。
増幅回路とを有する発振回路において、前記増幅器は、
発振回路を動作させる電源と接地間に負荷抵抗素子とＭ
ＯＳトランジスタとを直列接続して構成されたインバー
タ回路であることを特徴とする。
【００２０】更に本発明の発振回路は、固有振動子と、
増幅器とを有する発振回路において、前記増幅器は、発
振回路を動作させる電源と接地間に負荷抵抗素子を形成
するデプレーション型ＭＯＳトランジスタと、エンハン
スメント型ＭＯＳトランジスタとを直列接続したインバ
ータ回路であることを特徴とする。
増幅器とを有する発振回路において、前記増幅器は、発
振回路を動作させる電源と接地間に負荷抵抗素子を形成
するデプレーション型ＭＯＳトランジスタと、エンハン
スメント型ＭＯＳトランジスタとを直列接続したインバ
ータ回路であることを特徴とする。
【００２１】また本発明の発振回路は、前記負荷抵抗素
子を形成するデプレーション型ＭＯＳトランジスタのゲ
ート電極とソース電極とが短絡されたことを特徴とす
る。
子を形成するデプレーション型ＭＯＳトランジスタのゲ
ート電極とソース電極とが短絡されたことを特徴とす
る。
【００２２】
【作用】上記構成の発振回路においては、分周回路によ
り発振出力が遅延させられ、前記増幅回路の出力側に接
続された抵抗素子の抵抗値が前記分周回路出力によって
可変されるように制御される。また制御手段により発振
起動時には前記抵抗素子の抵抗値が小さく、発振安定化
後に該抵抗素子の抵抗値が大きくなるように分周回路出
力が制御される。
り発振出力が遅延させられ、前記増幅回路の出力側に接
続された抵抗素子の抵抗値が前記分周回路出力によって
可変されるように制御される。また制御手段により発振
起動時には前記抵抗素子の抵抗値が小さく、発振安定化
後に該抵抗素子の抵抗値が大きくなるように分周回路出
力が制御される。
【００２３】また上記構成の発振回路においては、前記
抵抗素子は、固定抵抗素子群とＭＯＳスイッチ群とから
構成され、該ＭＯＳスイッチ群を切換制御することによ
り前記抵抗素子の合成抵抗値が決定される。
抵抗素子は、固定抵抗素子群とＭＯＳスイッチ群とから
構成され、該ＭＯＳスイッチ群を切換制御することによ
り前記抵抗素子の合成抵抗値が決定される。
【００２４】更に上記構成の発振回路においては、発振
回路を構成する増幅器は、発振回路を動作させる電源と
接地間に負荷抵抗素子とＭＯＳトランジスタとを直列接
続して構成されたインバータ回路、あるいは発振回路を
動作させる電源と接地間に負荷抵抗素子を形成するデプ
レーション型ＭＯＳトランジスタと、エンハンスメント
型ＭＯＳトランジスタとを直列接続したインバータ回路
である。そのためにしきい値電圧を低減でき（駆動ＮＭ
ＯＳトランジスタのＶthだけを考慮すればよい。式
（１）参照）、それ故発振開始電圧を低下させることが
できる。
回路を構成する増幅器は、発振回路を動作させる電源と
接地間に負荷抵抗素子とＭＯＳトランジスタとを直列接
続して構成されたインバータ回路、あるいは発振回路を
動作させる電源と接地間に負荷抵抗素子を形成するデプ
レーション型ＭＯＳトランジスタと、エンハンスメント
型ＭＯＳトランジスタとを直列接続したインバータ回路
である。そのためにしきい値電圧を低減でき（駆動ＮＭ
ＯＳトランジスタのＶthだけを考慮すればよい。式
（１）参照）、それ故発振開始電圧を低下させることが
できる。
【００２５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１には本発明に係る発振回路の一実施例の構成
が示されている。本実施例ではＬＳＩに適用した例を示
すが、以下の説明からもわかるように、何もＬＳＩに限
定されることはなく、広く一般の装置に適用できること
は明らかである。
する。図１には本発明に係る発振回路の一実施例の構成
が示されている。本実施例ではＬＳＩに適用した例を示
すが、以下の説明からもわかるように、何もＬＳＩに限
定されることはなく、広く一般の装置に適用できること
は明らかである。
【００２６】図１において、本発明に係る発振回路はク
ロックド・インバ−タゲ−トを構成するＰＭＯＳトラン
ジスタＭＰ１，ＭＰ２と，ＮＭＯＳトランジスタＭＮ
１，ＭＮ２と、このクロックド・ゲ−トを制御する信号
を生成するインバ−タ１３、１４と、ＮＭＯＳトランジ
スタＭＮ３と，出力クロック波形整形用インバ−タ１
１、１２と、帰還抵抗Ｒ３と，水晶振動子６と、共振容
量Ｃ４，Ｃ５と，ダンピング抵抗Ｒｄとを有している。
ロックド・インバ−タゲ−トを構成するＰＭＯＳトラン
ジスタＭＰ１，ＭＰ２と，ＮＭＯＳトランジスタＭＮ
１，ＭＮ２と、このクロックド・ゲ−トを制御する信号
を生成するインバ−タ１３、１４と、ＮＭＯＳトランジ
スタＭＮ３と，出力クロック波形整形用インバ−タ１
１、１２と、帰還抵抗Ｒ３と，水晶振動子６と、共振容
量Ｃ４，Ｃ５と，ダンピング抵抗Ｒｄとを有している。
【００２７】上記構成において、インバ−タ１１、１２
は発振回路出力を波形整形してマイコンＬＳＩなどの内
部クロック信号を生成する。
は発振回路出力を波形整形してマイコンＬＳＩなどの内
部クロック信号を生成する。
【００２８】またＮＭＯＳトランジスタＭＮ３は、発振
停止モ−ドにおいて発振停止信号ＳＴＰがハイレベルの
時オンになり、クロックド・ゲ−ト出力を接地電位に固
定するプルダウン抵抗として機能する。
停止モ−ドにおいて発振停止信号ＳＴＰがハイレベルの
時オンになり、クロックド・ゲ−ト出力を接地電位に固
定するプルダウン抵抗として機能する。
【００２９】このように本実施例ではクロックドＭＯＳ
ゲ−トＭＰ１，ＭＮ１とプルダウンＭＯＳ ＭＮ３によ
って発振モ−ド／発振停止モ−ドを制御出来る特長を有
する。
ゲ−トＭＰ１，ＭＮ１とプルダウンＭＯＳ ＭＮ３によ
って発振モ−ド／発振停止モ−ドを制御出来る特長を有
する。
【００３０】尚、Ｖｃｃは電源電圧端子、３５は発振停
止信号ＳＴＰが入力される端子である。
止信号ＳＴＰが入力される端子である。
【００３１】本実施例では、ＣＭＯＳ発振回路としてク
ロックド・ゲ−トを採用し、また制御信号によって抵抗
値が可変となるように制御できるダンピング抵抗素子
（図１には図示せず）を採用した。
ロックド・ゲ−トを採用し、また制御信号によって抵抗
値が可変となるように制御できるダンピング抵抗素子
（図１には図示せず）を採用した。
【００３２】本実施例では上記クロックド．ゲ−ト構成
により低消費電流と高ゲインを実現した。ゲインＧは次
式で表される。
により低消費電流と高ゲインを実現した。ゲインＧは次
式で表される。
【００３３】 Ｇ＝ｇm・ｒd＝ βp・βn（Ｖcc−Ｖthn−｜Ｖthp｜） ×〔（ｒN1＋ｒN2）／／（ｒP1＋ｒP2）〕 （１ ） ここで、ｒdは負荷抵抗素子としてのＭＯＳダイナミッ
ク抵抗、ｒNi，ｒPiはそれぞれＮＭＯＳトランジスタＭ
Ｎｉ、ＰＭＯＳトランジスタＭＰｉのドレイン・ソ−ス
間ダイナミック抵抗である。
ク抵抗、ｒNi，ｒPiはそれぞれＮＭＯＳトランジスタＭ
Ｎｉ、ＰＭＯＳトランジスタＭＰｉのドレイン・ソ−ス
間ダイナミック抵抗である。
【００３４】またβp，βnはそれぞれＰＭＯＳトランジ
スタ，ＮＭＯＳトランジスタのチャンネルコンダクタン
ス、Ｖthp、ＶthnはそれぞれＰＭＯＳトランジスタ、Ｎ
ＭＯＳトランジスタのしきい値電圧である。
スタ，ＮＭＯＳトランジスタのチャンネルコンダクタン
ス、Ｖthp、ＶthnはそれぞれＰＭＯＳトランジスタ、Ｎ
ＭＯＳトランジスタのしきい値電圧である。
【００３５】発振開始電圧Ｖstを低減させるためにはゲ
インＧを大きくする必要がある。このためには前述した
ように駆動用ＭＯＳトランジスタ ＭＮ２，ＭＰ２のサ
イズ（Ｗ／Ｌまたはβp、βn）を大きく設計する。本発
明の構成ではｒN1とｒP1の抵抗が付加されるため、さら
にゲインが増加する効果がある。
インＧを大きくする必要がある。このためには前述した
ように駆動用ＭＯＳトランジスタ ＭＮ２，ＭＰ２のサ
イズ（Ｗ／Ｌまたはβp、βn）を大きく設計する。本発
明の構成ではｒN1とｒP1の抵抗が付加されるため、さら
にゲインが増加する効果がある。
【００３６】一方、ＭＯＳトランジスタＭＰ１，ＭＮ１
のサイズを小さく設計し、高抵抗とすることにより、消
費電流を低減できる。このことはｒN1とｒP1が高抵抗と
なることを意味し、ゲインも増加する。
のサイズを小さく設計し、高抵抗とすることにより、消
費電流を低減できる。このことはｒN1とｒP1が高抵抗と
なることを意味し、ゲインも増加する。
【００３７】また、発振動作が安定状態になるまではダ
ンピング抵抗Ｒｄを低抵抗に設定し、安定状態になった
ところで高抵抗に切り換えるようにすることにより、発
振起動を容易にすると共に異常発振を防止することがで
きる。
ンピング抵抗Ｒｄを低抵抗に設定し、安定状態になった
ところで高抵抗に切り換えるようにすることにより、発
振起動を容易にすると共に異常発振を防止することがで
きる。
【００３８】本発明の他の実施例の構成を図４に示す。
本実施例は、図１に示した実施例においてクロックド・
インバ−タの代わりにクロックド２入力ＮＡＮＤゲ−ト
を適用したものである。前図と同等もしくは同一の機能
を有する要素は同一符号で示してある。尚、図４（Ａ）
は発振回路の全体構成を、図４（Ｂ）はクロックド２入
力ＮＡＮＤゲート３３の具体的構成を示している。
本実施例は、図１に示した実施例においてクロックド・
インバ−タの代わりにクロックド２入力ＮＡＮＤゲ−ト
を適用したものである。前図と同等もしくは同一の機能
を有する要素は同一符号で示してある。尚、図４（Ａ）
は発振回路の全体構成を、図４（Ｂ）はクロックド２入
力ＮＡＮＤゲート３３の具体的構成を示している。
【００３９】これらの図において、クロックド２入力Ｎ
ＡＮＤゲ−ト３３は２入力ＮＡＮＤ部を構成するＰＭＯ
Ｓトランジスタ ＭＰ４，ＭＰ５と，ＮＭＯＳトランジ
スタＭＮ４，ＭＮ５と，クロックドゲ−トを形成するＰ
ＭＯＳトランジスタ ＭＰ３，ＮＭＯＳトランジスタ
ＭＮ６から構成されている。
ＡＮＤゲ−ト３３は２入力ＮＡＮＤ部を構成するＰＭＯ
Ｓトランジスタ ＭＰ４，ＭＰ５と，ＮＭＯＳトランジ
スタＭＮ４，ＭＮ５と，クロックドゲ−トを形成するＰ
ＭＯＳトランジスタ ＭＰ３，ＮＭＯＳトランジスタ
ＭＮ６から構成されている。
【００４０】発振回路の発振停止、起動モードの設定は
２入力ＮＡＮＤ部を構成するＭＯＳトランジスタＭＰ
５，ＭＮ５を発振停止信号ＳＴＰＮでオン、オフさせる
ことにより行う。ＭＯＳトランジスタＭＰ３，ＭＮ６の
ゲ−ト電極はそれぞれ接地電位、電源電位Ｖｃｃに固定
されており、ＭＯＳトランジスタＭＰ３，ＭＮ６は負荷
抵抗素子として機能している。
２入力ＮＡＮＤ部を構成するＭＯＳトランジスタＭＰ
５，ＭＮ５を発振停止信号ＳＴＰＮでオン、オフさせる
ことにより行う。ＭＯＳトランジスタＭＰ３，ＭＮ６の
ゲ−ト電極はそれぞれ接地電位、電源電位Ｖｃｃに固定
されており、ＭＯＳトランジスタＭＰ３，ＭＮ６は負荷
抵抗素子として機能している。
【００４１】次に本発明の更に他の実施例の構成を図５
に示す。本実施例に係る発振回路は基本発振回路部４０
と，波形整形回路５０と、基本クロックタイミング信号
３２を生成する論理ブロック６０と、分周回路７０とか
らなる。
に示す。本実施例に係る発振回路は基本発振回路部４０
と，波形整形回路５０と、基本クロックタイミング信号
３２を生成する論理ブロック６０と、分周回路７０とか
らなる。
【００４２】基本発振回路部４０は、水晶振動子６と、
容量Ｃ４、Ｃ５と、２入力ＮＡＮＤゲ−ト１０と、帰還
抵抗Ｒ３と、ダンピング抵抗Ｒdの機能をするＤタイプ
（デプレーション型）ＮＭＯＳトランジスタＭＮ７と、
インバ−タ１３とを有している。 また波形整形回路５
０は、インバ−タ１１、１２、１６、１７からなり、分
周回路７０はインバ−タ２８と、トグルタイプ・フリッ
プフロップ１９〜２７と、オアゲ−ト２９から構成され
ている。
容量Ｃ４、Ｃ５と、２入力ＮＡＮＤゲ−ト１０と、帰還
抵抗Ｒ３と、ダンピング抵抗Ｒdの機能をするＤタイプ
（デプレーション型）ＮＭＯＳトランジスタＭＮ７と、
インバ−タ１３とを有している。 また波形整形回路５
０は、インバ−タ１１、１２、１６、１７からなり、分
周回路７０はインバ−タ２８と、トグルタイプ・フリッ
プフロップ１９〜２７と、オアゲ−ト２９から構成され
ている。
【００４３】次に動作について説明する。発振停止モ−
ドに設定されている時には発振停止制御信号ＳＴＰはハ
イレベルとなっており、基本発振回路部４０は発振停止
状態となり、分周回路７０はリセット状態となる。分周
回路７０を構成するトグルタイプ・フリップフロップ１
９〜２７のＱ出力はすべてローレベルになるので、分周
回路７０の出力３１はハイレベル（電源電圧）となり、
ＤタイプＮＭＯＳトランジスタ ＭＮ７の抵抗値は低
く、すなわち低電源電圧でも発振しやすい状態に設定さ
れる。
ドに設定されている時には発振停止制御信号ＳＴＰはハ
イレベルとなっており、基本発振回路部４０は発振停止
状態となり、分周回路７０はリセット状態となる。分周
回路７０を構成するトグルタイプ・フリップフロップ１
９〜２７のＱ出力はすべてローレベルになるので、分周
回路７０の出力３１はハイレベル（電源電圧）となり、
ＤタイプＮＭＯＳトランジスタ ＭＮ７の抵抗値は低
く、すなわち低電源電圧でも発振しやすい状態に設定さ
れる。
【００４４】発振回路が発振停止モードから発振モ−ド
に切り替えられると、すなわち発振停止信号ＳＴＰがロ
ーレベルになると、基本発振回路部４０が起動され、起
動時から発振開始時間ＴRC経過時点で信号線３０−１に
はクロック信号が送られ、分周回路７０に入力される。
に切り替えられると、すなわち発振停止信号ＳＴＰがロ
ーレベルになると、基本発振回路部４０が起動され、起
動時から発振開始時間ＴRC経過時点で信号線３０−１に
はクロック信号が送られ、分周回路７０に入力される。
【００４５】クロック信号は、トグルタイプ・フリップ
フロップ１９〜２１により８分周され、さらにトグルタ
イプ・フリップフロップ２２〜２７により６４分周され
る。このようにしてトグルタイプ・フリップフロップ２
７のＱ出力３３がハイレベルになり、分周回路７０の出
力３１はローレベルに変化し、今度はＤタイプＮＭＯＳ
ＭＮ７の抵抗はダンピング抵抗として機能すべく高く
設定される（ＭＮ７のゲ−ト電圧が接地電位になるため
抵抗値が高くなる）。
フロップ１９〜２１により８分周され、さらにトグルタ
イプ・フリップフロップ２２〜２７により６４分周され
る。このようにしてトグルタイプ・フリップフロップ２
７のＱ出力３３がハイレベルになり、分周回路７０の出
力３１はローレベルに変化し、今度はＤタイプＮＭＯＳ
ＭＮ７の抵抗はダンピング抵抗として機能すべく高く
設定される（ＭＮ７のゲ−ト電圧が接地電位になるため
抵抗値が高くなる）。
【００４６】このとき分周回路出力３３は、ハイレベル
に設定されるとオアゲ−ト２９出力をハイレベルに固定
するので８分周回路出力はマスクされ、発振停止信号Ｓ
ＴＰが次にローレベルになるまで発振モ−ド状態を保持
する。
に設定されるとオアゲ−ト２９出力をハイレベルに固定
するので８分周回路出力はマスクされ、発振停止信号Ｓ
ＴＰが次にローレベルになるまで発振モ−ド状態を保持
する。
【００４７】本実施例に係る発振回路の動作について図
６のタイムチャートを参照して更に詳細に説明する。発
振回路の起動後、発振開始時間ＴRC経過後に基本発振回
路部４０の出力は、定常振幅で安定発振に落ち着く。イ
ンバータ１１、１２を介して得られる基本発振回路部４
０の出力３０−１はトグルタイプフリップフロップ立ち
下がりエッジセンス１９、２０、２１により８分周さ
れ、更にトグルタイプフリップフロップ立ち下がりエッ
ジセンス２２〜２７で６４分周される。
６のタイムチャートを参照して更に詳細に説明する。発
振回路の起動後、発振開始時間ＴRC経過後に基本発振回
路部４０の出力は、定常振幅で安定発振に落ち着く。イ
ンバータ１１、１２を介して得られる基本発振回路部４
０の出力３０−１はトグルタイプフリップフロップ立ち
下がりエッジセンス１９、２０、２１により８分周さ
れ、更にトグルタイプフリップフロップ立ち下がりエッ
ジセンス２２〜２７で６４分周される。
【００４８】基本発振回路部４０の出力３０−１の周期
をＴCとすれば、トグルタイプフリップフロップ立ち下
がりエッジセンス２２〜２７で構成される６４分周回路
の出力３３は、発振開始時点から２５６ＴC経過後にハ
イレベルになるので、同時にオアゲート２９出力はハイ
レベルに固定される。したがって、２５６ＴC経過後に
正規の抵抗値のダンピング抵抗が基本発振回路部４０の
出力側に挿入される。
をＴCとすれば、トグルタイプフリップフロップ立ち下
がりエッジセンス２２〜２７で構成される６４分周回路
の出力３３は、発振開始時点から２５６ＴC経過後にハ
イレベルになるので、同時にオアゲート２９出力はハイ
レベルに固定される。したがって、２５６ＴC経過後に
正規の抵抗値のダンピング抵抗が基本発振回路部４０の
出力側に挿入される。
【００４９】次に本発明に係る発振回路の更に他の実施
例の構成を図７に示す。本実施例は発振回路の起動時と
発振動作が安定した時点で抵抗値の異なる２種類のダン
ピング抵抗を切り換えるようにしたものである。
例の構成を図７に示す。本実施例は発振回路の起動時と
発振動作が安定した時点で抵抗値の異なる２種類のダン
ピング抵抗を切り換えるようにしたものである。
【００５０】本実施例に係る発振回路の構成は、基本発
振回路部４０以外は図５の構成と全く同様であるので基
本発振回路部の構成についてのみその要部について示
す。尚、図５に示した要素をと同一または同一の機能を
有する要素については同一の符号を示し、重複する説明
は省略する。本実施例が図５に示した実施例と構成上、
異なるのはダンピング抵抗として機能するＤタイプＮＭ
ＯＳトランジスタ ＭＮ７の代わりにダンピング抵抗Ｒ
４，Ｒ５（Ｒ４≪Ｒ５）、ＮＭＯＳトランジスタＮＭ
８，ＮＭ９，ＮＭＯＳ駆動信号生成インバータ３４によ
りダンピング抵抗部を構成した点である。上記構成にお
いて、発振回路が発振停止モードに設定された場合、す
なわち、発振停止信号ＳＴＰがハイレベルになった場合
には分周回路７０の出力３１はハイレベルとなり、ＮＭ
ＯＳトランジスタＮＭ８はオン状態に、ＮＭＯＳトラン
ジスタＮＭ９はオフ状態になる。この状態下では基本発
振回路部４０の出力側には抵抗値が十分、小さい抵抗Ｒ
４が挿入される。
振回路部４０以外は図５の構成と全く同様であるので基
本発振回路部の構成についてのみその要部について示
す。尚、図５に示した要素をと同一または同一の機能を
有する要素については同一の符号を示し、重複する説明
は省略する。本実施例が図５に示した実施例と構成上、
異なるのはダンピング抵抗として機能するＤタイプＮＭ
ＯＳトランジスタ ＭＮ７の代わりにダンピング抵抗Ｒ
４，Ｒ５（Ｒ４≪Ｒ５）、ＮＭＯＳトランジスタＮＭ
８，ＮＭ９，ＮＭＯＳ駆動信号生成インバータ３４によ
りダンピング抵抗部を構成した点である。上記構成にお
いて、発振回路が発振停止モードに設定された場合、す
なわち、発振停止信号ＳＴＰがハイレベルになった場合
には分周回路７０の出力３１はハイレベルとなり、ＮＭ
ＯＳトランジスタＮＭ８はオン状態に、ＮＭＯＳトラン
ジスタＮＭ９はオフ状態になる。この状態下では基本発
振回路部４０の出力側には抵抗値が十分、小さい抵抗Ｒ
４が挿入される。
【００５１】一方、発振回路が発振モード（発振停止信
号がローレベル）に設定され、発振動作が安定状態にな
ると（少なくとも発振停止信号ＳＴＰがハイレベルから
ローレベルに変化した時点から２５６ＴC経過後）、上
述した動作と逆の動作を行ない、ダンピング抵抗として
機能する抵抗Ｒ５が基本発振回路部４０の出力側に挿入
される。尚、抵抗Ｒ４，Ｒ５は拡散層、ポリシリコン、
デプレーションタイプＮＭＯＳ抵抗等で構成される。
号がローレベル）に設定され、発振動作が安定状態にな
ると（少なくとも発振停止信号ＳＴＰがハイレベルから
ローレベルに変化した時点から２５６ＴC経過後）、上
述した動作と逆の動作を行ない、ダンピング抵抗として
機能する抵抗Ｒ５が基本発振回路部４０の出力側に挿入
される。尚、抵抗Ｒ４，Ｒ５は拡散層、ポリシリコン、
デプレーションタイプＮＭＯＳ抵抗等で構成される。
【００５２】Ｒ３の役目をする可変抵抗素子は、Ｄタイ
プＮＭＯＳに限ることは無く、電気信号によって抵抗値
が変わるものなら良い。複数の抵抗素子をＭＯＳスイッ
チで切り換えて抵抗を変化するようにしても良い。
プＮＭＯＳに限ることは無く、電気信号によって抵抗値
が変わるものなら良い。複数の抵抗素子をＭＯＳスイッ
チで切り換えて抵抗を変化するようにしても良い。
【００５３】図５及び図７に示した実施例では基本発振
回路部として従来の発振回路を用いたが、図１及び図４
に示したクロックドゲ−ト構成を用いれば低電圧におけ
る発振起動特性も大幅に改善される。これについてはこ
れまでの説明から明らかであり、図面は省略する。
回路部として従来の発振回路を用いたが、図１及び図４
に示したクロックドゲ−ト構成を用いれば低電圧におけ
る発振起動特性も大幅に改善される。これについてはこ
れまでの説明から明らかであり、図面は省略する。
【００５４】図８はシングルチップマイクロプロセッサ
ＬＳＩ（半導体集積回路装置）に適用した、本発明の他
の実施例を示している。プロセッサＬＳＩ１２３は、Ｃ
ＰＵ演算装置１００、ＲＡＭ１０１，ＲＯＭ１０２，分
周回路１０３、ＲＡＭライトデ−タバス１０８、ＲＡＭ
リ−ドデ−タバス１０７、ＲＯＭリ−ドデ−タバス１１
８、それに発振回路から成る。発振回路は本発明によ
る、クロックドゲ−ト型インバ−タ１０９、帰還抵抗Ｒ
ｄ，プルアップ用ＰＭＯＳトランジスタＭＰ６，それに
外付けの発振振動子６、共振容量Ｃ４，Ｃ５の構成から
成る。１１０、１１１は発振波形整形用インバ−タ、１
０４、１０５はそれぞれＲＡＭリ−ド／ライト制御用ゲ
−トを構成する２入力ＡＮＤゲ−ト、１０６はＲＯＭリ
−ド制御用２入力ＡＮＤゲ−トである。
ＬＳＩ（半導体集積回路装置）に適用した、本発明の他
の実施例を示している。プロセッサＬＳＩ１２３は、Ｃ
ＰＵ演算装置１００、ＲＡＭ１０１，ＲＯＭ１０２，分
周回路１０３、ＲＡＭライトデ−タバス１０８、ＲＡＭ
リ−ドデ−タバス１０７、ＲＯＭリ−ドデ−タバス１１
８、それに発振回路から成る。発振回路は本発明によ
る、クロックドゲ−ト型インバ−タ１０９、帰還抵抗Ｒ
ｄ，プルアップ用ＰＭＯＳトランジスタＭＰ６，それに
外付けの発振振動子６、共振容量Ｃ４，Ｃ５の構成から
成る。１１０、１１１は発振波形整形用インバ−タ、１
０４、１０５はそれぞれＲＡＭリ−ド／ライト制御用ゲ
−トを構成する２入力ＡＮＤゲ−ト、１０６はＲＯＭリ
−ド制御用２入力ＡＮＤゲ−トである。
【００５５】クロックドゲ−ト型インバ−タ１０９は図
９に示した回路で構成される。また分周回路１０３は図
１０で示され、Ｄタイプレベルラッチ１２４〜１２７、
２入力ＮＯＲゲ−ト１２８、１２９、インバ−タ１３０
からなる。
９に示した回路で構成される。また分周回路１０３は図
１０で示され、Ｄタイプレベルラッチ１２４〜１２７、
２入力ＮＯＲゲ−ト１２８、１２９、インバ−タ１３０
からなる。
【００５６】次に動作について説明する。まず図１１の
タイムチャ−トを参照して分周回路１０３の動作につい
て説明する。発振波形整形用インバ−タ１１１の出力１
１１−１はＤタイプレベルラッチから成る循環型シフト
レジスタにクロックタイミングとして入力され、シフト
動作を行う。
タイムチャ−トを参照して分周回路１０３の動作につい
て説明する。発振波形整形用インバ−タ１１１の出力１
１１−１はＤタイプレベルラッチから成る循環型シフト
レジスタにクロックタイミングとして入力され、シフト
動作を行う。
【００５７】各ラッチのＱ出力信号Ｑ１，Ｑ２Ｎ（Ｑ２
の負論理信号），Ｑ３，Ｑ４Ｎ（Ｑ４の負論理信号）は
図１１に示すごとくになり、２入力ＮＯＲゲ−ト１２８
出力１１９−２、２入力ＮＯＲゲ−ト１２９出力１１９
−１は、それぞれＲＡＭのライトクロック、リ−ドクロ
ックを形成する。
の負論理信号），Ｑ３，Ｑ４Ｎ（Ｑ４の負論理信号）は
図１１に示すごとくになり、２入力ＮＯＲゲ−ト１２８
出力１１９−２、２入力ＮＯＲゲ−ト１２９出力１１９
−１は、それぞれＲＡＭのライトクロック、リ−ドクロ
ックを形成する。
【００５８】図８において、ＲＡＭリ−ドストロ−ブ信
号１１３はリ−ド制御信号１２１とリ−ドクロック１１
９−１のＡＮＤ論理で、ＲＡＭライトストロ−ブ信号１
１４はライト制御信号１２０とライトクロック１１９−
２のＡＮＤ論理で生成される。 このＲＡＭリ−ドスト
ロ−ブ信号１１３とＲＡＭライトストロ−ブ信号１１４
のタイミングは図１１に示されている。
号１１３はリ−ド制御信号１２１とリ−ドクロック１１
９−１のＡＮＤ論理で、ＲＡＭライトストロ−ブ信号１
１４はライト制御信号１２０とライトクロック１１９−
２のＡＮＤ論理で生成される。 このＲＡＭリ−ドスト
ロ−ブ信号１１３とＲＡＭライトストロ−ブ信号１１４
のタイミングは図１１に示されている。
【００５９】上述したストロ−ブタイミングでデ−タ
は、ＣＰＵ演算装置１００と、ＲＡＭ１０１との間でＲ
ＡＭライトデータバス１０８、ＲＡＭリ−ドデータバス
１０７を介して転送される。以上のように、通常発振ク
ロックを分周してプロセッサの内部動作タイミングクロ
ック信号群１１９が生成される。
は、ＣＰＵ演算装置１００と、ＲＡＭ１０１との間でＲ
ＡＭライトデータバス１０８、ＲＡＭリ−ドデータバス
１０７を介して転送される。以上のように、通常発振ク
ロックを分周してプロセッサの内部動作タイミングクロ
ック信号群１１９が生成される。
【００６０】本実施例のプロセッサではＣＰＵ演算装置
１００からの発振停止信号１２２がハイレベル（信号１
１２−１がローレベル）になるとクロックドゲ−ト１０
９はオフ状態になり、発振動作を停止する。この時、プ
ルアップ用ＰＭＯＳトランジスタＭＰ６のゲ−ト信号１
１２−１はローレベルになるのでＰＭＯＳ ＭＰ６はオ
ンになり、インバ−タ１１０の入力は電源電圧Ｖｃｃに
固定される。通常発振モ−ドではＰＭＯＳ ＭＰ６はオ
フ状態である。
１００からの発振停止信号１２２がハイレベル（信号１
１２−１がローレベル）になるとクロックドゲ−ト１０
９はオフ状態になり、発振動作を停止する。この時、プ
ルアップ用ＰＭＯＳトランジスタＭＰ６のゲ−ト信号１
１２−１はローレベルになるのでＰＭＯＳ ＭＰ６はオ
ンになり、インバ−タ１１０の入力は電源電圧Ｖｃｃに
固定される。通常発振モ−ドではＰＭＯＳ ＭＰ６はオ
フ状態である。
【００６１】本実施例では電源電圧２Ｖ程度以下の低電
圧動作が可能なプロセッサＬＳＩを実現できる。
圧動作が可能なプロセッサＬＳＩを実現できる。
【００６２】更に、ダンピング抵抗を組み込み、外部ピ
ンを設けて外部信号制御により、或いは内部レジスタ
（ＲＡＭ１０１）にＣＰＵ演算装置１００からモ−ドデ
−タを設定することによって、該ダンピング抵抗を可変
にする機能を付加する事は容易にできることは明らかで
ある。これにより低電圧、高電圧時において発振起動が
容易で且つ、耐サ−ジノイズ性、耐異常発振特性に優れ
た発振回路を内蔵したマイクロプロセッサを実現でき
る。
ンを設けて外部信号制御により、或いは内部レジスタ
（ＲＡＭ１０１）にＣＰＵ演算装置１００からモ−ドデ
−タを設定することによって、該ダンピング抵抗を可変
にする機能を付加する事は容易にできることは明らかで
ある。これにより低電圧、高電圧時において発振起動が
容易で且つ、耐サ−ジノイズ性、耐異常発振特性に優れ
た発振回路を内蔵したマイクロプロセッサを実現でき
る。
【００６３】本発明に係る発振回路の他の実施例の構成
を図１２に示す。本実施例における発振回路の基本構成
部分である基本発振回路部は、ＤタイプＮＭＯＳトラン
ジスタ ＮＭ１０、ＥタイプＮＭＯＳトランジスタ Ｎ
Ｍ９のＥＤ型インバータ回路からなる。
を図１２に示す。本実施例における発振回路の基本構成
部分である基本発振回路部は、ＤタイプＮＭＯＳトラン
ジスタ ＮＭ１０、ＥタイプＮＭＯＳトランジスタ Ｎ
Ｍ９のＥＤ型インバータ回路からなる。
【００６４】本実施例では電源電圧Ｖccの最小値を制限
するのはＮＭＯＳトランジスタ ＮＭ９のしきい値電圧
Ｖthnのみであり、大幅に発振安定化起動電圧を低減で
きる（式（１）において｜Ｖthp｜の項が零になる）。
尚、本実施例では消費電力を低下させるために電源端子
とＮＭＯＳトランジスタ ＮＭ１０との間に電流制限用
抵抗Ｒ６が設けられている。
するのはＮＭＯＳトランジスタ ＮＭ９のしきい値電圧
Ｖthnのみであり、大幅に発振安定化起動電圧を低減で
きる（式（１）において｜Ｖthp｜の項が零になる）。
尚、本実施例では消費電力を低下させるために電源端子
とＮＭＯＳトランジスタ ＮＭ１０との間に電流制限用
抵抗Ｒ６が設けられている。
【００６５】次に本発明の他の実施例の構成を図１３に
示す。同図において本実施例における発振回路の基本構
成部分である基本発振回路部は、ＮＭＯＳトランジスタ
ＮＭ９と、負荷抵抗Ｒ７からなるＥＲ型インバータ回
路とを含んで構成される。
示す。同図において本実施例における発振回路の基本構
成部分である基本発振回路部は、ＮＭＯＳトランジスタ
ＮＭ９と、負荷抵抗Ｒ７からなるＥＲ型インバータ回
路とを含んで構成される。
【００６６】本実施例においても電源電圧Ｖccの動作下
限を制限するのはＮＭＯＳトランジスタ ＮＭ９のしき
い値電圧のみであり、上記構成と同様の効果が期待でき
る。本実施例において消費電力を低減するには負荷抵抗
Ｒ７を大きく設計すれば良い。 尚、ダンピング抵抗Ｒ
dについては他の実施例で説明したとおりである。
限を制限するのはＮＭＯＳトランジスタ ＮＭ９のしき
い値電圧のみであり、上記構成と同様の効果が期待でき
る。本実施例において消費電力を低減するには負荷抵抗
Ｒ７を大きく設計すれば良い。 尚、ダンピング抵抗Ｒ
dについては他の実施例で説明したとおりである。
【００６７】
【発明の効果】以上に説明したように本発明によれば、
低電源電圧レベルで安定な発振起動ができ、かつ異常発
振の防止を図った発振回路が実現でき、これをマイコン
ＬＳＩ等のＬＳＩに組み込む場合に低電源電圧化を容易
に達成できる。また、回路規模は小さくてすみ、コスト
低減に有用であるという効果もある。
低電源電圧レベルで安定な発振起動ができ、かつ異常発
振の防止を図った発振回路が実現でき、これをマイコン
ＬＳＩ等のＬＳＩに組み込む場合に低電源電圧化を容易
に達成できる。また、回路規模は小さくてすみ、コスト
低減に有用であるという効果もある。
【図１】本発明に係る発振回路の一実施例の構成を示す
回路図である。
回路図である。
【図２】水晶振動子を使用した従来の発振回路の構成を
示す回路図である。
示す回路図である。
【図３】図２に示した発振回路の動作特性を説明するタ
イミングチャートである。
イミングチャートである。
【図４】本発明に係る発振回路の他の実施例の構成を示
す回路図である。
す回路図である。
【図５】本発明に係る発振回路の更に他の実施例の構成
を示す回路図である。
を示す回路図である。
【図６】図５に示した発振回路の動作状態を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図７】本発明に係る発振回路の更に他の実施例の構成
を示す回路図である。
を示す回路図である。
【図８】本発明に係る発振回路をシングルチップマイク
ロプロセッサＬＳＩに適用した場合の実施例を示す回路
図である。
ロプロセッサＬＳＩに適用した場合の実施例を示す回路
図である。
【図９】図８におけるクロックドゲート型インバータの
具体的構成を示す回路図である。
具体的構成を示す回路図である。
【図１０】図８における分周回路の具体的構成を示す回
路図である。
路図である。
【図１１】図８に示した発振回路の動作説明をするため
のタイミングチャートである。
のタイミングチャートである。
【図１２】本発明に係る発振回路の更に他の実施例の要
部の構成を示す回路図である。
部の構成を示す回路図である。
【図１３】本発明に係る発振回路の更に他の実施例の要
部の構成を示す回路図である。
部の構成を示す回路図である。
ＭＰ１ ＰＭＯＳトランジスタ ＭＰ２ ＰＭＯＳトランジスタ ＭＰ３ ＰＭＯＳトランジスタ ＭＰ４ ＰＭＯＳトランジスタ ＭＰ５ ＰＭＯＳトランジスタ ＭＮ１ ＮＭＯＳトランジスタ ＭＮ２ ＮＭＯＳトランジスタ ＭＮ３ ＮＭＯＳトランジスタ ＭＮ４ ＮＭＯＳトランジスタ ＭＮ５ ＮＭＯＳトランジスタ ＭＮ６ ＮＭＯＳトランジスタ ６ 発振振動子 １０ ２入力ＮＡＮＤゲ−ト １１ インバ−タ １２ インバ−タ １３ インバ−タ １４ インバ−タ １６ インバ−タ １７ インバ−タ １８ 分周回路 １９ トグルタイプフリップフロップ ２０ トグルタイプフリップフロップ ２１ トグルタイプフリップフロップ ２２ トグルタイプフリップフロップ ２３ トグルタイプフリップフロップ ２４ トグルタイプフリップフロップ ２５ トグルタイプフリップフロップ ２６ トグルタイプフリップフロップ ２７ トグルタイプフリップフロップ ２８ インバータ ２９ オアゲ−ト ３３ クロックド２入力ＮＡＮＤゲ−ト Ｒｄ ダンピング抵抗 Ｃ４ 共振容量 Ｃ５ 共振容量 Ｒ３ バイアス抵抗 ＯＳＣ１ ＬＳＩ発振出力端子 ＯＳＣ２ ＬＳＩ発振入力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡部 俊明 茨城県日立市幸町三丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 山崎 秀樹 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内
Claims (6)
- 【請求項１】 固有振動子と、増幅回路とを有する発振
回路において、 発振出力を遅延させる分周回路と、 前記増幅回路の出力側に接続され、前記分周回路出力に
よって抵抗値が可変されるように制御される抵抗素子
と、 発振起動時には前記抵抗素子の抵抗値を小さく、発振安
定化後に該抵抗素子の抵抗値を大きくするように制御す
る制御手段とを有することを特徴とする発振回路。 - 【請求項２】 前記抵抗素子はデプレ−ション型ＭＯＳ
トランジスタで構成されてなることを特徴とする請求項
１に記載の発振回路。 - 【請求項３】 前記抵抗素子は、固定抵抗素子群とＭＯ
Ｓスイッチ群とから構成され、該ＭＯＳスイッチ群を切
換制御することにより前記抵抗素子の合成抵抗値が決定
されるように構成されたことを特徴とする請求項１に記
載の発振回路。 - 【請求項４】 固有振動子と、増幅回路とを有する発振
回路において、 前記増幅器は、発振回路を動作させる電源と接地間に少
なくとも負荷抵抗素子とＭＯＳトランジスタとを直列接
続して構成された論理ゲート回路であることを特徴とす
る発振回路。 - 【請求項５】 固有振動子と、増幅器とを有する発振回
路において、 前記増幅器は、発振回路を動作させる電源と接地間に少
なくとも負荷抵抗素子を形成するデプレーション型ＭＯ
Ｓトランジスタと、エンハンスメント型ＭＯＳトランジ
スタとを直列接続した論理ゲート回路であることを特徴
とする発振回路。 - 【請求項６】 前記負荷抵抗素子を形成するデプレーシ
ョン型ＭＯＳトランジスタのゲート電極とソース電極と
が短絡されたことを特徴とする請求項５に記載の発振回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18245092A JPH0629743A (ja) | 1992-07-09 | 1992-07-09 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18245092A JPH0629743A (ja) | 1992-07-09 | 1992-07-09 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629743A true JPH0629743A (ja) | 1994-02-04 |
Family
ID=16118482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18245092A Pending JPH0629743A (ja) | 1992-07-09 | 1992-07-09 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629743A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0690580A2 (en) | 1994-06-27 | 1996-01-03 | Yamaha Corporation | Oscillating circuit |
| WO1997039524A1 (fr) * | 1996-04-15 | 1997-10-23 | Seiko Epson Corporation | Unite resonateur a quartz, oscillateur a quartz et procede de commande d'un oscillateur a quartz |
| JP2002311906A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
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