JP4523119B2 - レギュレータ回路およびこれを用いた回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、制御信号により出力電圧を複数の異なる値に切り換え可能な集積化レギュレータ回路と、これを用いた集積化回路に関するものである。
この種のレギュレータ回路は例えば発振用集積回路や時計用集積回路のように、特に低電力が重要視される用途に多用される。本発明のレギュレータ回路はこれらの用途に限定されるものではないが、以下の説明は特に発振回路を内蔵する時計回路の場合について行う。
【0002】
【従来の技術】
従来技術について、時計回路を例として説明する。図9に一般的な時計回路の概略ブロック図を示す。図9に於いて時計回路は、レギュレータ回路70、水晶発振回路71、駆動信号形成回路72、表示装置73、および発振検出回路74から構成される。これらの回路の正側電源線は共通に主電源(図示せず)の正側主電源線31(Vdd)に接続される。また前記レギュレータ回路70、発振検出回路74、表示装置73、および場合によって駆動信号形成回路72の一部の負側電源線は主電源の負側主電源線32(Vss)に接続される。一方前記水晶発振回路71と駆動信号形成回路72の少なくとも一部の負側電源線は前記レギュレータ回路70の出力端に接続され、Vregなるレギュレータ電圧が供給される。
【0003】
時計回路では、主電源として使用する電池のケース形状の関係で一般に前記正側主電源線31が基準電位(GND)とされる。この場合Vdd=0とされるので、負側電源線が前記負側主電源線32に接続された回路部分は|Vss|、負側電源線が前記レギュレータ回路70の出力端に接続された回路部分は|Vreg|の電源電圧で動作する事になる。ここで|Vreg|<|Vss|である。
【0004】
水晶発振回路71の出力信号は、分周回路、波形整形回路を含む駆動信号形成回路72によって表示装置73を駆動するための信号に変換される。該表示装置73の代表的なものとしては、モーターを使用した運針表示装置や、液晶等を用いた電気光学的表示装置があげられる。
【0005】
時計回路は、低消費電力化するため、通常動作時は前記レギュレータ電圧の絶対値|Vreg|が、前記水晶発振回路71が安定に発振を維持出来る程度の小さな値|VregN|とする事が望ましい。しかし電池交換時等、前記水晶発振回路71の発振が停止している状態から発振を起動する場合は、|Vreg|=|VregN|とすると、安定発振状態となるまでに極端に長い時間を要したり、場合によっては発振起動が出来ない事がある。そこで、図9に示す前記発振検出回路74で前記発振回路71の発振状態を検出し、発振起動時には前記|Vreg|を|VregN|よりも大きい値|VregS|とする方法が用いられる。該発振検出回路74は一般的には前記駆動信号形成回路72の一部の信号が正常に得られているかどうかを検出する事により、前記発振回路71の発振状態を判断し、その結果を制御信号Scとして前記レギュレータ回路70に供給する。
【0006】
該制御信号Scに基づいて発振起動時に|Vreg|の値を大きくする場合、|VregS|=|Vss|とすると、発振回路71が通常の周波数と異なる高調波で発振する、いわゆる、オーバートーン発振の状態が生じ、回路全体の動作が正常でなくなる場合がある。そこで、発振起動時には、前記|VregS|の値を、|VregN|<|VregS|<|Vss|なる適切な値に設定する方法が提案されている。
【0007】
上記の目的を実現するために、特開平5−150057号公報には本願図10に示す構成のように、異なる電圧を発生する第1のレギュレータ回路22Aと第2のレギュレータ回路22Bから出力される電圧を、制御信号Scで切り換える方法が開示されている。
【0008】
しかし、図10に示す従来例では、異なる電圧を出力するレギュレータ回路を2つ用意しておく必要があるため、回路を集積化する場合、集積回路の面積が大きくなってしまう欠点がある。
【0009】
これに対し、特開平6−268443号公報の図5には本願図11に示すように、参照電圧発生回路23から出力された参照電圧Vrefを増幅器27の正入力端に接続し、該増幅器27の負入力端を、抵抗24を介して接地するとともに、抵抗25A、25Bを介して該増幅器27の出力端に接続し、該抵抗25Bに並列に、N型トランジスタ26を接続し、該N型トランジスタ26のゲートにラッチ回路21からの制御信号Scを印加する方法が記載されている。
【0010】
この回路は制御信号Scにより、増幅器27の正入力端と出力端との間の帰還抵抗値を変えて該増幅器27の増幅率を変える事により、レギュレータ電圧Vregを切り換えるものである。この方法ではレギュレータ回路は1個で良く、前記図10に示した従来例よりも集積化する上で都合が良いと言えるが、同時にいくつかの欠点もある。
【0011】
【発明が解決しようとする課題】
前記特開平6−268443号公報の明細書段落「0008」には、この回路の動作について、「発振起動時には抵抗24の値(Ra)と、抵抗25A+25Bの値が等しくなってVreg=2*Vrefとなり、発振が安定した後はN型トランジスタ26がONとなり抵抗25Bは短絡され、残る抵抗25Aの値が抵抗24の値の1/2(Ra/2)になってVreg=1.5*Vrefとなる(表記変更)」旨の記載がある。
【0012】
この記載によれば、開示された従来回路は、通常の安定発振状態においては前記N型トランジスタ26をオンにして抵抗25Bを短絡しておくのであるから、該抵抗25Bは発振起動時にのみ必要な素子である。一方安定発振時に於いては前記抵抗24、25Aおよび短絡状態の前記N型トランジスタ26を介して、接地電位から前記増幅器27の出力端子に電流が流れるため、低消費電力化するためには該抵抗24の値(Ra)と抵抗25Aの値(Ra/2)を十分に大きくして於く必要がある。一般にこれらの大きな抵抗は集積回路中に於いて大きな面積を必要とする。その上更に発振起動時だけのために(Ra/2)の値を有する抵抗25Bを付加する事は集積化に於いて得策とは言えない。
【0013】
更に開示された上記従来例は、通常の安定発振状態で前記帰還抵抗25Bを前記N型トランジスタ26で短絡しているが、この場合、該前記N型トランジスタ26のソースの電位はVregなる中間電位となり、オン状態に於ける該N型トランジスタ26のゲート−ソース間電圧は|VregN|となる。
ここで通常の安定発振状態に於いて、発振回路71の低電力化のために該|VregN|を発振が維持出来る最小の値に設定した場合、そのような小さなゲート−ソース間電圧では前記N型トランジスタ26は十分なオン状態となる事が出来ず、該N型トランジスタ26のW/L(チャネル幅/チャンル長)が小さいと、その内部抵抗の値は増幅器の増幅率に影響を与える事になる。
【0014】
この場合、トランジスタのスレッショルド電圧等の製造上のばらつきによる該N型トランジスタ26の内部抵抗のばらつきにより、該|VregN|の値もばらつく事になるので、|VregN|の値にはある程度の余裕をもって大きめに設定せざるを得ず、低電力化が十分に行われない結果となる。
【0015】
そこでこのような状態を避けるためには、前記N型トランジスタ26のW/Lを十分に大きくしてオン状態に於ける内部抵抗が前記帰還抵抗25Bの値に比して無視出来るようにしておく必要があり、結局大きなサイズのトランジスタを使用しなければならない事になる。
【0016】
上記の説明で明らかなように、図11に示した従来回路でも集積回路化した場合に大きなサイズの素子を追加して設けなければならないと言う問題がある。本発明の目的は、上記課題を解決して、面積をより小さく出来る集積回路を提供する事である。
【0017】
【課題を解決するための手段】
上記課題を解決するために本発明は、以下に示す構成を採用する。
本発明の集積化レギュレータ回路は、正側主電源線と負側主電源線との間に、抵抗と複数のトランジスタにより構成して参照電圧を出力する参照電圧発生回路とこの参照電圧を入力する増幅器とを含み、正側及び負側主電源線から電源電圧の供給を受けてその主電源線からの電圧とは異なる電圧を発生し、制御信号に基づいて出力電圧を調整可能な集積化レギュレータ回路に於いて、制御信号に基づいて短絡又は開放される少なくとも1個のスイッチトランジスタと、参照電圧発生回路内の参照電圧を出力する点と負側主電源線との間に設ける第1のトランジスタに対して電気的に接続する第2のトランジスタと、を備え、スイッチトランジスタと第2のトランジスタとで直列回路を形成し、その直列回路を、第1のトランジスタに対して並列に接続し、その調整は、スイッチトランジスタにより、参照電圧発生回路の第1のトランジスタと第2のトランジスタとの電気的接続状態を変化させて行うことを特徴とする。
さらに、上述の集積化レギュレータ回路を有する集積化発振回路は、以下に示す構成を採用する。
本発明の集積化発振回路は、集積化レギュレータ回路の出力から電源電圧の供給を受けて動作する発振回路と、発振回路の発振状態を検出して制御信号を出力する発振検出回路とを備え、制御信号に基づいて発振回路の発振起動時と安定発振時とで集積化レギュレータ回路の出力電圧を変化させて調整することを特徴とする。
【0018】
第1の手段は、前記調整を前記レギュレータ回路内の一部の抵抗の両端をスイッチトランジスタにより短絡または開放する事により行う場合に於いて、該短絡または開放する抵抗をその一端が前記主電源線の一方に接続されたものとする事である。
【0019】
この第1の手段によれば、該スイッチトランジスタのソースは主電源線の一方に接続される事になるから、オン時のゲート−ソース間電圧を十分大きくとれ、比較的小さなサイズのトランジスタであっても、その内部抵抗を低くする事が出来る。従って極端に大きなトランジスタを使用する必要が無くなり、集積回路の面積を小さくする事が出来る。
【0020】
第2の手段は、前記調整を前記レギュレータ回路内の一部の抵抗の両端をスイッチトランジスタにより短絡または開放する事により行う場合に於いて、該短絡を前記発振起動時にのみ行うように構成する事である。
【0021】
この第2の手段によれば、発振起動時に抵抗の一部を短絡するのであるから発振起動時のために大きな抵抗を追加する必要がなくなり、また発振起動時に於ける前記レギュレータ電圧VregSは正常な発振が開始出来る程度の適当な範囲内にあれば良いので、前記スイッチトランジスタのオン抵抗の値はそれほど厳密である必要はなく、従って該スイッチトランジスタを極端に大きくする必要もなくなり、集積回路面積を小さく出来る。安定発振時には前記スイッチトランジスタはオフであり、その特性がレギュレータ電圧に影響を与える事がないので、安定したレギュレータ電圧が得られ、十分に低電力化した状態で安定発振が維持されるとともに、発振周波数の精度も向上する。この第2の手段は上記第1の手段とは独立して単独で実施する事が出来る。
【0022】
第3の手段は、前記調整は前記制御信号に基づいて短絡または開放されるスイッチトランジスタにより、前記参照電圧発生回路の第1の構成要素(群)と第2の構成要素(群)からなる構成要素群の電気的接続状態を変化させるものとする事である。
【0023】
第3の手段によれば、レギュレータ回路を構成する増幅器の増幅率を変化させる必要がないので、増幅率を変化させるために増幅器に追加の抵抗要素を付加する必要がなくなり、しかも参照電圧発生回路の構成要素群の電気的接続を変化させてレギュレータ電圧を調整する方法は、比較的サイズの小さいトランジスタの付加で行えるため、集積回路の面積を小さくする事が出来る。
【0024】
第4の手段は、上記第3の手段の実施に於いて、前記増幅器の増幅率を1とする事である。この第4の手段によれば、該増幅器を単なるバッファアンプとして構成する事により、増幅率設定用の抵抗群を省略して集積回路の面積をより小さくする事が出来る。
【0025】
第5の手段は、第3の手段の実施に於いて、前記構成要素群は、前記スイッチトランジスタと前記第2の構成要素(群)で形成する直列回路を、前記第1の構成要素(群)に並列に接続したものとする事である。
【0026】
第6の手段は、第3の手段の実施に於いて、前記構成要素群は、前記スイッチトランジスタと前記第2の構成要素(群)で形成する並列回路を、前記第1の構成要素(群)に直列に接続したものとする事である。
【0027】
第7の手段は、上記第5または第6の手段の実施に於いて、前記スイッチトランジスタはソースを前記主電源線の一方に接続したものとする事である。
【0028】
第8の手段は、上記第5または第6の手段の実施に於いて、前記第1の構成要素(群)はドレインとゲートがそれぞれ異なる点に接続されたトランジスタを含むものとし、前記スイッチトランジスタは前記発振起動時にのみ短絡されるように構成する事である。
【0029】
第9の手段は、上記第5または第6の手段の実施に於いて、前記第1の構成要素(群)はドレインとゲートが接続されたトランジスタを含むものとし、前記スイッチトランジスタは前記安定発振時にのみ短絡されるように構成する事である。
【0030】
第10の手段は、上記第5または第6の手段の実施に於いて、前記第1の構成要素(群)と前記第2の構成要素(群)はそれぞれ少なくとも1個のトランジスタを含み、該第1の構成要素(群)内の少なくとも1個のトランジスタのゲートと該第2の構成要素(群)内の少なくとも1個のトランジスタのゲートが接続されたものとする事である。
【0031】
第11の手段は、上記第3の手段の実施に於いて、前記構成要素群は、第1の構成要素(群)と、第2の構成要素(群)とを直列または並列に接続したものとし、該第2の構成要素(群)は少なくとも1個のトランジスタを含み、該トランジスタのゲート電位を前記制御信号に基づいて前記安定発振時と前記発振起動時とで相異なる第1および第2の電位に切り換える事である。
【0032】
第12の手段は、上記第11の手段の実施に於いて、前記第1の構成要素(群)と前記第2の構成要素(群)を並列に接続した場合に於いて、前記第1の構成要素(群)は少なくとも1個のトランジスタを含むものとし、前記第1および第2の電位の一方は、前記第1の構成要素(群)内の前記トランジスタのゲート電位とし、他の一方は前記第2の構成要素(群)内の前記トランジスタがオフとなる電位とする事である。
【0033】
第13の手段は、上記第12の手段の実施に於いて、前記第1の構成要素(群)はドレインとゲートがそれぞれ異なる点に接続されたトランジスタを含むものとし、前記第2の構成要素(群)内の前記トランジスタのゲート電位を、前記発振起動時にのみ前記第1の構成要素(群)内の前記トランジスタのゲート電位とする事である。
【0034】
第14の手段は、上記第12の手段の実施に於いて、前記第1の構成要素(群)はドレインとゲートが接続されたトランジスタを含むものとし、前記第2の構成要素(群)内の前記トランジスタのゲート電位を、前記安定発振時にのみ前記第1の構成要素(群)内の前記トランジスタのゲート電位とする事である。
【0035】
第15の手段は、上記第11の手段の実施に於いて、前記第1の構成要素(群)と前記第2の構成要素(群)を直列に接続した場合に於いて、前記第1の構成要素(群)は少なくとも1個のトランジスタを含むものとし、前記第1および第2の電位の一方は、前記第1の構成要素(群)内の前記トランジスタのゲート電位とし、他の一方は前記第2の構成要素(群)内の前記トランジスタの内部抵抗がより小さくなる電位とする事である。
【0036】
第16の手段は、上記第15の手段の実施に於いて、前記第1の構成要素(群)はドレインとゲートがそれぞれ異なる点に接続されたトランジスタを含むものとし、前記第2の構成要素(群)内の前記トランジスタのゲート電位を、前記安定発振時にのみ前記第1の構成要素(群)内の前記トランジスタのゲート電位とする事である。
【0037】
第17の手段は、上記第15の手段の実施に於いて、前記第1の構成要素(群)はドレインとゲートが接続されたトランジスタを含むものとし、前記第2の構成要素(群)内の前記トランジスタのゲート電位を、前記発振起動時にのみ前記第1の構成要素(群)内の前記トランジスタのゲート電位とする事である。
【0038】
【発明の実施の形態】
以下本発明の実施の形態について説明するが、以下の説明に於いて、前記発振検出回路74から出力される前記制御信号Scは、前記安定発振時には”H”(High)、発振起動時には”L”(Low)となる信号であり、また該発振検出回路74は必要に応じて該制御信号Scを反転した信号(以下、「反転Sc信号」と言う)が出力可能であるものとする。通常”H”の電位は前記主電源の正側電源線の電位(Vdd)であり、”L”の電位は該主電源の負側電源線の電位(Vss)である。
【0039】
図7は本発明の第1の実施形態を示すレギュレータ回路の回路図である。図7に於いて参照電圧発生回路1の出力電圧Vrefは、増幅器20の正入力端子に印加される。該増幅器20の出力端は抵抗125を介して該増幅器20の負入力端子に接続されるとともに抵抗124Bを介して抵抗124Aの一端とP型トランジスタ126のドレインに接続される。該抵抗124Aの他の一端と該P型トランジスタ126のソースおよび基板は接地される。該P型トランジスタ126のゲートには前記発振検出回路74から制御信号Scが印加される。
【0040】
図7に示した前記参照電圧発生回路1はCMOS構成によるもっとも基本的なものであり、4個のトランジスタと1個の抵抗から成る。基板を正側主電源線31(GND)に接続し、ソースを点cに於いて抵抗10の一端に接続したP型トランジスタ11と、ソースおよび基板を該正側主電源線31に接続したP型トランジスタ12のゲートは点aに於いて共通に接続される。ソースおよび基板を負主電源線32(Vss)に接続したN型トランジスタ13および14のゲートは点bに於いて共通に接続される。前記P型トランジスタ11と前記N型トランジスタ13のドレインは前記点bに接続され、前記P型トランジスタ12と前記N型トランジスタ14のドレインは前記点aに接続される。前記抵抗10の他の一端は前記主電源線31に接続され、前記点aから参照電圧Vrefが得られる。
【0041】
図7に示す回路に於いて、前記抵抗124A、124B、125の値が全て等しい場合に於ける前記増幅器20の出力Vregの値は、安定発振時には前記P型トランジスタ126はオフであるから、VregN=1.5*Vrefとなり、発振起動時には前記P型トランジスタ126はオンであるから、VregS=2*Vrefとなる。すなわち前記図11に示した従来例と同様の結果が得られる。
【0042】
図7に示す実施形態では前記第1の手段と第2の手段の両方が適用されている。すなわち前記P型トランジスタ126によって両端間が短絡される抵抗124Aの一端は主電源線31に接続され(第1の手段)、かつ、該P型トランジスタ126は前記安定発振時にはオフ、前記発振起動時にオンとなる(第2の手段)。
【0043】
この構成により、必要な抵抗値の総量は、安定発振時に必要な値となり、発振起動時のために新たな抵抗を付加する必要がないので集積回路の面積を小さくする事が出来る。また前記P型トランジスタ126のソースが主電源線31に接続されているからオン時のゲート−ソース間電圧も十分に大きく採れるので、サイズが小さいトランジスタを用いる事が出来、やはり集積回路の面積を小さくする事が出来る。
【0044】
以下、本発明の他の実施形態ついて述べるが、それらの参照電圧発生回路1は図7に示したものと同一の構成(以下「基本型」と言う)を基本として本発明を適用し、変形したものである。また以下の実施形態は前記Vregの調整を該参照電圧発生回路1の出力電圧Vrefを変化させて行うので、前記増幅器の増幅率は固定で良い。この場合、該増幅率を決定するための抵抗群は集積回路の面積増大の要因であり、またこれらの抵抗群を流れる電流も低消費電力化の観点から望ましいものではない。従って該増幅率を1とする事が出来る場合は前記抵抗群を排除し、前記増幅器を単純なバッファアンプとして構成する事が極めて望ましい。
【0045】
図8は本発明の第2の実施形態を示すレギュレータ回路の回路図である。図8に於いて、参照電圧発生回路1の出力Vrefは増幅器20の正入力端子に印加され、該増幅器20の出力端子は該増幅器20の負入力端子に接続される。この場合、該増幅器20は増幅率が1であるバッファアンプとして作用し、その出力電圧はVregは参照電圧発生回路1の出力電圧Vrefと等しくなる。
【0046】
前記参照電圧発生回路1は図7に示した基本型に次のような変更を加える。前記抵抗10を2個の抵抗10Aおよび10Bに分割する。一端が主電源線31に接続された抵抗10Bの両端に、新たなP型トランジスタ53を並列に接続し、該P型トランジスタ53のゲートに前記制御信号Scを印加する。
【0047】
該制御信号Scが”H”の時、すなわち安定発振時は、前記P型トランジスタ53はオフであり、前記点bと主電源線31間の抵抗値は前記抵抗10Aおよび10Bの値の和となる。このとき参照電圧発生回路1の出力Vrefは、安定発振時に前記増幅器20の正入力端に印加すべき電圧VrefNとなる。前記増幅器20の増幅率は1であるから、VrefN=VregNとなるように前記抵抗10Aおよび10Bの値の和が設定される。
【0048】
前記制御信号Scが”L”の時、すなわち発振起動時は、前記P型トランジスタ53はオンとなり、前記抵抗10Bは短絡されて、前記点bと主電源線31間の抵抗値は減少する。このとき参照電圧発生回路1の出力Vrefは、発振起動時に前記増幅器20の正入力端に印加すべき電圧VrefSとなる。前記増幅器20の増幅率は1であるから、VrefS=VregSとなるように前記抵抗10Bの値が設定される。当然に|VregS|>|VregN|である。
【0049】
図8の構成は前記第1、第2、第3、第4の手段を用いている。すなわち前記抵抗10Aは第1の構成要素(群)を構成し、抵抗10Bは第2の構成要素(群)を構成し、該第1、第2の構成要素(群)からなる構成要素群の電気的接続状態はスイッチトランジスタである前記P型トランジスタ53の状態によって変化する(第3の手段)。該P型トランジスタ53によって両端を短絡される抵抗10Aの一方の端子は主電源線31に接続されており(第1の手段)、該P型トランジスタ53は安定発振時にはオフとなる(第2の手段)。また前記増幅器20の増幅率は1である(第4の手段)。
【0050】
上記の説明は、前記増幅器20の増幅率を1とし単純なバッファアンプとして使用する場合について行ったが、該増幅率を1以外の値にする場合には図8に点線で示したように、増幅率設定用の抵抗124、125を付加して必要な増幅率Kを設定し、VregN=K*VrefN、VregS=K*VrefSとすれば良い。この点は以下に述べるその他の実施形態に於いて同様である。
【0051】
図1は本発明の第3の実施形態を示すレギュレータ回路の回路図である。図1に於いて参照電圧発生回路1以外の部分は図8に示した実施形態と同一であるので説明を省略する(以下図2から図6に示す実施形態において同様とする)。
【0052】
図1に於いて、前記参照電圧発生回路1は図7に示した前記基本型に次のような変更を加える。前記点aに新たなN型トランジスタ14Cのドレインを接続し、該N型トランジスタ14CのソースはスイッチトランジスタとしてのN型トランジスタ51のドレインに接続する。該N型トランジスタ14C、51の基板および該N型トランジスタ51のソースは前記主電源線32に接続される。前記N型トランジスタ14Cのゲートは前記点bに接続され、前記N型トランジスタ51のゲートには前記発振検出回路74から、安定発振時には”L”、発振起動時には”H”となる前記反転Sc信号が印加される。
【0053】
この構成によれば、安定発振状態では前記反転Sc信号は”L”であるから前記N型トランジスタ51はオフである。この時、参照電圧発生回路1の出力Vrefが前記VrefNとなるように各定数が設定される。
【0054】
一方、発振起動時には前記制御信号Scは”H”であるから前記N型トランジスタ51はオンとなり、従って前記N型トランジスタ14に並列に前記N型トランジスタ14Cが挿入される事になり、等価的に前記N型トランジスタ14のW/Lが増加したように作用する。この時、参照電圧発生回路1の出力Vrefが前記VrefSとなるように各定数が設定される。
【0055】
図1の構成は前記第3、第4、第5、第7、第8、第10の手段を用いている。すなわちスイッチトランジスタとしてのN型トランジスタ51と第2の構成要素(群)である前記N型トランジスタ14Cで形成する直列回路が第1の構成要素(群)である前記N型トランジスタ14に並列に接続され(第5の手段)、該N型トランジスタ51のソースは前記主電源線32に接続され(第7の手段)、前記N型トランジスタ14と前記N型トランジスタ14Cのゲートは共通に接続され(第10の手段)、前記N型トランジスタ14のドレインとゲートはそれぞれ相異なる点a、bに接続され、該スイッチトランジスタ51は前記発振起動時にのみオンとなり(第8の手段)、前記構成要素群の電気的接続状態は前記制御信号に基づいて短絡または開放される該スイッチトランジスタ51により変化する(第3の手段)。また更に前記増幅器20について、図1の実線で示した構成を行う場合は、該増幅器の増幅率は1である(第4の手段)。
【0056】
図2(a)は本発明の第4の実施形態を示すレギュレータ回路の回路図である。図2(a)に於いて前記参照電圧発生回路1は前記基本型に次のような変更を加える。前記点aに新たなN型トランジスタ14Cのドレインを接続し、該N型トランジスタ14Cのソースおよび基板は前記負側主電源線32に接続し、ゲートは他のN型トランジスタ60を介して前記負側主電源線32に接続するとともに、更に他のN型トランジスタ61を介して前記点bに接続する。
【0057】
前記N型トランジスタ60のゲートには前記発振検出回路74から、安定発振時には”H”、発振起動時には”L”となる制御信号Scが印加され、前記N型トランジスタ61のゲートには該制御信号Scを反転した反転Sc信号が印加される。
【0058】
この構成によれば、安定発振状態では前記制御信号Scは”H”であるから前記N型トランジスタ60はオンであり、また前記N型トランジスタ61はオフである。従って前記N型トランジスタ14Cのゲートは”L”であり、該N型トランジスタ14Cはオフであるから、前記点aと前記主電源線32の間の電流特性は主として前記N型トランジスタ14の特性によって決まる。この時前記Vrefの値が前記VrefNとなるように該N型トランジスタ14の特性が決定される。
【0059】
一方、発振起動時には前記制御信号Scは”L”であるから前記N型トランジスタ60はオフ、前記N型トランジスタ61はオンである。従って前記N型トランジスタ14Cのゲート電位は前記N型トランジスタ14のゲート電位と等しくなり、該N型トランジスタ14に並列に前記N型トランジスタ14Cが挿入されて、等価的に前記N型トランジスタ14のW/Lが増加したように作用する。この時、Vref=VrefSとなるように前記N型トランジスタ14Cの特性が決定される。
【0060】
図2(a)の構成は前記第3、第4、第11、第12、第13の手段を用いている。すなわち第2の構成要素(群)を構成するN型トランジスタ14Cのゲート電位は前記制御信号に基づいてスイッチトランジスタとしての前記N型トランジスタ60、61により電気的接続状態が変化し、異なる電位に切り換えられる構成となっており(第3、11の手段)、該異なる電位の一方は前記N型トランジスタ14Cと並列に接続された前記第1の構成要素(群)を構成する前記N型トランジスタ14のゲート電位であり、他の一方は前記N型トランジスタ14Cがオフとなる前記主電源線32の電位であり(第12の手段)、前記N型トランジスタ14のドレインとソースはそれぞれ相異なる点a、bに接続されており、前記N型トランジスタ14Cのゲート電位は発振起動時にのみ前記N型トランジスタ14のゲート電位と等しい(第13の手段)。更に前記増幅器20について、図1の実線で示した構成を行う場合は、該増幅器の増幅率は1である(第4の手段)。
【0061】
図2(b)は本発明の第5の実施形態を示すレギュレータ回路の回路図であり、図1に示した実施形態に於いて、前記N型トランジスタ14Cと前記スイッチトランジスタとしてのN型トランジスタ51の位置を入れ替えたものである。この場合、前記反転Sc信号が”H”となった場合に該N型トランジスタ51のソース電位は中間電位となり、ゲート−ソース間電圧の減少が懸念されるが、実際には前記N型トランジスタ14Cは定電流回路として動作するため、該N型トランジスタ14Cドレイン、従って該N型トランジスタ51のソース電位は、該N型トランジスタ51に該定電流が流れるように自動的に調整され、出力電圧に影響する事はなく、該N型トランジスタ51のW/Lを極端に小さくしない限り問題はない。むしろ該N型トランジスタ51の内部抵抗が出力に影響する図1に示す実施形態よりも望ましいと言える。図2(b)の構成は前記第3、第4、第5、第8、第10の手段を用いている。
【0062】
図3(a)は本発明の第6の実施形態を示すレギュレータ回路の回路図である。前記基本型に於ける前記N型トランジスタ14は、直列に接続した2個のN型トランジスタ14Aと14Bに置き換えられ、該N型トランジスタ14Aのドレインが前記点aに接続され、前記N型トランジスタ14Bのソースが主電源線32に接続される。またスイッチトランジスタとしてのN型トランジスタ51が該N型トランジスタ14Bと並列に設けられ、該N型トランジスタ51のゲートには、安定発振時には”L”、発振起動時には”H”となる反転Sc信号が印加される。
【0063】
発振起動時には該N型トランジスタ51はオンであるため、前記点aと前記主電源線32の間の電流特性は主として前記N型トランジスタ14Aの特性によって決まる。この時、Vref=VrefSとなるように該N型トランジスタ14Aの特性が決定される。
【0064】
また安定発振時には該N型トランジスタ51はオフであるため、前記点aと前記主電源線32の間の電流特性は主として前記N型トランジスタ14Aと14Bの特性の合成特性によって決まる。この時、Vref=VrefNとなるように該N型トランジスタ14Bの特性が決定される。
【0065】
この図3(a)に示す実施形態においては前記第3、第4、第6、第7、第8、第10の手段を用いている。この場合に於いて、前記第1の構成要素(群)は前記N型トランジスタ14Aのみで構成され、前記第2の構成要素(群)は前記N型トランジスタ14Bでのみ構成される。スイッチトランジスタは前記N型トランジスタ51である。
【0066】
図3(a)に於けるN型トランジスタ14Aと、前記N型トランジスタ51と前記N型トランジスタ14Bの並列回路との位置を入れ替える事が出来る事は前記図2(b)の実施形態から容易に類推出来る。この場合は前記スイッチ回路としてのN型トランジスタ51のソースは電源線に接続されないため、前記第7の手段は用いられず、前記第3、第4、第6、第8、第10の手段のみを用いる事になる。また前記N型トランジスタ51がオン状態である場合の作用については、前記図2(b)に於いて述べたと同様である。
【0067】
図3(b)は本発明の第7の実施形態を示すレギュレータ回路の回路図であり前記第3、第4、第11、第15、第16の手段を用いている。図3(b)に於いては前記基本型に次のような変更を加える。前記点aと前記主電源線32の間にN型トランジスタ14Bと14Aの直列回路を挿入する。該N型トランジスタ14Aのゲートは前記点bに接続し、該N型トランジスタ14BのゲートはN型トランジスタ65を介して前記点bに接続するとともに、P型トランジスタ64を介して前記主電源線31に接続される。該P型トランジスタ64と前記N型トランジスタ65のゲートに共通に前記制御信号Scが印加される。
【0068】
この構成によれば、安定発振状態では前記制御信号Scは”H”であるから前記N型トランジスタ65はオンであり、また前記P型トランジスタ64はオフである。従って前記N型トランジスタ14Bのゲートは前記N型トランジスタ14Aのゲート電位と等しくなり、等価的に前記N型トランジスタ14AのW/Lが減少したように作用し、Vref=VrefNとなる。
【0069】
一方、発振起動時には前記制御信号Scは”L”であるから前記N型トランジスタ65はオフ、前記P型トランジスタ64はオンである。従って前記N型トランジスタ14Bのゲート電位は前記主電源線31の電位と等しくなり、該N型トランジスタ14Bは十分なオン状態となってその内部抵抗が小さくなるため、前記点aと前記主電源線32の間の電流特性は主として前記N型トランジスタ14Aの特性で決まる。この時、該N型トランジスタ14Bの内部抵抗が十分に小さくない場合は、ドレイン−ソース間に電位差が生じるが、前述のようにN型トランジスタ14Aは定電流動作するため、該電位差は該N型トランジスタ14Aのドレイン電圧が変化する事によって吸収されるため、出力に影響しない。勿論前記N型トランジスタ14AとN型トランジスタ14Bの配置を入れ替えても良い。この場合はN型トランジスタ14Bのオン抵抗の影響を考慮する必要があるが、実際には合理的なサイズのトランジスタの使用で実用上の問題は生じない。
【0070】
上記の図1から図3に示した第3から第7の実施形態は、いずれも前記点aと前記主電源線32の間の構成要素群の電気的接続状態を、前記発振検出回路74からの制御信号によって変化させるものであるが、類似の構成を他の2点間の構成要素群について適用する事が出来る。
【0071】
図4は前記点bと前記主電源線32との間の構成要素群の電気的接続状態を変化させる実施形態を示す回路図であり、前記基本型と変更のある箇所のみを示している。図4(a)は前記図2(a)に示した構成に類似した第8の実施形態を示す回路図で、前記第3、第4、第11、第12、第14の手段を用いるものである。図4(a)に於いて、前記基本型の前記N型トランジスタ13に換えてN型トランジスタ13Aと13Bの並列回路が前記点bと前記主電源線32との間に挿入される。該N型トランジスタ13Aのゲートは該点bに接続され、前記N型トランジスタ13BのゲートはN型トランジスタ60を介して前記主電源線32に接続されるとともにN型トランジスタ61を介して前記点bに接続される。該N型トランジスタ61のゲートには前記制御信号Scが印加され、前記N型トランジスタ60のゲートには前記反転Sc信号が印加される。
【0072】
安定発振状態では前記制御信号Scは”H”であるから前記N型トランジスタ61はオンとなり、前記N型トランジスタ60はオフとなる。従って前記N型トランジスタ13Bのゲート電位は前記N型トランジスタ13Aのゲート電位と等しくなり、実質的に該N型トランジスタ13AのW/Lが大きくなったように作用し、Vref=VrefNとなる。
【0073】
一方発振起動時では前記制御信号Scは”L”であるから前記N型トランジスタ61はオフとなり、前記N型トランジスタ60はオンとなる。従って前記N型トランジスタ13Bのゲート−ソース間電圧は0となり、該N型トランジスタ13Bはオフ状態となるため、前記点bと前記主電源線32の間の電流特性は主として前記N型トランジスタ13Aの特性によって決まり、この時、Vref=VrefSとなる。
【0074】
図4(b)は前記図1に示した構成に類似した第9の実施形態を示す回路図である。図4(b)に於いて、前記点bと前記主電源線32の間に、N型トランジスタ13BおよびN型トランジスタ51からなる直列回路とN型トランジスタ13Aを並列にして挿入する。該N型トランジスタ13A、13Bのゲートは前記点bに接続し、前記N型トランジスタ51のゲートには制御信号Scが印加される。
【0075】
前記発振起動時には前記制御信号Scは”L”であり、前記N型トランジスタ51はオフとなり、この時Vref=VrefSになる。
前記安定発振時には前記制御信号Scは”H”であるから、前記N型トランジスタ51はオンとなり、そのオン抵抗が前記N型トランジスタ13Bの内部抵抗に比して十分小さければ、実質的に前記N型トランジスタ13AのW/Lが増大したように作用し、この時Vref=VrefNとなる。
【0076】
図4(c)は前記図3(a)に類似した構成の第10の実施形態を示す回路図である。図4(c)に於いて、N型トランジスタ13のソースと前記主電源線32との間に、N型トランジスタ13Cと51の並列回路を挿入する。該N型トランジスタ13Cのゲートは前記点bに接続し、該N型トランジスタ51のゲートには前記制御信号Scを印加する。
【0077】
制御信号Scが”H”の時、すなわち前記安定発振時には前記N型トランジスタ51はオンであり、そのオン抵抗が十分に小さければ、前記点bと前記主電源線32の間の電流特性は主として前記N型トランジスタ13の特性によって決まり、この時、Vref=VrefNとなる。
制御信号Scが”L”の時、すなわち前記発振起動時には前記N型トランジスタ51はオフであり、前記点bと前記主電源線32の間の電流特性は主として前記N型トランジスタ13の特性と前記N型トランジスタ13Cの特性の合成特性によって決まり、実質的には該N型トランジスタ13のW/Lが減少したように作用し、Vref=VrefSとなる。
【0078】
図4(c)に於いて、第11の実施形態として前記N型トランジスタ13Cのゲートを点線で示したように該N型トランジスタ13Cのドレインに接続しても良い。この構成は、該N型トランジスタ13Cがダイオードとして作用するため、前記VrefNと前記VrefSの差(以下ΔVrefとする)を大きくしたい場合に有利である。この場合、該N型トランジスタ13Cを、直列に接続した複数のダイオード構成のトランジスタで置き換える事も出来る。この時は前記第2の構成要素(群)はこれらの複数のダイオード構成のトランジスタで構成される事になる。
【0079】
図4(d)は第12の実施形態を示す回路図で、前記図4(a)に示した実施形態に於いて、前記N型トランジスタ13Aに直列に更にダイオード構成のN型トランジスタ13Dを挿入した構成を示している。この場合は、前記制御信号Scが”H”の時は前記N型トランジスタ13B、13A、13Dがそれぞれダイオードとして作用するため、電流は主として該N型トランジスタ13Bに流れ、前記N型トランジスタ13A、13Dにはほとんど流れない。従ってこの場合に於ける前記点bと前記主電源線32の間の電流特性は、前記安定発振時には主として前記N型トランジスタ13Bによって決まり、前記発振起動時には前記N型トランジスタ13Aと前記N型トランジスタ13Dの合成特性によって決まる。
この実施形態においては前記第1の構成要素(群)は前記N型トランジスタ13Aと前記N型トランジスタ13Dで構成される事となる。該N型トランジスタ13Dを、直列接続した複数のダイオード構成のトランジスタで置き換える事も出来る。
【0080】
図4(b)の実施形態においては前記N型トランジスタ13Bと前記N型トランジスタ51の配置、また図4(c)の実施形態においては前記N型トランジスタ13と前記N型トランジスタ51および前記N型トランジスタ13Cの配置を入れ替える事が出来るが、この場合は該N型トランジスタ13B、13は定電圧動作であるので、前記図2(b)の場合のようにN型トランジスタ51の両端の電圧がN型トランジスタ13B、13ドレイン電圧に吸収されると言う事はない。従って該N型トランジスタ51のオン抵抗の影響を考慮する必要があるが、実際には合理的なサイズのトランジスタの使用で実用上の問題は生じない。
【0081】
図5は前記点aと前記主電源線31との間の構成要素群に関する本発明の実施形態を示す回路図である。図5(a)は前記図4(a)に示した構成に類似した第13の実施形態を示し、図5(b)は前記図4(c)に示した構成に類似した第14、15(点線)を示している。すなわち図5(a)に於ける12A、12B、62、63の符号は前記図4(a)に於ける13A、13B、60、61に対応し、図5(b)に於ける12、12C、53の符号は前記図4(b)に於ける13、13C、51に対応する。
【0082】
ただし図5(b)では、図4(c)に於ける前記N型トランジスタ13、13Cに対応するP型トランジスタ12、12Cの位置関係を図4(c)の場合と逆にした実施形態を示している。また図5(b)の点線で示した構成はP型トランジスタ12のゲートを点aではなく、自己のドレインに接続する場合を示している。図5に示す実施形態の構成、動作については対応する既述の実施形態の説明を読み替えれば良いので説明を省略する。
【0083】
図6は前記点bと前記主電源線31との間の抵抗成分に関する本発明の実施形態を示す回路図である。図6(a)は前記図1に示した構成に類似した第16の実施形態であり、前記点b、c間に設けられた前記P型トランジスタ11と並列に、ゲートが該点aに接続されたP型トランジスタ11Cとゲートに前記制御信号Scが印加されるP型トランジスタ53との直列回路を挿入する。
【0084】
前記制御信号Scが”H”の時は前記P型トランジスタ53はオフであるから、前記点b、c間の電流特性は主として前記P型トランジスタ11によって決まり、この時Vref=VrefNとなる。前記制御信号Scが”L”の時は前記P型トランジスタ53はオンとなり、そのオン抵抗が小さければ実質的に前記P型トランジスタ11のW/Lが増加する事になり、Vref=VrefSとなる。
【0085】
前記P型トランジスタ53のソースを前記点cではなく、前記抵抗10の途中の点に接続しても良い(第17の実施形態)。その場合は前記図8に示した実施形態に於ける効果が加味されて、|VrefS|の値がより大きくなる。
【0086】
図6(b)は前記図3(a)に示した構成に類似した第18の実施形態であり、前記点b、c間に前記P型トランジスタ11に換えてゲートが前記点aに接続されたP型トランジスタ11Aと11Bを直列に挿入し、該P型トランジスタ11Bに並列に、ゲートに前記制御信号Scが印加されるP型トランジスタ53を接続する。
【0087】
前記制御信号Scが”H”の時は前記P型トランジスタ53はオフであるから、前記点b、c間の電流特性は主として前記P型トランジスタ11Aと11Bの直列合成特性によって決まり、この時Vref=VrefNとなる。前記制御信号Scが”L”の時は前記P型トランジスタ53はオンであるから、前記P型トランジスタ11Bは短絡され、点b、c間の電流特性は主として前記P型トランジスタ11Aによって決まり、この時Vref=VrefSとなる。
【0088】
前記P型トランジスタ53のソースを前記点cではなく、前記抵抗10の途中の点に接続しても良く(第19の実施形態)、その場合は|VrefS|の値がより大きくなる。
【0089】
図6(c)は前記図2に示した構成を前記基本型に於ける前記P型トランジスタ11、12の両方について適用した第20の実施形態を示す。図6(c)に於いて符号12A、12B、62B、63Bは図5(a)の12A、12B、62、63に対応する。また11、11C、62A、63Aは図2(a)の14、14C、60、61に対応する。この回路の動作については既述した実施形態と類似するので省略する。この実施形態から明らかなように、複数の既述の実施形態を同時に実施することも出来る。すなわち本発明に於ける前記構成要素群は複数で有っても良い。
【0090】
上記した各実施の形態について若干追補すると、例えば図1と図3(a)は共に前記N型トランジスタ14を第1の構成要素(群)とする実施形態であるが、この両者を比較した場合、実施状況により有利性に差がある。例えば前記発振回路に適用する場合について述べると、前記VrefNとVrefSとを比較した場合、VrefNは回路の低電力化のために発振が維持可能な最低の電圧が望まれるから、その精度は高い事が要求されるのに対し、VrefSは発振起動時に異常な発振が生じない程度の大きな電圧であれば良いのでそれ程の精度は必要とされない。
【0091】
従ってVrefNを決定するトランジスタの前記チャネル幅Wやチャネル長Lは製造上のばらつきを考慮して、製造上の限界まで小さくする事はせずに、ある程度の余裕をもって大きく設計するのが一般的である。一方VrefSのみを決定するトランジスタの前記チャネル幅Wやチャネル長Lは製造上のばらつきが許容される限度まで小さくする事が出来る。
【0092】
そこで図1と図3(a)の場合について検討すると、前記VrefNは図1ではN型トランジスタ14のみによって決まり、図3(a)ではN型トランジスタ14Aと、調整用トランジスタとしてのN型トランジスタ14Bによって決まる。また前記VrefSは図1では図3(a)ではN型トランジスタ14と調整用トランジスタとしてのN型トランジスタ14Cによって決まり、図3(a)ではN型トランジスタ14Aによって決まる。すなわち図1の場合は前記N型トランジスタ14のみを精度良く作れば良いのに対し、図3(a)ではN型トランジスタ14A、14Bの両方を精度良く作る必要がある。従ってこの場合は図1の方が有利であると言える。
【0093】
しかしレギュレータの使用目的によってはVrefSに相当する電圧に精度が要求される場合もあり、その場合は図3(a)の方が有利となる。このような有利性の差はその他の実施形態においても言える事である。
【0094】
また例えば図1と図4(b)に示した実施形態の比較に於いては、前記スイッチトランジスタ51は図1の場合は前記VrefNの発生時にオフ、前記VrefS発生時にオンとなるのに対し、図4(a)の場合は前記VrefNの発生時にオン、前記VrefS発生時にオフとなる。
すなわち、スイッチトランジスタ51の内部抵抗が図1の場合はVrefSの値に影響するのに対し、図4(b)の場合はVrefNの値に影響する事になる。従って前記発振回路に利用する場合について言えば図1実施形態の方が図4(b)の実施形態よりも有利と言える。勿論前述のようにVrefSに相当する電圧に精度が要求される場合は図4(b)の方が有利となる。このような有利性の差もその他の実施形態においても言える。
【0095】
この点に於いて図2(a)、図4(a)、図4(d)、図5(a)、図6(c)に示した実施形態は、いずれの場合に於いてもスイッチトランジスタの内部抵抗が問題とならないと言う有利性を有している。これを図2(a)の実施形態について説明すると、スイッチトランジスタ60、61は単に前記N型トランジスタ14Cのゲート電位を切り換えるだけのものであるから、その内部抵抗は参照電圧の値に全く影響を与えない。
【0096】
従ってこれらのトランジスタは最小寸法サイズのもので良く、2個のトランジスタを合計しても他の実施形態に於ける1個のスイッチトランジスタよりも面積的に小さくできる可能性が高く極めて有利である。同時に前記したようにいずれの場合に於いてもスイッチトランジスタの内部抵抗が問題とならないから、切り換えによる出力電圧の精度は前記N型トランジスタ14、14Cの精度によってのみ決まるため、用途に合わせてこれらの精度を決定すれば良く、設計的にも極めて容易に対応する事が可能である。
【0097】
【実施例】
以下にいくつかの実施例について図の符号とその値を示す。以下の実施例に於いて特に指定しない限り、共通の各定数の値は以下の通りとする。トランジスタについての値はW(μm)/L(μm)を表す。
Vss=−3V、VrefN=−0.47V
11=8/12、12=8/12、13=8/30、14=8/22
51=11/1、53=8/1、10=3Mオーム
(1)図1に示す実施形態に於ける実施例
VrefS=−0.63V 14C=3/2.9
VrefS=−0.77V 14C=8/3.5
(2)図4(c)に示す実施形態(実線)に於ける実施例
VrefS=−0.63V 13C=1.6/9.4
VrefS=−0.77V 14C=1.6/22.6
(3)図5(b)に示す実施形態(実線)に於ける実施例
VrefS=−0.63V 12C=1.6/3.7
VrefS=−0.77V 14C=1.6/8.6
(4)図6(a)に示す実施形態(実線)に於ける実施例
VrefS=−0.63V 11C=60/1
(5)図8に示す実施形態に於ける実施例
VrefS=−0.63V
10A=2.76Mオーム、抵抗10B=0.24Mオーム
【0098】
【発明の効果】
以上、詳述したように、本発明によれば、異なる値のレギュレータ電圧を発生させるために大きなサイズの抵抗あるいはトランジスタを付加する必要がなくなり、集積回路の面積を小さくする事が出来る。
特に増幅器を増幅率1のバッファアンプとし、参照電圧発生回路の出力電圧を切り換える構成にした場合は、該増幅器の増幅率設定用抵抗群を省略する事が出来るのでその効果は特に大きく、該抵抗群を流れる電流がなくなるので、回路全体の低消費電力化にも貢献する事が出来る。
更に図2(a)、図4(a)、図4(d)、図5(a)、図6(c)に示した実施形態の場合は、多少構成が複雑になるものの、参照電圧を決定するトランジスタに直列にスイッチトランジスタが挿入されないため、安定発振時にも発振起動時にもより正確な参照電圧を発生する事が出来る。
【図面の簡単な説明】
【図1】本発明の第3の実施の形態を示す回路図である。
【図2】本発明の第4、第5の実施の形態を示す回路図である。
【図3】本発明の第6、第7の実施の形態を示す回路図である。
【図4】本発明の第8から第12の実施の形態を示す回路図である。
【図5】本発明の第13から第15の実施の形態を示す回路図である。
【図6】本発明の第15から第21の実施の形態を示す回路図である。
【図7】本発明の第1の実施の形態を示す回路図である。
【図8】本発明の第2の実施の形態を示す回路図である。
【図9】発振回路を用いる例としての時計回路を示すブロック図である。
【図10】従来の技術を示す回路図である。
【図11】従来の技術を示す回路図である。
【符号の説明】
1 参照電圧発生回路
31 主電源線(正側)
32 主電源線(負側)
20 増幅器
70 レギュレータ回路
71 発振回路
72 駆動信号形成回路
74 発振検出回路
Claims (2)
- 正側主電源線と負側主電源線との間に、抵抗と複数のトランジスタにより構成して参照電圧を出力する参照電圧発生回路と該参照電圧を入力する増幅器とを含み、前記正側及び負側主電源線から電源電圧の供給を受けて前記主電源線からの電圧とは異なる電圧を発生し、制御信号に基づいて出力電圧を調整可能な集積化レギュレータ回路に於いて、
前記制御信号に基づいて短絡又は開放される少なくとも1個のスイッチトランジスタと、前記参照電圧発生回路内の前記参照電圧を出力する点と前記負側主電源線との間に設ける第1のトランジスタに対して電気的に接続する第2のトランジスタと、を備え、
前記スイッチトランジスタと前記第2のトランジスタとで直列回路を形成し、
前記直列回路を、前記第1のトランジスタに対して並列に接続し、
前記調整は、前記スイッチトランジスタにより、前記参照電圧発生回路の前記第1のトランジスタと第2のトランジスタとの電気的接続状態を変化させて行うことを特徴とする集積化レギュレータ回路。 - 請求項1に記載の集積化レギュレータ回路を有し、
前記集積化レギュレータ回路の出力から電源電圧の供給を受けて動作する発振回路と、
該発振回路の発振状態を検出して前記制御信号を出力する発振検出回路とを備え、
前記制御信号に基づいて前記発振回路の発振起動時と安定発振時とで前記集積化レギュレータ回路の出力電圧を変化させて調整することを特徴とする集積化発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000183935A JP4523119B2 (ja) | 2000-06-20 | 2000-06-20 | レギュレータ回路およびこれを用いた回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (3)
Publication Number | Publication Date |
---|---|
JP2002006965A JP2002006965A (ja) | 2002-01-11 |
JP2002006965A5 JP2002006965A5 (ja) | 2007-07-12 |
JP4523119B2 true JP4523119B2 (ja) | 2010-08-11 |
Family
ID=18684437
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000183935A Expired - Fee Related JP4523119B2 (ja) | 2000-06-20 | 2000-06-20 | レギュレータ回路およびこれを用いた回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4523119B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0238615U (ja) * | 1988-09-05 | 1990-03-14 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09275318A (ja) * | 1996-04-04 | 1997-10-21 | Citizen Watch Co Ltd | 時計用水晶発振回路 |
JPH09325826A (ja) * | 1996-06-04 | 1997-12-16 | Citizen Watch Co Ltd | 温度補償型基準電圧発生回路 |
JPH104317A (ja) * | 1996-06-17 | 1998-01-06 | Citizen Watch Co Ltd | デジタル温度補償型水晶発振器 |
JPH11298277A (ja) * | 1998-04-10 | 1999-10-29 | Citizen Watch Co Ltd | 電源電圧クランプ回路 |
-
2000
- 2000-06-20 JP JP2000183935A patent/JP4523119B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0238615U (ja) * | 1988-09-05 | 1990-03-14 |
Also Published As
Publication number | Publication date |
---|---|
JP2002006965A (ja) | 2002-01-11 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
RD03 | Notification of appointment of power of attorney |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S533 | Written request for registration of change of name |
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R350 | Written notification of registration of transfer |
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