JPH09325826A

JPH09325826A - 温度補償型基準電圧発生回路

Info

Publication number: JPH09325826A
Application number: JP14184396A
Authority: JP
Inventors: Yasuhiro Sakurai; 保宏桜井
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1996-06-04
Filing date: 1996-06-04
Publication date: 1997-12-16

Abstract

(57)【要約】【課題】ディプレション型ＭＯＳトランジスタを用い
た温度補償型基準電圧発生回路は、基準電圧の製造ばら
つきが大きく、低電圧仕様の電子機器の高精度化要求に
応えられない。【解決手段】電気特性の製造ばらつきが小さいエンハ
ンスメント型ＭＯＳトランジスタと抵抗１１のみを用
い、基準電圧出力が第２のｐチャネルＭＯＳトランジス
タ１９のスレショールド電圧の約１．５倍になるよう抵
抗１１の値を調整することで温度補償型基準電圧発生回
路を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを使用する温度補償型基準電圧発生回路の構成に関す
るものである。

【０００２】

【従来の技術】温度補償型の携帯機器などのように、温
度や電源電圧変動に依存しない安定した基準電圧を必要
とする電子機器は多い。このような電子機器において
は、何らかの温度補償型基準電圧発生回路を搭載する必
要がある。

【０００３】また、携帯機器に搭載されることが多いの
で低消費電力である必要があり、温度補償型基準電圧発
生回路はＭＯＳトランジスタを用いて構成されることが
多くなっている。

【０００４】このような従来の温度補償型基準電圧発生
回路の構成は、ディプレション型ＭＯＳトランジスタと
エンハンスメント型ＭＯＳトランジスタとを組み合わせ
たものが公知であり、たとえば下記の特許が公開されて
いる。

【０００５】特公平４−６５５４６号公報「基準電圧用
半導体装置」

【０００６】以下図面を用いて従来例における温度補償
型基準電圧発生回路の構成を説明する。図６は上記の公
告公報に記載されている図２を転図したものである。

【０００７】図６の回路図に示すように、高電位側の電
源にディプレション型ｎチャネルＭＯＳトランジスタ５
のドレインを接続し、低電位側の電源にエンハンスメン
ト型ｎチャネルＭＯＳトランジスタ７のソースおよびバ
ルクを接続する。

【０００８】そして、ディプレション型ｎチャネルＭＯ
Ｓトランジスタ５のソースおよびバルクをエンハンスメ
ント型ｎチャネルＭＯＳトランジスタ７のドレインに接
続点８で接続し、それぞれのゲート同士を接続点６で接
続するとともに、接続点８にも接続する。この接続点８
が低電位側の電源を基準電位とする基準電圧出力であ
る。

【０００９】ところで、最近の半導体集積回路はＣＭＯ
Ｓ構成が中心であり、ＣＭＯＳによる半導体集積回路に
おいては、ＭＯＳトランジスタはｐチャネルもｎチャネ
ルもエンハンスメント型が基本である。つまり半導体基
板表面やウェル拡散層の表面は、エンハンスメント型Ｍ
ＯＳトランジスタが形成される不純物濃度になってい
る。

【００１０】このような状態では、通常のゲート電極材
料を使用する限り、ゲート電極材料の仕事関数によって
ディプレション型ＭＯＳトランジスタを形成することは
不可能であり、ディプレション型ＭＯＳトランジスタを
形成するためには、ゲート酸化膜直下に不純物をイオン
注入しなければならない。

【００１１】上記の特許でも述べられているように、ゲ
ート酸化膜直下に不純物をイオン注入する工程そのもの
は、半導体集積回路の製造コストを大幅に引き上げるも
のではない。

【００１２】

【発明が解決しようとする課題】しかし、ゲート酸化膜
直下に不純物をイオン注入して形成したＭＯＳトランジ
スタは、イオン注入を行わない表面チャネル型のＭＯＳ
トランジスタに比べて、スレショールド電圧などの電気
特性の製造ばらつきが非常に大きいという問題点があ
る。

【００１３】従来例における温度補償型基準電圧発生回
路は、ディプレション型ＭＯＳトランジスタとエンハン
スメント型ＭＯＳトランジスタとのスレショールド電圧
の差を基準電圧として出力するものであるから、ディプ
レション型ＭＯＳトランジスタのスレショールド電圧の
製造ばらつきが大きいということは、基準電圧の製造ば
らつきも大きいことを意味する。

【００１４】最近の携帯電子機器は消費電力を低減する
ために電源の低電圧化が顕著であり、使える電圧幅が狭
いために基準電圧に対する高精度化の要求が厳しくなっ
てきているので、基準電圧の製造ばらつきが大きいこと
は重大な障害になってきている。

【００１５】本発明の目的は、基準電圧の製造ばらつき
が小さい温度補償型基準電圧発生回路を提供することで
ある。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明による温度補償型基準電圧発生回路の構成
は、下記の通りとする。

【００１７】すなわち、ｎ基板ＣＭＯＳで構成し、高電
位側の電源に一端を接続する抵抗と、この抵抗の他端に
ソースを接続する第１のｐチャネルＭＯＳトランジスタ
と、第１のｐチャネルＭＯＳトランジスタのドレインに
ゲートおよびドレインを接続し低電位側の電源にソース
およびバルクを接続する第１のｎチャネルＭＯＳトラン
ジスタと、第１のｎチャネルＭＯＳトランジスタのゲー
トにゲートを接続し低電位側の電源にソースおよびバル
クを接続する第２のｎチャネルＭＯＳトランジスタと、
高電位側の電源にソースおよびバルクを接続しドレイン
およびゲートを第１のｐチャネルＭＯＳトランジスタの
ゲートおよび第２のｎチャネルＭＯＳトランジスタのド
レインに接続する第２のｐチャネルＭＯＳトランジスタ
とを備え、第１のｐチャネルＭＯＳトランジスタおよび
第２のｐチャネルＭＯＳトランジスタはｐ形多結晶シリ
コン膜をゲート電極とするエンハンスメント型ＭＯＳト
ランジスタであってスレショールド電圧が等しく、第１
のｎチャネルＭＯＳトランジスタおよび第２のｎチャネ
ルＭＯＳトランジスタはｎ形多結晶シリコン膜をゲート
電極とするエンハンスメント型ＭＯＳトランジスタであ
ってスレショールド電圧が等しく、第１のｎチャネルＭ
ＯＳトランジスタのチャネル幅およびチャネル長は、第
２のｎチャネルＭＯＳトランジスタのチャネル幅および
チャネル長に等しく、第１のｐチャネルＭＯＳトランジ
スタのチャネル幅とチャネル長との比は、第２のｐチャ
ネルＭＯＳトランジスタのチャネル幅とチャネル長との
比よりも大きく、高電位側の電源を基準電位とし、第２
のｐチャネルＭＯＳトランジスタのドレインを基準電圧
出力とし、抵抗の大きさの調整により、基準電圧出力の
大きさが第２のｐチャネルＭＯＳトランジスタのスレシ
ョールド電圧の約１．５倍になっていることを特徴とす
る。

【００１８】あるいはまた、ｎ基板ＣＭＯＳで構成し、
高電位側の電源に一端を接続する抵抗と、この抵抗の他
端にソースを接続するｐチャネルＭＯＳトランジスタ
と、ｐチャネルＭＯＳトランジスタのドレインにゲート
およびドレインを接続し低電位側の電源にソースおよび
バルクを接続する第１のｎチャネルＭＯＳトランジスタ
と、第１のｎチャネルＭＯＳトランジスタのゲートにゲ
ートを接続し低電位側の電源にソースおよびバルクを接
続する第２のｎチャネルＭＯＳトランジスタと、高電位
側の電源にドレインおよびゲートを接続しソースおよび
バルクを第１のｐチャネルＭＯＳトランジスタのゲート
および第２のｎチャネルＭＯＳトランジスタのドレイン
に接続する第３のｎチャネルＭＯＳトランジスタとを備
え、ｐチャネルＭＯＳトランジスタはｐ形多結晶シリコ
ン膜をゲート電極とするエンハンスメント型ＭＯＳトラ
ンジスタであり、第１のｎチャネルＭＯＳトランジスタ
および第２のｎチャネルＭＯＳトランジスタおよび第３
のｎチャネルＭＯＳトランジスタはｎ形多結晶シリコン
膜をゲート電極とするエンハンスメント型ＭＯＳトラン
ジスタであってスレショールド電圧が等しく、第１のｎ
チャネルＭＯＳトランジスタのチャネル幅およびチャネ
ル長は、第２のｎチャネルＭＯＳトランジスタのチャネ
ル幅およびチャネル長に等しく、第３のｎチャネルＭＯ
Ｓトランジスタのチャネル幅とチャネル長との比は、第
１のｎチャネルＭＯＳトランジスタのチャネル幅とチャ
ネル長との比よりも小さく、高電位側の電源を基準電位
とし、第３のｎチャネルＭＯＳトランジスタのソースを
基準電圧出力とし、抵抗の大きさの調整により、基準電
圧出力の大きさが第３のｎチャネルＭＯＳトランジスタ
のスレショールド電圧にほぼ等しくなっていることを特
徴とする。

【００１９】あるいはまた、ｐ基板ＣＭＯＳで構成し、
低電位側の電源に一端を接続する抵抗と、この抵抗の他
端にソースを接続する第１のｎチャネルＭＯＳトランジ
スタと、第１のｎチャネルＭＯＳトランジスタのドレイ
ンにゲートおよびドレインを接続し高電位側の電源にソ
ースおよびバルクを接続する第１のｐチャネルＭＯＳト
ランジスタと、第１のｐチャネルＭＯＳトランジスタの
ゲートにゲートを接続し高電位側の電源にソースおよび
バルクを接続する第２のｐチャネルＭＯＳトランジスタ
と、低電位側の電源にソースおよびバルクを接続しドレ
インおよびゲートを第１のｎチャネルＭＯＳトランジス
タのゲートおよび第２のｐチャネルＭＯＳトランジスタ
のドレインに接続する第２のｎチャネルＭＯＳトランジ
スタとを備え、第１のｐチャネルＭＯＳトランジスタお
よび第２のｐチャネルＭＯＳトランジスタはｐ形多結晶
シリコン膜をゲート電極とするエンハンスメント型ＭＯ
Ｓトランジスタであってスレショールド電圧が等しく、
第１のｎチャネルＭＯＳトランジスタおよび第２のｎチ
ャネルＭＯＳトランジスタはｎ形多結晶シリコン膜をゲ
ート電極とするエンハンスメント型ＭＯＳトランジスタ
であってスレショールド電圧が等しく、第１のｐチャネ
ルＭＯＳトランジスタのチャネル幅およびチャネル長
は、第２のｐチャネルＭＯＳトランジスタのチャネル幅
およびチャネル長に等しく、第１のｎチャネルＭＯＳト
ランジスタのチャネル幅とチャネル長との比は、第２の
ｎチャネルＭＯＳトランジスタのチャネル幅とチャネル
長との比よりも大きく、低電位側の電源を基準電位と
し、第２のｎチャネルＭＯＳトランジスタのドレインを
基準電圧出力とし、抵抗の大きさの調整により、基準電
圧出力の大きさが第２のｎチャネルＭＯＳトランジスタ
のスレショールド電圧の約１．６倍になっていることを
特徴とする。

【００２０】あるいはまた、ｐ基板ＣＭＯＳで構成し、
低電位側の電源に一端を接続する抵抗と、この抵抗の他
端にソースを接続するｎチャネルＭＯＳトランジスタ
と、ｎチャネルＭＯＳトランジスタのドレインにゲート
およびドレインを接続し高電位側の電源にソースおよび
バルクを接続する第１のｐチャネルＭＯＳトランジスタ
と、第１のｐチャネルＭＯＳトランジスタのゲートにゲ
ートを接続し高電位側の電源にソースおよびバルクを接
続する第２のｐチャネルＭＯＳトランジスタと、低電位
側の電源にドレインおよびゲートを接続しソースおよび
バルクを第１のｎチャネルＭＯＳトランジスタのゲート
および第２のｐチャネルＭＯＳトランジスタのドレイン
に接続する第３のｐチャネルＭＯＳトランジスタとを備
え、ｎチャネルＭＯＳトランジスタはｎ形多結晶シリコ
ン膜をゲート電極とするエンハンスメント型ＭＯＳトラ
ンジスタであり、第１のｐチャネルＭＯＳトランジスタ
および第２のｐチャネルＭＯＳトランジスタおよび第３
のｐチャネルＭＯＳトランジスタはｐ形多結晶シリコン
膜をゲート電極とするエンハンスメント型ＭＯＳトラン
ジスタであってスレショールド電圧が等しく、第１のｐ
チャネルＭＯＳトランジスタのチャネル幅およびチャネ
ル長は、第２のｐチャネルＭＯＳトランジスタのチャネ
ル幅およびチャネル長に等しく、第３のｐチャネルＭＯ
Ｓトランジスタのチャネル幅とチャネル長との比は、第
１のｐチャネルＭＯＳトランジスタのチャネル幅とチャ
ネル長との比よりも小さく、低電位側の電源を基準電位
とし、第３のｐチャネルＭＯＳトランジスタのソースを
基準電圧出力とし、抵抗の大きさの調整により、基準電
圧出力の大きさが第３のｐチャネルＭＯＳトランジスタ
のスレショールド電圧の約１．５倍になっていることを
特徴とする。

【００２１】

【発明の実施の形態】高電位側の電源に一端を接続する
抵抗と、該抵抗の他端にソースを接続する第１のｐチャ
ネルＭＯＳトランジスタと、該第１のｐチャネルＭＯＳ
トランジスタのドレインにゲートおよびドレインを接続
し低電位側の電源にソースおよびバルクを接続する第１
のｎチャネルＭＯＳトランジスタと、該第１のｎチャネ
ルＭＯＳトランジスタのゲートにゲートを接続し低電位
側の電源にソースおよびバルクを接続する第２のｎチャ
ネルＭＯＳトランジスタと、高電位側の電源にソースお
よびバルクを接続しドレインおよびゲートを前記第１の
ｐチャネルＭＯＳトランジスタのゲートおよび前記第２
のｎチャネルＭＯＳトランジスタのドレインに接続する
第２のｐチャネルＭＯＳトランジスタとを備え、前記第
１のｐチャネルＭＯＳトランジスタおよび第２のｐチャ
ネルＭＯＳトランジスタはｐ形多結晶シリコン膜をゲー
ト電極とするスレショールド電圧が等しいエンハンスメ
ント型ＭＯＳトランジスタとし、前記第１のｎチャネル
ＭＯＳトランジスタおよび第２のｎチャネルＭＯＳトラ
ンジスタはｎ形多結晶シリコン膜をゲート電極とするス
レショールド電圧が等しいエンハンスメント型ＭＯＳト
ランジスタとし、前記第１のｎチャネルＭＯＳトランジ
スタのチャネル幅およびチャネル長を第２のｎチャネル
ＭＯＳトランジスタのチャネル幅およびチャネル長に等
しくし、前記第１のｐチャネルＭＯＳトランジスタのチ
ャネル幅とチャネル長との比を前記第２のｐチャネルＭ
ＯＳトランジスタのチャネル幅とチャネル長との比より
も大きくし、高電位側の電源を基準電位とし、前記第２
のｐチャネルＭＯＳトランジスタのドレインを基準電圧
出力とし、前記抵抗値の調整により前記基準電圧出力の
大きさが前記第２のｐチャネルＭＯＳトランジスタのス
レショールド電圧の約１．５倍になっていることを特徴
とする温度補償型基準電圧発生回路である。

【００２２】

【実施例】以下図面を用いて、本発明の最適な実施の形
態を詳述する。図１は、ｎ基板ＣＭＯＳによる本発明の
第１の実施の形態における温度補償型基準電圧発生回路
の構成を示す回路図である。図１の回路図に示すよう
に、高電位側の電源に抵抗１１を接続し、抵抗１１の他
端に第１のｐチャネルＭＯＳトランジスタ１３のソース
を接続し、第１のｐチャネルＭＯＳトランジスタ１３の
ドレインに第１のｎチャネルＭＯＳトランジスタ１５の
ドレインおよびゲートを接続する。

【００２３】第１のｎチャネルＭＯＳトランジスタ１５
のソースおよびバルクは低電位側の電源に接続する。

【００２４】そして、第２のｎチャネルＭＯＳトランジ
スタ１７のゲートを第１のｎチャネルＭＯＳトランジス
タ１５のゲートに接続し、第２のｎチャネルＭＯＳトラ
ンジスタ１７のソースおよびバルクを低電位側の電源に
接続する。

【００２５】また、第２のｎチャネルＭＯＳトランジス
タ１７のドレインに、第２のｐチャネルＭＯＳトランジ
スタ１９のドレインおよびゲートと第１のｐチャネルＭ
ＯＳトランジスタ１３のゲートとを接続し、第２のｐチ
ャネルＭＯＳトランジスタ１９のソースおよびバルクを
高電位側の電源に接続する。

【００２６】第１のｐチャネルＭＯＳトランジスタ１３
のバルクは、ｎ基板ＣＭＯＳであるから当然高電位側の
電源に接続する。以上の接続により基準電圧発生回路を
構成しており、第２のｐチャネルＭＯＳトランジスタ１
９のドレインが、高電位側の電源を基準電位とする基準
電圧出力である。

【００２７】そして、基準電圧の製造ばらつきを小さく
するために、第１のｐチャネルＭＯＳトランジスタ１３
および第２のｐチャネルＭＯＳトランジスタ１９は、ｐ
形多結晶シリコン膜をゲート電極とするエンハンスメン
ト型ＭＯＳトランジスタとし、第１のｎチャネルＭＯＳ
トランジスタ１５および第２のｎチャネルＭＯＳトラン
ジスタ１７は、ｎ形多結晶シリコン膜をゲート電極とす
るエンハンスメント型ＭＯＳトランジスタとする。

【００２８】また、製造コストの上昇を防止し、かつ、
設計を容易にするために、ｐチャネルＭＯＳトランジス
タ同士のスレショールド電圧およびｎチャネルＭＯＳト
ランジスタ同士のスレショールド電圧をそれぞれ等しく
しておく。

【００２９】さらに、基準電圧出力の温度補償を行うた
めに、各ＭＯＳトランジスタの寸法や抵抗１１の値につ
いて次のような構成とする。

【００３０】まず、第１のｎチャネルＭＯＳトランジス
タ１５および第２のｎチャネルＭＯＳトランジスタ１７
のチャネル幅およびチャネル長をそれぞれ等しくし、そ
れぞれのＭＯＳトランジスタを流れる電流を等しくす
る。これは必須事項ではないが、設計を容易にするため
である。

【００３１】そして、第１のｐチャネルＭＯＳトランジ
スタ１３のチャネル幅とチャネル長との比を、第２のｐ
チャネルＭＯＳトランジスタ１５のチャネル幅とチャネ
ル長との比よりも大きくした上で、基準電圧出力が第２
のｐチャネルＭＯＳトランジスタ１５のスレショールド
電圧の約１．５倍となるよう抵抗１１の値を調整する。

【００３２】抵抗１１は温度依存性があってもよいが、
設計を容易にするためにできるだけ温度係数を０に近づ
けておく。

【００３３】このような構成とすることにより、基準電
圧出力の温度補償が可能となる理由は以下の通りであ
る。

【００３４】すなわち、第２のｐチャネルＭＯＳトラン
ジスタ１５はゲートとドレインとを接続しているからダ
イオード接続で使用していることになり、このような接
続では、ソース・ドレイン間の電位差はスレショールド
電圧に比例することが知られている。

【００３５】そしてＭＯＳトランジスタのスレショール
ド電圧は温度の上昇と共に低下するから、第２のｐチャ
ネルＭＯＳトランジスタ１５のソース・ドレイン間の電
位差、すなわち基準電圧出力は、温度の上昇と共に低下
しようとする。

【００３６】一方、ダイオード接続のＭＯＳトランジス
タのソース・ドレイン間の電位差は、電流の増加と共に
増加する。

【００３７】したがって、第２のｐチャネルＭＯＳトラ
ンジスタ１５を流れる電流が温度の上昇と共に増加する
ようにしておけば、スレショールド電圧の低下による基
準電圧出力の低下を打ち消すように働く。

【００３８】このとき、抵抗１１の値が高ければ第２の
ｐチャネルＭＯＳトランジスタ１５を流れる電流は減少
するので、打ち消し効果が不足して温度の上昇と共に基
準電圧出力は低下し、逆に抵抗１１の値が低ければ第２
のｐチャネルＭＯＳトランジスタ１５を流れる電流は上
昇するので、打ち消し効果が過剰になり温度の上昇とと
もに基準電圧出力は上昇する。

【００３９】そこで抵抗１１の値を適切に選べば、基準
電圧出力の温度変化がなくなる。このように、スレショ
ールド電圧の温度変化を電流の温度変化が打ち消すとい
うのが、本発明による温度補償型基準電圧発生回路の動
作原理である。

【００４０】このような動作原理であるから、スレショ
ールド電圧の温度変化を打ち消すのに見合う電流値を選
ぶ必要があり、第２のｐチャネルＭＯＳトランジスタ１
５を流れる電流値を任意に設定することはできない。

【００４１】そして、第２のｐチャネルＭＯＳトランジ
スタ１５はダイオード接続であるから、電流値が決まれ
ば基準出力電圧も一義的に定まる。

【００４２】したがって、本発明による温度補償型基準
電圧発生回路においては、出力する基準電圧の値を任意
に設定できるのではなく、第２のｐチャネルＭＯＳトラ
ンジスタ１５のスレショールド電圧に応じてある値に決
定される。実測によれば、温度補償がなされている条件
での基準電圧の値は、第２のｐチャネルＭＯＳトランジ
スタ１５のスレショールド電圧の約１．５倍である。

【００４３】これが上記のような構成にしている理由で
ある。

【００４４】次に本発明による温度補償型基準電圧発生
回路の基準電圧出力の温度特性の実測値を説明する。図
２は、図１に示す温度補償型基準電圧発生回路のマイナ
ス３０℃〜プラス９０℃の温度変化に対する基準電圧出
力の変化を示したグラフである。ただし、図１に示す温
度補償型基準電圧発生回路は高電位側の電源を基準電位
としているから、基準電圧出力は負の値であり、出力の
上昇や低下と数値の増加や減少との関係が混乱しないよ
う、縦軸は基準電圧出力の絶対値で示している。

【００４５】また、実測の際に用いた回路定数は次の通
りである。

【００４６】すなわち、抵抗１１の温度係数は−０．０
８８％／ｄｅｇ、第１のｐチャネルＭＯＳトランジスタ
１３のチャネル幅およびチャネル長はそれぞれ５０μｍ
および１０μｍ、第２のｐチャネルＭＯＳトランジスタ
１９のチャネル幅およびチャネル長はそれぞれ１０μｍ
および２０μｍ、第１のｎチャネルＭＯＳトランジスタ
１５のチャネル幅およびチャネル長はそれぞれ１０μｍ
および２０μｍ、第２のｎチャネルＭＯＳトランジスタ
１７のチャネル幅およびチャネル長はそれぞれ１０μｍ
および２０μｍであり、各ＭＯＳトランジスタのスレシ
ョールド電圧の絶対値は０．７Ｖであり、電源電圧は
１．３Ｖ以上である。

【００４７】そして、抵抗１１の値が６００ｋΩの場合
を曲線２１に、５００ｋΩの場合を曲線２３に、そして
７００ｋΩの場合を曲線２５にそれぞれ示している。

【００４８】図２に示す基準電圧出力の温度特性から明
らかなように、上記の回路定数の場合は、抵抗１１の値
が６００ｋΩのとき最適な温度補償が行われ、マイナス
３０℃〜プラス９０℃の温度変化に対する基準電圧出力
の変化は２ｍＶ以下である。

【００４９】この温度特性を詳細に分析すると、どのよ
うな抵抗値であっても基準電圧出力の温度特性は完全な
直線にはならず、室温付近で若干持ち上がるという特性
を示す。

【００５０】この特性は、低温側ではスレショールド電
圧の温度変化がわずかに強く、高温側では第２のｐチャ
ネルＭＯＳトランジスタ１９を流れる電流の温度変化が
わずかに強いために現れるものであって、ＭＯＳトラン
ジスタの基本的な物理特性から生じているものであるか
ら、これ以上の改善は不可能である。

【００５１】しかし、基準電圧出力の温度変化が２ｍＶ
以下であれば、実用上はほぼ完全に温度補償が行われて
いるとみなして差し支えない。

【００５２】そしてこのように温度補償が行われている
とき、第２のｐチャネルＭＯＳトランジスタ１９のスレ
ショールド電圧の絶対値が０．７Ｖであるのに対し、基
準電圧出力は１．０４Ｖであってスレショールド電圧の
約１．５倍になっている。

【００５３】なお、電源電圧の１Ｖの変化に対する基準
電圧出力の変化は０．２ｍＶであり、電源電圧変動に対
する安定性はほぼ完璧である。

【００５４】また、本発明における温度補償型基準電圧
発生回路では、温度係数が０に近い抵抗１１を用いてい
るが、このような抵抗を形成することはきわめて容易で
ある。たとえば、多結晶シリコン膜に高濃度の不純物を
イオン注入すればよい。

【００５５】次に本発明の他の実施の形態を詳述する。
図３は、ｎ基板ＣＭＯＳによる本発明の第２の実施の形
態における温度補償型基準電圧発生回路の構成を示す回
路図である。

【００５６】図３の回路図に示すように、高電位側の電
源に抵抗１１を接続し、抵抗１１の他端にｐチャネルＭ
ＯＳトランジスタ１３のソースを接続し、ｐチャネルＭ
ＯＳトランジスタ１３のドレインに第１のｎチャネルＭ
ＯＳトランジスタ１５のドレインおよびゲートを接続す
る。

【００５７】第１のｎチャネルＭＯＳトランジスタ１５
のソースおよびバルクは低電位側の電源に接続する。

【００５８】そして、第２のｎチャネルＭＯＳトランジ
スタ１７のゲートを第１のｎチャネルＭＯＳトランジス
タ１５のゲートに接続し、第２のｎチャネルＭＯＳトラ
ンジスタ１７のソースおよびバルクを低電位側の電源に
接続する。

【００５９】また、第２のｎチャネルＭＯＳトランジス
タ１７のドレインに、第３のｎチャネルＭＯＳトランジ
スタ２７のソースおよびバルクとｐチャネルＭＯＳトラ
ンジスタ１３のゲートとを接続し、第３のｎチャネルＭ
ＯＳトランジスタ２７のドレインおよびゲートを高電位
側の電源に接続する。

【００６０】ｐチャネルＭＯＳトランジスタ１３のバル
クは、ｎ基板ＣＭＯＳであるから当然高電位側の電源に
接続する。以上の接続により基準電圧発生回路を構成し
ており、第３のｎチャネルＭＯＳトランジスタ２７のソ
ースが、高電位側の電源を基準電位とする基準電圧出力
である。

【００６１】そして、基準電圧の製造ばらつきを小さく
するために、ｐチャネルＭＯＳトランジスタ１３は、ｐ
形多結晶シリコン膜をゲート電極とするエンハンスメン
ト型ＭＯＳトランジスタとし、第１のｎチャネルＭＯＳ
トランジスタ１５および第２のｎチャネルＭＯＳトラン
ジスタ１７および第３のｎチャネルＭＯＳトランジスタ
２７は、ｎ形多結晶シリコン膜をゲート電極とするエン
ハンスメント型ＭＯＳトランジスタとする。

【００６２】また、製造コストの上昇を防止し、かつ、
設計を容易にするために、ｎチャネルＭＯＳトランジス
タ同士のスレショールド電圧を等しくしておく。

【００６３】さらに、基準電圧出力の温度補償を行うた
めに、各ＭＯＳトランジスタの寸法や抵抗１１の値につ
いて次のような構成とする。

【００６４】まず、第１のｎチャネルＭＯＳトランジス
タ１５および第２のｎチャネルＭＯＳトランジスタ１７
のチャネル幅およびチャネル長をそれぞれ等しくし、そ
れぞれのＭＯＳトランジスタを流れる電流を等しくす
る。これは必須事項ではないが、設計を容易にするため
である。

【００６５】そして、第３のｎチャネルＭＯＳトランジ
スタ２７のチャネル幅とチャネル長との比を、第１のｎ
チャネルＭＯＳトランジスタ１５のチャネル幅とチャネ
ル長との比よりも小さくした上で、基準電圧出力が第３
のｎチャネルＭＯＳトランジスタ２７のスレショールド
電圧にほぼ等しくなるよう抵抗１１の値を調整する。

【００６６】抵抗１１は温度依存性があってもよいが、
設計を容易にするためにできるだけ温度係数を０に近づ
けておく。

【００６７】このような構成とすることにより基準電圧
出力の温度補償が可能となる理由は、第１の実施の形態
と同様であり、詳細な説明は省略する。

【００６８】ただし、第１の実施の形態とは異なって、
第２の実施の形態では基準電圧を第３のｎチャネルＭＯ
Ｓトランジスタ２７が出力しており、表面チャネル型の
ＭＯＳトランジスタの場合、ｎチャネルＭＯＳトランジ
スタの方がｐチャネルＭＯＳトランジスタよりも温度依
存性が大きいので、第２の実施の形態の方が流れる電流
の温度変化が大きく、温度補償のためにはそれに見合う
分だけ動作点を移動させる必要があるから、基準電圧の
値を第３のｎチャネルＭＯＳトランジスタ２７のスレシ
ョールド電圧にほぼ等しくなるようにしている。

【００６９】以上は本発明による温度補償型基準電圧発
生回路のうち、ｎ基板ＣＭＯＳによる実施の形態を説明
したが、ｐ基板ＣＭＯＳによる実施の形態も可能である
ことは言うまでもない。

【００７０】図１に示す第１の実施の形態に相当するｐ
基板ＣＭＯＳによる温度補償型基準電圧発生回路の構成
を第３の実施の形態として図４に、また図３に示す第２
の実施の形態に相当するｐ基板ＣＭＯＳによる温度補償
型基準電圧発生回路の構成を第４の実施の形態として図
５にそれぞれ示す。

【００７１】ｐ基板ＣＭＯＳの場合は低電位側の電源が
基準電位となるが、そのことを除けば動作原理などはｎ
基板ＣＭＯＳによる温度補償型基準電圧発生回路と同様
であり、詳細な説明は省略する。

【００７２】ただし、ｐ基板ＣＭＯＳの場合はｎ基板Ｃ
ＭＯＳに比べてスレショールド電圧に対する基準電圧の
倍率が多少異なり、図４に示す第３の実施の形態では約
１．６倍であり、図５に示す第４の実施の形態では約
１．５倍である。

【００７３】以上のように実施の形態に基づき本発明を
具体的に説明したが、本発明は上記の実施の形態に限定
されるものではなく、その要旨を逸脱しない範囲で種々
の変更が可能であることは言うまでもない。

【００７４】たとえば、図１に示す第１の実施の形態お
よび図３に示す第２の実施の形態における温度補償型基
準電圧発生回路の構成は、ｎ基盤ＣＭＯＳへの適用が望
ましいが、バルクの接続に注意すれば、ｐ基板ＣＭＯＳ
へ適用することも不可能ではない。

【００７５】同様に、図４に示す第３の実施の形態およ
び図５に示す第４の実施の形態における温度補償型基準
電圧発生回路の構成は、ｐ基盤ＣＭＯＳへの適用が望ま
しいが、バルクの接続に注意すれば、ｎ基板ＣＭＯＳへ
適用することも不可能ではない。

【００７６】

【発明の効果】以上のように、表面チャネル型のＭＯＳ
トランジスタであるエンハンスメント型ＭＯＳトランジ
スタと抵抗のみで温度補償型基準電圧発生回路を構成す
ることにより、基準電圧出力の製造ばらつきを小さくす
ることができる。

【００７７】したがって、特に低電圧で使用するために
基準電圧の高精度化の要求が厳しい携帯電子機器搭載用
の温度補償型基準電圧発生回路に適用するならば、その
効果は極めて大きい。

【００７８】また製造するＭＯＳトランジスタの種類が
少なくて済むため、ディプレション型ＭＯＳトランジス
タを用いる場合よりも製造コストを低くすることがで
き、製造工程管理も容易になるという効果もある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における温度補償型
基準電圧発生回路の構成を示す回路図である。

【図２】本発明の第１の実施の形態における温度補償型
基準電圧発生回路の温度特性を示すグラフである。

【図３】本発明の第２の実施の形態における温度補償型
基準電圧発生回路の構成を示す回路図である。

【図４】本発明の第３の実施の形態における温度補償型
基準電圧発生回路の構成を示す回路図である。

【図５】本発明の第４の実施の形態における温度補償型
基準電圧発生回路の構成を示す回路図である。

【図６】従来例における温度補償型基準電圧発生回路の
構成を示す回路図である。

【符号の説明】

１１抵抗１３第１のｐチャネルＭＯＳトランジスタ１５第１のｎチャネルＭＯＳトランジスタ１７第２のｎチャネルＭＯＳトランジスタ１９第２のｐチャネルＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】高電位側の電源に一端を接続する抵抗
と、該抵抗の他端にソースを接続する第１のｐチャネル
ＭＯＳトランジスタと、該第１のｐチャネルＭＯＳトラ
ンジスタのドレインにゲートおよびドレインを接続し低
電位側の電源にソースおよびバルクを接続する第１のｎ
チャネルＭＯＳトランジスタと、該第１のｎチャネルＭ
ＯＳトランジスタのゲートにゲートを接続し低電位側の
電源にソースおよびバルクを接続する第２のｎチャネル
ＭＯＳトランジスタと、高電位側の電源にソースおよび
バルクを接続しドレインおよびゲートを前記第１のｐチ
ャネルＭＯＳトランジスタのゲートおよび前記第２のｎ
チャネルＭＯＳトランジスタのドレインに接続する第２
のｐチャネルＭＯＳトランジスタとを備え、前記第１の
ｐチャネルＭＯＳトランジスタおよび第２のｐチャネル
ＭＯＳトランジスタはｐ形多結晶シリコン膜をゲート電
極とするスレショールド電圧が等しいエンハンスメント
型ＭＯＳトランジスタとし、前記第１のｎチャネルＭＯ
Ｓトランジスタおよび第２のｎチャネルＭＯＳトランジ
スタはｎ形多結晶シリコン膜をゲート電極とするスレシ
ョールド電圧が等しいエンハンスメント型ＭＯＳトラン
ジスタとし、前記第１のｎチャネルＭＯＳトランジスタ
のチャネル幅およびチャネル長を第２のｎチャネルＭＯ
Ｓトランジスタのチャネル幅およびチャネル長に等しく
し、前記第１のｐチャネルＭＯＳトランジスタのチャネ
ル幅とチャネル長との比を前記第２のｐチャネルＭＯＳ
トランジスタのチャネル幅とチャネル長との比よりも大
きくし、高電位側の電源を基準電位とし、前記第２のｐ
チャネルＭＯＳトランジスタのドレインを基準電圧出力
とし、前記抵抗値の調整により前記基準電圧出力の大き
さが前記第２のｐチャネルＭＯＳトランジスタのスレシ
ョールド電圧の約１．５倍になっていることを特徴とす
る温度補償型基準電圧発生回路。
【請求項２】高電位側の電源に一端を接続する抵抗
と、該抵抗の他端にソースを接続するｐチャネルＭＯＳ
トランジスタと、該ｐチャネルＭＯＳトランジスタのド
レインにゲートおよびドレインを接続し低電位側の電源
にソースおよびバルクを接続する第１のｎチャネルＭＯ
Ｓトランジスタと、該第１のｎチャネルＭＯＳトランジ
スタのゲートにゲートを接続し低電位側の電源にソース
およびバルクを接続する第２のｎチャネルＭＯＳトラン
ジスタと、高電位側の電源にドレインおよびゲートを接
続しソースおよびバルクを前記第１のｐチャネルＭＯＳ
トランジスタのゲートおよび前記第２のｎチャネルＭＯ
Ｓトランジスタのドレインに接続する第３のｎチャネル
ＭＯＳトランジスタとを備え、前記ｐチャネルＭＯＳト
ランジスタは、ｐ形多結晶シリコン膜をゲート電極とす
るエンハンスメント型ＭＯＳトランジスタとし、前記第
１のｎチャネルＭＯＳトランジスタおよび第２のｎチャ
ネルＭＯＳトランジスタおよび第３のｎチャネルＭＯＳ
トランジスタは、ｎ形多結晶シリコン膜をゲート電極と
するスレショールド電圧が等しいエンハンスメント型Ｍ
ＯＳトランジスタとし、前記第１のｎチャネルＭＯＳト
ランジスタのチャネル幅およびチャネル長を第２のｎチ
ャネルＭＯＳトランジスタのチャネル幅およびチャネル
長に等しくし、前記第３のｎチャネルＭＯＳトランジス
タのチャネル幅とチャネル長との比を第１のｎチャネル
ＭＯＳトランジスタのチャネル幅とチャネル長との比よ
りも小さくし、高電位側の電源を基準電位とし、前記第
３のｎチャネルＭＯＳトランジスタのソースを基準電圧
出力とし、前記抵抗値の調整により前記基準電圧出力の
大きさが前記第３のｎチャネルＭＯＳトランジスタのス
レショールド電圧にほぼ等しくなっていることを特徴と
する温度補償型基準電圧発生回路。
【請求項３】低電位側の電源に一端を接続する抵抗
と、該抵抗の他端にソースを接続する第１のｎチャネル
ＭＯＳトランジスタと、該第１のｎチャネルＭＯＳトラ
ンジスタのドレインにゲートおよびドレインを接続し高
電位側の電源にソースおよびバルクを接続する第１のｐ
チャネルＭＯＳトランジスタと、該第１のｐチャネルＭ
ＯＳトランジスタのゲートにゲートを接続し高電位側の
電源にソースおよびバルクを接続する第２のｐチャネル
ＭＯＳトランジスタと、低電位側の電源にソースおよび
バルクを接続しドレインおよびゲートを前記第１のｎチ
ャネルＭＯＳトランジスタのゲートおよび前記第２のｐ
チャネルＭＯＳトランジスタのドレインに接続する第２
のｎチャネルＭＯＳトランジスタとを備え、前記第１の
ｐチャネルＭＯＳトランジスタおよび第２のｐチャネル
ＭＯＳトランジスタはｐ形多結晶シリコン膜をゲート電
極とするスレショールド電圧が等しいエンハンスメント
型ＭＯＳトランジスタとし、前記第１のｎチャネルＭＯ
Ｓトランジスタおよび第２のｎチャネルＭＯＳトランジ
スタはｎ形多結晶シリコン膜をゲート電極とするスレシ
ョールド電圧が等しいエンハンスメント型ＭＯＳトラン
ジスタとし、前記第１のｐチャネルＭＯＳトランジスタ
のチャネル幅およびチャネル長を第２のｐチャネルＭＯ
Ｓトランジスタのチャネル幅およびチャネル長に等しく
し、前記第１のｎチャネルＭＯＳトランジスタのチャネ
ル幅とチャネル長との比を前記第２のｎチャネルＭＯＳ
トランジスタのチャネル幅とチャネル長との比よりも大
きくし、低電位側の電源を基準電位とし、前記第２のｎ
チャネルＭＯＳトランジスタのドレインを基準電圧出力
とし、前記抵抗値の調整により前記基準電圧出力の大き
さが前記第２のｎチャネルＭＯＳトランジスタのスレシ
ョールド電圧の約１．６倍になっていることを特徴とす
る温度補償型基準電圧発生回路。
【請求項４】低電位側の電源に一端を接続する抵抗
と、該抵抗の他端にソースを接続するｎチャネルＭＯＳ
トランジスタと、該ｎチャネルＭＯＳトランジスタのド
レインにゲートおよびドレインを接続し高電位側の電源
にソースおよびバルクを接続する第１のｐチャネルＭＯ
Ｓトランジスタと、該第１のｐチャネルＭＯＳトランジ
スタのゲートにゲートを接続し高電位側の電源にソース
およびバルクを接続する第２のｐチャネルＭＯＳトラン
ジスタと、低電位側の電源にドレインおよびゲートを接
続しソースおよびバルクを前記第１のｎチャネルＭＯＳ
トランジスタのゲートおよび前記第２のｐチャネルＭＯ
Ｓトランジスタのドレインに接続する第３のｐチャネル
ＭＯＳトランジスタとを備え、前記ｎチャネルＭＯＳト
ランジスタをｎ形多結晶シリコン膜をゲート電極とする
エンハンスメント型ＭＯＳトランジスタとし、前記第１
のｐチャネルＭＯＳトランジスタおよび第２のｐチャネ
ルＭＯＳトランジスタおよび第３のｐチャネルＭＯＳト
ランジスタをｐ形多結晶シリコン膜をゲート電極とする
スレショールド電圧が等しいエンハンスメント型ＭＯＳ
トランジスタとし、前記第１のｐチャネルＭＯＳトラン
ジスタのチャネル幅およびチャネル長を第２のｐチャネ
ルＭＯＳトランジスタのチャネル幅およびチャネル長に
等しくし、前記第３のｐチャネルＭＯＳトランジスタ
のチャネル幅とチャネル長との比を前記第１のｐチャネ
ルＭＯＳトランジスタのチャネル幅とチャネル長との比
よりも小さくし、低電位側の電源を基準電位とし、前記
第３のｐチャネルＭＯＳトランジスタのソースを基準電
圧出力とし、前記抵抗値の調整により前記基準電圧出力
の大きさが前記第３のｐチャネルＭＯＳトランジスタの
スレショールド電圧の約１．５倍になっていることを特
徴とする温度補償型基準電圧発生回路。