JPS63174115A - 中間電位生成回路 - Google Patents

中間電位生成回路

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JPS63174115A
JPS63174115A JP62005108A JP510887A JPS63174115A JP S63174115 A JPS63174115 A JP S63174115A JP 62005108 A JP62005108 A JP 62005108A JP 510887 A JP510887 A JP 510887A JP S63174115 A JPS63174115 A JP S63174115A
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    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体集積回路内に形成され、この装置に
印加される電源電圧からその中間の電位を生成する中間
電位生成回路に関する。
（従来の技術） 近年の半導体集積回路装置の大規模化に伴い、電流駆動
能力が大きくしかも消費電力の小さい中間電位生成回路
が要求されている。
そこで、第３図に示すような中間電位生成回路が考えら
れている。これは、特願昭６０−１２５６７０号明細書
に記載されているものである。
この第３図に示されている中間電位生成回路にあっては
、まず高抵抗素子Ｒ１、Ｒ２、Ｎチャンネル型ＭＯＳト
ランジスタＱ１、およびＰチャンネル型ＭＯＳトランジ
スタＱ２によって２種類の中間電位を発生させ、この２
種類の中間電位を電源間に直列接続されたされた電流駆
動能力の大きいＮチャンネル型ＭｏＳトランジスタＱ３
およびＰチャンネル型ＭＯＳトランジスタＱ４のゲート
にそれぞれ供給し、そしてトランジスタＱ３と０４の接
続点から中間電位を得る構成である。
ここで、Ｎチャンネル型ＭＯＳトランジスタＱ１　、Ｑ
３のしきい値電圧をＶｔｎ１　、Ｖｔｎ３　、ｐチャン
ネル型ＭＯ８トランジスタＱ２　、Ｑ４のしきい値電圧
をＶｔｐ２　、Ｖｔｐ４とすると、電源Ｖｏｏからアー
ス電源Ｖｓｓに流れる貫通電流を防ぐためには、 Ｖｔｎ１　＋　ｌ　ＶｔＤ２　ｌ　＜Ｖｔｎ３　＋　ｌ
　ＶｔＤ４１なる関係を満たすことが必要となる。しか
しながら、製造工程を増加することなく、前記のような
しきい値の関係を達成することは困難である。
この問題を解決するために、第４図に示すような中間電
位生成回路が考えられている。これは、特願昭６１−６
５１４２号明細書に記載されているもので、この中間電
位生成回路にあっては、Ｎチャンネル型ＭｏＳトランジ
スタＱ１のバックゲートがトランジスタＱ１と０２との
接続点に接続されている。このようにすれば、基板バイ
アス効果によりトランジスタＱ１のしきい値電圧が低下
するため、製造工程を増加することなく前述のようなし
きい値関係を容易に満たすことが可能となる。また、こ
の図には高抵抗素子Ｒ１、Ｒ２をＰチャンネル型ＭＯＳ
トランジスタＱ５とＮチャンネル型ＭＯＳトランジスタ
Ｑ６で代用した場合が示されている。これは、トランジ
スタＱ５、Ｑ６の各チャネル長を長く、チャネル幅を細
くすることで達成できる。
このように、第３図および第４図に示したような構成に
すれば、電流駆動能力が高く、しかも消費電力の低い中
間電位生成回路が得られるが、その出力すなわち中間電
位は第５図に示すように電源Ｖｏｏの変動に大きく影響
される。
第５図において、ＶｎｌはトランジスタＱ３のゲートに
接続される接続点ｎ１．の電位、Ｖｎ２はトランジスタ
Ｑ４のゲートに接続される接続点ｎ２の電位、Ｖｎ３は
トランジスタＱ１と０２との接続点ｎ３の電位、モして
ＶｏｕｔはトランジスタＱ３とＱ４との接続点の電位す
なわち出力電位である。
この図から分るように、電源Ｖｏｏが３［■］から７［
■］に変化すると、電源Ｖｏｏが３［■］の時に１．５
［Ｖ］に設定されていた出力電位ｖｏｕｔは、これに伴
って１．５［Ｖ］から３．５［Ｖ］にまで変化してしま
う。
キャパシタ構造のメモリセルへのプレート電圧としては
、絶縁破壊を防ぐために中間電位が通常使用されるが、
中間電位生成回路の出力が第５図のように電源Ｖｏｏの
変動に大きく依存する場合には、この変動によりセルデ
ータが破壊されることがある。これは、例えばノイズ等
によって電源Ｖｏｏの電位が大きく減少した際に、キャ
パシタの記憶ノードとなるＮ型拡散層の電位もカップリ
ングによって減少し、これより前記Ｎ型拡散層とＰ型基
板とのＰＮ接合が順バイアスされることによって発生さ
れるものである。
（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたも°ので、従
来の中間電位生成回路ではその出力電位が電源電位の変
動に大きく影響されてしまう点を改善し、電源電位の変
動に依存しない安定した出力特性が得られ、しかも低消
費電力で大電流駆動能力を有する中間電位生成回路を提
供することを目的とする。
［発明の構成］ （問題点を解決するための手段） この発明による中間電位生成回路にあっては、一端が第
１の電位供給源に接続されている負荷素子と、この負荷
素子の他端に一端およびゲートが接続されている第１導
電型の第１のトランジスタと、この第１のトランジスタ
の他端に一端が接続され、ゲートと他端が接続されてい
る第２導電型の第２のトランジスタと、この第２のトラ
ンジスタの他端と第２の電位供給源間に接続されている
定電圧素子と、一端が前記第１の電位供給源に接続され
ゲートが前記負荷素子と前記第１のトランジスタとの接
続点に接続され他端が出力端子に接続されている第１導
電型の第３のトランジスタと、前記出力端子と前記第２
の供給源間に接続されゲートが前記第２のトランジスタ
と前記定電圧素子との接続点に接続されている第２導電
型の第４のトランジスタとを具備したものである。
（作用） 上記のような構成の中間電位生成回路にあっては、まず
負荷素子と、第１および第２のトランジスタと、定電圧
素子とによって電流駆動能力の小さい２種類の中間電位
が発生され、この２種類の中間電位が第１の電位供給源
と第２の供給源間に直列接続した電流駆動能力の大きい
第３および第４のトランジスタのゲートにそれぞれ供給
される。この場合、前記定電圧素子の作用によって、前
記第１または第２の電位供給源の電位が変動しても、前
記第３および第４のトランジスタの各ゲートにそれぞれ
供給される電位の変動は押えられる。したがって、電源
の変動によらず安定した中間電位を生成することが可能
となる。
（実施例） 以下、図面を参照してこの発明の実施例をＮ型半導体基
板にＰ型ウェル領域が形成されている半導体構造を用い
た場合について説明する。
第１図はこの発明の一実施例に係る中間電位生成回路を
示すもので、電ａＶｏｏとアース電源Ｖｓｓ間には、そ
れぞれ電流駆動能力の小さいＰチャンネル型ＭＯＳトラ
ンジスタＱＯ１、Ｎチャンネル型ＭｏＳトランジスタＱ
Ｏ２、Ｐチャンネル型ＭＯＳトランジスタＱＯ３、およ
びＮチャンネル型ＭＯＳトランジスタＱＯ４が直列接続
されている。
前記Ｐチャンネル型ＭＯＳトランジスタＱＯＩは、その
ゲートにアース電源Ｖｓｓが接続されて常にオン状態に
設定されると共に、そのチャネル長が長くチャネル幅が
狭く設定されているため、負荷として作用する。また、
前記トランジスタＱＯ２のゲートには、このトランジス
タＱＯ２と前記トランジスタＱＯ１との接続点ｎ１が接
続され、このトランジスタＱＯ２のパックゲートは、こ
のトランジスタＱＯ２と前記トランジスタＱＯ３との接
続点ｎ３に接続されている。前記トランジスタＱＯ３お
よびＱＯ４の各ゲートは、これらのトランジスタＱＯ３
とＱＯ４との接続点ｎ２に共通に接続されている。した
がって、前記トランジスタＱＯ４はダイオードと同様な
働きをしてｎ２の電位を一定に保つ作用をする。
また、前記接続点ｎ１には一端が電源Ｖｏｏに接続され
たＮチャンネル型ＭＯＳトランジスタＱ０５のゲートが
接続され、前記接続点ｎ２には前記トランジスタＱＯ５
の他端とアース電源ＶＢＢ間に挿入されたＰチャンネル
型ＭＯＳトランジスタＱＯ６のゲートが接続されている
。そして、前記トランジスタＱＯ５とＱＯ６との接続点
の電位がこの中間電位生成回路の出力電位ＶＯｕｔとな
る。
このような構成の中間電位生成回路において、前記トラ
ンジスタＱＯ５、ＱＯ６のチャネル幅はそれぞれ前記ト
ランジスタＱＯ１〜ＱＯ４のチャネル幅りも大きく設定
して、トランジスタＱＯ５、ＱＯ６が大きな電流駆動能
力を有するようにする。
また、前記Ｎチャンネル型ＭＯＳトランジスタＱＯ２の
しきい値電圧をＶｔｎ２、Ｐチャンネル型ＭｏＳトラン
ジスタＱＯ３のしきい値電圧をＶｔｐ３、Ｎチャンネル
型ＭＯＳトランジスタＱＯ５のしきい値電圧をＶｔｎ５
　、ｐチャンネル型ＭＯＳトランジスタ００６しきい値
電圧をｖｔｐｅとすると、これらの各しきい値電圧間に
は、 Ｖｔｎ２　＋　ｌ　Ｖｔｐ３１　＜　Ｖｔｎ５　＋　ｌ
　Ｖｔｐ６　ｌなる関係に設定されている。このような
関係にしておけば、トランジスタＱ０５とＱＯ６が同時
にオンすることがないので、電源Ｖｏｏからアース電源
Ｖｓｓに流れる貫通電流を防ぐことができ、低消費電力
化が可能となる。
また前述したように、接続点ｎ２の電位は電源ＶＤＤが
変動してもほぼ一定の値、すなわちトランジスタＱＯ４
のしきい値電圧Ｖ　ｔｎ４にほぼ維持される。したがっ
て、例えば電源Ｖｏｏの電位上昇に伴う接続点Ｎ１の電
位上昇も押えられる。この結果、出力電位ｙｏｕｔは電
ＩＶｏｏの変動によらず第２図に示すような安定した値
となる。
第２図に示されているのは、電源Ｖｏｏが３［Ｖ］から
７［Ｖ］に変化した際の各接続点ｎ１、ｎ２　、ｎ３に
おける電位Ｖｎ１、Ｖｎ２、Ｖｎ３、および出力電位Ｖ
Ｏｕｔの変化状態である。このように、電源ＶＤＤが３
［ｖ］から７［ｖ］に変動しても、電源Ｖｏｏが３［■
］の時に１．５［Ｖ］に設定された出力電位ｖｏｕｔは
２．２［Ｖ］程度までしか増加せず、従来の回路では１
３０％以上増加していたものを５０％以下の増加に押え
ることができる。
したがって、このような構成の中間電位生成回路をメモ
リセルのプレート電圧供給用として使用すれば、前述の
ようなメモリセルのデータ破壊を防止することができる
。
尚、ここではトランジスタＱＯ２のバックゲートをこの
トランジスタＱＯ２とトランジスタＱＯ３との接続点ｎ
３に接続してトランジスタＱＯ２のしきい値電圧を減少
させるようにしたが、 Ｖｔｎ２　＋　ｌ　Ｖｔｐ３　ｌ　＜Ｖｔｎ５　＋　ｌ
　Ｖｔｐ６１なる関係を満たすことが肝要であるので、
このような基板バイアス効果を利用せずに、トランジス
タＱＯ２、ＱＯ３、ＱＯ４、ＱＯ５の各チャネル領域の
不純物濃度の設定や、チャネル長の設定によって前記の
ような関係を満たしても良い。
また、Ｐ型半導体基板にＮ型ウェル領域が形成される構
造を用いて、前記Ｐチャンネル型ＭＯＳトランジスタＱ
Ｏ３のバックゲートをトランジスタＱＯ２とトランジス
タＱＯ３との接続点ｎ３に接続しても、上記のようなし
きい値関係を満たすことが可能である。
また、この実施例ではトランジスタＱＯ４を定電圧素子
として動作させたが、このトランジスタ０４の代わりに
ＰＮ接合ダイオードを使用することも可能である。
また、トランジスタＱＯ１を例えばポリシリコン等から
成る抵抗素子に置換することも可能である。
［発明の効果］ 以上のようにこの発明によれば、電源の変動に依存しな
い安定した出力電位が得られる中間電位生成回路が提供
できるようになる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る中間電位生成回路を
説明する回路構成図、第２図は上記中間電位生成回路の
出力電位の変化状態を示す図、第３図および第４図はそ
れぞれ従来の中間電位生成回路を説明する回路構成図、
第５図は従来の中間電位生成回路の出力電位の変化状態
を示す図である。 ＱＯｌ、　ＱＯ３，ＱＯ６・・・Ｐチャンネル型ＭＯＳ
トランジスタ、ＱＯ２，ＱＯ４，ＱＯ５・・・Ｎチャン
ネル型ＭＯＳトランジスタ。 出願人代理人　弁理士　鈴　江　武　彦第１図 第２図 第３図 第４図

Claims (3)

    【特許請求の範囲】
  1. （１）一端が第１の電位供給源に接続されている負荷素
    子と、 前記負荷素子の他端に一端およびゲートが 接続されている第１導電型の第１のトランジスタと、 前記第１のトランジスタの他端に一端が接続され、ゲー
    トと他端が接続されている第２導電型の第２のトランジ
    スタと、 前記第２のトランジスタの他端と第２の電位供給源間に
    接続され、その両端間に一定の電圧降下を生じさせる定
    電圧素子と、 一端が前記第１の電位供給源に接続され、 ゲートが前記負荷素子と前記第１のトランジスタとの接
    続点に接続され、他端が出力端子に接続されている第１
    導電型の第３のトランジスタと、前記出力端子と前記第
    ２の供給源間に接続され、ゲートが前記第２のトランジ
    スタと前記定電圧素子との接続点に接続されている第２
    導電型の第４のトランジスタとを具備していることを特
    徴とする中間電位生成回路。
  2. （２）前記第１のＭＯＳトランジスタのしきい値電圧と
    前記第２のトランジスタのしきい値電圧の絶対値との和
    は、前記第３のトランジスタのしきい値電圧と前記第４
    のトランジスタのしきい値の絶対値との和よりも小さい
    ことを特徴とする特許請求の範囲第１項記載の中間電位
    生成回路。
  3. （３）前記第１のトランジスタのバックゲートは、この
    第１のトランジスタと前記第２のトランジスタとの接続
    点に接続されていることを特徴とする特許請求の範囲第
    １項記載の中間電位生成回路。
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