JPH01269111A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH01269111A JPH01269111A JP63098588A JP9858888A JPH01269111A JP H01269111 A JPH01269111 A JP H01269111A JP 63098588 A JP63098588 A JP 63098588A JP 9858888 A JP9858888 A JP 9858888A JP H01269111 A JPH01269111 A JP H01269111A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel
- channel mos
- stage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005265 energy consumption Methods 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路の内部に設けられ、各種参照電
圧やバイアス電圧を発生させる基準電圧発生回路に関す
るものである。
圧やバイアス電圧を発生させる基準電圧発生回路に関す
るものである。
従来の技術
近年、ダイナミックランダムアクセスメモリをはじめと
する大規模半導体集積回路の中には入力信号との比較に
用いる参照電圧やセルプレート電圧やプリチャージ電圧
などの基準電圧を発生させる基準電圧発生回路が多数用
いられている。ＣＭＯ８回路を用いて構成した基準電圧
発生回路は消費電力が少ないが駆動能力が大きく出力電
圧変動に早く応答するという特徴を有している。
する大規模半導体集積回路の中には入力信号との比較に
用いる参照電圧やセルプレート電圧やプリチャージ電圧
などの基準電圧を発生させる基準電圧発生回路が多数用
いられている。ＣＭＯ８回路を用いて構成した基準電圧
発生回路は消費電力が少ないが駆動能力が大きく出力電
圧変動に早く応答するという特徴を有している。
以下、この種のＣＭＯ８型基準型圧準電圧発生回路図に
基づいて説明する。この基準電圧発生回路は、前段とし
て後述する出力回路のゲートバイアス発生回路を構成す
る、ソースが共通接続されたＮチャンネルＭＯＳトラン
ジスタ１およびＰチャンネルＭＯＳトランジスタ２を設
け、後段として出力回路を構成する、ソースが共通接続
されたＮチャンネルＭＯＳトランジスタ３およびＰチャ
ンネルＭＯＳトランジスタ４を設け、後段のＭＯＳトラ
ンジスタ３，４のソースを出力端子５に接続し、前段の
ＮチャンネルＭＯＳトランジスタ１のゲートとドレイン
および後段のＮチャンネルトランジスタ３のゲートを接
続し、前段のＰチャンネルＭＯＳトランジスタ２のゲー
トとドレインおよび後段のＰチャンネルＭＯＳトランジ
スタ４のゲートを接続し、電源端子６と前段のＮチャン
ネルＭＯＳトランジスタ１のドレイン間に、ゲートが接
地され抵抗として用いられるＰチャンネルＭＯＳトラン
ジスタ７を介装し、前段のＰチャンネルＭＯ８）−ラン
ジスタ２のドレインと接地間に。
基づいて説明する。この基準電圧発生回路は、前段とし
て後述する出力回路のゲートバイアス発生回路を構成す
る、ソースが共通接続されたＮチャンネルＭＯＳトラン
ジスタ１およびＰチャンネルＭＯＳトランジスタ２を設
け、後段として出力回路を構成する、ソースが共通接続
されたＮチャンネルＭＯＳトランジスタ３およびＰチャ
ンネルＭＯＳトランジスタ４を設け、後段のＭＯＳトラ
ンジスタ３，４のソースを出力端子５に接続し、前段の
ＮチャンネルＭＯＳトランジスタ１のゲートとドレイン
および後段のＮチャンネルトランジスタ３のゲートを接
続し、前段のＰチャンネルＭＯＳトランジスタ２のゲー
トとドレインおよび後段のＰチャンネルＭＯＳトランジ
スタ４のゲートを接続し、電源端子６と前段のＮチャン
ネルＭＯＳトランジスタ１のドレイン間に、ゲートが接
地され抵抗として用いられるＰチャンネルＭＯＳトラン
ジスタ７を介装し、前段のＰチャンネルＭＯ８）−ラン
ジスタ２のドレインと接地間に。
ゲートが電源端子６に接続され抵抗として用いられるＮ
チャンネルＭＯＳトランジスタ８を介装して構成されて
いる。抵抗として用いられるＰチャンネルＭＯＳトラン
ジスタ７およびＮチャンネルＭＯＳトランジスタ８のチ
ャンネル抵抗は前段の両チャンネルＭＯＳトランジスタ
１，２のチャンネル抵抗より十分大きくしている。また
、後段の出力回路を構成するＭＯＳトランジスタ３，４
のチャンネル長はそれぞれ前段のＭＯＳトランジスタ１
，２のチャンネル長と等しく、チャンネル幅は大きくし
て電流容量を増大させることを通例としている。以下、
ＰチャンネルＭＯＳトランジスタをＰ−ＣＨトランジス
タ、ＮチャンネルＭＯＳトランジスタをＮ−ＣＨトラン
ジスタと略す。
チャンネルＭＯＳトランジスタ８を介装して構成されて
いる。抵抗として用いられるＰチャンネルＭＯＳトラン
ジスタ７およびＮチャンネルＭＯＳトランジスタ８のチ
ャンネル抵抗は前段の両チャンネルＭＯＳトランジスタ
１，２のチャンネル抵抗より十分大きくしている。また
、後段の出力回路を構成するＭＯＳトランジスタ３，４
のチャンネル長はそれぞれ前段のＭＯＳトランジスタ１
，２のチャンネル長と等しく、チャンネル幅は大きくし
て電流容量を増大させることを通例としている。以下、
ＰチャンネルＭＯＳトランジスタをＰ−ＣＨトランジス
タ、ＮチャンネルＭＯＳトランジスタをＮ−ＣＨトラン
ジスタと略す。
次に、以上のように構成された基準電圧発生回路の動作
について説明する。まずＰ−ＣＨ，Ｎ−ＣＨトランジス
タ７．１，２．８の直列回路において、Ｐ−ＣＨトラン
ジスタ７およびＮ−ＣＨトランジスタ８のチャンネル抵
抗はＮ−ＣＨトランジスタ１およびＰ−ＣＨトランジス
タ２のチャンネル抵抗よりも十分大きいため、Ｎ−ＣＨ
）−ランジスタ１およびＰ−ＣＨトランジスタ２のしき
い電圧をそれぞれｖＴＮ、 Ｖｔｐ、電源電圧を■ｃｃ
とすると、ＭＯＳトランジスタ１，２のソースの端子９
の電位ＶＩＮＴはＭＯＳトランジスタ１および２のチャ
ンネル抵抗の比により、（ＶＴＰ）〜（ＶＣ！（！−Ｖ
ｔｍ）の任意の値に設定することができる。このとき、
Ｎ−ＣＨトランジスタ１のドレインの端子１０およびＰ
−ＣＨトランジスタ２のドレインの端子１１ノ電位はそ
れぞれ（Ｖｘ＊ｔ＋ＶｔｗＬ （ＶＩＩＴ＋Ｖｔｐ）と
なる、後段の出力回路のＭＯＳトランジスタ３および４
のチャンネル長はそれぞれ前段のＭＯＳトランジスタ１
および２のチャンネル長と等しくチャンネル幅は大きく
しているため、後段のＮ−ＣＨトランジスタ３およびＰ
−ＣＨトランジスタ４のしきい電圧はそれぞれＶＴＮ、
ＶＩＰとなり、出力端子５の電位は端子９と同じｖ■
Ｉになり、後段のＮ−ＣＨトランジスタ３およびｐ−Ｃ
Ｉ（トランジスタ４のゲートにはどちらもそれぞれしき
い電圧ＶＴＭｍ ＶＴＰがバイアスされる。したがって
、出力端子５の電位が変化した場合、即座に充電もしく
は放電が行われ安定性に優れた基準電圧発生回路として
動作することとなる。
について説明する。まずＰ−ＣＨ，Ｎ−ＣＨトランジス
タ７．１，２．８の直列回路において、Ｐ−ＣＨトラン
ジスタ７およびＮ−ＣＨトランジスタ８のチャンネル抵
抗はＮ−ＣＨトランジスタ１およびＰ−ＣＨトランジス
タ２のチャンネル抵抗よりも十分大きいため、Ｎ−ＣＨ
）−ランジスタ１およびＰ−ＣＨトランジスタ２のしき
い電圧をそれぞれｖＴＮ、 Ｖｔｐ、電源電圧を■ｃｃ
とすると、ＭＯＳトランジスタ１，２のソースの端子９
の電位ＶＩＮＴはＭＯＳトランジスタ１および２のチャ
ンネル抵抗の比により、（ＶＴＰ）〜（ＶＣ！（！−Ｖ
ｔｍ）の任意の値に設定することができる。このとき、
Ｎ−ＣＨトランジスタ１のドレインの端子１０およびＰ
−ＣＨトランジスタ２のドレインの端子１１ノ電位はそ
れぞれ（Ｖｘ＊ｔ＋ＶｔｗＬ （ＶＩＩＴ＋Ｖｔｐ）と
なる、後段の出力回路のＭＯＳトランジスタ３および４
のチャンネル長はそれぞれ前段のＭＯＳトランジスタ１
および２のチャンネル長と等しくチャンネル幅は大きく
しているため、後段のＮ−ＣＨトランジスタ３およびＰ
−ＣＨトランジスタ４のしきい電圧はそれぞれＶＴＮ、
ＶＩＰとなり、出力端子５の電位は端子９と同じｖ■
Ｉになり、後段のＮ−ＣＨトランジスタ３およびｐ−Ｃ
Ｉ（トランジスタ４のゲートにはどちらもそれぞれしき
い電圧ＶＴＭｍ ＶＴＰがバイアスされる。したがって
、出力端子５の電位が変化した場合、即座に充電もしく
は放電が行われ安定性に優れた基準電圧発生回路として
動作することとなる。
発明が解決しようとする課題
しかし、従来の構成では、後段の出力回路に定常的に流
れる貫通電流はほぼ（前段のバイアス回路の貫通電流）
Ｘ（チャンネル幅の比）となるため、基準電圧発生回路
全体の消費電力が大きくなり、この基準電圧発生回路を
用いた半導体集積回路の待機時消費電力が大きくなると
いう問題があった・ 本発明は上記問題を解決するものであり、定常時の貫通
電流が小さく、シたがって消費電力の小さい基準電圧発
生回路を提供することを目的とするものである。
れる貫通電流はほぼ（前段のバイアス回路の貫通電流）
Ｘ（チャンネル幅の比）となるため、基準電圧発生回路
全体の消費電力が大きくなり、この基準電圧発生回路を
用いた半導体集積回路の待機時消費電力が大きくなると
いう問題があった・ 本発明は上記問題を解決するものであり、定常時の貫通
電流が小さく、シたがって消費電力の小さい基準電圧発
生回路を提供することを目的とするものである。
課題を解決するための手段
上記問題を解決するため本発明は、ソースが共通接続さ
れたＮチャンネルＭＯＳトランジスタおよびＰチャンネ
ルＭＯＳトランジスタを２組設け。
れたＮチャンネルＭＯＳトランジスタおよびＰチャンネ
ルＭＯＳトランジスタを２組設け。
後段のＭＯＳトランジスタのソースを出力端子に接続し
、前段のＮチャンネルＭＯＳトランジスタのゲートとド
レインおよび後段のＮチャンネルＭＯＳトランジスタの
ゲートを接続し、前段のＰチャンネルＭＯＳトランジス
タのゲートとドレインおよび後段のＰチャンネルＭＯＳ
トランジスタのゲートを接続し、上記前段のＮチャンネ
ルＭＯ８トランジスタおよび上記前段のＰチャンネルＭ
ＯＳトランジスタの少なくとも一方のチャンネル長を上
記後段のＮチャンネルＭＯＳトランジスタまたは上記後
段のＰチャンネルＭＯＳトランジスタのチャンネル長よ
りも小さくしたものである。
、前段のＮチャンネルＭＯＳトランジスタのゲートとド
レインおよび後段のＮチャンネルＭＯＳトランジスタの
ゲートを接続し、前段のＰチャンネルＭＯＳトランジス
タのゲートとドレインおよび後段のＰチャンネルＭＯＳ
トランジスタのゲートを接続し、上記前段のＮチャンネ
ルＭＯ８トランジスタおよび上記前段のＰチャンネルＭ
ＯＳトランジスタの少なくとも一方のチャンネル長を上
記後段のＮチャンネルＭＯＳトランジスタまたは上記後
段のＰチャンネルＭＯＳトランジスタのチャンネル長よ
りも小さくしたものである。
作用
上記構成により、チャンネル長を小さくした前段のＭＯ
Ｓトランジスタのしきい電圧が低下し、前段で発生する
後段のＭＯＳトランジスタのバイアス電圧が低下し、よ
って後段のＭＯＳトランジスタの貫通電流が減少する。
Ｓトランジスタのしきい電圧が低下し、前段で発生する
後段のＭＯＳトランジスタのバイアス電圧が低下し、よ
って後段のＭＯＳトランジスタの貫通電流が減少する。
したがって、定常時の消費電力が小さくなる。
実施例
以下１本発明の一実施例としてダイナミックＲＡＭなど
に用いられる１／２Ｖａａ発生回路について説明する０
回路構成は従来例の第１図と同じであるが、前段のＭＯ
Ｓトランジスタ１，２のチャンネル長を後段のＭＯＳト
ランジスタ３，４のチャンネル長より小さくしてる。前
段のＮ−ＣＨトランジスタ８およびＮ−ＣＨトランジス
タＩＰ−ＣＨトランジスタ７およびＰ−ＣＨトランジス
タ２のチャンネル幅／チャンネル長をそれぞれ３μｍ７
１５０μｍ、５μｍ／１．０μｍ、３μｍ／３５／Ａ
ｍ、 １０μｍ／１．０μｍとした。このときのしきい
電圧はＮ−ＣＨトランジスタ１で０．４５Ｖ、 Ｐ−Ｃ
Ｈ）−ランジスタ２で（−ｏ、５ｓｖ）であった。
に用いられる１／２Ｖａａ発生回路について説明する０
回路構成は従来例の第１図と同じであるが、前段のＭＯ
Ｓトランジスタ１，２のチャンネル長を後段のＭＯＳト
ランジスタ３，４のチャンネル長より小さくしてる。前
段のＮ−ＣＨトランジスタ８およびＮ−ＣＨトランジス
タＩＰ−ＣＨトランジスタ７およびＰ−ＣＨトランジス
タ２のチャンネル幅／チャンネル長をそれぞれ３μｍ７
１５０μｍ、５μｍ／１．０μｍ、３μｍ／３５／Ａ
ｍ、 １０μｍ／１．０μｍとした。このときのしきい
電圧はＮ−ＣＨトランジスタ１で０．４５Ｖ、 Ｐ−Ｃ
Ｈ）−ランジスタ２で（−ｏ、５ｓｖ）であった。
電源電圧５ｖのとき端子９ 、１０．１１の電位はそれ
ぞれ２，５Ｖ、２．９５Ｖ、１．９５Ｖとなる。後段の
Ｎ−ＣＨトランジスタ３およびＰ−ＣＨトランジスタ４
のチャンネル幅／チャンネル長をそれぞれ３５０μｍ／
１．２μｍ、７００μｍ／１．２μｍとしたところ、し
きい電圧はそれぞれ０．６０Ｖ、（−０，７０Ｖ）であ
った、このときの貫通電流は前段のバイアス発生回路で
１μＡ、後段の出力回路で２μＡであった。従来例にし
たがい前段のＮ−ＣＨトランジスタ１およびＰ−ＣＨト
ランジスタ２のチャンネル長を１．２μｍと出力回路の
ＭＯＳトランジスタ３゜４のチャンネル長と同じにした
場合、出力回路の貫通電流が７０μＡとなるのに比べ大
幅な低消費電力化が図れた。
ぞれ２，５Ｖ、２．９５Ｖ、１．９５Ｖとなる。後段の
Ｎ−ＣＨトランジスタ３およびＰ−ＣＨトランジスタ４
のチャンネル幅／チャンネル長をそれぞれ３５０μｍ／
１．２μｍ、７００μｍ／１．２μｍとしたところ、し
きい電圧はそれぞれ０．６０Ｖ、（−０，７０Ｖ）であ
った、このときの貫通電流は前段のバイアス発生回路で
１μＡ、後段の出力回路で２μＡであった。従来例にし
たがい前段のＮ−ＣＨトランジスタ１およびＰ−ＣＨト
ランジスタ２のチャンネル長を１．２μｍと出力回路の
ＭＯＳトランジスタ３゜４のチャンネル長と同じにした
場合、出力回路の貫通電流が７０μＡとなるのに比べ大
幅な低消費電力化が図れた。
このように、出力回路のＭＯＳトランジスタ３゜４のチ
ャンネル長に比ベバイアス発生回路のＭＯＳトランジス
タ１，２のチャンネル長を小さくすることにより出力回
路の貫通電流を大幅に小さくすることができ、消費電力
の小さい基準電圧発生回路を得ることができる。
ャンネル長に比ベバイアス発生回路のＭＯＳトランジス
タ１，２のチャンネル長を小さくすることにより出力回
路の貫通電流を大幅に小さくすることができ、消費電力
の小さい基準電圧発生回路を得ることができる。
なお、本実施例では前段のＭＯＳトランジスタ１．２と
もチャンネル長を変えたがどちらか一方のみでも効果が
あることは言うまでもない。
もチャンネル長を変えたがどちらか一方のみでも効果が
あることは言うまでもない。
発明の効果
以上のように本発明によれば、ソースが共通接続された
ＮチャンネルＩＰチャンネルＭＯＳトランジスタを２組
設け、後段の出力回路のそれぞれのＭＯＳトランジスタ
のゲートが前段のＭＯＳトランジスタのゲートとドレイ
ンに共通接続され、前段のＭＯＳトランジスタの少なく
とも一方のチャンネル長を出力回路のＭＯＳトランジス
タのチャンネル長よりも小さくすることにより、定常時
の消費電力を削減することができ、その実用的効果は大
なるものがある。
ＮチャンネルＩＰチャンネルＭＯＳトランジスタを２組
設け、後段の出力回路のそれぞれのＭＯＳトランジスタ
のゲートが前段のＭＯＳトランジスタのゲートとドレイ
ンに共通接続され、前段のＭＯＳトランジスタの少なく
とも一方のチャンネル長を出力回路のＭＯＳトランジス
タのチャンネル長よりも小さくすることにより、定常時
の消費電力を削減することができ、その実用的効果は大
なるものがある。
第１図はＣＭＯ８回路を用いて構成した基準電圧発生回
路の回路図である。 １・・・前段のＮチャンネルＭＯＳトランジスタ。 ２・・・前段のＰチャンネルＭＯＳトランジスタ、３・
・・後段のＮチャンネルＭＯＳトランジスタ、４・・・
後段のＰチャンネルＭＯＳトランジスタ、５・・・出力
端子、６・・・電源端子。 代理人 森 本 義 弘
路の回路図である。 １・・・前段のＮチャンネルＭＯＳトランジスタ。 ２・・・前段のＰチャンネルＭＯＳトランジスタ、３・
・・後段のＮチャンネルＭＯＳトランジスタ、４・・・
後段のＰチャンネルＭＯＳトランジスタ、５・・・出力
端子、６・・・電源端子。 代理人 森 本 義 弘
Claims (1)
- １、ソースが共通接続されたＮチャンネルＭＯＳトラン
ジスタおよびＰチャンネルＭＯＳトランジスタを２組設
け、後段のＭＯＳトランジスタのソースを出力端子に接
続し、前段のＮチャンネルＭＯＳトランジスタのゲート
とドレインおよび後段のＮチャンネルＭＯＳトランジス
タのゲートを接続し、前段のＰチャンネルＭＯＳトラン
ジスタのゲートとドレインおよび後段のＰチャンネルＭ
ＯＳトランジスタのゲートを接続し、上記前段のＮチャ
ンネルＭＯＳトランジスタおよび上記前段のＰチャンネ
ルＭＯＳトランジスタの少なくとも一方のチャンネル長
を上記後段のＮチャンネルＭＯＳトランジスタまたは上
記後段のＰチャンネルＭＯＳトランジスタのチャンネル
長よりも小さくした基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098588A JPH01269111A (ja) | 1988-04-20 | 1988-04-20 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098588A JPH01269111A (ja) | 1988-04-20 | 1988-04-20 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01269111A true JPH01269111A (ja) | 1989-10-26 |
Family
ID=14223805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63098588A Pending JPH01269111A (ja) | 1988-04-20 | 1988-04-20 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01269111A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157315A (en) * | 1981-03-24 | 1982-09-28 | Nec Corp | Intermediate voltage generating circuit |
| JPS63174115A (ja) * | 1987-01-14 | 1988-07-18 | Toshiba Corp | 中間電位生成回路 |
-
1988
- 1988-04-20 JP JP63098588A patent/JPH01269111A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157315A (en) * | 1981-03-24 | 1982-09-28 | Nec Corp | Intermediate voltage generating circuit |
| JPS63174115A (ja) * | 1987-01-14 | 1988-07-18 | Toshiba Corp | 中間電位生成回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5840918A (ja) | 電圧比較回路 | |
| JP3476363B2 (ja) | バンドギャップ型基準電圧発生回路 | |
| EP1145425A1 (en) | Amplifier | |
| JPH0521534U (ja) | バイアス電圧発生回路 | |
| JPH06110570A (ja) | 低電力ｖｃｃ／２発生器 | |
| JPH08195631A (ja) | センス増幅器 | |
| KR0126911B1 (ko) | 기준전압 발생회로 및 발생방법 | |
| JPH031609A (ja) | 電源電圧に無関係な周波数を有するリング発振器 | |
| JPH039411A (ja) | 半導体装置のための電圧発生回路 | |
| JPH01288010A (ja) | ドライバ回路 | |
| KR0142967B1 (ko) | 반도체 메모리장치의 기판 전압 제어회로 | |
| JPS6070591A (ja) | センスアンプ | |
| JPH07113862B2 (ja) | 基準電圧発生回路 | |
| JPH01269111A (ja) | 基準電圧発生回路 | |
| JPH07120905B2 (ja) | バイアス電圧発生器 | |
| JPH06338191A (ja) | センス増幅回路及びその駆動方法 | |
| JPH09246472A (ja) | 中間電位発生回路 | |
| JPH086653A (ja) | レファレンス電圧発生回路 | |
| JP3701760B2 (ja) | 論理回路 | |
| JP3064573B2 (ja) | 昇圧回路 | |
| JPH06215570A (ja) | １／２電源電圧発生回路 | |
| JPH09186294A (ja) | 電圧発生回路及び半導体装置 | |
| JPH0737385A (ja) | 内部電源用降圧回路 | |
| JPH05243937A (ja) | 信号出力回路 | |
| JPH03230617A (ja) | 半導体集積回路 |