JP3701760B2 - 論理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、カレントモードで動作するＮＯＲ回路等の論理回路に関するものである。
【０００２】
【従来の技術】
図８は、従来の従来のカレントモード論理回路の構成例を示す回路図である。この論理回路１０は、図に示す通りＮＯＲの論理素子であり、ｎｐｎ型トランジスタＱ１１〜Ｑ１４、および抵抗素子Ｒ１１により構成されている。
【０００３】
トランジスタＱ１１のベースは制御信号ＶBBの供給ラインに接続され、エミッタは接地され、コレクタがトランジスタＱ１２〜Ｑ１４のエミッタに接続されている。トランジスタＱ１２のベースが第１の入力信号ＩＮ１の入力端子ＴIN1 に接続され、トランジスタＱ１３のベースが第２の入力信号ＩＮ２の入力端子ＴIN2 に接続され、トランジスタＱ１４のベースが基準信号ＶREF の入力端子ＴREF に接続されている。
トランジスタＱ１２およびＱ１３のコレクタは抵抗素子Ｒ１１を介して電源電圧ＶCCの供給ラインに接続され、トランジスタＱ１４のコレクタは電源電圧ＶCCの供給ラインに接続されている。
そして、トランジスタＱ１２およびＱ１３のコレクタと抵抗素子Ｒ１１との接続点により出力ノードＮＤOUT が構成され、この出力ノードＮＤOUT が出力端子ＴOUT に接続されている。
【０００４】
このような構成において、第１および第２の入力信号ＩＮ１、ＩＮ２のどちらかハイレベルのとき、トランジスタＱ１２またはＱ１３がオン状態となって、出力ノードＮＤOUT の電位が接地電位に引き込まれ、出力信号ＳOUT のレベルはローレベルとなる。
【０００５】
ここで、トランジスタＱ１１のベースには制御信号ＶBBが他の回路より与えられ、トランジスタＱ１１のコレクタには定電流Ｉが流れるようになっている。抵抗素子Ｒ１１の抵抗値をＲとすると、ローレベル出力の論理振幅ＶL は次式で与えられる。
【０００６】
【数１】
ＶL ＝Ｒ×Ｉ …（１）
【０００７】
通常この値は、０．２〜０．３Ｖもあれば論理素子として使うことができる。
【０００８】
【発明が解決しようとする課題】
しかし、この回路で低消費電力のものを実現しようとすると抵抗素子Ｒ１１の抵抗値Ｒが非常に大きくなる。
たとえば、Ｉ＝１μＡでＶL ＝０．２ＶとするとＲ＝２００ｋΩであり、通常のＩＣプロセスでこのような高抵抗を多く使用することはコストや寄生素子の見地から、あまり得策ではない。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、大型化を招くことなく、低消費電力化を図れる論理回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の論理回路は、ベースに論理信号が供給され、コレクタが出力ノードに接続された第１のトランジスタと、コレクタが上記第１のトランジスタのエミッタに接続され、エミッタが基準電位に接続され、ベースに供給される制御信号のレベルに応じたコレクタ電流を上記第１のトランジスタに供給する第２のトランジスタと、電源と上記出力ノードとの間に接続された負荷用ｐチャネル絶縁ゲート型電界効果トランジスタと、上記負荷用ｐチャネル絶縁ゲート型電界効果トランジスタのゲートにバイアス電圧を供給する第１のバイアス回路と、上記電源と上記出力ノードとの間に、負荷用ｐチャネル絶縁ゲート型電界効果トランジスタに並列に接続されたｎチャネル絶縁ゲート型電界効果トランジスタと、上記ｎチャネル絶縁ゲート型電界効果トランジスタのゲートにバイアス電圧を供給する第２のバイアス回路とを有する。
【００１２】
また、本発明の論理回路では、上記第１のバイアス回路は、ベースに上記制御信号が供給され、エミッタが基準電位に接続された第３のトランジスタと、上記第３のトランジスタのコレクタと上記電源との間に接続された第２のｐチャネル絶縁ゲート型電界効果トランジスタと、上記第３のトランジスタに制御信号が供給されたときのコレクタ電圧を検出し、当該検出電圧と基準電圧とに基づいて上記第２のｐチャネル絶縁ゲート型電界効果トランジスタのゲート電位を、当該第２のｐチャネル絶縁ゲート型電界効果トランジスタに流れる電流が上記第３のトランジスタのコレクタ電流を越える所定の電位に保持させる帰還回路とを有し、上記保持電位をもって上記負荷用ｐチャネル絶縁ゲート型電界効果トランジスタのゲートをバイアスする。
【００１３】
また、本発明の論理回路では、上記第２のバイアス回路は、ベースに上記制御信号が供給され、エミッタが基準電位に接続された第４のトランジスタと、上記第４のトランジスタのコレクタと上記電源との間に接続され、ゲートが所定電位にバイアスされた第３のｐチャネル絶縁ゲート型電界効果トランジスタと、上記第４のトランジスタのコレクタと上記電源との間に、上記第３のｐチャネル絶縁ゲート型電界効果トランジスタに並列に接続され、上記第４のトランジスタに制御信号が供給されたときのコレクタ電圧を検出し、当該検出電圧と基準電圧とに基づいて上記第３のｐチャネル絶縁ゲート型電界効果トランジスタのゲート電位を、当該第３のｐチャネル絶縁ゲート型電界効果トランジスタに流れる電流が上記第４のトランジスタのコレクタ電流を越える所定の電位に保持させる第２の帰還回路とを有し、上記第２の帰還回路の保持電位をもって上記ｎチャネル絶縁ゲート型電界効果トランジスタのゲートをバイアスする。
【００１４】
本発明の論理回路によれば、負荷素子が抵抗素子に代えてｐチャネルゲート絶縁型電界効果トランジスタにより構成されているので、低電圧電源のもとで動く高速論理回路と、低消費電力低速論理回路を実現できる。また、回路サイズもコンパクトで回路全体の大型化を防止できる。
【００１５】
【発明の実施の形態】
第１実施形態
図１は、本発明に係るカレントモード論理回路の第１の実施形態を示す回路図であって、従来例を示す図８と同一構成部分は同一符号をもって表す。
【００１６】
すなわち、本第１の実施形態の論理回路１０ａは、ＮＯＲの論理回路で、ｎｐｎ型トランジスタＱ１１〜Ｑ１４、ｐチャネルＭＯＳ（以下、ＰＭＯＳ）トランジスタＰ１１、バイアス回路１１、およびＤＣ−ＤＣコンバータ１２により構成されている。
【００１７】
ＰＭＯＳトランジスタＰ１１のソースおよび基板（バックゲート）が第１の電源電圧ＶCC１の供 給ラインに接続され、ドレインがｎｐｎ型トランジスタＱ１２およびＱ１３のコレクタに接続され、これらの接続点により出力ノードＮＤOUT が構成されている。そして、ＰＭＯＳトランジスタＰ１１のゲートがバイアス回路１１のバイアス電圧ＶPGの出力ラインに接続されている。
【００１８】
バイアス回路１１は、たとえばチャージポンプ系回路を有し、第１の電源電圧ＶCC１およびＤＣ−ＤＣコンバータ１２で生成された第２の電源電圧ＶCC２を受けてバイアス電圧ＶPGを生成しＰＭＯＳトランジスタＰ１１のゲートに供給する。
【００１９】
ＤＣ−ＤＣコンバータ１２は、１Ｖ程度の第１の電源電圧ＶCC１を２Ｖ程度の第２の電源電圧ＶCC２に変換してバイアス回路１１に供給する。
【００２０】
本第１の実施形態の論理回路１０ａは、前述の図８中の抵抗素子Ｒ１１をＰＭＯＳトランジスタＰ１１に置き換え、そのゲートにはチャージポンプを使った回路１１にてバイアスを与えることでＰＭＯＳトランジスタＰ１１に抵抗素子の代わりの機能をさせている。
【００２１】
ＰＭＯＳトランジスタＰ１１のサイズは、チャネル長Ｌが０．８μｍ、チャネル幅Ｗが２μｍ程度で、そのゲート電圧を制御することで抵抗値２００ｋΩ程度を実現している。
これは、従来のように抵抗素子を負荷素子として用いた場合に比べて、その回路素子面積を１００分の１程度にすることができる。
【００２２】
またこの回路に場合、第１の電源電圧ＶCC１は、１Ｖ位の電圧で良い。
チャージポンプを使ったバイアス回路１１には、別の電源電圧ＶCC２が必要である。ＶCC２は実際２Ｖ程度以上の電圧が必要であるが、ここより消費される電流は微小であるのでＤＣ−ＤＣコンバータ１２にて第１の電源電圧ＶCC１より簡単に作ることができる。
よって、この論理回路はＶCC１のみ（１Ｖ程度）により動作するもので、乾電池１本で働くシステムに向いている。またトランジスタＱ１１に流す電流によりこの論理回路の動作速度を変えることもできる。
【００２３】
次に、バイアス回路１１の具体的な構成例について図２を参照して説明する。図２は、ＰＭＯＳトランジスタＰ１１のバイアス回路１１の具体的な構成例を示す回路図である。
【００２４】
このバイアス回路１１は、図２に示すように、ＰＭＯＳトランジスタＰ111 〜Ｐ113 、ｎｐｎ型トランジスタＱ111 、オペアンプＯＰ111 、キャパシタＣ111 〜Ｃ114 、０．２Ｖの定電圧源Ｖ111 、アナログスイッチＳＷ111 〜ＳＷ114 、ダイオードＤ111 ，Ｄ112 、および抵抗素子Ｒ111 ，Ｒ112 により構成されている。
【００２５】
ＰＭＯＳトランジスタＰ111 のソースおよび基板（バックゲート）は第１の電源電圧ＶCC１の供給ラインに接続され、ドレインはｎｐｎ型トランジスタＱ111 のコレクタ、キャパシタＣ111 の一方の電極、およびオペアンプＯＰ111 の非反転入力（＋）に接続され、これらの接続点によりノードＮＤ111 が構成されている。そして、ＰＭＯＳトランジスタＰ111 のゲートがキャパシタＣ111 の他方の電極および抵抗素子Ｒ112 の一端に接続され、これらの接続点によりノードＮＤ118 が構成されている。
ｎｐｎ型トランジスタＱ111 のベースは制御信号ＶBBの供給ラインに接続され、エミッタは接地されている。
オペアンプＯＰ111 の反転入力（−）は定電圧源Ｖ111 の負電極に接続され、出力はアナログスイッチＳＷ111 ，ＳＷ113 の一端子に接続されている。また、オペアンプＯＰ111 にはＤＣ−ＤＣコンバータによる第２の電源電圧ＶCC２が供給される。定電圧源Ｖ111 の正電極は第１の電源電圧ＶCC１の供給ラインに接続されている。
【００２６】
アナログスイッチＳＷ111 の他端子はアナログスイッチＳＷ112 の一端子およびキャパシタＣ112 の一方の電極に接続され、アナログスイッチＳ113 の他端子はアナログスイッチＳ114 一端子およびキャパシタＣ113 の一方の電極に接続されている。そして、アナログスイッチＳＷ112 ，ＳＷ114 の他端子は第２の電源電圧ＶCC２の供給ラインに接続されている。
キャパシタＣ112 の他方の電極はダイオードＤ111 のアノードおよびＰＭＯＳトランジスタＰ112 のドレインおよびゲートに接続され、キャパシタＣ113 の他方の電極はダイオードＤ112 のアノードおよびＰＭＯＳトランジスタＰ113 のドレインおよびゲートに接続されている。
ダイオードＤ111 およびＤ112 のカソード同士が接続され、その接続点およびＰＭＯＳトランジスタＰ112 ，Ｐ113 の基板（バックゲート）が第１の電源電圧ＶCC１の供給ラインに接続されている。ＰＭＯＳトランジスタＰ112 ，Ｐ113 のソースは抵抗素子Ｒ111 の一端、抵抗素子Ｒ112 の他端、および平滑用キャパシタＣ114 の一方の電極に接続され、これらの接続点によりノードＮＤ117 が構成されている。
そして、抵抗素子Ｒ111 の他端およびキャパシタＣ114 の他方の電極が第１の電源電圧ＶCC１の供給ラインに接続されている。
【００２７】
このような構成を有するバイアス回路１１においては、たとえばアナログスイッチＳＷ112 ，ＳＷ114 はＰＭＯＳトランジスタからなるアナログスイッチにより構成され、ＳＷ111 ，ＳＷ113 はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのソース・ドレイン同士を接続したアナログスイッチにより構成される。
そして、アナログスイッチＳＷ111 ，ＳＷ114 がＯＮ状態の時はアナログスイッチＳＷ112 ，ＳＷ113 がＯＦＦ状態になり、アナログスイッチＳＷ111 ，ＳＷ114 がＯＦＦ状態の時はアナログスイッチＳＷ112 ，ＳＷ113 がＯＮ状態になるように制御され、交互にこれが繰り返される。
【００２８】
このような構成において、始めＶPGの電位がＶCC１近くにあると、ＰＭＯＳトランジスタＰ111 はＯＦＦ状態に近い。
論理回路１０ａが動作するときはトランジスタＱ１１のベースに制御信号ＶBBが他の回路より与えられと同時にこのバイアス回路１１のトランジスタＱ111 のベースにも供給される。
その結果、ノードＮＤ111 の電位はトランジスタＱ111 のコレクタ電流により接地電位ＧＮＤ近くまで引き下げられる。この結果、オペアンプＯＰ111 の非反転入力（＋）側が（ＶCC１−０．２Ｖ）で固定された反転入力（−）側より低くなるので、ノードＮＤ112 の電位はＧＮＤ近くまで下がる。
【００２９】
そして、アナログスイッチＳＷ111 ，ＳＷ114 とアナログスイッチＳＷ112 ，ＳＷ113 が交互にＯＮ状態、ＯＦＦ状態に制御されるので、ノードＮＤ113 ，ＮＤ114 には（ＶCC２−（ノードＮＤ112 の電位））のパルスが発生する。
結果的にそのパルスはキャパシタＣ112 ，Ｃ113 によりノードＮＤ115 ，ＮＤ116 に伝えられる。
このとき、ノードＮＤ115 ，ＮＤ116 の電位が高い時は、キャパシタＣ112 ，Ｃ113 からダイオードＤ111 ，Ｄ112 を介して電流が流れる。
一方、ノードＮＤ115 ，ＮＤ116 の電位が低い時はＰＭＯＳトランジスタＰ112 ，Ｐ113 を介してキャパシタＣ111 ，Ｃ112 に電流が流れることになり、その電流はノードＮＤ117 の電位を引き下げることになる。
ノードＮＤ117 は抵抗素子Ｒ111 により第１の電源電圧ＶCC１の供給ラインに接続されているので、抵抗素子Ｒ111 を介して第１の電源電圧ＶCC１からノードＮＤ117 に電流が流れる。
【００３０】
しかし、前述のＰＭＯＳトランジスタＰ112 ，Ｐ113 に流れる電流の和ＩM は抵抗素子Ｒ111 を介して流れ込む電流より大きいのでノードＮＤ117 の電位は下がり続ける。
このノードＮＤ117 とノードＮＤ118 （電位ＶPG）は抵抗素子Ｒ112 により接続されているので、キャパシタＣ111 により少し遅れてノードＮＤ111 の電位は下がっていく。
このままいくとＰＭＯＳトランジスタＰ111 のゲート電圧が下がる方向に進むので、ＰＭＯＳトランジスタＰ111 にはゲート電圧がＶT を超えるころから電流が流れ始め、さらにゲート電圧が下がると、ＰＭＯＳトランジスタＰ111 のドレイン電流がトランジスタＱ111 のコレクタ電流を上回るため、ノードＮＤ111 の電位が上昇してくる。
ノードＮＤ111 の電位が（ＶCC１−０．２Ｖ）に近づくと、オペアンプＯＰ111 の出力電位（ノードＮＤ112 の電位）が上昇するので、結果として電流ＩM が減少し、ノードＮＤ111 の電位が（ＶCC１−０．２Ｖ）となる所で全体が安定化する。
この時のノードＮＤ118 の電位ＶPGが論理回路１０ａ中のＰＭＯＳトランジスタＰ１１のゲートに与えられる。
【００３１】
このようなバイアス状態で、第１および第２の入力信号ＩＮ１、ＩＮ２のどちらかハイレベルのとき、トランジスタＱ１２またはＱ１３がオン状態となって、出力ノードＮＤOUT の電位が接地電位に引き込まれ、出力信号ＳOUT のレベルはローレベルとなる。
【００３２】
以上説明したように、本第１の実施形態によれば、負荷素子を抵抗素子に代えてＰＭＯＳトランジスタＰ１１により構成し、そのゲートにチャージポンプを使った回路１１にてバイアスを与えることでＰＭＯＳトランジスタＰ１１に抵抗素子の代わりの機能をさせているので、大型化を招くことなく、低消費電力化を図れ、低電圧電源（電池１本）のもとで動く高速論理回路と、低消費電力低速論理回路を実現できる。
また、回路サイズもコンパクトで回路全体の大型化を防止できる。
さらに、定電流動作の論理回路であるのでＣＭＯＳロジックのような電源ノイズを発生しない。したがって、精度の高い論理回路を実現できる。
このような理由から、デジタル、アナログ混在ＩＣの可能な分野が大きく拡がるという利点がある。
【００３３】
第２実施形態
図３は、本発明に係るカレントモード論理回路の第２の実施形態示す回路図である。
【００３４】
本第２の実施形態が上述した第１の実施形態と異なる点は、第１の電源電圧ＶCC１の供給ラインと出力ノードＮＤOUT との間に、負荷用ＰＭＯＳトランジスタＰ１１に対して並列にｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮ１１を設け、さらに、バイアス回路１１と同様にチャージポンプ回路を用いたＮＭＯＳトランジスタＮ１１のバイアス回路１３を設けたことにある。
このＮＭＯＳトランジスタＮ１１は、ＰＭＯＳトランジスタＰ１１に流れる電流が小さい所ではＰＭＯＳトランジスタＰ１１は定電流的動作に近くなるので、ＰＭＯＳトランジスタＰ１１が飽和する領域近傍で相補的に動作して補助的に電流を流し出力電位を安定に保持できるように設けられている。
なお、図３においては、ＤＣ−ＤＣコンバータは省略してある。
【００３５】
バイアス回路１３は、図４に示すように、ｎｐｎ型トランジスタＱ131 、ＰＭＯＳトランジスタＰ131 、ＮＭＯＳトランジスタＮ131 、オペアンプＯＰ131 、キャパシタＣ131 〜Ｃ134 、０．２Ｖの定電圧源Ｖ131 、アナログスイッチＳＷ131 〜ＳＷ134 、ダイオードＤ131 〜Ｄ134 、および抵抗素子Ｒ131 ，Ｒ132 により構成されている。
【００３６】
ＰＭＯＳトランジスタＰ131 のソースおよび基板（バックゲート）は第１の電源電圧ＶCC１の供給ラインに接続され、ドレインはｎｐｎ型トランジスタＱ131 のコレクタ、ＮＭＯＳトランジスタＮ131 のソース、およびオペアンプＯＰ131 の非反転入力（＋）に接続され、これらの接続点によりノードＮＤ131 が構成されている。そして、ＰＭＯＳトランジスタＰ131 のゲートにはバイアス回路１１のバイアス電圧ＶPGが供給される。
ＮＭＯＳトランジスタＮ131 のドレインは第１の電源電圧ＶCC１の供給ラインに接続され、ゲートが抵抗素子Ｒ132 の一端およびキャパシタＣ131 の一方の電極に接続されている。そして、キャパシタＣ131 の他方の電極は接地されている。 ｎｐｎ型トランジスタＱ131 のベースは制御信号ＶBBの供給ラインに接続され、エミッタは接地されている。
【００３７】
オペアンプＯＰ131 の反転入力（−）は０．２Ｖの定電圧源Ｖ131 の負電極に接続され、出力はアナログスイッチＳＷ131 ，ＳＷ133 の一端子に接続されている。また、オペアンプＯＰ131 にはＤＣ−ＤＣコンバータによる第２の電源電圧ＶCC２が供給される。定電圧源Ｖ131 の正電極は第１の電源電圧ＶCC１の供給ラインに接続されている。
【００３８】
アナログスイッチＳＷ131 の他端子はアナログスイッチＳＷ132 の一端子およびキャパシタＣ132 の一方の電極に接続され、アナログスイッチＳ133 の他端子はアナログスイッチＳ134 一端子およびキャパシタＣ133 の一方の電極に接続されている。そして、アナログスイッチＳＷ132 ，ＳＷ134 の他端子は第２の電源電圧ＶCC２の供給ラインに接続されている。
キャパシタＣ132 の他方の電極はダイオードＤ131 のカソードおよびダイオードＤ133 のアノードに接続され、キャパシタＣ133 の他方の電極はダイオードＤ132 のカソードおよびダイオードＤ134 のアノードに接続されている。
ダイオードＤ131 およびＤ132 のアノード同士が接続され、その接続点が第１の電源電圧ＶCC１の供給ラインおよび抵抗素子Ｒ131 の一端に接続されている。そして、ダイオードＤ133 およびＤ134 のカソードが抵抗素子Ｒ131 ，Ｒ132 の他端およびキャパシタＣ134 の一方の電極に接続され、キャパシタＣ134 の他方の電極は接地されている。
【００３９】
このような構成を有するバイアス回路１３においては、上述したバイアス回路たとえばアナログスイッチＳＷ132 ，ＳＷ134 はＰＭＯＳトランジスタからなるアナログスイッチにより構成され、ＳＷ131 ，ＳＷ133 はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのソース・ドレイン同士を接続したアナログスイッチにより構成される。
そして、アナログスイッチＳＷ131 ，ＳＷ134 がＯＮ状態の時はアナログスイッチＳＷ132 ，ＳＷ133 がＯＦＦ状態になり、アナログスイッチＳＷ131 ，ＳＷ134 がＯＦＦ状態の時はアナログスイッチＳＷ132 ，ＳＷ133 がＯＮ状態になるように制御され、交互にこれが繰り返される。
そして、バイアス回路１３の動作はバイアス回路１１と基本的には同じであるため、ここではその詳細な説明は省略する。
【００４０】
ただし、この回路の場合、バイアス回路１１中のＰＭＯＳトランジスタＰ111 のゲート幅が少し大きく設定され、また、ＰＭＯＳトランジスタＰ131 大きさは論理回路１０ｂ中のＰＭＯＳトランジスタＰ１１と同じ大きさに設定される。
このような構成においては、ＮＭＯＳトランジスタＮ131 がないとした時、ノードＮＤ131 の電位は（ＶCC１−０．２Ｖ）より低くなるが、実際はＮＭＯＳトランジスタＮ131 を含めたフィードバックループがあるので、ノードＮＤ131 の電位が（ＶCC１−０．２Ｖ）となるようにＮＭＯＳトランジスＮ131 のゲート電圧が決まってくる。
【００４１】
バイアス回路１１中のＰＭＯＳトランジスタＰ111 のサイズを適当に選べば論理回路１０ｂの出力立ち上がり、立ち下がりの時間を調整できる。
【００４２】
本第２の実施形態によれば、上述した第１の実施形態に効果に加えて、より精度の高い論理回路を実現することができる。
【００４３】
なお、バイアス回路は回路全体に共通に使えるので、これが全体の回路規模を大きくすることはない。ただ、幾種類かの動作速度の違う論理回路を使う時は、その種類の数分バイアス回路を用意すればよい。
【００４４】
第３実施形態
図５は、本発明に係るカレントモード論理回路の第３の実施形態を示す回路図である。
図５の回路は、低電圧動作のフリップフロップ回路に応用した例を示すものである。
【００４５】
この論理回路１０ｃは、図５に示すように、ゲートがバイアス回路１１による電圧ＶPGでバイアスされた負荷用ＰＭＯＳトランジスタＰ１１ａ〜Ｐ１１ｄ、
電流源用ｎｐｎ型トランジスタＱ１１ａ，Ｑ１１ｂ、エミッタ同士が接続され信号入力用の差動対を構成するｎｐｎ型トランジスタＱ１２ａ，Ｑ１３ａ、Ｑ１２ｂ，Ｑ１３ｂ、Ｑ１２ｃ，Ｑ１３ｃ、Ｑ１２ｄ，Ｑ１３ｄ、および電流切換用ｎｐｎ型トランジスタＱ１５ａ〜Ｑ１５ｄにより構成されている。
【００４６】
この回路においては、ＰＭＯＳトランジスタＰ１１ａ〜Ｐ１１ｄのソースが第１の電源電圧ＶCC１の供給ラインに接続され、これらのゲートがバイアス回路１１の出力に接続されている。
ＰＭＯＳトランジスタＰ１１ａのドレインがトランジスタＱ１２ａ，Ｑ１２ｂのコレクタおよびトランジスタＱ１３ｂ，Ｑ１２ｃのベースに接続されている。ＰＭＯＳトランジスタＰ１１ｂのドレインがトランジスタＱ１３ａ，Ｑ１３ｂのコレクタおよびトランジスタＱ１２ｂ，Ｑ１３ｃのベースに接続されている。
ＰＭＯＳトランジスタＰ１１ｃのドレインがトランジスタＱ１２ｃ，Ｑ１２ｄのコレクタに接続され、これらの接続点によりフリップフロップの出力Ｑが構成されている。
ＰＭＯＳトランジスタＰ１１ｄのドレインがトランジスタＱ１３ｃ，Ｑ１３ｄのコレクタおよびトランジスタＱ１２ｄ，Ｑ１３ｄのベースに接続され、これらの接続点によりフリップフロップの反転出力ＱＢが構成されている。
また、トランジスタＱ１２ａのベースにデータＤが、トランジスタ１３ａのベースに反転データＤＢが供給される。
【００４７】
トランジスタＱ１２ａ，Ｑ１３ａのエミッタ同士の接続点はトランジスタＱ１５ａのコレクタに、トランジスタＱ１２ｂ，Ｑ１３ｂのエミッタ同士の接続点はトランジスタＱ１５ｂのコレクタに、トランジスタＱ１２ｃ，Ｑ１３ｃのエミッタ同士の接続点はトランジスタＱ１５ｃのコレクタに、トランジスタＱ１２ｄ，Ｑ１３ｄのエミッタ同士の接続点はトランジスタＱ１５ｄのコレクタにそれぞれ接続されている。
トランジスタＱ１５ａ，Ｑ１５ｂのエミッタ同士が接続され、その接続点がトランジスタＱ１１ａのコレクタに接続されている。同様に、トランジスタＱ１５ｃ，Ｑ１５ｄのエミッタ同士が接続され、その接続点がトランジスタＱ１１ｂのコレクタに接続されている。
そして、トランジスタＱ１５ｂ，Ｑ１５ｃのベースにクロック信号ＣＫが供給され、トランジスタＱ１５ａ，Ｑ１５ｄのベースに反転クロック信号ＣＫＢが供給される。
また、トランジスタＱ１１ａ，Ｑ１１ｂのベースに制御信号ＶBBが供給される。
【００４８】
以上の構成を有するフリップフロップ１０ｃを実際にトグルさせたところ、図６に示すように、ＶCC１＝１．１Ｖ、ＩCC１＝６０μＡで６２５ＭＨｚで動作した。
【００４９】
また、第２の実施形態と同様にＰＭＯＳトランジスタＰ１１ａ〜Ｐ１１ｄに並列にＮＭＯＳトランジスタを設けて、ＩCC１＝１μＡとした場合、図７に示すように、１０ＭＨｚで動作した。
【００５０】
このように、本発明では、低電圧電源のもとで動く高速論理回路と、低消費電力低速論理回路を実現できる利点がある。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、大型化を招くことなく、低消費電力化を図れ、低電圧電源のもとで動く高速論理回路と、低消費電力低速論理回路を実現できる。
また、回路サイズもコンパクトで回路全体の大型化を防止できる。
さらに、定電流動作の論理回路であるのでＣＭＯＳロジックのような電源ノイズを発生しない。したがって、精度の高い論理回路を実現できる。
【図面の簡単な説明】
【図１】本発明に係るカレントモード論理回路の第１の実施形態を示す回路図である。
【図２】本発明に係るＰＭＯＳトランジスタ用バイアス回路の構成例を示す回路図である。
【図３】本発明に係るカレントモード論理回路の第２の実施形態を示す回路図である。
【図４】本発明に係るＮＭＯＳトランジスタ用バイアス回路の構成例を示す回路図である。
【図５】本発明に係るカレントモード論理回路の第３の実施形態を示す回路図である。
【図６】図５の回路のシミュレーション結果を示す図である。
【図７】図５の回路にＰＭＯＳトランジスタに並列にＮＭＯＳトランジスタを付加した回路のシミュレーション結果を示す図である。
【図８】従来のカレントモード論理回路の構成例を示す回路図である。
【符号の説明】
１０ａ〜１０ｃ…論理回路
１１…ＰＭＯＳトランジスタ用バイアス回路
Ｐ111 〜Ｐ113 …ＰＭＯＳトランジスタ
Ｑ111 …ｎｐｎ型トランジスタ
ＯＰ111 …オペアンプ
Ｃ111 〜Ｃ114 …キャパシタ
Ｖ111 …０．２Ｖの定電圧源
ＳＷ111 〜ＳＷ114 …アナログスイッチ
Ｄ111 ，Ｄ112 …ダイオード
Ｒ111 ，Ｒ112 …抵抗素子
１２…ＤＣ−ＤＣコンバータ
１３…ＮＭＯＳトランジスタ用バイアス回路
Ｐ131 …ＰＭＯＳトランジスタ
Ｎ131 …ＮＭＯＳトランジスタ
ＯＰ131 …オペアンプ
Ｃ131 〜Ｃ134 …キャパシタ
Ｖ131 …０．２Ｖの定電圧源
ＳＷ131 〜ＳＷ134 …アナログスイッチ
Ｄ131 〜Ｄ134 …ダイオード
Ｒ131 ，Ｒ132 …抵抗素子
Ｐ１１，Ｐ１１ａ〜Ｐ１１ｄ…負荷用ＰＭＯＳトランジスタ
Ｑ１１，Ｑ１１ａ，Ｑ１１ｂ…電流源用ｎｐｎ型トランジスタ
Ｑ１２，Ｑ１２ａ〜Ｑ１２ｄ，Ｑ１３ａ〜Ｑ１３ｄ…信号入力用ｎｐｎ型トランジスタ
Ｑ１５ａ〜Ｑ１５ｄ…電流切換用ｎｐｎ型トランジスタ
【発明の属する技術分野】
本発明は、カレントモードで動作するＮＯＲ回路等の論理回路に関するものである。
【０００２】
【従来の技術】
図８は、従来の従来のカレントモード論理回路の構成例を示す回路図である。この論理回路１０は、図に示す通りＮＯＲの論理素子であり、ｎｐｎ型トランジスタＱ１１〜Ｑ１４、および抵抗素子Ｒ１１により構成されている。
【０００３】
トランジスタＱ１１のベースは制御信号ＶBBの供給ラインに接続され、エミッタは接地され、コレクタがトランジスタＱ１２〜Ｑ１４のエミッタに接続されている。トランジスタＱ１２のベースが第１の入力信号ＩＮ１の入力端子ＴIN1 に接続され、トランジスタＱ１３のベースが第２の入力信号ＩＮ２の入力端子ＴIN2 に接続され、トランジスタＱ１４のベースが基準信号ＶREF の入力端子ＴREF に接続されている。
トランジスタＱ１２およびＱ１３のコレクタは抵抗素子Ｒ１１を介して電源電圧ＶCCの供給ラインに接続され、トランジスタＱ１４のコレクタは電源電圧ＶCCの供給ラインに接続されている。
そして、トランジスタＱ１２およびＱ１３のコレクタと抵抗素子Ｒ１１との接続点により出力ノードＮＤOUT が構成され、この出力ノードＮＤOUT が出力端子ＴOUT に接続されている。
【０００４】
このような構成において、第１および第２の入力信号ＩＮ１、ＩＮ２のどちらかハイレベルのとき、トランジスタＱ１２またはＱ１３がオン状態となって、出力ノードＮＤOUT の電位が接地電位に引き込まれ、出力信号ＳOUT のレベルはローレベルとなる。
【０００５】
ここで、トランジスタＱ１１のベースには制御信号ＶBBが他の回路より与えられ、トランジスタＱ１１のコレクタには定電流Ｉが流れるようになっている。抵抗素子Ｒ１１の抵抗値をＲとすると、ローレベル出力の論理振幅ＶL は次式で与えられる。
【０００６】
【数１】
ＶL ＝Ｒ×Ｉ …（１）
【０００７】
通常この値は、０．２〜０．３Ｖもあれば論理素子として使うことができる。
【０００８】
【発明が解決しようとする課題】
しかし、この回路で低消費電力のものを実現しようとすると抵抗素子Ｒ１１の抵抗値Ｒが非常に大きくなる。
たとえば、Ｉ＝１μＡでＶL ＝０．２ＶとするとＲ＝２００ｋΩであり、通常のＩＣプロセスでこのような高抵抗を多く使用することはコストや寄生素子の見地から、あまり得策ではない。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、大型化を招くことなく、低消費電力化を図れる論理回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の論理回路は、ベースに論理信号が供給され、コレクタが出力ノードに接続された第１のトランジスタと、コレクタが上記第１のトランジスタのエミッタに接続され、エミッタが基準電位に接続され、ベースに供給される制御信号のレベルに応じたコレクタ電流を上記第１のトランジスタに供給する第２のトランジスタと、電源と上記出力ノードとの間に接続された負荷用ｐチャネル絶縁ゲート型電界効果トランジスタと、上記負荷用ｐチャネル絶縁ゲート型電界効果トランジスタのゲートにバイアス電圧を供給する第１のバイアス回路と、上記電源と上記出力ノードとの間に、負荷用ｐチャネル絶縁ゲート型電界効果トランジスタに並列に接続されたｎチャネル絶縁ゲート型電界効果トランジスタと、上記ｎチャネル絶縁ゲート型電界効果トランジスタのゲートにバイアス電圧を供給する第２のバイアス回路とを有する。
【００１２】
また、本発明の論理回路では、上記第１のバイアス回路は、ベースに上記制御信号が供給され、エミッタが基準電位に接続された第３のトランジスタと、上記第３のトランジスタのコレクタと上記電源との間に接続された第２のｐチャネル絶縁ゲート型電界効果トランジスタと、上記第３のトランジスタに制御信号が供給されたときのコレクタ電圧を検出し、当該検出電圧と基準電圧とに基づいて上記第２のｐチャネル絶縁ゲート型電界効果トランジスタのゲート電位を、当該第２のｐチャネル絶縁ゲート型電界効果トランジスタに流れる電流が上記第３のトランジスタのコレクタ電流を越える所定の電位に保持させる帰還回路とを有し、上記保持電位をもって上記負荷用ｐチャネル絶縁ゲート型電界効果トランジスタのゲートをバイアスする。
【００１３】
また、本発明の論理回路では、上記第２のバイアス回路は、ベースに上記制御信号が供給され、エミッタが基準電位に接続された第４のトランジスタと、上記第４のトランジスタのコレクタと上記電源との間に接続され、ゲートが所定電位にバイアスされた第３のｐチャネル絶縁ゲート型電界効果トランジスタと、上記第４のトランジスタのコレクタと上記電源との間に、上記第３のｐチャネル絶縁ゲート型電界効果トランジスタに並列に接続され、上記第４のトランジスタに制御信号が供給されたときのコレクタ電圧を検出し、当該検出電圧と基準電圧とに基づいて上記第３のｐチャネル絶縁ゲート型電界効果トランジスタのゲート電位を、当該第３のｐチャネル絶縁ゲート型電界効果トランジスタに流れる電流が上記第４のトランジスタのコレクタ電流を越える所定の電位に保持させる第２の帰還回路とを有し、上記第２の帰還回路の保持電位をもって上記ｎチャネル絶縁ゲート型電界効果トランジスタのゲートをバイアスする。
【００１４】
本発明の論理回路によれば、負荷素子が抵抗素子に代えてｐチャネルゲート絶縁型電界効果トランジスタにより構成されているので、低電圧電源のもとで動く高速論理回路と、低消費電力低速論理回路を実現できる。また、回路サイズもコンパクトで回路全体の大型化を防止できる。
【００１５】
【発明の実施の形態】
第１実施形態
図１は、本発明に係るカレントモード論理回路の第１の実施形態を示す回路図であって、従来例を示す図８と同一構成部分は同一符号をもって表す。
【００１６】
すなわち、本第１の実施形態の論理回路１０ａは、ＮＯＲの論理回路で、ｎｐｎ型トランジスタＱ１１〜Ｑ１４、ｐチャネルＭＯＳ（以下、ＰＭＯＳ）トランジスタＰ１１、バイアス回路１１、およびＤＣ−ＤＣコンバータ１２により構成されている。
【００１７】
ＰＭＯＳトランジスタＰ１１のソースおよび基板（バックゲート）が第１の電源電圧ＶCC１の供 給ラインに接続され、ドレインがｎｐｎ型トランジスタＱ１２およびＱ１３のコレクタに接続され、これらの接続点により出力ノードＮＤOUT が構成されている。そして、ＰＭＯＳトランジスタＰ１１のゲートがバイアス回路１１のバイアス電圧ＶPGの出力ラインに接続されている。
【００１８】
バイアス回路１１は、たとえばチャージポンプ系回路を有し、第１の電源電圧ＶCC１およびＤＣ−ＤＣコンバータ１２で生成された第２の電源電圧ＶCC２を受けてバイアス電圧ＶPGを生成しＰＭＯＳトランジスタＰ１１のゲートに供給する。
【００１９】
ＤＣ−ＤＣコンバータ１２は、１Ｖ程度の第１の電源電圧ＶCC１を２Ｖ程度の第２の電源電圧ＶCC２に変換してバイアス回路１１に供給する。
【００２０】
本第１の実施形態の論理回路１０ａは、前述の図８中の抵抗素子Ｒ１１をＰＭＯＳトランジスタＰ１１に置き換え、そのゲートにはチャージポンプを使った回路１１にてバイアスを与えることでＰＭＯＳトランジスタＰ１１に抵抗素子の代わりの機能をさせている。
【００２１】
ＰＭＯＳトランジスタＰ１１のサイズは、チャネル長Ｌが０．８μｍ、チャネル幅Ｗが２μｍ程度で、そのゲート電圧を制御することで抵抗値２００ｋΩ程度を実現している。
これは、従来のように抵抗素子を負荷素子として用いた場合に比べて、その回路素子面積を１００分の１程度にすることができる。
【００２２】
またこの回路に場合、第１の電源電圧ＶCC１は、１Ｖ位の電圧で良い。
チャージポンプを使ったバイアス回路１１には、別の電源電圧ＶCC２が必要である。ＶCC２は実際２Ｖ程度以上の電圧が必要であるが、ここより消費される電流は微小であるのでＤＣ−ＤＣコンバータ１２にて第１の電源電圧ＶCC１より簡単に作ることができる。
よって、この論理回路はＶCC１のみ（１Ｖ程度）により動作するもので、乾電池１本で働くシステムに向いている。またトランジスタＱ１１に流す電流によりこの論理回路の動作速度を変えることもできる。
【００２３】
次に、バイアス回路１１の具体的な構成例について図２を参照して説明する。図２は、ＰＭＯＳトランジスタＰ１１のバイアス回路１１の具体的な構成例を示す回路図である。
【００２４】
このバイアス回路１１は、図２に示すように、ＰＭＯＳトランジスタＰ111 〜Ｐ113 、ｎｐｎ型トランジスタＱ111 、オペアンプＯＰ111 、キャパシタＣ111 〜Ｃ114 、０．２Ｖの定電圧源Ｖ111 、アナログスイッチＳＷ111 〜ＳＷ114 、ダイオードＤ111 ，Ｄ112 、および抵抗素子Ｒ111 ，Ｒ112 により構成されている。
【００２５】
ＰＭＯＳトランジスタＰ111 のソースおよび基板（バックゲート）は第１の電源電圧ＶCC１の供給ラインに接続され、ドレインはｎｐｎ型トランジスタＱ111 のコレクタ、キャパシタＣ111 の一方の電極、およびオペアンプＯＰ111 の非反転入力（＋）に接続され、これらの接続点によりノードＮＤ111 が構成されている。そして、ＰＭＯＳトランジスタＰ111 のゲートがキャパシタＣ111 の他方の電極および抵抗素子Ｒ112 の一端に接続され、これらの接続点によりノードＮＤ118 が構成されている。
ｎｐｎ型トランジスタＱ111 のベースは制御信号ＶBBの供給ラインに接続され、エミッタは接地されている。
オペアンプＯＰ111 の反転入力（−）は定電圧源Ｖ111 の負電極に接続され、出力はアナログスイッチＳＷ111 ，ＳＷ113 の一端子に接続されている。また、オペアンプＯＰ111 にはＤＣ−ＤＣコンバータによる第２の電源電圧ＶCC２が供給される。定電圧源Ｖ111 の正電極は第１の電源電圧ＶCC１の供給ラインに接続されている。
【００２６】
アナログスイッチＳＷ111 の他端子はアナログスイッチＳＷ112 の一端子およびキャパシタＣ112 の一方の電極に接続され、アナログスイッチＳ113 の他端子はアナログスイッチＳ114 一端子およびキャパシタＣ113 の一方の電極に接続されている。そして、アナログスイッチＳＷ112 ，ＳＷ114 の他端子は第２の電源電圧ＶCC２の供給ラインに接続されている。
キャパシタＣ112 の他方の電極はダイオードＤ111 のアノードおよびＰＭＯＳトランジスタＰ112 のドレインおよびゲートに接続され、キャパシタＣ113 の他方の電極はダイオードＤ112 のアノードおよびＰＭＯＳトランジスタＰ113 のドレインおよびゲートに接続されている。
ダイオードＤ111 およびＤ112 のカソード同士が接続され、その接続点およびＰＭＯＳトランジスタＰ112 ，Ｐ113 の基板（バックゲート）が第１の電源電圧ＶCC１の供給ラインに接続されている。ＰＭＯＳトランジスタＰ112 ，Ｐ113 のソースは抵抗素子Ｒ111 の一端、抵抗素子Ｒ112 の他端、および平滑用キャパシタＣ114 の一方の電極に接続され、これらの接続点によりノードＮＤ117 が構成されている。
そして、抵抗素子Ｒ111 の他端およびキャパシタＣ114 の他方の電極が第１の電源電圧ＶCC１の供給ラインに接続されている。
【００２７】
このような構成を有するバイアス回路１１においては、たとえばアナログスイッチＳＷ112 ，ＳＷ114 はＰＭＯＳトランジスタからなるアナログスイッチにより構成され、ＳＷ111 ，ＳＷ113 はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのソース・ドレイン同士を接続したアナログスイッチにより構成される。
そして、アナログスイッチＳＷ111 ，ＳＷ114 がＯＮ状態の時はアナログスイッチＳＷ112 ，ＳＷ113 がＯＦＦ状態になり、アナログスイッチＳＷ111 ，ＳＷ114 がＯＦＦ状態の時はアナログスイッチＳＷ112 ，ＳＷ113 がＯＮ状態になるように制御され、交互にこれが繰り返される。
【００２８】
このような構成において、始めＶPGの電位がＶCC１近くにあると、ＰＭＯＳトランジスタＰ111 はＯＦＦ状態に近い。
論理回路１０ａが動作するときはトランジスタＱ１１のベースに制御信号ＶBBが他の回路より与えられと同時にこのバイアス回路１１のトランジスタＱ111 のベースにも供給される。
その結果、ノードＮＤ111 の電位はトランジスタＱ111 のコレクタ電流により接地電位ＧＮＤ近くまで引き下げられる。この結果、オペアンプＯＰ111 の非反転入力（＋）側が（ＶCC１−０．２Ｖ）で固定された反転入力（−）側より低くなるので、ノードＮＤ112 の電位はＧＮＤ近くまで下がる。
【００２９】
そして、アナログスイッチＳＷ111 ，ＳＷ114 とアナログスイッチＳＷ112 ，ＳＷ113 が交互にＯＮ状態、ＯＦＦ状態に制御されるので、ノードＮＤ113 ，ＮＤ114 には（ＶCC２−（ノードＮＤ112 の電位））のパルスが発生する。
結果的にそのパルスはキャパシタＣ112 ，Ｃ113 によりノードＮＤ115 ，ＮＤ116 に伝えられる。
このとき、ノードＮＤ115 ，ＮＤ116 の電位が高い時は、キャパシタＣ112 ，Ｃ113 からダイオードＤ111 ，Ｄ112 を介して電流が流れる。
一方、ノードＮＤ115 ，ＮＤ116 の電位が低い時はＰＭＯＳトランジスタＰ112 ，Ｐ113 を介してキャパシタＣ111 ，Ｃ112 に電流が流れることになり、その電流はノードＮＤ117 の電位を引き下げることになる。
ノードＮＤ117 は抵抗素子Ｒ111 により第１の電源電圧ＶCC１の供給ラインに接続されているので、抵抗素子Ｒ111 を介して第１の電源電圧ＶCC１からノードＮＤ117 に電流が流れる。
【００３０】
しかし、前述のＰＭＯＳトランジスタＰ112 ，Ｐ113 に流れる電流の和ＩM は抵抗素子Ｒ111 を介して流れ込む電流より大きいのでノードＮＤ117 の電位は下がり続ける。
このノードＮＤ117 とノードＮＤ118 （電位ＶPG）は抵抗素子Ｒ112 により接続されているので、キャパシタＣ111 により少し遅れてノードＮＤ111 の電位は下がっていく。
このままいくとＰＭＯＳトランジスタＰ111 のゲート電圧が下がる方向に進むので、ＰＭＯＳトランジスタＰ111 にはゲート電圧がＶT を超えるころから電流が流れ始め、さらにゲート電圧が下がると、ＰＭＯＳトランジスタＰ111 のドレイン電流がトランジスタＱ111 のコレクタ電流を上回るため、ノードＮＤ111 の電位が上昇してくる。
ノードＮＤ111 の電位が（ＶCC１−０．２Ｖ）に近づくと、オペアンプＯＰ111 の出力電位（ノードＮＤ112 の電位）が上昇するので、結果として電流ＩM が減少し、ノードＮＤ111 の電位が（ＶCC１−０．２Ｖ）となる所で全体が安定化する。
この時のノードＮＤ118 の電位ＶPGが論理回路１０ａ中のＰＭＯＳトランジスタＰ１１のゲートに与えられる。
【００３１】
このようなバイアス状態で、第１および第２の入力信号ＩＮ１、ＩＮ２のどちらかハイレベルのとき、トランジスタＱ１２またはＱ１３がオン状態となって、出力ノードＮＤOUT の電位が接地電位に引き込まれ、出力信号ＳOUT のレベルはローレベルとなる。
【００３２】
以上説明したように、本第１の実施形態によれば、負荷素子を抵抗素子に代えてＰＭＯＳトランジスタＰ１１により構成し、そのゲートにチャージポンプを使った回路１１にてバイアスを与えることでＰＭＯＳトランジスタＰ１１に抵抗素子の代わりの機能をさせているので、大型化を招くことなく、低消費電力化を図れ、低電圧電源（電池１本）のもとで動く高速論理回路と、低消費電力低速論理回路を実現できる。
また、回路サイズもコンパクトで回路全体の大型化を防止できる。
さらに、定電流動作の論理回路であるのでＣＭＯＳロジックのような電源ノイズを発生しない。したがって、精度の高い論理回路を実現できる。
このような理由から、デジタル、アナログ混在ＩＣの可能な分野が大きく拡がるという利点がある。
【００３３】
第２実施形態
図３は、本発明に係るカレントモード論理回路の第２の実施形態示す回路図である。
【００３４】
本第２の実施形態が上述した第１の実施形態と異なる点は、第１の電源電圧ＶCC１の供給ラインと出力ノードＮＤOUT との間に、負荷用ＰＭＯＳトランジスタＰ１１に対して並列にｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮ１１を設け、さらに、バイアス回路１１と同様にチャージポンプ回路を用いたＮＭＯＳトランジスタＮ１１のバイアス回路１３を設けたことにある。
このＮＭＯＳトランジスタＮ１１は、ＰＭＯＳトランジスタＰ１１に流れる電流が小さい所ではＰＭＯＳトランジスタＰ１１は定電流的動作に近くなるので、ＰＭＯＳトランジスタＰ１１が飽和する領域近傍で相補的に動作して補助的に電流を流し出力電位を安定に保持できるように設けられている。
なお、図３においては、ＤＣ−ＤＣコンバータは省略してある。
【００３５】
バイアス回路１３は、図４に示すように、ｎｐｎ型トランジスタＱ131 、ＰＭＯＳトランジスタＰ131 、ＮＭＯＳトランジスタＮ131 、オペアンプＯＰ131 、キャパシタＣ131 〜Ｃ134 、０．２Ｖの定電圧源Ｖ131 、アナログスイッチＳＷ131 〜ＳＷ134 、ダイオードＤ131 〜Ｄ134 、および抵抗素子Ｒ131 ，Ｒ132 により構成されている。
【００３６】
ＰＭＯＳトランジスタＰ131 のソースおよび基板（バックゲート）は第１の電源電圧ＶCC１の供給ラインに接続され、ドレインはｎｐｎ型トランジスタＱ131 のコレクタ、ＮＭＯＳトランジスタＮ131 のソース、およびオペアンプＯＰ131 の非反転入力（＋）に接続され、これらの接続点によりノードＮＤ131 が構成されている。そして、ＰＭＯＳトランジスタＰ131 のゲートにはバイアス回路１１のバイアス電圧ＶPGが供給される。
ＮＭＯＳトランジスタＮ131 のドレインは第１の電源電圧ＶCC１の供給ラインに接続され、ゲートが抵抗素子Ｒ132 の一端およびキャパシタＣ131 の一方の電極に接続されている。そして、キャパシタＣ131 の他方の電極は接地されている。 ｎｐｎ型トランジスタＱ131 のベースは制御信号ＶBBの供給ラインに接続され、エミッタは接地されている。
【００３７】
オペアンプＯＰ131 の反転入力（−）は０．２Ｖの定電圧源Ｖ131 の負電極に接続され、出力はアナログスイッチＳＷ131 ，ＳＷ133 の一端子に接続されている。また、オペアンプＯＰ131 にはＤＣ−ＤＣコンバータによる第２の電源電圧ＶCC２が供給される。定電圧源Ｖ131 の正電極は第１の電源電圧ＶCC１の供給ラインに接続されている。
【００３８】
アナログスイッチＳＷ131 の他端子はアナログスイッチＳＷ132 の一端子およびキャパシタＣ132 の一方の電極に接続され、アナログスイッチＳ133 の他端子はアナログスイッチＳ134 一端子およびキャパシタＣ133 の一方の電極に接続されている。そして、アナログスイッチＳＷ132 ，ＳＷ134 の他端子は第２の電源電圧ＶCC２の供給ラインに接続されている。
キャパシタＣ132 の他方の電極はダイオードＤ131 のカソードおよびダイオードＤ133 のアノードに接続され、キャパシタＣ133 の他方の電極はダイオードＤ132 のカソードおよびダイオードＤ134 のアノードに接続されている。
ダイオードＤ131 およびＤ132 のアノード同士が接続され、その接続点が第１の電源電圧ＶCC１の供給ラインおよび抵抗素子Ｒ131 の一端に接続されている。そして、ダイオードＤ133 およびＤ134 のカソードが抵抗素子Ｒ131 ，Ｒ132 の他端およびキャパシタＣ134 の一方の電極に接続され、キャパシタＣ134 の他方の電極は接地されている。
【００３９】
このような構成を有するバイアス回路１３においては、上述したバイアス回路たとえばアナログスイッチＳＷ132 ，ＳＷ134 はＰＭＯＳトランジスタからなるアナログスイッチにより構成され、ＳＷ131 ，ＳＷ133 はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのソース・ドレイン同士を接続したアナログスイッチにより構成される。
そして、アナログスイッチＳＷ131 ，ＳＷ134 がＯＮ状態の時はアナログスイッチＳＷ132 ，ＳＷ133 がＯＦＦ状態になり、アナログスイッチＳＷ131 ，ＳＷ134 がＯＦＦ状態の時はアナログスイッチＳＷ132 ，ＳＷ133 がＯＮ状態になるように制御され、交互にこれが繰り返される。
そして、バイアス回路１３の動作はバイアス回路１１と基本的には同じであるため、ここではその詳細な説明は省略する。
【００４０】
ただし、この回路の場合、バイアス回路１１中のＰＭＯＳトランジスタＰ111 のゲート幅が少し大きく設定され、また、ＰＭＯＳトランジスタＰ131 大きさは論理回路１０ｂ中のＰＭＯＳトランジスタＰ１１と同じ大きさに設定される。
このような構成においては、ＮＭＯＳトランジスタＮ131 がないとした時、ノードＮＤ131 の電位は（ＶCC１−０．２Ｖ）より低くなるが、実際はＮＭＯＳトランジスタＮ131 を含めたフィードバックループがあるので、ノードＮＤ131 の電位が（ＶCC１−０．２Ｖ）となるようにＮＭＯＳトランジスＮ131 のゲート電圧が決まってくる。
【００４１】
バイアス回路１１中のＰＭＯＳトランジスタＰ111 のサイズを適当に選べば論理回路１０ｂの出力立ち上がり、立ち下がりの時間を調整できる。
【００４２】
本第２の実施形態によれば、上述した第１の実施形態に効果に加えて、より精度の高い論理回路を実現することができる。
【００４３】
なお、バイアス回路は回路全体に共通に使えるので、これが全体の回路規模を大きくすることはない。ただ、幾種類かの動作速度の違う論理回路を使う時は、その種類の数分バイアス回路を用意すればよい。
【００４４】
第３実施形態
図５は、本発明に係るカレントモード論理回路の第３の実施形態を示す回路図である。
図５の回路は、低電圧動作のフリップフロップ回路に応用した例を示すものである。
【００４５】
この論理回路１０ｃは、図５に示すように、ゲートがバイアス回路１１による電圧ＶPGでバイアスされた負荷用ＰＭＯＳトランジスタＰ１１ａ〜Ｐ１１ｄ、
電流源用ｎｐｎ型トランジスタＱ１１ａ，Ｑ１１ｂ、エミッタ同士が接続され信号入力用の差動対を構成するｎｐｎ型トランジスタＱ１２ａ，Ｑ１３ａ、Ｑ１２ｂ，Ｑ１３ｂ、Ｑ１２ｃ，Ｑ１３ｃ、Ｑ１２ｄ，Ｑ１３ｄ、および電流切換用ｎｐｎ型トランジスタＱ１５ａ〜Ｑ１５ｄにより構成されている。
【００４６】
この回路においては、ＰＭＯＳトランジスタＰ１１ａ〜Ｐ１１ｄのソースが第１の電源電圧ＶCC１の供給ラインに接続され、これらのゲートがバイアス回路１１の出力に接続されている。
ＰＭＯＳトランジスタＰ１１ａのドレインがトランジスタＱ１２ａ，Ｑ１２ｂのコレクタおよびトランジスタＱ１３ｂ，Ｑ１２ｃのベースに接続されている。ＰＭＯＳトランジスタＰ１１ｂのドレインがトランジスタＱ１３ａ，Ｑ１３ｂのコレクタおよびトランジスタＱ１２ｂ，Ｑ１３ｃのベースに接続されている。
ＰＭＯＳトランジスタＰ１１ｃのドレインがトランジスタＱ１２ｃ，Ｑ１２ｄのコレクタに接続され、これらの接続点によりフリップフロップの出力Ｑが構成されている。
ＰＭＯＳトランジスタＰ１１ｄのドレインがトランジスタＱ１３ｃ，Ｑ１３ｄのコレクタおよびトランジスタＱ１２ｄ，Ｑ１３ｄのベースに接続され、これらの接続点によりフリップフロップの反転出力ＱＢが構成されている。
また、トランジスタＱ１２ａのベースにデータＤが、トランジスタ１３ａのベースに反転データＤＢが供給される。
【００４７】
トランジスタＱ１２ａ，Ｑ１３ａのエミッタ同士の接続点はトランジスタＱ１５ａのコレクタに、トランジスタＱ１２ｂ，Ｑ１３ｂのエミッタ同士の接続点はトランジスタＱ１５ｂのコレクタに、トランジスタＱ１２ｃ，Ｑ１３ｃのエミッタ同士の接続点はトランジスタＱ１５ｃのコレクタに、トランジスタＱ１２ｄ，Ｑ１３ｄのエミッタ同士の接続点はトランジスタＱ１５ｄのコレクタにそれぞれ接続されている。
トランジスタＱ１５ａ，Ｑ１５ｂのエミッタ同士が接続され、その接続点がトランジスタＱ１１ａのコレクタに接続されている。同様に、トランジスタＱ１５ｃ，Ｑ１５ｄのエミッタ同士が接続され、その接続点がトランジスタＱ１１ｂのコレクタに接続されている。
そして、トランジスタＱ１５ｂ，Ｑ１５ｃのベースにクロック信号ＣＫが供給され、トランジスタＱ１５ａ，Ｑ１５ｄのベースに反転クロック信号ＣＫＢが供給される。
また、トランジスタＱ１１ａ，Ｑ１１ｂのベースに制御信号ＶBBが供給される。
【００４８】
以上の構成を有するフリップフロップ１０ｃを実際にトグルさせたところ、図６に示すように、ＶCC１＝１．１Ｖ、ＩCC１＝６０μＡで６２５ＭＨｚで動作した。
【００４９】
また、第２の実施形態と同様にＰＭＯＳトランジスタＰ１１ａ〜Ｐ１１ｄに並列にＮＭＯＳトランジスタを設けて、ＩCC１＝１μＡとした場合、図７に示すように、１０ＭＨｚで動作した。
【００５０】
このように、本発明では、低電圧電源のもとで動く高速論理回路と、低消費電力低速論理回路を実現できる利点がある。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、大型化を招くことなく、低消費電力化を図れ、低電圧電源のもとで動く高速論理回路と、低消費電力低速論理回路を実現できる。
また、回路サイズもコンパクトで回路全体の大型化を防止できる。
さらに、定電流動作の論理回路であるのでＣＭＯＳロジックのような電源ノイズを発生しない。したがって、精度の高い論理回路を実現できる。
【図面の簡単な説明】
【図１】本発明に係るカレントモード論理回路の第１の実施形態を示す回路図である。
【図２】本発明に係るＰＭＯＳトランジスタ用バイアス回路の構成例を示す回路図である。
【図３】本発明に係るカレントモード論理回路の第２の実施形態を示す回路図である。
【図４】本発明に係るＮＭＯＳトランジスタ用バイアス回路の構成例を示す回路図である。
【図５】本発明に係るカレントモード論理回路の第３の実施形態を示す回路図である。
【図６】図５の回路のシミュレーション結果を示す図である。
【図７】図５の回路にＰＭＯＳトランジスタに並列にＮＭＯＳトランジスタを付加した回路のシミュレーション結果を示す図である。
【図８】従来のカレントモード論理回路の構成例を示す回路図である。
【符号の説明】
１０ａ〜１０ｃ…論理回路
１１…ＰＭＯＳトランジスタ用バイアス回路
Ｐ111 〜Ｐ113 …ＰＭＯＳトランジスタ
Ｑ111 …ｎｐｎ型トランジスタ
ＯＰ111 …オペアンプ
Ｃ111 〜Ｃ114 …キャパシタ
Ｖ111 …０．２Ｖの定電圧源
ＳＷ111 〜ＳＷ114 …アナログスイッチ
Ｄ111 ，Ｄ112 …ダイオード
Ｒ111 ，Ｒ112 …抵抗素子
１２…ＤＣ−ＤＣコンバータ
１３…ＮＭＯＳトランジスタ用バイアス回路
Ｐ131 …ＰＭＯＳトランジスタ
Ｎ131 …ＮＭＯＳトランジスタ
ＯＰ131 …オペアンプ
Ｃ131 〜Ｃ134 …キャパシタ
Ｖ131 …０．２Ｖの定電圧源
ＳＷ131 〜ＳＷ134 …アナログスイッチ
Ｄ131 〜Ｄ134 …ダイオード
Ｒ131 ，Ｒ132 …抵抗素子
Ｐ１１，Ｐ１１ａ〜Ｐ１１ｄ…負荷用ＰＭＯＳトランジスタ
Ｑ１１，Ｑ１１ａ，Ｑ１１ｂ…電流源用ｎｐｎ型トランジスタ
Ｑ１２，Ｑ１２ａ〜Ｑ１２ｄ，Ｑ１３ａ〜Ｑ１３ｄ…信号入力用ｎｐｎ型トランジスタ
Ｑ１５ａ〜Ｑ１５ｄ…電流切換用ｎｐｎ型トランジスタ
Claims (4)
- ベースに論理信号が供給され、コレクタが出力ノードに接続された第１のトランジスタと、
コレクタが上記第１のトランジスタのエミッタに接続され、エミッタが基準電位に接続され、ベースに供給される制御信号のレベルに応じたコレクタ電流を上記第１のトランジスタに供給する第２のトランジスタと、
電源と上記出力ノードとの間に接続された負荷用ｐチャネル絶縁ゲート型電界効果トランジスタと、
上記負荷用ｐチャネル絶縁ゲート型電界効果トランジスタのゲートにバイアス電圧を供給する第１のバイアス回路と、
上記電源と上記出力ノードとの間に、負荷用ｐチャネル絶縁ゲート型電界効果トランジスタに並列に接続されたｎチャネル絶縁ゲート型電界効果トランジスタと、
上記ｎチャネル絶縁ゲート型電界効果トランジスタのゲートにバイアス電圧を供給する第２のバイアス回路と
を有する論理回路。 - ベースに論理信号が供給され、コレクタが出力ノードに接続された第１のトランジスタと、
コレクタが上記第１のトランジスタのエミッタに接続され、エミッタが基準電位に接続され、ベースに供給される制御信号のレベルに応じたコレクタ電流を上記第１のトランジスタに供給する第２のトランジスタと、
電源と上記出力ノードとの間に接続された負荷用ｐチャネル絶縁ゲート型電界効果トランジスタと、
上記負荷用ｐチャネル絶縁ゲート型電界効果トランジスタのゲートにバイアス電圧を供給する第１のバイアス回路と、
を有し、
上記第１のバイアス回路は、ベースに上記制御信号が供給され、エミッタが基準電位に接続された第３のトランジスタと、
上記第３のトランジスタのコレクタと上記電源との間に接続された第２のｐチャネル絶縁ゲート型電界効果トランジスタと、
上記第３のトランジスタに制御信号が供給されたときのコレクタ電圧を検出し、当該検出電圧と基準電圧とに基づいて上記第２のｐチャネル絶縁ゲート型電界効果トランジスタのゲート電位を、当該第２のｐチャネル絶縁ゲート型電界効果トランジスタに流れる電流が上記第３のトランジスタのコレクタ電流を越える所定の電位に保持させる帰還回路とを有し、
上記保持電位をもって上記負荷用ｐチャネル絶縁ゲート型電界効果トランジスタのゲートをバイアスする
論理回路。 - 上記第１のバイアス回路は、ベースに上記制御信号が供給され、エミッタが基準電位に接続された第３のトランジスタと、
上記第３のトランジスタのコレクタと上記電源との間に接続された第２のｐチャネル絶縁ゲート型電界効果トランジスタと、
上記第３のトランジスタに制御信号が供給されたときのコレクタ電圧を検出し、当該検出電圧と基準電圧とに基づいて上記第２のｐチャネル絶縁ゲート型電界効果トランジスタのゲート電位を、当該第２のｐチャネル絶縁ゲート型電界効果トランジスタに流れる電流が上記第３のトランジスタのコレクタ電流を越える所定の電位に保持させる帰還回路とを有し、
上記保持電位をもって上記負荷用ｐチャネル絶縁ゲート型電界効果トランジスタのゲートをバイアスする
請求項１記載の論理回路。 - 上記第２のバイアス回路は、ベースに上記制御信号が供給され、エミッタが基準電位に接続された第４のトランジスタと、
上記第４のトランジスタのコレクタと上記電源との間に接続され、ゲートが所定電位にバイアスされた第３のｐチャネル絶縁ゲート型電界効果トランジスタと、
上記第４のトランジスタのコレクタと上記電源との間に、上記第２のｐチャネル絶縁ゲート型電界効果トランジスタに並列に接続され、上記第４のトランジスタに制御信号が供給されたときのコレクタ電圧を検出し、当該検出電圧と基準電圧とに基づいて上記第３のｐチャネル絶縁ゲート型電界効果トランジスタのゲート電位を、当該第３のｐチャネル絶縁ゲート型電界効果トランジスタに流れる電流が上記第４のトランジスタのコレクタ電流を越える所定の電位に保持させる第２の帰還回路とを有し、
上記第２の帰還回路の保持電位をもって上記ｎチャネル絶縁ゲート型電界効果トランジスタのゲートをバイアスする
請求項１乃至３のいずれかに記載の論理回路。
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