JP2001175340A - 電位発生回路 - Google Patents
電位発生回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Amplifiers (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】
【課題】 消費電流を低減する。
【解決手段】 オペアンプＯＰ１−ＯＰ３、ＰＭＯＳト
ランジスタＰＴ１、ＮＭＯＳトランジスタＮＴ１を備え
る。端子ＯＵＴ１の電位が低下すると、オペアンプＯＰ
２はＬレベルの信号をＰＭＯＳトランジスタＰＴ１に供
給し、ＰＭＯＳトランジスタＰＴ１がオンになる。これ
により、電源ノードＶＤＤから端子ＯＵＴ１に電流が供
給される。端子ＯＵＴ１の電位が上昇すると、オペアン
プＯＰ３はＨレベルの信号をＮＭＯＳトランジスタＮＴ
１に供給し、ＮＭＯＳトランジスタＮＴ１がオンにな
る。これにより、端子ＯＵＴ１から接地ノードＧＮＤへ
電流が引き込まれる。
ランジスタＰＴ１、ＮＭＯＳトランジスタＮＴ１を備え
る。端子ＯＵＴ１の電位が低下すると、オペアンプＯＰ
２はＬレベルの信号をＰＭＯＳトランジスタＰＴ１に供
給し、ＰＭＯＳトランジスタＰＴ１がオンになる。これ
により、電源ノードＶＤＤから端子ＯＵＴ１に電流が供
給される。端子ＯＵＴ１の電位が上昇すると、オペアン
プＯＰ３はＨレベルの信号をＮＭＯＳトランジスタＮＴ
１に供給し、ＮＭＯＳトランジスタＮＴ１がオンにな
る。これにより、端子ＯＵＴ１から接地ノードＧＮＤへ
電流が引き込まれる。
Description
【０００１】
【発明の属する技術分野】この発明は、電位発生回路に
関し、さらに詳しくは、電流供給を目的とした電位発生
回路に関する。
関し、さらに詳しくは、電流供給を目的とした電位発生
回路に関する。
【０００２】
【従来の技術】近年、ＬＳＩの超微細化の技術が進み、
なかでもアナログ回路の低電力化、微細化がＬＳＩの価
値を左右するようになってきている。アナログ回路に対
する動作要求は増え続ける一方、省電力化は必須になっ
ている。特に、ＩＥＥＥ１３９４のように高速伝送やワ
イドレンジ終端電位対応を要求された場合には、ドライ
バ回路、オペアンプ、コンパレータ回路等は、アナログ
の特性限界で動作しているのが現状である。
なかでもアナログ回路の低電力化、微細化がＬＳＩの価
値を左右するようになってきている。アナログ回路に対
する動作要求は増え続ける一方、省電力化は必須になっ
ている。特に、ＩＥＥＥ１３９４のように高速伝送やワ
イドレンジ終端電位対応を要求された場合には、ドライ
バ回路、オペアンプ、コンパレータ回路等は、アナログ
の特性限界で動作しているのが現状である。
【０００３】電流供給を目的としたオペアンプにおいて
大電流を供給することが要求される場合には、オペアン
プ最終段の出力トランジスタのサイズを大きくすること
で対応している。出力トランジスタのサイズが十分でな
い場合には、要求される電流を供給することができずに
出力ノードの電位が下がってしまうため、微細化する必
要があっても出力トランジスタのサイズを小さくするこ
とはできない。
大電流を供給することが要求される場合には、オペアン
プ最終段の出力トランジスタのサイズを大きくすること
で対応している。出力トランジスタのサイズが十分でな
い場合には、要求される電流を供給することができずに
出力ノードの電位が下がってしまうため、微細化する必
要があっても出力トランジスタのサイズを小さくするこ
とはできない。
【０００４】例えば、ツイストペアとよばれる高速差動
出力部のノードの中間電位を生成するＴＰＢＩＡＳ回路
（ＩＥＥＥ１３９４）において、あるレベルの出力電位
が要求され、かつ、供給電流として−３ｍＡから＋２５
ｍＡ程度が要求される場合には、最大供給電流２５ｍＡ
を供給できる程度に最終段のトランジスタ、特にＰＭＯ
Ｓ側のトランジスタのサイズを大きくする。
出力部のノードの中間電位を生成するＴＰＢＩＡＳ回路
（ＩＥＥＥ１３９４）において、あるレベルの出力電位
が要求され、かつ、供給電流として−３ｍＡから＋２５
ｍＡ程度が要求される場合には、最大供給電流２５ｍＡ
を供給できる程度に最終段のトランジスタ、特にＰＭＯ
Ｓ側のトランジスタのサイズを大きくする。
【０００５】
【発明が解決しようとする課題】しかし、ＩＥＥＥ１３
９４に示されるような供給電流が刻々と変化する電位発
生回路においては、常時最大供給電流が供給されるわけ
ではない。したがって、上述のような最大供給電流に対
応させた設計では、例えば０ｍＡのように電流を供給し
なくてよい場合、最終段のトランジスタのサイズが大き
いために動作電源電流による消費電流を抑えることがで
きない。
９４に示されるような供給電流が刻々と変化する電位発
生回路においては、常時最大供給電流が供給されるわけ
ではない。したがって、上述のような最大供給電流に対
応させた設計では、例えば０ｍＡのように電流を供給し
なくてよい場合、最終段のトランジスタのサイズが大き
いために動作電源電流による消費電流を抑えることがで
きない。
【０００６】この発明は、以上のような問題を解決する
ためになされたものであり、その目的は、消費電流を低
減することができる電位発生回路を提供することであ
る。
ためになされたものであり、その目的は、消費電流を低
減することができる電位発生回路を提供することであ
る。
【０００７】
【課題を解決するための手段】この発明による電位発生
回路は、所定の電位を発生させる電位発生回路であっ
て、第１のオペアンプと、電流供給回路と、電流引き込
み回路とを備える。第１のオペアンプは、非反転入力に
第１の基準電位が与えられ、反転入力に自身の出力ノー
ドの電位が与えられ、出力ノードの電位が電位発生回路
の出力となる。電流供給回路は、第１のオペアンプの出
力ノードの電位が所定のレベルよりも低いとき、第１の
オペアンプの出力ノードに電流を供給する。電流引き込
み回路は、第１のオペアンプの出力ノードの電位が所定
のレベルよりも高いとき、第１のオペアンプの出力ノー
ドから電流を引き込む。
回路は、所定の電位を発生させる電位発生回路であっ
て、第１のオペアンプと、電流供給回路と、電流引き込
み回路とを備える。第１のオペアンプは、非反転入力に
第１の基準電位が与えられ、反転入力に自身の出力ノー
ドの電位が与えられ、出力ノードの電位が電位発生回路
の出力となる。電流供給回路は、第１のオペアンプの出
力ノードの電位が所定のレベルよりも低いとき、第１の
オペアンプの出力ノードに電流を供給する。電流引き込
み回路は、第１のオペアンプの出力ノードの電位が所定
のレベルよりも高いとき、第１のオペアンプの出力ノー
ドから電流を引き込む。
【０００８】上記電位発生回路においては、第１の基準
電位が第１のオペアンプの出力ノードの電位となる。こ
の出力ノードの電位が電位発生回路の出力となる。通常
は、第１のオペアンプしか使用しない。電位発生回路外
部から電流を引かれたために、電位発生回路が外部へ供
給すべき電流が第１のオペアンプにより供給可能な電流
量を越えると、第１のオペアンプの出力ノードの電位が
低下する。第１のオペアンプの出力ノードの電位が所定
のレベルよりも低くなると、電流供給回路は、第１のオ
ペアンプの出力ノードに電流を供給する。このようにし
て、外部へ供給すべき電流が増加した場合に、その不足
分が補われる。また、電位発生回路外部から電流を印加
されたために、電位発生回路に供給される電流が第１の
オペアンプにより引き込み可能な電流量を越えると、第
１のオペアンプの出力ノードの電位が上昇する。第１の
オペアンプの出力ノードの電位が所定のレベルよりも高
くなると、電流引き込み回路は、第１のオペアンプの出
力ノードから電流を引き込む。このようにして、外部か
ら供給される電流が増加した場合に、その超過分が補わ
れる。
電位が第１のオペアンプの出力ノードの電位となる。こ
の出力ノードの電位が電位発生回路の出力となる。通常
は、第１のオペアンプしか使用しない。電位発生回路外
部から電流を引かれたために、電位発生回路が外部へ供
給すべき電流が第１のオペアンプにより供給可能な電流
量を越えると、第１のオペアンプの出力ノードの電位が
低下する。第１のオペアンプの出力ノードの電位が所定
のレベルよりも低くなると、電流供給回路は、第１のオ
ペアンプの出力ノードに電流を供給する。このようにし
て、外部へ供給すべき電流が増加した場合に、その不足
分が補われる。また、電位発生回路外部から電流を印加
されたために、電位発生回路に供給される電流が第１の
オペアンプにより引き込み可能な電流量を越えると、第
１のオペアンプの出力ノードの電位が上昇する。第１の
オペアンプの出力ノードの電位が所定のレベルよりも高
くなると、電流引き込み回路は、第１のオペアンプの出
力ノードから電流を引き込む。このようにして、外部か
ら供給される電流が増加した場合に、その超過分が補わ
れる。
【０００９】以上のように、上記電位発生回路では、電
流供給回路と、電流引き込み回路とを設けたため、電位
発生回路の最大供給電流に対応させて第１のオペアンプ
の最終段のトランジスタのサイズを大きくする必要がな
い。したがって、第１のオペアンプの最終段のトランジ
スタのサイズを小さくすることによって、通常動作時の
動作電源電流を最小に落とす設計が可能になる。これに
よって、消費電流を低減することができる。
流供給回路と、電流引き込み回路とを設けたため、電位
発生回路の最大供給電流に対応させて第１のオペアンプ
の最終段のトランジスタのサイズを大きくする必要がな
い。したがって、第１のオペアンプの最終段のトランジ
スタのサイズを小さくすることによって、通常動作時の
動作電源電流を最小に落とす設計が可能になる。これに
よって、消費電流を低減することができる。
【００１０】好ましくは、上記電流供給回路は、第２の
オペアンプと、第１のトランジスタとを含み、上記電流
引き込み回路は、第３のオペアンプと、第２のトランジ
スタとを含む。第２のオペアンプは、非反転入力または
反転入力のいずれか一方に第１のオペアンプの出力ノー
ドの電位が与えられ、他方に第２の基準電位が与えられ
る。第１のトランジスタは、電源電圧を受ける電源ノー
ドと第１のオペアンプの出力ノードとの間に接続され、
第２のオペアンプの出力に応答してオン／オフする。第
３のオペアンプは、非反転入力または反転入力のいずれ
か一方に第１のオペアンプの出力ノードの電位が与えら
れ、他方に第３の基準電位が与えられる。第２のトラン
ジスタは、第１のオペアンプの出力ノードと接地ノード
との間に接続され、第３のオペアンプの出力に応答して
オン／オフする。
オペアンプと、第１のトランジスタとを含み、上記電流
引き込み回路は、第３のオペアンプと、第２のトランジ
スタとを含む。第２のオペアンプは、非反転入力または
反転入力のいずれか一方に第１のオペアンプの出力ノー
ドの電位が与えられ、他方に第２の基準電位が与えられ
る。第１のトランジスタは、電源電圧を受ける電源ノー
ドと第１のオペアンプの出力ノードとの間に接続され、
第２のオペアンプの出力に応答してオン／オフする。第
３のオペアンプは、非反転入力または反転入力のいずれ
か一方に第１のオペアンプの出力ノードの電位が与えら
れ、他方に第３の基準電位が与えられる。第２のトラン
ジスタは、第１のオペアンプの出力ノードと接地ノード
との間に接続され、第３のオペアンプの出力に応答して
オン／オフする。
【００１１】上記電位発生回路においては、第１のオペ
アンプの出力ノードの電位が第２の基準電位よりも低く
なると、第２のオペアンプは活性の信号を第１のトラン
ジスタに供給する。これに応答して第１のトランジスタ
はオンになる。これにより、電源ノードから第１のオペ
アンプの出力ノードに電流が供給される。このようにし
て、外部へ供給すべき電流の不足分が補われる。また、
第１のオペアンプの出力ノードの電位が第３の基準電位
よりも高くなると、第３のオペアンプは活性の信号を第
２のトランジスタに供給する。これに応答して第２のト
ランジスタはオンになる。これにより、第１のオペアン
プの出力ノードから接地ノードへ電流が引き込まれる。
このようにして、外部から供給される電流の超過分が補
われる。
アンプの出力ノードの電位が第２の基準電位よりも低く
なると、第２のオペアンプは活性の信号を第１のトラン
ジスタに供給する。これに応答して第１のトランジスタ
はオンになる。これにより、電源ノードから第１のオペ
アンプの出力ノードに電流が供給される。このようにし
て、外部へ供給すべき電流の不足分が補われる。また、
第１のオペアンプの出力ノードの電位が第３の基準電位
よりも高くなると、第３のオペアンプは活性の信号を第
２のトランジスタに供給する。これに応答して第２のト
ランジスタはオンになる。これにより、第１のオペアン
プの出力ノードから接地ノードへ電流が引き込まれる。
このようにして、外部から供給される電流の超過分が補
われる。
【００１２】好ましくは、上記第２の基準電位は、第１
の基準電位よりも低く、上記第３の基準電位は、第１の
基準電位よりも高い。
の基準電位よりも低く、上記第３の基準電位は、第１の
基準電位よりも高い。
【００１３】上記電位発生回路においては、第２のオペ
アンプと第３のオペアンプにそれぞれ異なる基準電位を
与えることによってヒステリシスを持たせている。これ
により、第２のオペアンプと第３のオペアンプとが同時
に活性の信号を発生することを防ぐことができる。この
結果、電位発生回路の電流供給の過不足分を無駄なく補
うことができる。
アンプと第３のオペアンプにそれぞれ異なる基準電位を
与えることによってヒステリシスを持たせている。これ
により、第２のオペアンプと第３のオペアンプとが同時
に活性の信号を発生することを防ぐことができる。この
結果、電位発生回路の電流供給の過不足分を無駄なく補
うことができる。
【００１４】好ましくは、上記第２のオペアンプは、負
のオフセットをもち、上記第３のオペアンプは、正のオ
フセットをもつ。
のオフセットをもち、上記第３のオペアンプは、正のオ
フセットをもつ。
【００１５】上記電位発生回路においては、第２のオペ
アンプと第３のオペアンプとのそれぞれにオフセットを
つけておくことによってヒステリシスを持たせている。
これにより、第２のオペアンプと第３のオペアンプとが
同時に活性の信号を発生することを防ぐことができる。
この結果、電位発生回路の電流供給の過不足分を無駄な
く補うことができる。
アンプと第３のオペアンプとのそれぞれにオフセットを
つけておくことによってヒステリシスを持たせている。
これにより、第２のオペアンプと第３のオペアンプとが
同時に活性の信号を発生することを防ぐことができる。
この結果、電位発生回路の電流供給の過不足分を無駄な
く補うことができる。
【００１６】好ましくは、上記電位発生回路はさらに、
電流源を備える。電流源は、電位発生回路を駆動させた
ままで第１のオペアンプの出力ノードの電位を０Ｖに落
とす必要がある場合に、第１のオペアンプの出力ノード
から電流を引き込む。
電流源を備える。電流源は、電位発生回路を駆動させた
ままで第１のオペアンプの出力ノードの電位を０Ｖに落
とす必要がある場合に、第１のオペアンプの出力ノード
から電流を引き込む。
【００１７】上記電位発生回路においては、電位発生回
路を駆動させたままで第１のオペアンプの出力ノードの
電位を０Ｖに落とす必要がある場合に、電流源が第１の
オペアンプの出力ノードから電流を引き込むため、第１
のオペアンプの出力ノードの電位を０Ｖに落とすことが
できる。
路を駆動させたままで第１のオペアンプの出力ノードの
電位を０Ｖに落とす必要がある場合に、電流源が第１の
オペアンプの出力ノードから電流を引き込むため、第１
のオペアンプの出力ノードの電位を０Ｖに落とすことが
できる。
【００１８】好ましくは、上記電位発生回路はさらに、
制御回路を備える。制御回路は、電位発生回路を駆動さ
せたままで第１のオペアンプの出力ノードの電位を０Ｖ
に落とす必要がある場合に、第３の基準電位を０Ｖにす
る。
制御回路を備える。制御回路は、電位発生回路を駆動さ
せたままで第１のオペアンプの出力ノードの電位を０Ｖ
に落とす必要がある場合に、第３の基準電位を０Ｖにす
る。
【００１９】上記電位発生回路においては、０Ｖの第３
の基準電位を受けて第３のオペアンプは、活性の信号を
第２のトランジスタに供給する。これに応答して第２の
トランジスタがオンになる。これにより、第１のオペア
ンプの出力ノードから接地ノードに電流が引き込まれ、
第１のオペアンプの出力ノードの電位を０Ｖに落とすこ
とができる。
の基準電位を受けて第３のオペアンプは、活性の信号を
第２のトランジスタに供給する。これに応答して第２の
トランジスタがオンになる。これにより、第１のオペア
ンプの出力ノードから接地ノードに電流が引き込まれ、
第１のオペアンプの出力ノードの電位を０Ｖに落とすこ
とができる。
【００２０】好ましくは、上記電位発生回路はさらに、
リミット回路を備える。リミット回路は、電位発生回路
の電源の投入に応答して第１のオペアンプの出力ノード
の電位を所定のレベルに設定する。
リミット回路を備える。リミット回路は、電位発生回路
の電源の投入に応答して第１のオペアンプの出力ノード
の電位を所定のレベルに設定する。
【００２１】上記電位発生回路においては、電源の投入
時に第１のオペアンプの出力ノードの電位が所定のレベ
ルに制限されるため、電源投入時に大電流が流出するこ
とを防ぐことができる。また、電源立ち上げ時の供給電
流が制限されるため、スイッチングノイズを防ぐことが
できる。
時に第１のオペアンプの出力ノードの電位が所定のレベ
ルに制限されるため、電源投入時に大電流が流出するこ
とを防ぐことができる。また、電源立ち上げ時の供給電
流が制限されるため、スイッチングノイズを防ぐことが
できる。
【００２２】好ましくは、上記リミット回路は、Ｐチャ
ネルＭＯＳトランジスタを含む。ＰチャネルＭＯＳトラ
ンジスタは、電源電圧を受ける電源ノードと第１のオペ
アンプの出力ノードとの間にダイオード接続される。
ネルＭＯＳトランジスタを含む。ＰチャネルＭＯＳトラ
ンジスタは、電源電圧を受ける電源ノードと第１のオペ
アンプの出力ノードとの間にダイオード接続される。
【００２３】上記電位発生回路においては、電源投入時
に第１のオペアンプの出力ノードの電位は、電源電位か
らＰチャネルＭＯＳトランジスタによる電圧降下分だけ
下がったレベルに制限される。
に第１のオペアンプの出力ノードの電位は、電源電位か
らＰチャネルＭＯＳトランジスタによる電圧降下分だけ
下がったレベルに制限される。
【００２４】好ましくは、上記電位発生回路はさらに、
電流源を含む。電流源は、電源投入時後所定期間、第１
のオペアンプの出力ノードに所定の電流を供給する。
電流源を含む。電流源は、電源投入時後所定期間、第１
のオペアンプの出力ノードに所定の電流を供給する。
【００２５】上記電位発生回路においては、電流源を設
けたため、電源立ち上げ時に第１のオペアンプの出力ノ
ードに電流を一気に流すことができる。これにより、電
位発生回路のセットアップ時間を短縮することができ
る。
けたため、電源立ち上げ時に第１のオペアンプの出力ノ
ードに電流を一気に流すことができる。これにより、電
位発生回路のセットアップ時間を短縮することができ
る。
【００２６】好ましくは、上記電位発生回路はさらに、
複数の抵抗を備える。複数の抵抗は、第１のオペアンプ
の出力ノードと接地ノードとの間に直列に接続される。
複数の抵抗を備える。複数の抵抗は、第１のオペアンプ
の出力ノードと接地ノードとの間に直列に接続される。
【００２７】上記電位発生回路においては、複数の抵抗
の相互接続ノードの各々の電位を参照電位として出力す
る。参照電位は、第１のオペアンプの出力ノードの電位
を複数の抵抗で分圧したものとなる。通常、参照電位を
複数発生させる必要がある回路では、電位発生回路とは
別に設けられた電源回路によって参照電位を発生させ
る。しかしこの場合においては、電源ノイズを受けやす
い電源回路と電源ノイズを受けにくい電位発生回路とで
出力電位に平行の関係を保てなくなる。これにより、参
照電位を使用する回路に影響がでてしまう。上記電位発
生回路では、第１のオペアンプの出力ノードの電位と参
照電位とが平行に出力されるため、ノイズの影響を受け
にくくなる。
の相互接続ノードの各々の電位を参照電位として出力す
る。参照電位は、第１のオペアンプの出力ノードの電位
を複数の抵抗で分圧したものとなる。通常、参照電位を
複数発生させる必要がある回路では、電位発生回路とは
別に設けられた電源回路によって参照電位を発生させ
る。しかしこの場合においては、電源ノイズを受けやす
い電源回路と電源ノイズを受けにくい電位発生回路とで
出力電位に平行の関係を保てなくなる。これにより、参
照電位を使用する回路に影響がでてしまう。上記電位発
生回路では、第１のオペアンプの出力ノードの電位と参
照電位とが平行に出力されるため、ノイズの影響を受け
にくくなる。
【００２８】好ましくは、上記電位発生回路はさらに、
複数のコンデンサを備える。複数のコンデンサは、複数
の抵抗の相互接続ノードの各々と第１のオペアンプの出
力ノードとの間に接続される。
複数のコンデンサを備える。複数のコンデンサは、複数
の抵抗の相互接続ノードの各々と第１のオペアンプの出
力ノードとの間に接続される。
【００２９】上記電位発生回路においては、第１のオペ
アンプの出力ノードの電位がノイズの影響でゆれる場合
に、複数の抵抗の相互接続ノードの各々の電位を第１の
オペアンプの出力ノードの電位と平行にゆらすことがで
きる。これにより、第１のオペアンプの出力ノードの電
位と参照電位とを使用するアナログ回路の誤動作を防ぐ
ことができる。
アンプの出力ノードの電位がノイズの影響でゆれる場合
に、複数の抵抗の相互接続ノードの各々の電位を第１の
オペアンプの出力ノードの電位と平行にゆらすことがで
きる。これにより、第１のオペアンプの出力ノードの電
位と参照電位とを使用するアナログ回路の誤動作を防ぐ
ことができる。
【００３０】好ましくは、上記電位発生回路はさらに、
第４のオペアンプを備える。第４のオペアンプは、非反
転入力に第１のオペアンプの出力ノードの電位が与えら
れ、反転入力に自身の出力ノードの電位が与えられる。
さらに、上記複数の抵抗は、第４のオペアンプの出力ノ
ードと接地ノードとの間に直列に接続される。
第４のオペアンプを備える。第４のオペアンプは、非反
転入力に第１のオペアンプの出力ノードの電位が与えら
れ、反転入力に自身の出力ノードの電位が与えられる。
さらに、上記複数の抵抗は、第４のオペアンプの出力ノ
ードと接地ノードとの間に直列に接続される。
【００３１】上記電位発生回路においては、電圧フォロ
ワとなる第４のオペアンプを設けたため、複数の抵抗に
流れる電流を第４のオペアンプによって供給することが
できる。これにより、第１のオペアンプ、電流供給回
路、および電流引き込み回路の電流供給の負担を軽減す
ることができる。
ワとなる第４のオペアンプを設けたため、複数の抵抗に
流れる電流を第４のオペアンプによって供給することが
できる。これにより、第１のオペアンプ、電流供給回
路、および電流引き込み回路の電流供給の負担を軽減す
ることができる。
【００３２】好ましくは、上記電位発生回路はさらに、
電流源を備える。電流源は、第１のオペアンプの出力ノ
ードに一定の電流を供給する。
電流源を備える。電流源は、第１のオペアンプの出力ノ
ードに一定の電流を供給する。
【００３３】電位発生回路の出力に終端抵抗が接続され
る場合がある。終端抵抗には、常に一定の電流を流し続
ける必要がある。上記電位発生回路においては、終端抵
抗に流れる電流分を電流源が常に供給する。これによ
り、第１のオペアンプ、電流供給回路、および電流引き
込み回路の電流供給の負担を軽減することができる。
る場合がある。終端抵抗には、常に一定の電流を流し続
ける必要がある。上記電位発生回路においては、終端抵
抗に流れる電流分を電流源が常に供給する。これによ
り、第１のオペアンプ、電流供給回路、および電流引き
込み回路の電流供給の負担を軽減することができる。
【００３４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しつつ説明する。なお、図中同一また
は相当部分には同一符号を付し、その説明は繰り返さな
い。
いて、図面を参照しつつ説明する。なお、図中同一また
は相当部分には同一符号を付し、その説明は繰り返さな
い。
【００３５】（第１の実施形態）図１は、この発明の第
１の実施形態による電位発生回路の全体構成を示すブロ
ック図である。図１に示す電位発生回路は、オペアンプ
ＯＰ１−ＯＰ３と、ＰチャネルＭＯＳトランジスタＰＴ
１と、ＮチャネルＭＯＳトランジスタＮＴ１とを備え
る。
１の実施形態による電位発生回路の全体構成を示すブロ
ック図である。図１に示す電位発生回路は、オペアンプ
ＯＰ１−ＯＰ３と、ＰチャネルＭＯＳトランジスタＰＴ
１と、ＮチャネルＭＯＳトランジスタＮＴ１とを備え
る。
【００３６】オペアンプＯＰ１の非反転入力端子は端子
ＩＮ１に、反転入力端子は自身の出力端子に、出力端子
は端子ＯＵＴ１に接続される。オペアンプＯＰ２の非反
転入力端子は端子ＯＵＴ１に、反転入力端子は端子ＩＮ
２に、出力端子はＰチャネルＭＯＳトランジスタＰＴ１
のゲートに接続される。オペアンプＯＰ３の非反転入力
端子は端子ＯＵＴ１に、反転入力端子は端子ＩＮ３に、
出力端子はＮチャネルＭＯＳトランジスタＮＴ１のゲー
トに接続される。
ＩＮ１に、反転入力端子は自身の出力端子に、出力端子
は端子ＯＵＴ１に接続される。オペアンプＯＰ２の非反
転入力端子は端子ＯＵＴ１に、反転入力端子は端子ＩＮ
２に、出力端子はＰチャネルＭＯＳトランジスタＰＴ１
のゲートに接続される。オペアンプＯＰ３の非反転入力
端子は端子ＯＵＴ１に、反転入力端子は端子ＩＮ３に、
出力端子はＮチャネルＭＯＳトランジスタＮＴ１のゲー
トに接続される。
【００３７】ＰチャネルＭＯＳトランジスタＰＴ１は、
電源電圧を受ける電源ノードＶＤＤと端子ＯＵＴ１との
間に接続され、オペアンプＯＰ２の出力をゲートに受け
る。ＮチャネルＭＯＳトランジスタＮＴ１は、端子ＯＵ
Ｔ１と接地ノードＧＮＤとの間に接続され、オペアンプ
ＯＰ３の出力をゲートに受ける。ＰチャネルＭＯＳトラ
ンジスタＰＴ１，ＮチャネルＭＯＳトランジスタＮＴ１
のサイズは、オペアンプＯＰ１−ＯＰ３に含まれるトラ
ンジスタのサイズよりも大きい。
電源電圧を受ける電源ノードＶＤＤと端子ＯＵＴ１との
間に接続され、オペアンプＯＰ２の出力をゲートに受け
る。ＮチャネルＭＯＳトランジスタＮＴ１は、端子ＯＵ
Ｔ１と接地ノードＧＮＤとの間に接続され、オペアンプ
ＯＰ３の出力をゲートに受ける。ＰチャネルＭＯＳトラ
ンジスタＰＴ１，ＮチャネルＭＯＳトランジスタＮＴ１
のサイズは、オペアンプＯＰ１−ＯＰ３に含まれるトラ
ンジスタのサイズよりも大きい。
【００３８】次に、以上のように構成された電位発生回
路の動作について説明する。
路の動作について説明する。
【００３９】ここでは、オペアンプＯＰ１の最終段のト
ランジスタサイズをできるだけ小さくしている。したが
って、オペアンプＯＰ１の電流供給能力は非常に弱くな
っている。また、オペアンプＯＰ２，ＯＰ３のトランジ
スタサイズは小さく設計されている。また、端子ＩＮ１
−ＩＮ３には、それぞれ基準電位１．８６Ｖ，１．８４
Ｖ，１．９０Ｖが与えれらる。
ランジスタサイズをできるだけ小さくしている。したが
って、オペアンプＯＰ１の電流供給能力は非常に弱くな
っている。また、オペアンプＯＰ２，ＯＰ３のトランジ
スタサイズは小さく設計されている。また、端子ＩＮ１
−ＩＮ３には、それぞれ基準電位１．８６Ｖ，１．８４
Ｖ，１．９０Ｖが与えれらる。
【００４０】通常の状態では、オペアンプＯＰ１の出力
電位、すなわち端子ＯＵＴ１の電位は、１．８６Ｖとな
る。これが電位発生回路の出力となる。通常は、オペア
ンプＯＰ１のみしか使用されない。ＩＥＥＥ１３９４で
は、この状態がいわゆる通常動作となる。オペアンプＯ
Ｐ１のみが駆動している場合の電位発生回路の電源電流
は非常に小さい。このとき、オペアンプＯＰ２，ＯＰ３
にも電源電流は流れるが、トランジスタサイズを小さく
設計しているため、流れる電源電流は微量である。
電位、すなわち端子ＯＵＴ１の電位は、１．８６Ｖとな
る。これが電位発生回路の出力となる。通常は、オペア
ンプＯＰ１のみしか使用されない。ＩＥＥＥ１３９４で
は、この状態がいわゆる通常動作となる。オペアンプＯ
Ｐ１のみが駆動している場合の電位発生回路の電源電流
は非常に小さい。このとき、オペアンプＯＰ２，ＯＰ３
にも電源電流は流れるが、トランジスタサイズを小さく
設計しているため、流れる電源電流は微量である。
【００４１】電位発生回路外部から電流を引かれたため
に、電位発生回路が外部へ供給すべき電流がオペアンプ
ＯＰ１の電流供給能力を越えると、オペアンプＯＰ１の
出力ノードの電位、すなわち端子ＯＵＴ１の電位が低下
する。端子ＯＵＴ１の電位が１．８４Ｖまで低下する
と、オペアンプＯＰ２は、Ｌレベルの信号をＰチャネル
ＭＯＳトランジスタＰＴ１に供給する。これに応答して
ＰチャネルＭＯＳトランジスタＰＴ１がオンになる。こ
れにより、電源ノードＶＤＤから端子ＯＵＴ１に電流が
供給される。このようにして、外部へ供給すべき電流が
増加した場合に、その不足分が補われる。このとき、端
子ＯＵＴ１の電位は１．８６Ｖから１．８４Ｖにシフト
する。
に、電位発生回路が外部へ供給すべき電流がオペアンプ
ＯＰ１の電流供給能力を越えると、オペアンプＯＰ１の
出力ノードの電位、すなわち端子ＯＵＴ１の電位が低下
する。端子ＯＵＴ１の電位が１．８４Ｖまで低下する
と、オペアンプＯＰ２は、Ｌレベルの信号をＰチャネル
ＭＯＳトランジスタＰＴ１に供給する。これに応答して
ＰチャネルＭＯＳトランジスタＰＴ１がオンになる。こ
れにより、電源ノードＶＤＤから端子ＯＵＴ１に電流が
供給される。このようにして、外部へ供給すべき電流が
増加した場合に、その不足分が補われる。このとき、端
子ＯＵＴ１の電位は１．８６Ｖから１．８４Ｖにシフト
する。
【００４２】電位発生回路外部から電流を印加されたた
めに、電位発生回路に供給される電流がオペアンプＯＰ
１の電流引き込み能力を越えると、端子ＯＵＴ１の電位
が上昇する。端子ＯＵＴ１の電位が１．９０Ｖまで上昇
すると、オペアンプＯＰ３は、Ｈレベルの信号をＮチャ
ネルＭＯＳトランジスタＮＴ１に供給する。これに応答
してＮチャネルＭＯＳトランジスタＮＴ１がオンにな
る。これにより、端子ＯＵＴ１から接地ノードＧＮＤへ
電流が引き込まれる。このようにして、外部から供給さ
れる電流が増加した場合に、その超過分が補われる。こ
のとき、端子ＯＵＴ１の電位は１．８６Ｖまたは１．８
４Ｖから１．９０Ｖにシフトする。
めに、電位発生回路に供給される電流がオペアンプＯＰ
１の電流引き込み能力を越えると、端子ＯＵＴ１の電位
が上昇する。端子ＯＵＴ１の電位が１．９０Ｖまで上昇
すると、オペアンプＯＰ３は、Ｈレベルの信号をＮチャ
ネルＭＯＳトランジスタＮＴ１に供給する。これに応答
してＮチャネルＭＯＳトランジスタＮＴ１がオンにな
る。これにより、端子ＯＵＴ１から接地ノードＧＮＤへ
電流が引き込まれる。このようにして、外部から供給さ
れる電流が増加した場合に、その超過分が補われる。こ
のとき、端子ＯＵＴ１の電位は１．８６Ｖまたは１．８
４Ｖから１．９０Ｖにシフトする。
【００４３】以上のように、この電位発生回路では、外
部から電流を引かれた場合や、外部から電流を印加され
た場合には、オペアンプＯＰ２，ＯＰ３によってトラン
ジスタＰＴ１，ＮＴ１がオンになり、電流供給の過不足
分が補われる。このため、オペアンプＯＰ１のトランジ
スタサイズを最大供給電流に対応したサイズにする必要
がなく、できるだけ小さくすることができる。また、ト
ランジスタＰＴ１，ＮＴ１のサイズを大きくしているた
め、オペアンプＯＰ２，ＯＰ３のトランジスタサイズを
小さくすることができる。この結果、電位発生回路の消
費電流を低減することができる。
部から電流を引かれた場合や、外部から電流を印加され
た場合には、オペアンプＯＰ２，ＯＰ３によってトラン
ジスタＰＴ１，ＮＴ１がオンになり、電流供給の過不足
分が補われる。このため、オペアンプＯＰ１のトランジ
スタサイズを最大供給電流に対応したサイズにする必要
がなく、できるだけ小さくすることができる。また、ト
ランジスタＰＴ１，ＮＴ１のサイズを大きくしているた
め、オペアンプＯＰ２，ＯＰ３のトランジスタサイズを
小さくすることができる。この結果、電位発生回路の消
費電流を低減することができる。
【００４４】さらに、この電位発生回路では、端子ＩＮ
１−ＩＮ３にそれぞれ異なる電位を与えることによっ
て、回路にヒステリシスをもたせている。これにより、
オペアンプＯＰ２，ＯＰ３が同時に動作することを回避
している。この結果、電流供給の過不足分を無駄なく補
うことができる。さらに、オペアンプの問題となる発振
を防ぐことができる。
１−ＩＮ３にそれぞれ異なる電位を与えることによっ
て、回路にヒステリシスをもたせている。これにより、
オペアンプＯＰ２，ＯＰ３が同時に動作することを回避
している。この結果、電流供給の過不足分を無駄なく補
うことができる。さらに、オペアンプの問題となる発振
を防ぐことができる。
【００４５】また、オペアンプＯＰ２，ＯＰ３にオフセ
ットをもたせることによって回路にヒステリシスをもた
せてもよい。すなわち、オペアンプＯＰ１に対してオペ
アンプＯＰ２の動作電位にはマイナス側にオフセットを
もたせておき、オペアンプＯＰ１に対してオペアンプＯ
Ｐ３の動作電位には＋側にオフセットをもたせておく。
これによっても、上記と同様の効果が得られる。
ットをもたせることによって回路にヒステリシスをもた
せてもよい。すなわち、オペアンプＯＰ１に対してオペ
アンプＯＰ２の動作電位にはマイナス側にオフセットを
もたせておき、オペアンプＯＰ１に対してオペアンプＯ
Ｐ３の動作電位には＋側にオフセットをもたせておく。
これによっても、上記と同様の効果が得られる。
【００４６】なお、オペアンプＯＰ２の非反転入力と反
転入力とを入れ替え、ＰチャネルＭＯＳトランジスタＰ
Ｔ１に代えてＮチャネルＭＯＳトランジスタを設けても
よい。また、オペアンプＯＰ３の非反転入力と反転入力
とを入れ替え、ＮチャネルＭＯＳトランジスタＮＴ１に
代えてＰチャネルＭＯＳトランジスタを設けてもよい。
転入力とを入れ替え、ＰチャネルＭＯＳトランジスタＰ
Ｔ１に代えてＮチャネルＭＯＳトランジスタを設けても
よい。また、オペアンプＯＰ３の非反転入力と反転入力
とを入れ替え、ＮチャネルＭＯＳトランジスタＮＴ１に
代えてＰチャネルＭＯＳトランジスタを設けてもよい。
【００４７】（第２の実施形態）図２は、この発明の第
２の実施形態による電位発生回路の全体構成を示すブロ
ック図である。図２に示す電位発生回路は、図１に示し
た電位発生回路に加えてさらに、リミット回路２０１を
備える。リミット回路２０１は、ＰチャネルＭＯＳトラ
ンジスタＰＴ２を含む。ＰチャネルＭＯＳトランジスタ
ＰＴ２は、電源ノードＶＤＤと端子ＯＵＴ１との間にダ
イオード接続される。
２の実施形態による電位発生回路の全体構成を示すブロ
ック図である。図２に示す電位発生回路は、図１に示し
た電位発生回路に加えてさらに、リミット回路２０１を
備える。リミット回路２０１は、ＰチャネルＭＯＳトラ
ンジスタＰＴ２を含む。ＰチャネルＭＯＳトランジスタ
ＰＴ２は、電源ノードＶＤＤと端子ＯＵＴ１との間にダ
イオード接続される。
【００４８】この電位発生回路では、電源が投入された
瞬間に端子ＯＵＴ１の電位は、電源電位からＰチャネル
ＭＯＳトランジスタＰＴ２による電圧降下分だけ下がっ
たレベルに設定される。これにより、電源投入時に大電
流が流出することを防ぐことができる。さらに、電源立
ち上げ時の供給電流が制限されることにより、スイッチ
ングノイズを防ぐこともできる。
瞬間に端子ＯＵＴ１の電位は、電源電位からＰチャネル
ＭＯＳトランジスタＰＴ２による電圧降下分だけ下がっ
たレベルに設定される。これにより、電源投入時に大電
流が流出することを防ぐことができる。さらに、電源立
ち上げ時の供給電流が制限されることにより、スイッチ
ングノイズを防ぐこともできる。
【００４９】なお、ここでは、ＰチャネルＭＯＳトラン
ジスタＰＴ２を１つとしたが、これに代えて、ダイオー
ド接続されたＰチャネルＭＯＳトランジスタを、電源ノ
ードＶＤＤと端子ＯＵＴ１との間に直列に複数個設けて
もよい。
ジスタＰＴ２を１つとしたが、これに代えて、ダイオー
ド接続されたＰチャネルＭＯＳトランジスタを、電源ノ
ードＶＤＤと端子ＯＵＴ１との間に直列に複数個設けて
もよい。
【００５０】（第３の実施形態）図３は、この発明の第
３の実施形態による電位発生回路の全体構成を示すブロ
ック図である。図３に示す電位発生回路は、図１に示し
た電位発生回路に加えてさらに、制御回路３０１と、電
流源３０２とを備える。制御回路３０１は、電位発生回
路の電源投入時後所定期間、活性のイネーブル信号ＥＮ
を発生する。電流源３０２は、活性のイネーブル信号Ｅ
Ｎに応答して、電位発生回路が発生することのできる最
大電流を端子ＯＵＴ１へ供給する。
３の実施形態による電位発生回路の全体構成を示すブロ
ック図である。図３に示す電位発生回路は、図１に示し
た電位発生回路に加えてさらに、制御回路３０１と、電
流源３０２とを備える。制御回路３０１は、電位発生回
路の電源投入時後所定期間、活性のイネーブル信号ＥＮ
を発生する。電流源３０２は、活性のイネーブル信号Ｅ
Ｎに応答して、電位発生回路が発生することのできる最
大電流を端子ＯＵＴ１へ供給する。
【００５１】この電位発生回路では、電源立ち上げ時に
電流を付加して一気に流すことができるため、電位発生
回路のセットアップ時間を短縮することができる。
電流を付加して一気に流すことができるため、電位発生
回路のセットアップ時間を短縮することができる。
【００５２】（第４の実施形態）図４は、この発明の第
４の実施形態による電位発生回路の全体構成を示すブロ
ック図である。図４に示す電位発生回路は、図１に示し
た電位発生回路に加えてさらに、電流源４０１，４０２
と、制御回路４０３と、抵抗Ｒ１−Ｒ３と、コンデンサ
Ｃ１，Ｃ２とを備える。
４の実施形態による電位発生回路の全体構成を示すブロ
ック図である。図４に示す電位発生回路は、図１に示し
た電位発生回路に加えてさらに、電流源４０１，４０２
と、制御回路４０３と、抵抗Ｒ１−Ｒ３と、コンデンサ
Ｃ１，Ｃ２とを備える。
【００５３】電流源４０１は、電源ノードＶＤＤと端子
ＯＵＴ１との間に設けられ、端子ＯＵＴ１に一定の電流
を供給する。
ＯＵＴ１との間に設けられ、端子ＯＵＴ１に一定の電流
を供給する。
【００５４】制御回路４０３は、電位発生回路を駆動さ
せたままで端子ＯＵＴ１の電位を０Ｖに落とす必要があ
る場合に、端子ＩＮ３に０Ｖの電位を与えるとともに活
性のイネーブル信号ＥＮを端子ＩＮ４に与える。電流源
４０２は、端子ＯＵＴ１と接地ノードＧＮＤとの間に設
けられ、端子ＩＮ４からの活性のイネーブル信号ＥＮに
応答して端子ＯＵＴ１から接地ノードＧＮＤへ電流を引
き込む。
せたままで端子ＯＵＴ１の電位を０Ｖに落とす必要があ
る場合に、端子ＩＮ３に０Ｖの電位を与えるとともに活
性のイネーブル信号ＥＮを端子ＩＮ４に与える。電流源
４０２は、端子ＯＵＴ１と接地ノードＧＮＤとの間に設
けられ、端子ＩＮ４からの活性のイネーブル信号ＥＮに
応答して端子ＯＵＴ１から接地ノードＧＮＤへ電流を引
き込む。
【００５５】抵抗Ｒ１−Ｒ３は、端子ＯＵＴ１と接地ノ
ードＧＮＤとの間に直列に接続される。抵抗Ｒ１，Ｒ２
の相互接続ノードは、端子ＯＵＴ２に接続される。抵抗
Ｒ２，Ｒ３の相互接続ノードは、端子ＯＵＴ３に接続さ
れる。コンデンサＣ１は、端子ＯＵＴ１と端子ＯＵＴ２
との間に接続される。コンデンサＣ２は、端子ＯＵＴ１
と端子ＯＵＴ３との間に接続される。
ードＧＮＤとの間に直列に接続される。抵抗Ｒ１，Ｒ２
の相互接続ノードは、端子ＯＵＴ２に接続される。抵抗
Ｒ２，Ｒ３の相互接続ノードは、端子ＯＵＴ３に接続さ
れる。コンデンサＣ１は、端子ＯＵＴ１と端子ＯＵＴ２
との間に接続される。コンデンサＣ２は、端子ＯＵＴ１
と端子ＯＵＴ３との間に接続される。
【００５６】次に、以上のように構成された電位発生回
路の動作について説明する。
路の動作について説明する。
【００５７】例えばＩＥＥＥ１３９４における構成のよ
うに、端子ＯＵＴ１に終端抵抗を接続する必要がある場
合がある。この場合、電位発生回路は、常に一定の微電
流を終端抵抗に流し続ける必要がある。図４に示す電位
発生回路においては、電流源４０１が終端抵抗に流れる
電流分を常に供給する。したがって、オペアンプＯＰ１
−ＯＰ３の電流供給の負担を軽減することができる。
うに、端子ＯＵＴ１に終端抵抗を接続する必要がある場
合がある。この場合、電位発生回路は、常に一定の微電
流を終端抵抗に流し続ける必要がある。図４に示す電位
発生回路においては、電流源４０１が終端抵抗に流れる
電流分を常に供給する。したがって、オペアンプＯＰ１
−ＯＰ３の電流供給の負担を軽減することができる。
【００５８】また、電位発生回路を駆動させたままで、
端子ＯＵＴ１の電位を０Ｖに落とす必要がある場合があ
る。この場合、制御回路４０３は、端子ＩＮ３に０Ｖの
電位を与える。これにより、オペアンプＯＰ３はＨレベ
ルの信号をＮチャネルＭＯＳトランジスタＮＴ１のゲー
トに供給する。ＮチャネルＭＯＳトランジスタＮＴ１が
オンになり、端子ＯＵＴ１から接地ノードＧＮＤに電流
が引き込まれる。また、制御回路４０３は、活性のイネ
ーブル信号ＥＮを端子ＩＮ４に与える。このイネーブル
信号ＥＮに応答して、電流源４０２は端子ＯＵＴ１から
接地ノードＧＮＤへ電流を引き込む。このようにして、
端子ＯＵＴ１の電位を０Ｖにすることができる。
端子ＯＵＴ１の電位を０Ｖに落とす必要がある場合があ
る。この場合、制御回路４０３は、端子ＩＮ３に０Ｖの
電位を与える。これにより、オペアンプＯＰ３はＨレベ
ルの信号をＮチャネルＭＯＳトランジスタＮＴ１のゲー
トに供給する。ＮチャネルＭＯＳトランジスタＮＴ１が
オンになり、端子ＯＵＴ１から接地ノードＧＮＤに電流
が引き込まれる。また、制御回路４０３は、活性のイネ
ーブル信号ＥＮを端子ＩＮ４に与える。このイネーブル
信号ＥＮに応答して、電流源４０２は端子ＯＵＴ１から
接地ノードＧＮＤへ電流を引き込む。このようにして、
端子ＯＵＴ１の電位を０Ｖにすることができる。
【００５９】なお、ここでは電流源４０２、オペアンプ
ＯＰ３をともに使用したが、いずれか一方のみで端子Ｏ
ＵＴ１の電位を０Ｖにすることもできる。
ＯＰ３をともに使用したが、いずれか一方のみで端子Ｏ
ＵＴ１の電位を０Ｖにすることもできる。
【００６０】また、参照電位を複数発生する必要がある
場合がある。通常このような場合には、電源回路によっ
て参照電位を発生させる。しかし、電源回路によって参
照電位を発生させた場合には、電源ノイズを受けやすい
電源回路と、電源ノイズを受けにくい電位発生回路と
で、出力電位に平行の関係を保てなくなってしまうた
め、参照電位を使用する回路に影響がでてしまう。
場合がある。通常このような場合には、電源回路によっ
て参照電位を発生させる。しかし、電源回路によって参
照電位を発生させた場合には、電源ノイズを受けやすい
電源回路と、電源ノイズを受けにくい電位発生回路と
で、出力電位に平行の関係を保てなくなってしまうた
め、参照電位を使用する回路に影響がでてしまう。
【００６１】この電位発生回路においては、端子ＯＵＴ
１の電位を抵抗Ｒ１−Ｒ３で分圧した端子ＯＵＴ２，Ｏ
ＵＴ３の電位を参照電位として出力する。このように、
端子ＯＵＴ１の電位と、端子ＯＵＴ２，ＯＵＴ３の電位
とが平行に出力されるため、ノイズの影響を受けにくく
なる。
１の電位を抵抗Ｒ１−Ｒ３で分圧した端子ＯＵＴ２，Ｏ
ＵＴ３の電位を参照電位として出力する。このように、
端子ＯＵＴ１の電位と、端子ＯＵＴ２，ＯＵＴ３の電位
とが平行に出力されるため、ノイズの影響を受けにくく
なる。
【００６２】さらに、コンデンサＣ１，Ｃ２を設けたた
め、ノイズの影響でオペアンプＯＰ１の出力電位、すな
わち端子ＯＵＴ１の電位がゆれる場合に、参照電位であ
る端子ＯＵＴ２，ＯＵＴ３の電位をオペアンプＯＰ１の
出力電位と平行にゆらすことができる。これにより、オ
ペアンプＯＰ１の出力電位と参照電位とを使用するアナ
ログ回路の誤動作を防ぐことができる。
め、ノイズの影響でオペアンプＯＰ１の出力電位、すな
わち端子ＯＵＴ１の電位がゆれる場合に、参照電位であ
る端子ＯＵＴ２，ＯＵＴ３の電位をオペアンプＯＰ１の
出力電位と平行にゆらすことができる。これにより、オ
ペアンプＯＰ１の出力電位と参照電位とを使用するアナ
ログ回路の誤動作を防ぐことができる。
【００６３】一例として、ＩＥＥＥ１３９４の高速アナ
ログ回路においてスピードを検知する回路を図５に示
す。このスピード検知回路５０では、図４に示す電位発
生回路の端子ＯＵＴ１に接続されたケーブルの電位が端
子ＩＮ５１，ＩＮ５２に与えられる。オペアンプ５０１
は、端子ＯＵＴ２の電位の端子ＩＮ５１の電位からのド
ロップ電位分を検知する。オペアンプ５０２は、端子Ｏ
ＵＴ３の電位の端子ＩＮ５２の電位からのドロップ電位
分を検知する。このように、ケーブル電位からのドロッ
プ電位分によってスピードを検知する。この検知回路５
０の参照電位、すなわち端子ＯＵＴ２，ＯＵＴ３の電位
が、図４に示す電位発生回路の端子ＯＵＴ１の電位と平
行の関係を保っていない場合には誤動作をおこす可能性
がある。しかし、端子ＯＵＴ１の電位と端子ＯＵＴ２，
ＯＵＴ３の電位とが平行に出力されるため、誤動作を防
ぐことができる。（第５の実施形態）図６は、この発明
の第５の実施形態による電位発生回路の全体構成を示す
ブロック図である。図６に示す電位発生回路は、図１に
示した電位発生回路に加えてさらに、オペアンプＯＰ４
と、抵抗Ｒ４−Ｒ６と、コンデンサＣ３，Ｃ４とを備え
る。
ログ回路においてスピードを検知する回路を図５に示
す。このスピード検知回路５０では、図４に示す電位発
生回路の端子ＯＵＴ１に接続されたケーブルの電位が端
子ＩＮ５１，ＩＮ５２に与えられる。オペアンプ５０１
は、端子ＯＵＴ２の電位の端子ＩＮ５１の電位からのド
ロップ電位分を検知する。オペアンプ５０２は、端子Ｏ
ＵＴ３の電位の端子ＩＮ５２の電位からのドロップ電位
分を検知する。このように、ケーブル電位からのドロッ
プ電位分によってスピードを検知する。この検知回路５
０の参照電位、すなわち端子ＯＵＴ２，ＯＵＴ３の電位
が、図４に示す電位発生回路の端子ＯＵＴ１の電位と平
行の関係を保っていない場合には誤動作をおこす可能性
がある。しかし、端子ＯＵＴ１の電位と端子ＯＵＴ２，
ＯＵＴ３の電位とが平行に出力されるため、誤動作を防
ぐことができる。（第５の実施形態）図６は、この発明
の第５の実施形態による電位発生回路の全体構成を示す
ブロック図である。図６に示す電位発生回路は、図１に
示した電位発生回路に加えてさらに、オペアンプＯＰ４
と、抵抗Ｒ４−Ｒ６と、コンデンサＣ３，Ｃ４とを備え
る。
【００６４】オペアンプＯＰ４の非反転入力端子は端子
ＯＵＴ１に、反転入力端子は自身の出力端子に、出力端
子は端子ＯＵＴ４に接続される。抵抗Ｒ４−Ｒ６は、端
子ＯＵＴ４と接地ノードＧＮＤとの間に直列に接続され
る。抵抗Ｒ４，Ｒ５の相互接続ノードは、端子ＯＵＴ５
に接続される。抵抗Ｒ５，Ｒ６の相互接続ノードは、端
子ＯＵＴ６に接続される。コンデンサＣ３は、端子ＯＵ
Ｔ４と端子ＯＵＴ５との間に接続される。コンデンサＣ
４は、端子ＯＵＴ４と端子ＯＵＴ６との間に接続され
る。
ＯＵＴ１に、反転入力端子は自身の出力端子に、出力端
子は端子ＯＵＴ４に接続される。抵抗Ｒ４−Ｒ６は、端
子ＯＵＴ４と接地ノードＧＮＤとの間に直列に接続され
る。抵抗Ｒ４，Ｒ５の相互接続ノードは、端子ＯＵＴ５
に接続される。抵抗Ｒ５，Ｒ６の相互接続ノードは、端
子ＯＵＴ６に接続される。コンデンサＣ３は、端子ＯＵ
Ｔ４と端子ＯＵＴ５との間に接続される。コンデンサＣ
４は、端子ＯＵＴ４と端子ＯＵＴ６との間に接続され
る。
【００６５】抵抗Ｒ４−Ｒ６、コンデンサＣ３，Ｃ４に
よる作用効果は、図４に示した抵抗Ｒ１−Ｒ３、コンデ
ンサＣ１，Ｃ２による場合と同様である。
よる作用効果は、図４に示した抵抗Ｒ１−Ｒ３、コンデ
ンサＣ１，Ｃ２による場合と同様である。
【００６６】この電位発生回路では、抵抗Ｒ４−Ｒ６に
流れる電流分を第４のオペアンプが供給する。これによ
り、オペアンプＯＰ１−ＯＰ３の電流供給の負担を軽減
することができる。
流れる電流分を第４のオペアンプが供給する。これによ
り、オペアンプＯＰ１−ＯＰ３の電流供給の負担を軽減
することができる。
【００６７】（シミュレーション）図７に示す電位発生
回路のＴｒａｎｓｉｅｎｔ、ＤＣ、ＡＣ（位相補償含
む）シミュレーションを行った。
回路のＴｒａｎｓｉｅｎｔ、ＤＣ、ＡＣ（位相補償含
む）シミュレーションを行った。
【００６８】図８を参照して、Ｔｒａｎｓｉｅｎｔシミ
ュレーション時における出力電位と供給電流について説
明する。
ュレーション時における出力電位と供給電流について説
明する。
【００６９】通常使用しているオペアンプＯＰ１が動作
している場合は、１．８６Ｖ程度を出力するが電流供給
はほとんどない（通常状態）。２５ｍＡ程度の電流供給
を開始してからは出力電位が１．８４Ｖ程度に下がる
（電流供給中）。これはオペアンプＯＰ２が動作してい
るためである。電流を３ｍＡ程度引き込む場合には、出
力電位は１．９０Ｖに変化する（電流引き込み中）。こ
れは、オペアンプＯＰ３が動作を開始することを示して
いる。
している場合は、１．８６Ｖ程度を出力するが電流供給
はほとんどない（通常状態）。２５ｍＡ程度の電流供給
を開始してからは出力電位が１．８４Ｖ程度に下がる
（電流供給中）。これはオペアンプＯＰ２が動作してい
るためである。電流を３ｍＡ程度引き込む場合には、出
力電位は１．９０Ｖに変化する（電流引き込み中）。こ
れは、オペアンプＯＰ３が動作を開始することを示して
いる。
【００７０】図９は、実際にシミュレーションを行った
結果を示す図である。３段で表示したグラフの内、上か
ら電位発生回路の動作電源電流（ａ）、出力電流
（ｂ）、出力電圧（ｃ）を示す。
結果を示す図である。３段で表示したグラフの内、上か
ら電位発生回路の動作電源電流（ａ）、出力電流
（ｂ）、出力電圧（ｃ）を示す。
【００７１】０ｎＳから１２０ｎＳの期間は、出力電位
は１．８６Ｖを示す。その際電流供給は０ｍＡであり、
動作電源電流は２ｍＡ程度に抑えられていることが示さ
れている。
は１．８６Ｖを示す。その際電流供給は０ｍＡであり、
動作電源電流は２ｍＡ程度に抑えられていることが示さ
れている。
【００７２】１２０ｎＳから２４０ｎＳの期間は、電位
発生回路が２０ｍＡ程度の電流供給をしている。その
際、動作電源電流は２２ｍＡ程度に抑えられている。ま
た、電流供給時には、図７に示すオペアンプＯＰ２が動
作しているため、出力電位が１．８６Ｖから１．８４Ｖ
程度にシフトしていることがわかる。
発生回路が２０ｍＡ程度の電流供給をしている。その
際、動作電源電流は２２ｍＡ程度に抑えられている。ま
た、電流供給時には、図７に示すオペアンプＯＰ２が動
作しているため、出力電位が１．８６Ｖから１．８４Ｖ
程度にシフトしていることがわかる。
【００７３】２４０ｎＳ以降は電流供給を停止するた
め、元の状態に戻っていることが確認できる。
め、元の状態に戻っていることが確認できる。
【００７４】図１０は、位相補償シミュレーションの結
果を示すグラフである。ＶＤＤ＝３．６，２．９，２．
２Ｖの場合について示す。
果を示すグラフである。ＶＤＤ＝３．６，２．９，２．
２Ｖの場合について示す。
【００７５】通常、図７に示すようなオペアンプの構成
をとる場合、ループバックが３段になるため、位相補償
が可能かどうかが課題となる。しかし、オペアンプごと
にヒステリシスがつけてあるため、動作不感帯があり発
振を防止している。
をとる場合、ループバックが３段になるため、位相補償
が可能かどうかが課題となる。しかし、オペアンプごと
にヒステリシスがつけてあるため、動作不感帯があり発
振を防止している。
【００７６】結果として７０度程度の位相補償があるこ
とを示している。
とを示している。
【００７７】
【発明の効果】この発明による電位発生回路は、電流供
給回路と、電流引き込み回路とを設けたため、消費電流
を低減することができる。
給回路と、電流引き込み回路とを設けたため、消費電流
を低減することができる。
【００７８】また、第２の基準電位は、第１の基準電位
よりも低く、第３の基準電位は、第１の基準電位よりも
高いため、電位発生回路の電流供給の過不足分を無駄な
く補うことができる。
よりも低く、第３の基準電位は、第１の基準電位よりも
高いため、電位発生回路の電流供給の過不足分を無駄な
く補うことができる。
【００７９】また、第２のオペアンプは、負のオフセッ
トをもち、第３のオペアンプは、正のオフセットをもつ
ため、電位発生回路の電流供給の過不足分を無駄なく補
うことができる。
トをもち、第３のオペアンプは、正のオフセットをもつ
ため、電位発生回路の電流供給の過不足分を無駄なく補
うことができる。
【００８０】また、リミット回路を設けたため、電源投
入時に大電流が流出することを防ぐことができ、さらに
スイッチングノイズを防ぐことができる。
入時に大電流が流出することを防ぐことができ、さらに
スイッチングノイズを防ぐことができる。
【００８１】また、電源投入時後所定期間、第１のオペ
アンプの出力ノードに所定の電流を供給する電流源を設
けたため、電位発生回路のセットアップ時間を短縮する
ことができる。
アンプの出力ノードに所定の電流を供給する電流源を設
けたため、電位発生回路のセットアップ時間を短縮する
ことができる。
【００８２】また、複数の抵抗を設けたため、第１のオ
ペアンプの出力ノードの電位と参照電位とが平行に出力
され、ノイズの影響を受けにくくなる。
ペアンプの出力ノードの電位と参照電位とが平行に出力
され、ノイズの影響を受けにくくなる。
【００８３】また、複数のコンデンサを設けたため、第
１のオペアンプの出力ノードの電位と参照電位とを使用
するアナログ回路の誤動作を防ぐことができる。
１のオペアンプの出力ノードの電位と参照電位とを使用
するアナログ回路の誤動作を防ぐことができる。
【００８４】また、第４のオペアンプを設けたため、第
１のオペアンプ、電流供給回路、および電流引き込み回
路の電流供給の負担を軽減することができる。
１のオペアンプ、電流供給回路、および電流引き込み回
路の電流供給の負担を軽減することができる。
【００８５】また、第１のオペアンプの出力ノードに一
定の電流を供給する電流源を設けたため、電位発生回路
の出力に終端抵抗が接続される場合に、第１のオペアン
プ、電流供給回路、および電流引き込み回路の電流供給
の負担を軽減することができる。
定の電流を供給する電流源を設けたため、電位発生回路
の出力に終端抵抗が接続される場合に、第１のオペアン
プ、電流供給回路、および電流引き込み回路の電流供給
の負担を軽減することができる。
【図１】この発明の第１の実施形態による電位発生回路
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図２】この発明の第２の実施形態による電位発生回路
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図３】この発明の第３の実施形態による電位発生回路
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図４】この発明の第４の実施形態による電位発生回路
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図５】スピードを検知する回路を示す図である。
【図６】この発明の第５の実施形態による電位発生回路
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図７】シミュレーションを行った回路の構成を示すブ
ロック図である。
ロック図である。
【図８】Ｔｒａｎｓｉｅｎｔシミュレーション時におけ
る出力電位と供給電流について説明するための図であ
る。
る出力電位と供給電流について説明するための図であ
る。
【図９】シミュレーション結果を示す図であり、（ａ）
は電位発生回路の動作電源電流を、（ｂ）は出力電流
を、（ｃ）は出力電圧を示す。
は電位発生回路の動作電源電流を、（ｂ）は出力電流
を、（ｃ）は出力電圧を示す。
【図１０】位相補償シミュレーションの結果を示すグラ
フである。
フである。
ＯＰ１−ＯＰ４ オペアンプ ＰＴ１ ＰチャネルＭＯＳトランジスタ ＮＴ１ ＮチャネルＭＯＳトランジスタ ２０１ リミット回路 ３０２，４０１，４０２ 電流源 ４０３ 制御回路 Ｒ１−Ｒ６ 抵抗 Ｃ１−Ｃ４ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 貴士 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高橋 学志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 寺田 裕 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5H410 BB01 CC02 DD02 EA11 EA12 EA32 EA38 EB01 EB14 EB37 FF03 FF25 JJ07
Claims (13)
- 【請求項１】 所定の電位を発生させる電位発生回路で
あって、 非反転入力に第１の基準電位が与えられ、反転入力に自
身の出力ノードの電位が与えられ、前記出力ノードの電
位が前記電位発生回路の出力となる第１のオペアンプ
と、 前記第１のオペアンプの出力ノードの電位が所定のレベ
ルよりも低いとき、前記第１のオペアンプの出力ノード
に電流を供給する電流供給回路と、 前記第１のオペアンプの出力ノードの電位が所定のレベ
ルよりも高いとき、前記第１のオペアンプの出力ノード
から電流を引き込む電流引き込み回路とを備えることを
特徴とする電位発生回路。 - 【請求項２】 請求項１に記載の電位発生回路におい
て、 前記電流供給回路は、 非反転入力または反転入力のいずれか一方に前記第１の
オペアンプの出力ノードの電位が与えられ、他方に第２
の基準電位が与えられる第２のオペアンプと、 電源電圧を受ける電源ノードと前記第１のオペアンプの
出力ノードとの間に接続され、前記第２のオペアンプの
出力に応答してオン／オフする第１のトランジスタとを
含み、 前記電流引き込み回路は、 非反転入力または反転入力のいずれか一方に前記第１の
オペアンプの出力ノードの電位が与えられ、他方に第３
の基準電位が与えられる第３のオペアンプと、 前記第１のオペアンプの出力ノードと接地ノードとの間
に接続され、前記第３のオペアンプの出力に応答してオ
ン／オフする第２のトランジスタとを含むことを特徴と
する電位発生回路。 - 【請求項３】 請求項２に記載の電位発生回路におい
て、 前記第２の基準電位は、前記第１の基準電位よりも低
く、 前記第３の基準電位は、前記第１の基準電位よりも高い
ことを特徴とする電位発生回路。 - 【請求項４】 請求項２に記載の電位発生回路におい
て、 前記第２のオペアンプは、負のオフセットをもち、 前記第３のオペアンプは、正のオフセットをもつことを
特徴とする電位発生回路。 - 【請求項５】 請求項１に記載の電位発生回路におい
て、 前記電位発生回路を駆動させたままで前記第１のオペア
ンプの出力ノードの電位を０Ｖに落とす必要がある場合
に、前記第１のオペアンプの出力ノードから電流を引き
込む電流源をさらに備えることを特徴とする電位発生回
路。 - 【請求項６】 請求項２に記載の電位発生回路におい
て、 前記電位発生回路を駆動させたままで前記第１のオペア
ンプの出力ノードの電位を０Ｖに落とす必要がある場合
に、前記第３の基準電位を０Ｖにする制御回路をさらに
備えることを特徴とする電位発生回路。 - 【請求項７】 請求項１に記載の電位発生回路におい
て、 前記電位発生回路の電源の投入に応答して前記第１のオ
ペアンプの出力ノードの電位を所定のレベルに設定する
リミット回路をさらに備えることを特徴とする電位発生
回路。 - 【請求項８】 請求項７に記載の電位発生回路におい
て、 前記リミット回路は、 電源電圧を受ける電源ノードと前記第１のオペアンプの
出力ノードとの間にダイオード接続されたＰチャネルＭ
ＯＳトランジスタを含むことを特徴とする電位発生回
路。 - 【請求項９】 請求項１に記載の電位発生回路におい
て、 電源投入時後所定期間、前記第１のオペアンプの出力ノ
ードに所定の電流を供給する電流源を含むことを特徴と
する電位発生回路。 - 【請求項１０】 請求項１に記載の電位発生回路におい
て、 前記第１のオペアンプの出力ノードと接地ノードとの間
に直列に接続された複数の抵抗をさらに備えることを特
徴とする電位発生回路。 - 【請求項１１】 請求項１０に記載の電位発生回路にお
いて、 前記複数の抵抗の相互接続ノードの各々と前記第１のオ
ペアンプの出力ノードとの間に接続された複数のコンデ
ンサをさらに備えることを特徴とする電位発生回路。 - 【請求項１２】 請求項１０に記載の電位発生回路にお
いて、 非反転入力に前記第１のオペアンプの出力ノードの電位
が与えられ、反転入力に自身の出力ノードの電位が与え
られる第４のオペアンプをさらに備え、 前記複数の抵抗は、 前記第４のオペアンプの出力ノードと接地ノードとの間
に直列に接続されることを特徴とする電位発生回路。 - 【請求項１３】 請求項１に記載の電位発生回路におい
て、 前記第１のオペアンプの出力ノードに一定の電流を供給
する電流源をさらに備えることを特徴とする電位発生回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35453799A JP2001175340A (ja) | 1999-12-14 | 1999-12-14 | 電位発生回路 |
| US09/734,191 US6262568B1 (en) | 1999-12-14 | 2000-12-12 | Common mode bias generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35453799A JP2001175340A (ja) | 1999-12-14 | 1999-12-14 | 電位発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001175340A true JP2001175340A (ja) | 2001-06-29 |
Family
ID=18438227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35453799A Pending JP2001175340A (ja) | 1999-12-14 | 1999-12-14 | 電位発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6262568B1 (ja) |
| JP (1) | JP2001175340A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006350754A (ja) * | 2005-06-17 | 2006-12-28 | Sony Corp | 基準電圧供給回路および電子機器 |
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| US7785785B2 (en) | 2004-11-12 | 2010-08-31 | The Board Of Trustees Of The Leland Stanford Junior University | Charge perturbation detection system for DNA and other molecules |
| US8262900B2 (en) | 2006-12-14 | 2012-09-11 | Life Technologies Corporation | Methods and apparatus for measuring analytes using large scale FET arrays |
| EP4134667A1 (en) | 2006-12-14 | 2023-02-15 | Life Technologies Corporation | Apparatus for measuring analytes using fet arrays |
| US11339430B2 (en) | 2007-07-10 | 2022-05-24 | Life Technologies Corporation | Methods and apparatus for measuring analytes using large scale FET arrays |
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| US20100137143A1 (en) | 2008-10-22 | 2010-06-03 | Ion Torrent Systems Incorporated | Methods and apparatus for measuring analytes |
| US20100301398A1 (en) | 2009-05-29 | 2010-12-02 | Ion Torrent Systems Incorporated | Methods and apparatus for measuring analytes |
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| US20120261274A1 (en) | 2009-05-29 | 2012-10-18 | Life Technologies Corporation | Methods and apparatus for measuring analytes |
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| EP2588851B1 (en) | 2010-06-30 | 2016-12-21 | Life Technologies Corporation | Ion-sensing charge-accumulation circuit and method |
| JP5952813B2 (ja) | 2010-06-30 | 2016-07-13 | ライフ テクノロジーズ コーポレーション | Ｉｓｆｅｔアレイをテストする方法及び装置 |
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| EP2617061B1 (en) | 2010-09-15 | 2021-06-30 | Life Technologies Corporation | Methods and apparatus for measuring analytes |
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1999
- 1999-12-14 JP JP35453799A patent/JP2001175340A/ja active Pending
-
2000
- 2000-12-12 US US09/734,191 patent/US6262568B1/en not_active Expired - Lifetime
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